JP2008053286A - 撮像装置チップセット及び画像ピックアップシステム - Google Patents

Abstract

【課題】撮像チップ及びＤＳＰチップを備え、撮像チップとＤＳＰチップとの接続が容易で且つ微細化による感度低下が少ない撮像チップセットを実現できるようにする。
【解決手段】撮像装置チップセットは、複数の単位画素２１及び周辺回路部２２の少なくとも一部を有する撮像チップ１１と、撮像信号を変換処理するデジタル処理部３１と周辺回路部２２の残部を有するＤＳＰチップ１３とを備えている。第１の基板の上には複数層からなる第１の配線層が形成されており、第１の配線層は、複数の単位画素２１が配置された感光領域２０においては２層以下であり、他の領域においては３層以下である。
【選択図】図１

Description

本発明は、撮像装置チップセット及び画像ピックアップシステムに関し、特に、デジタルカメラ等に使用されるＭＯＳ型撮像チップとデジタル信号処理チップとを含むチップセット及びそれを用いた画像ピックアップシステムに関する。

近年、半導体機器の高性能化及び小型化に伴い、複数の機能を１つのチップに集約する１チップ化が進められている。固体撮像装置の分野においても、デジタル信号処理技術とＣＭＯＳ微細化技術の急激な進歩により、撮像面に照射された光信号を電気信号に変換し取り出す撮像素子と、高度の信号処理が可能なデジタル信号処理装置（ＤＳＰ）とを１枚のシリコン基板に上に集積した１チップＣＭＯＳカメラが実現できるようになってきた（例えば、特許文献１を参照。）。
特開２０００−２２４４９５号公報

しかしながら、さらに固体撮像装置の小型化及び高性能化を進めるためには、１チップ化による問題が大きいことが明らかになってきた。

固体撮像装置を、小型化及び高画素化するためには、画素サイズを小さくする必要がある。画素サイズが小さくなると信号量が少なくなるため、光ショット雑音による信号対雑音比が劣化してくる。光ショット雑音とは、信号自身が持っている雑音である。信号の電子の数をｎとすると、信号は√ｎの雑音を本質的に持っており、信号対雑音（Ｓ／Ｎ）比は、ｎ／√ｎ＝√ｎとなる。従って、画素サイズが小さくなり信号電子数ｎが小さくなると、Ｓ／Ｎ比の値は急激に悪化してしまい、きれいな画像が再生できなくなる。

このため、画素サイズを小さくするためには、光ショット雑音を抑圧する信号処理機能を有するＤＳＰを固体撮像装置に搭載する必要がある。ＤＳＰの機能が複雑化するのに従い、必要とする配線の数が増加するため、配線が占める面積を大きくするか、配線層数を増やす必要がある。

しかし、配線が占める面積を大きくすることは、固体撮像装置のサイズの増大に直結する。一方、配線層の高さが高くなると、フォトダイオードに斜め方向から入射する光が遮られるため、感度が低下する。特に、画素のセルサイズ（ピッチ）が小さくなると配線層によって光が遮られやすくなるため、配線層の高さを高くすることのデメリットがますます大きくなる。

配線層の高さを低くするために、各配線層の厚さを薄くすることが考えられるが、信頼性等の問題から配線層の厚さを薄くすることは容易ではない。また、画素が形成された感光領域においては配線層の層数を減らし、ＤＳＰが形成された領域においては配線層の層数を増やすことも考えられる。しかし、配線層の層数が異なる部分に大きな段差ができると、画素に光を集光するマイクロレンズ及びカラーフィルタ等をチップの表面に形成することが困難となる。従って、１つのチップ内において配線層の層数を大きく変えることは困難である。

一方、固体撮像装置を撮像チップとＤＳＰチップの２つのチップに分割して２チップ化し、撮像チップは配線層数が少ないチップとし、ＤＳＰチップは配線層数が比較的多いチップとすることが考えられる。しかし、撮像チップには、画素が形成された感光領域だけでなく、画素を駆動する周辺回路が搭載されている。周辺回路を含めて撮像チップの配線層数を低減することは困難である。また、周辺回路にはデジタル回路も多く、これらについては、撮像チップに搭載した場合には、十分な微細化ができないという問題もある。

撮像チップから周辺回路を除き、ＤＳＰチップに画素を駆動する周辺回路を搭載することも考えられるが、この場合には、撮像チップとＤＳＰチップとを接続する膨大な配線が必要となるという問題がある。

本発明は、前記従来の問題を解決し、撮像チップ及びＤＳＰチップを備え、撮像チップとＤＳＰチップとの接続が容易で且つ微細化による感度低下が少ない撮像チップセットを実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は撮像チップセットを、感光領域における配線層が２層以下の撮像チップと配線層が４層以上のＤＳＰチップとを備えた構成とする。

具体的に、本発明に係る撮像装置チップセットは、第１の基板に形成され、入射光を電気信号に変換する複数の単位画素及び該複数の単位画素を駆動する周辺回路部の一部を有する撮像チップと、第２の基板に形成され、撮像信号を変換処理するデジタル信号処理部及び周辺回路部の残部を有するデジタル信号処理チップとを備え、第１の基板の上には、複数層からなる第１の配線層が形成され、第１の配線層は、複数の単位画素が配置された感光領域においては２層以下であり、他の領域においては３層以下であることを特徴とする。

本発明の撮像装置チップセットは、第１の配線層は、複数の単位画素が配置された感光領域においては２層以下であり、他の領域においては３層以下であるため、撮像チップにおいては単位画素に入射する光を確保することが可能となり、デジタル信号処理チップにおいてはチップ面積を抑えることが可能となる。また、撮像チップに、周辺回路部の少なくとも一部が搭載されているため、撮像チップとデジタル信号処理チップとの間の接続も容易となる。さらに、撮像チップとデジタル信号処理チップとをそれぞれ最適なデザインルールにより設計することが可能となるため、撮像チップ及びデジタル信号処理チップの製造が容易となり、製造コストも低減できる。その結果、撮像チップとＤＳＰチップとの接続が容易で且つ微細化による感度低下が少ない撮像チップセットを容易に実現できる。

本発明の撮像装置チップセットにおいて、第１の配線層は、感光領域における層数と他の領域における層数とが等しいことが好ましい。このような構成とすることにより、第１の配線層に段差が生じたいため、撮像チップの形成が容易となる。

本発明の撮像装置チップセットにおいて、周辺回路部は、水平走査部と、垂直走査部と、水平走査部にタイミング信号を供給する水平タイミング発生部と、垂直走査部にタイミング信号を供給する垂直タイミング発生部と、電気信号を増幅する増幅部と、増幅された電気信号をデジタル信号に変換するアナログデジタル変換部とを有し、垂直タイミング発生部と、アナログデジタル変換部の少なくとも一部とは、デジタル信号処理チップに搭載されていることが好ましい。このような構成とすることにより、回路規模の大きいブロックをデジタル信号処理チップに搭載するため、撮像チップの配線層を少なくすることが容易となる。
本発明の撮像装置チップセットにおいて、第２の基板の上には、複数層からなる第２の配線層が形成され、第２の配線層は、４層以上であることが好ましい。このような構成とすることにより複雑な構成のＤＳＰチップを効率よく配線することができ、ＤＳＰチップのサイズを低減できる。

本発明の撮像装置チップセットにおいて第１の基板には、第１のトランジスタが形成され、第２の基板には、第２のトランジスタが形成され、第１のトランジスタのゲート絶縁膜は、第２のトランジスタのゲート絶縁膜よりも厚いことを特徴とする。このような構成とすることにより、撮像チップにおいてゲート耐圧を高くすることができ、信頼性が高い撮像装置チップセットが実現できる。

本発明の撮像装置チップセットにおいて、第１の基板には、第１のトランジスタが形成され、第２の基板には、第２のトランジスタが形成され、第１のトランジスタは、第２のトランジスタの最小寸法より大きい最小寸法設計基準により形成されていることを特徴とする。このような構成とすることにより、デジタル信号処理チップのサイズを小さくすることができる。

本発明の撮像装置チップセットにおいて、複数の単位画素は、感光領域に１次元に配列されていることが好ましい。

本発明の撮像装置チップセットにおいて、複数の単位画素は、感光領域に２次元に配列されていることが好ましい。

本発明に係る画像ピックアップシステムは、本発明の撮像装置チップセットが組み込まれていることを特徴とする。

本発明に係る撮像装置チップセットによれば、撮像チップとＤＳＰチップとの接続が容易で且つ微細化による感度低下が少ない撮像チップセットを実現できる。

本発明の一実施形態について図面を参照して説明する。図１は本実施形態に係る撮像装置チップセットのブロック構成の一例を示している。図１に示すように本実施形態の撮像装置チップセットは、撮像チップ１１とデジタル信号処理（ＤＳＰ）チップ１２とにより構成されている。

撮像チップ１１は、感光領域２０に行列状に配置された複数の単位画素２１と、複数の単位画素２１を駆動する周辺回路部２２の一部とを有している。撮像チップ１１に搭載された周辺回路部２２は、水平走査部２３と、垂直走査部２４と、水平走査部２３にタイミング信号を供給する水平タイミング発生部２５と、単位画素２１から読み出された信号を増幅する増幅部２６とである。なお、単位画素２１は、１次元に配置されていてもよい。また、単位画素２１は一般的な構成とすればよく、例えば、図２に示すようにフォトダイオード４１と、転送トランジスタ４２、リセットトランジスタ４３、増幅トランジスタ４４及び読み出しトランジスタ４５の４個のトランジスタとによって構成すればよい。また、読み出しトランジスタ４５を省略して３個のトランジスタにより構成してもよい。

ＤＳＰチップ１２は、デジタル信号処理部３１と、撮像チップ１１の垂直走査部２４にタイミング信号を供給する垂直タイミング発生部３２と、利得制御増幅（ＧＣＡ）部３３と、アナログデジタル変換（ＡＤＣ）部３４とを有している。垂直タイミング発生部３２、ＧＣＡ部３３及びＡＤＣ部３４は、単位画素２１を駆動する周辺回路部２２の一部である。

図３は本実施形態に係る撮像チップ１１における感光領域２０の断面構成の一例を示している。図３に示すように本実施形態の撮像チップ１１の感光領域２０において、シリコンからなる基板５０に素子分離部５１により互いに分離された複数の領域が形成されており、各領域に単位画素２１が形成されている。各単位画素２１は、基板５０に形成されたフォトダイオード（ＰＤ）４１及びフローティングディフュージョン（ＦＤ）５２を有している。また、図３には記載していないが、基板５０には他のトランジスタの拡散層も形成されている。

基板５０の上には、転送トランジスタの転送ゲート５３がゲート絶縁膜５４を介して形成されている。転送ゲート５３は、行方向に延びるように形成されておりゲート配線を構成している。また、図３には示していないが他のトランジスタのゲートも形成されており、一部はゲート配線となっている。転送ゲート５３等は、層間膜５５に覆われており、第１の配線層５６を形成している。層間膜５５の上には、垂直信号線である金属配線５７と、オンチップマイクロレンズ６０が形成されている。

図３には示していないが、トランジスタ同士を接続する配線等も形成されている。金属配線５７等は、層間膜５８に覆われている。また、オンチップマイクロレンズ６０と層間膜５５との間にカラーフィルタが形成されていてもよい。

このように、本実施形態の撮像チップ１１の感光領域２０には、配線層は２層だけしか形成されていない。このように、本実施形態の撮像チップ１１は、配線層数が少ないため、斜め方向から入射する光が配線層によって遮られることがなく、ＰＤ４１に効率よく光を入射させることができる。

図４は画素ピッチ（画素サイズ）と、感度を確保できる配線層の層数との関係をシミュレーションにより求めた結果を示している。図４において示した実線よりも下側が実現可能な画素ピッチである。現在の一般的な画素ピッチである２．８μｍの場合には、配線層数が３層の場合にも、最低限の感度が確保できているが、さらに微細化を進めるためには、配線層数を２層以下にしなければならないことが明らかである。

一般的な、ＰＤと４個のトランジスタからなる単位画素の場合、単位画素あたり４本程度の配線を形成する必要がある。このため、画素ピッチが２．５μｍの場合には、０．１８μｍのデザインルールにより設計を行えば、配線層を２層にすることが可能となる。また、画素ピッチが２．０μｍの場合には、０．１３μｍのデザインルールにより設計を行えば、配線層を２層にすることが可能となる。

デザインルールと２層配線で形成できる画素ピッチとの関係を簡単に説明する。例えば、１層目の配線層には、信号線、電源線及び画素内部のローカル配線の３本を形成し、２層目の配線層には、光シールドを兼ねたグランド線を形成する。この場合、１層目には３本の配線と２本の配線スペースとが必要となる。

画素ピッチが２．５μｍの場合に、０．１８μｍのデザインルールを用いると配線部に０．９μｍ（０．１８μｍ×５）必要となり、光が通過する部分は１．６μｍとなる。また、画素ピッチが２．０μｍの場合に、０．１３μｍのデザインルールを用いると配線部に０．６６μｍ（０．１３μｍ×５）必要となり、光が通過する部分は１．３５μｍとなる。光が透過する部分の割合は、できるだけ高くすることが望ましいが、少なくとも６０％以上は確保する必要がある。画素ピッチが２．５μｍで、デザインルールが１．８μｍの場合には、光が透過する部分の割合は約６５％となり、画素ピッチが２．０μｍで、デザインルールが１．３μｍの場合には、光が透過する部分の割合が約６７．５％となる。従って、配線層を２層にすることが可能となる。

さらに、単位画素を構成するトランジスタが３個の場合には、必要とする配線の数を減らすことができ、配線層を２層とすることが容易となる。また、トランジスタが少なくなった分だけＰＤの面積を増やすことができるため、感度を向上させることが可能である。

撮像チップ１１における感光領域２０以外の領域における配線層数も、感光領域２０と同一とすることが、チップの形成工程を簡略化するためには好ましい。しかし、配線層数を少なくすることにより、配線がチップ上に占める面積が増大するおそれがある。このため、感光領域２０以外の領域においては配線層数を３層としてもよい。

撮像チップ１１における感光領域２０以外の部分の配線層数を少なくし且つ配線が占める面積も小さくするためには、周辺回路部２２のうちできるだけ多くの部分をＤＳＰチップ１２の側に搭載することが好ましい。しかし、水平走査部２３及び垂直走査部２４等をＤＳＰチップ１２の側に搭載した場合には、撮像チップ１１とＤＳＰチップ１２とを接続する膨大な配線が必要となり、現実的ではない。チップ間の配線の数、チップ間を配線することによるノイズの発生、回路の規模及び設計の容易さ等を考慮して、どの回路ブロックを撮像チップ１１に搭載するかを判断すればよい。

例えば、図１においてはＡＤＣ部３４をＤＳＰチップ１２に搭載しているが、ＡＤＣ部３４を撮像チップ１１に搭載してもよい。一般に、ＡＤＣ部は、デジタル変換した値が正しいかどうかを判断して補正するために、デジタル変換したデータを再びアナログ値に変換するデジタルアナログ変換回路を有している。デジタルアナログ変換回路は、比較的回路規模が大きいため、ＡＤＣ部３４のうちのアナログデジタル変換回路部分を撮像チップ１１に搭載し、デジタルアナログ変換回路部分をＤＳＰチップ１２に搭載するという構成としてもよい。

一方、ＤＳＰチップ１２は、配線層数の制限がないため、自由に設計を行うことができる。ＤＳＰチップ１２の配線層数を４層以上とすることにより、ＤＳＰチップ１２を小型化することができる。

撮像チップ１１とＤＳＰチップ１２とを別々のチップとすることにより、撮像チップ１１とＤＳＰチップ１２とを別々のプロセスにより形成することができる。例えば、撮像チップ１１に形成されたトランジスタのゲート絶縁膜の膜厚を、ＤＳＰチップ１２に形成されたトランジスタのゲート絶縁膜の膜厚よりも厚くすることにより、撮像チップ１１におけるゲート絶縁膜を介して流れるリーク電流によるアナログ雑音を低減することができる。

一方、デジタル回路であるＤＳＰチップ１２は、アナログ雑音については考慮する必要がなく、最先端のデザインルールを用いて可能な限りの微細化を行うことができる。

また、撮像チップ１１においては、比較的余裕があるデザインルールを用いて素子を設計することができる。このため、図５に示すように基板５０の上に素子分離酸化膜６１を形成して素子分離を行ったり、図６に示すようにイオン注入により形成した素子分離部６２を用いて素子分離を行ったりすることによりリーク電流を低減することが可能となる。

また、余裕があるデザインルールを用いて設計をすることにより、熱を加える工程も比較的容易に行うことが可能となる。このため、図７に示すようにＰＤ４１にｐ型埋め込み層６３を形成し、埋め込みフォトダイオードとすることができる。ＰＤ４１を埋め込みフォトダイオードとすることにより、フォトダイオード表面からのリーク電流を低減することができる。

図８は、本実施形態の撮像装置チップセットを組み込んだ画像ピックアップシステムを示している。図８に示すように、本実施形態の画像ピックアップシステムは、記憶装置７１に記憶させた電子シャッタ及び自動絞り等の機能を実現するプログラムをマイクロコントローラ７２により読み取り、ＤＳＰチップ１２を制御する。このように、本実施形態の撮像装置チップセットを画像ピックアップシステムに用いることにより、デジタルスチルカメラ、監視カメラ及び指紋認証装置等の画像ピックアップシステムを高画質化することができる。

なお、本実施形態においては、感光領域における配線層数を２層とする例を示したが、配線層数を１層としてもよい。この場合には、感光領域以外の領域の配線層数は１層としても、２層としてもよい。

本発明に係る撮像装置チップセットは、撮像チップとＤＳＰチップとの接続が容易で且つ微細化による感度低下が少ない撮像装置チップセットを実現でき、デジタルカメラ等に使用されるＭＯＳ型撮像チップとデジタル信号処理チップとを含むチップセット及びそれを用いた画像ピックアップシステム等として有用である。

本発明の一実施形態に係る撮像装置チップセットを示すブロック図である。 本発明の一実施形態に係る撮像装置チップセットにおける単位画素の一例を示す回路図である。 本発明の一実施形態に係る撮像装置チップセットにおける撮像チップの感光領域を示す断面図である。 必要感度を確保できる画素ピッチと配線層数との相関を示すグラフである。 本発明の一実施形態に係る撮像装置チップセットにおける撮像チップの素子分離部の構成例を示す断面図である。 本発明の一実施形態に係る撮像装置チップセットにおける撮像チップの素子分離部の構成例を示す断面図である。 本発明の一実施形態に係る撮像装置チップセットにおける撮像チップのフォトダイオードの構成例を示す断面図である。 本発明の一実施形態に係る画像ピックアップの構成を示すブロック図である。

符号の説明

１１ 撮像チップ
１２ デジタル信号処理チップ
２０ 感光領域
２１ 単位画素
２２ 水平走査部
２３ 垂直走査部
２４ 水平タイミング発生部
２５ 増幅部
３１ デジタル信号処理部
３２ 垂直タイミング発生部
３３ 利得制御増幅部
３４ アナログデジタル変換部
４１ フォトダイオード
４２ 転送トランジスタ
４３ リセットトランジスタ
４４ 増幅トランジスタ
４５ 読み出しトランジスタ
５０ 基板
５１ 素子分離部
５２ フローティングディフュージョン
５３ 転送ゲート
５４ ゲート絶縁膜
５５ 層間膜
５６ 第１の配線層
５７ 金属配線
５８ 層間膜
５９ 第２の配線層
６０ マイクロレンズ
６１ 素子分離酸化膜
６２ 素子分離部
６３ ｐ型埋め込み層
７１ 記憶装置
７２ マイクロコントローラ

Claims (9)

1. 第１の基板に形成され、入射光を電気信号に変換する複数の単位画素及び該複数の単位画素を駆動する周辺回路部の一部を有する撮像チップと、
   第２の基板に形成され、前記撮像信号を変換処理するデジタル信号処理部及び前記周辺回路部の残部を有するデジタル信号処理チップとを備え、
   前記第１の基板の上には、複数層からなる第１の配線層が形成され、
   前記第１の配線層は、前記複数の単位画素が配置された感光領域においては２層以下であり、他の領域においては３層以下であることを特徴とする撮像装置チップセット。
2. 前記第１の配線層は、前記感光領域における層数と他の領域における層数とが等しいことを特徴とする請求項１に記載の撮像装置チップセット。
3. 前記周辺回路部は、水平走査部と、垂直走査部と、前記水平走査部にタイミング信号を供給する水平タイミング発生部と、前記垂直走査部にタイミング信号を供給する垂直タイミング発生部と、前記電気信号を増幅する増幅部と、増幅された電気信号をデジタル信号に変換するアナログデジタル変換部とを有し、
   前記垂直タイミング発生部と、前記アナログデジタル変換部の少なくとも一部とは、前記デジタル信号処理チップに搭載されていることを特徴とする請求項１又は２に記載の撮像装置チップセット。
4. 前記第２の基板の上には、複数層からなる第２の配線層が形成され、
   前記第２の配線層は、４層以上であることを特徴とする請求項１から３のいずれか１項に記載の撮像装置チップセット。
5. 前記第１の基板には、第１のトランジスタが形成され、
   前記第２の基板には、第２のトランジスタが形成され、
   前記第１のトランジスタのゲート絶縁膜は、前記第２のトランジスタのゲート絶縁膜よりも厚いことを特徴とする請求項１から４のいずれか１項に記載の撮像装置チップセット。
6. 前記第１の基板には、第１のトランジスタが形成され、
   前記第２の基板には、第２のトランジスタが形成され、
   前記第１のトランジスタは、前記第２のトランジスタの最小寸法より大きい最小寸法設計基準により形成されていることを特徴とする請求項１から４のいずれか１項に記載の撮像装置チップセット。
7. 前記複数の単位画素は、前記感光領域に１次元に配列されていることを特徴とする請求項１から６のいずれか１項に記載の撮像装置チップセット。
8. 前記複数の単位画素は、前記感光領域に２次元に配列されていることを特徴とする請求項１から６のいずれか１項に記載の撮像装置チップセット。
9. 請求項１から８のいずれか１項に記載の撮像装置チップセットが組み込まれていることを特徴とする画像ピックアップシステム。
   

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