JP2022142280A - 撮像素子、および撮像装置 - Google Patents

Abstract

【課題】画素間のスペースを有効活用することができる撮像素子を提供する。【解決手段】撮像素子は、半導体基板を有する撮像素子であって、半導体基板は、光を光電変換する第１光電変換部と、第１光電変換部の隣に設けられ、光を光電変換する第２光電変換部と、第１光電変換部と第２光電変換部との間に設けられる複数の分離部と、を備える。【選択図】図３

Description

本発明は、撮像素子、および撮像装置に関する。

市松状の一方の位置に相対的に感度の高い大面積の画素を配置し、市松状の他方の位置に相対的に感度の低い小面積の画素を配置した撮像素子が知られている（例えば特許文献１）。従来より、画素間のスペースを有効活用することが求められている。

特開２００５－２８６１０４号公報

本発明の第１の態様によると、撮像素子は、半導体基板を有する撮像素子であって、前記半導体基板は、光を光電変換する第１光電変換部と、前記第１光電変換部の隣に設けられ、光を光電変換する第２光電変換部と、前記第１光電変換部と前記第２光電変換部との間に設けられる複数の分離部と、を備える。
本発明の第２の態様によると、撮像装置は、第１の態様の撮像素子と、前記撮像素子から出力された信号に基づいて画像データを生成する生成部とを備える。

第１実施形態の撮像装置の構成を模式的に示す断面図。 第１実施形態の撮像素子の概要を示す図。 第１実施形態の撮像素子の部分拡大断面図。 撮像素子の変形例１の部分拡大断面図。 撮像素子の変形例２の部分拡大断面図。 第２実施形態の撮像素子の部分拡大断面図。 第３実施形態の撮像素子の部分拡大断面図。 第４実施形態の撮像素子の部分拡大断面図。 第５実施形態の撮像素子の部分拡大断面図。 第６実施形態の撮像素子の部分拡大断面図。

（撮像装置の第１実施形態）
図１は、撮像装置の第１実施形態であるカメラ１の構成例を示す図である。
図１に矢印で示したＸ方向、Ｙ方向、およびＺ方向は、その矢印の指し示す方向を＋方向とする。Ｘ方向、Ｙ方向、およびＺ方向は、相互に直交する方向である。また、以降の各図に示したＸ方向、Ｙ方向、およびＺ方向も、図１に示したＸ方向、Ｙ方向、およびＺ方向と同一の方向である。

カメラ１は、撮影光学系（結像光学系）２、撮像素子３、撮像制御部４、メモリ６、表示部７、及び操作部８を備える。撮影光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び開口絞りを有し、撮像素子３に被写体像を結像する。なお、撮影光学系２は、カメラ１から着脱可能にしても良い。

撮像素子３は、ＣＭＯＳイメージセンサ、ＣＣＤイメージセンサ等の撮像素子である。撮像素子３は、撮影光学系２を通過した光束を受光し、撮影光学系２により形成される被写体像を撮像する。後述するように、撮像素子３には、光電変換部を有する複数の画素が二次元状（行方向及び列方向）に配置される。光電変換部は、フォトダイオード（ＰＤ）によって構成される。撮像素子３は、受光した光を光電変換して信号を生成し、生成した信号を撮像制御部４に出力する。

メモリ６は、メモリカード等の記録媒体である。メモリ６には、画像データ、制御プログラム等が記録される。メモリ６へのデータの書き込み、及びメモリ６からのデータの読み出しは、撮像制御部４によって制御される。表示部７は、画像データに基づく画像、シャッター速度、絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部８は、レリーズボタン、電源スイッチ、各種モードを切り替えるためのスイッチ等の各種設定スイッチ等を含み、それぞれの操作に基づく信号を撮像制御部４へ出力する。

撮像制御部４は、ＣＰＵ、ＦＰＧＡ、ＡＳＩＣ等のプロセッサ、及びＲＯＭ、ＲＡＭ等のメモリにより構成され、制御プログラムに基づきカメラ１の各部を制御する。撮像制御部４は、撮像素子３を制御する信号を撮像素子３に供給して、撮像素子３の動作を制御する。撮像制御部４は、静止画撮影を行う場合、動画撮影を行う場合、または表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合等において、撮像素子３に被写体像を撮像させて信号を出力させる。

撮像制御部４は、撮像素子３から出力される信号に各種の画像処理を行って画像データを生成する生成部５を備えている。画像処理には、階調変換処理、色補間処理等の画像処理が含まれる。

（撮像素子の第１実施形態）
図２を参照して、第１実施形態の撮像素子３の構成について説明する。図２（ａ）は、第１実施形態の撮像素子３を撮像面側から、すなわち＋Ｚ側から見た図である。撮像素子３は、Ｘ方向およびＹ方向に配列される複数の画素９を有している。画素９は、Ｘ方向およびＹ方向にそれぞれ、例えば１０００個以上に渡って配列されていても良い。

複数の画素９が配列された領域（画素領域）の、－Ｘ方向の端部には水平制御部ＨＣが設けられ、＋Ｙ方向の端部には垂直制御部ＶＣが設けられている。水平制御部ＨＣと垂直制御部ＶＣを合わせて、素子制御部ＣＵとも呼ぶ。
複数の画素９のそれぞれは、一例として、いわゆるベイヤー配列で規定される分光感度特性を有していても良い。あるいは、ベイヤー配列とは異なる分光感度特性を有していても良い。
また、いくつかの画素９は、いわゆる像面位相差式のフォーカス検出用の画素であっても良い。フォーカス検出用の画素の構成は公知であるので、本明細書では説明を省略する。

以下では、画素９のうち、Ｘ方向の２行およびＹ方向の２列に隣合わせて配置されている、一例として破線の四角で囲って示した４つの画素（４画素）９Ｑを例にとって、その構造を説明する。

図３（ａ）は、撮像素子３の４画素９Ｑの部分のＸＹ断面を拡大して示した断面図であり、図３（ｂ）は、図３（ａ）におけるＡＡ切断線におけるＸＺ断面を示した断面図である。
なお、図３（ａ）は、図３（ｂ）におけるＢＢ切断線におけるＸＹ断面を示しているが、理解を容易にするために、図３（ａ）には、図３（ｂ）におけるＢＢ切断線に対応するＸＹ断面よりも－Ｚ側に存在する、後述する信号処理回路１３ａ～１３ｄも示している。
以下では、４画素９Ｑに含まれる４つの画素９を、それぞれ画素９ａ～９ｄとも呼ぶ。

撮像素子３は、シリコン等の半導体から成り、ＸＹ面に概ね平行に配置されている半導体基板１０を有している。そして、半導体基板１０の内部に、光を光電変換する一例としてフォトダイオードから成る複数の光電変換部１１ａ～１１ｄを備えている。以下では、光電変換部１１ａ～１１ｄを総称して、または個々に、単に光電変換部１１とも呼ぶ。
光電変換部１１は、一例として、概ね＋Ｚ方向から半導体基板１０に入射した光を光電変換する。それぞれの画素９は、少なくとも１つの光電変換部１１を備えている。以下では、画素９ａ～９ｄは、それぞれ光電変換部１１ａ～１１ｄを備えているものとする。

一例として、画素９ａは、光電変換部１１ａ、マイクロレンズ１４、カラーフィルタ１５、転送トランジスタＴＸ、蓄積部ＦＤ、信号処理回路１３ａを有している。一例として、半導体基板１０は不純物原子の濃度が比較的低いｐ型半導体からなり、光電変換部１１ａは、ｐ型の半導体基板１０の一部に形成されたｎ型半導体の導電特性を有する領域である。

光電変換部１１ａは、いわゆる埋め込みフォトダイオードとして機能する。マイクロレンズ１４は、半導体基板１０に光が入射する側（＋Ｚ側）に設けられ、半導体基板１０に入射する光を光電変換部１１ａに集光させる。カラーフィルタ１５は、光電変換部１１ａとマイクロレンズ１４との間に設けられ、光電変換部１１ａに入射する光の波長特性を規定する。

光電変換部１１ａに入射した光により生成された電荷は、転送トランジスタＴＸにより蓄積部ＦＤに転送される。蓄積部ＦＤに転送された電荷により形成される電圧は、第１トランジスタＴｒ１により電流信号に変換され、第２トランジスタＴｒ２および配線Ｗ３、Ｗ４を経て、不図示の読出し回路により読み出される。従って、第１トランジスタＴｒ１および第２トランジスタＴｒ２は、光電変換部１１ａで生成された電荷に基づく信号を処理する信号処理回路１３ａの一部を構成している。

光電変換部１１ａで生じた電荷の蓄積部ＦＤへの転送は、転送トランジスタＴＸのゲートＧ０に印加する制御信号の電圧により、制御する。同様に、第１トランジスタＴｒ１および第２トランジスタＴｒ２の導通は、それぞれのゲートＧ１、Ｇ２に印加する制御信号の電圧により制御する。

上述した各トランジスタのソース領域、およびドレイン領域（以下、総称して「ソース・ドレイン領域」と呼ぶ）は、ｐ型半導体の半導体基板１０の－Ｚ側の表面の近傍に、リンまたはヒ素等の所定の原子を注入して形成されたｎ型半導体の導電特性を有する領域である。
配線Ｗ２は、信号処理回路１３ａ内に形成されている第１トランジスタＴｒ１および第２トランジスタＴｒ２等の間を電気的に繋ぐ配線である。配線Ｗ１は、蓄積部ＦＤと第１トランジスタＴｒ１のドレインとの間を電気的に繋ぐ配線である。
信号処理回路１３ａ、配線Ｗ３、および配線Ｗ４は、相互に電気的な接続が必要な部分を除いて、絶縁膜１８により覆われている。

転送トランジスタＴＸ、および信号処理回路１３ａの回路構成は、一例として、転送トランジスタ、増幅トランジスタ、リセットトランジスタ、および選択トランジスタを含む一般的な４トランジスタ型のＣＭＯＳ撮像素子における回路構成と同じであっても良い。蓄積部ＦＤの構成は、一般的なフローティング・ディフュージョン部の構成であっても良い。
さらに、信号処理回路１３ａは、一般的な４トランジスタ型のＣＭＯＳ撮像素子における回路構成よりも多くの構成を含んでいても良い。例えば、アナログ信号をデジタル信号に変換するＡＤコンバータ―回路の一部を含んでいても良い。

画素９ａ以外の他の画素９ｂ～９ｄの構成も、カラーフィルタ１５の波長選択特性が異なる点以外は、上述した画素９ａの構成と同様である。そして、他の画素９ｂ～９ｄも、光電変換部１１ｂ～１１ｄで生成された電荷に基づく信号を処理する信号処理回路１３ｂ～１３ｄをそれぞれ有している。以下では、信号処理回路１３ａ～１３ｄを総称して、または個々に、単に信号処理回路１３とも呼ぶ。

図３（ｂ）に示したように、半導体基板１０とカラーフィルタ１５との間の隣り合う画素９ａ～９ｄの境界部には、遮光部１７が設けられている。遮光部１７により、１つの画素９ａ～９ｄのマイクロレンズ１４およびカラーフィルタ１５を透過した光の、隣の画素への混入を低減することができる。

遮光部１７は、一例として、タングステン等の金属膜で形成しても良い。あるいは、カーボン等の吸光部材を含む膜で形成しても良い。
また、半導体基板１０とカラーフィルタ１５との間であって遮光部１７が設けられていない部分には、平坦化のために、遮光部１７とほぼ同じ厚さ（Ｚ方向の長さ）の透光部１６が設けられている。

第１実施形態の撮像素子３においては、半導体基板１０に平行な面内（ＸＹ面内）で、それぞれの画素９ａ～９ｄに含まれる光電変換部１１ａ～１１ｄを取り囲むように、分離部１２ａ～１２ｄが配置されている。以下では、分離部１２ａ～１２ｄのそれぞれを総称して、または個々に、単に分離部１２とも呼ぶ。

分離部１２は、例えば、ディープトレンチアイソレーション（ＤＴＩ）であり、半導体基板１０のうち、分離部１２の一方の側と他方の側とを、電気的に分離する。第１実施形態の撮像素子３においては、分離部１２は、光電変換部１１を取り囲んで配置されているので、半導体基板１０のうちのそれぞれの分離部１２の内側にある光電変換部１１およびその近傍の第１領域１０ａと、それぞれの分離部１２の外側にある半導体領域である第２領域１０ｂとが、電気的に分離される。本明細書では、半導体基板１０のち、分離部１２により光電変換部１１およびその近傍の第１領域１０ａから分離された第２領域１０ｂを、単に「半導体領域」とも呼ぶ。

分離部１２は、一例として、半導体基板１０に、その－Ｚ側の面から、または＋Ｚ側の面から部分的に彫り込み（溝）を形成し、形成した彫り込みの内部にＳｉＯ２等の絶縁部材を埋め込んで形成しても良い。分離部１２を構成する絶縁部材内にタングステンメタルなどをさらに埋め込むことにより、電気的な分離に加えて、遮光、すなわち光学的な分離を行うこともできる。

画素９ａの光電変換部１１ａを第１光電変換部ということもできる。また、画素９ｂの光電変換部１１ｂを、第１光電変換部である光電変換部１１ａの隣に設けられた第２光電変換部ということもできる。
従って、第１実施形態の撮像素子３は、第１光電変換部１１ａと、第１光電変換部１１ａの隣に設けられた第２光電変換部１１ｂと、第１光電変換部１１ａと第２光電変換部１１ｂとの間に設けられる複数の分離部１２ａ、１２ｂを備えるということもできる。

第１実施形態の撮像素子３においては、分離部１２ａおよび分離部１２ｂとの間の第２領域１０ｂに、光電変換部１１ａで生成された電荷に基づく信号を処理する信号処理回路１３ａが配置されている。同様に、他の光電変換部１１ｂ～１１ｄで生成された電荷に基づく信号をそれぞれ処理する信号処理回路１３ｂ～１３ｄも、分離部１２により第１領域１０ａから分離された第２領域１０ｂに配置されている。

一般に、信号処理回路１３は、それを構成するトランジスタＴｒ１、Ｔｒ２のゲートＧ１、Ｇ２に印加される電圧の変動等により半導体基板１０の電圧を変動させる電気的なノイズのノイズ源である。しかし、第１実施形態の撮像素子３においては、信号処理回路１３と光電変換部１１との間に、分離部１２が配置されている。このため、信号処理回路１３が配置されている第２領域１０ｂの電圧が変動しても、光電変換部１１が配置されている第１領域１０ａの電圧の変動は低減できる。従って、信号処理回路１３で生じる電気ノイズによる光電変換部１１への悪影響を低減することができる。

一例として、半導体基板１０のＺ方向の厚さは、３μｍ程度以上である。分離部１２は、半導体基板１０の－Ｚ側の端面から＋Ｚ側の端面に渡って形成されていても良く、半導体基板１０の－Ｚ側の端面から半導体基板１０内に、例えば１μｍ以上、または２μｍ以上の深さに渡って形成されていても良い。
一例として、半導体基板１０の－Ｚ側の端面からの分離部１２のＺ方向の長さ（深さ）を、半導体基板１０の厚さの２／３以上として、信号処理回路１３で生じる電気ノイズによる光電変換部１１への悪影響を一層低減しても良い。

なお、信号処理回路１３の構成によっては、その内部に可視光または赤外光を発光する素子を含む場合がある。例えば、信号処理回路１３が電流源回路を含む場合、その電流源回路が意図せず発光する場合がある。例えば上述したように、分離部１２を構成する絶縁部材内にタングステンメタルなどをさらに埋め込むことにより、信号処理回路１３内で発光した光（光学ノイズ）による光電変換部１１への悪影響を低減することができる。

信号処理回路１３内の発光素子が発する光により光電変換部１１に生じるノイズの低減が重要な場合には、分離部１２を例えば、金属のような遮光性の高い材質で形成しても良い。この場合、分離部１２は、半導体基板１０の電気的な分離の機能は低下するが、遮光、すなわち光学的な分離の機能が高まる。また、分離部１２として、例えば塗布により形成された絶縁膜の中に金属を埋めこむことにより、電気的および光学的な分離を行う分離部１２とすることができる。
なお、分離部１２は、それぞれの光電変換部１１を多重に取り囲んで配置されていても良い。

（撮像素子の変形例１）
以下、図４を参照して、撮像素子３の変形例１について説明する。撮像素子３の変形例１の構成は図２、および図３に示した第１実施形態の撮像素子３と同様であるが、分離部１２の構成が、第１実施形態の撮像素子３とは異なっている。

図４は、撮像素子３の変形例１における４画素９Ｑ（図２参照）の部分のＸＹ断面を拡大して示した断面図であり、上述した第１実施形態の撮像素子３を示す図３（ａ）と同様の図である。以下では、第１実施形態の撮像素子３と同一の構成については、同一の符号を付して、適宜説明を省略する。

図４に示したとおり、撮像素子３の変形例１においては、Ｘ方向に隣り合う２つの光電変換部１１ａ、１１ｂの間、およびＸ方向に隣り合う２つの光電変換部１１ｃ、１１ｄの間に、Ｙ方向に延びる２つの分離部１２ａ、１２ｂが配置されている。なお、図４のＡＡ切断線における変形例１のＸＺ断面は、図３（ｂ）に示した第１実施形態の撮像素子３のＸＺ断面図と同様である。

変形例１における分離部１２ａ～１２ｄの材質およびＺ方向の長さは、上述した第１実施形態の撮像素子３における分離部１２と同様である。従って、光電変換部１１が配置されている第１領域１０ａは、分離部１２により第２領域１０ｂから電気的または光学的に分離されている。

変形例１においても、上述した信号処理回路１３は、半導体基板１０の第２領域１０ｂに配置されている。従って、信号処理回路１３に含まれるトランジスタ等から発生する電気ノイズまたは光学ノイズが光電変換部１１に及ぼす悪影響は、分離部１２により低減される。

なお、Ｘ方向に隣り合う２つの光電変換部１１ａ、１１ｂの間、およびＸ方向に隣り合う２つの光電変換部１１ｃ、１１ｄの間に配置される分離部１２の数は、上述した２個に限られるわけではなく、より多数であっても良い。

以上の第１実施形態および変形例１の撮像素子３においては、複数の分離部１２は、１つの光電変換部１１ａに対して別の光電変換部１１ｂが配置されている方向であるＸ方向に沿って、複数配置されているともいえる。そして、複数の分離部１２のそれぞれの少なくとも一部は、Ｘ方向と交差する方向であるＹ方向に沿って延在しているともいえる。
なお、複数の分離部１２のそれぞれの少なくとも一部は、必ずしもＹ方向に沿って延在している必要は無く、Ｘ方向と交差する方向に延在していればよい。

（撮像素子の変形例２）
以下、図５を参照して、撮像素子３の変形例２について説明する。撮像素子３の変形例２の構成は図２、および図３に示した第１実施形態の撮像素子３と同様であるが、分離部１２の構成が、第１実施形態の撮像素子３とは異なっている。以下では、第１実施形態の撮像素子３と同一の構成については、同一の符号を付して、適宜説明を省略する。

図５は、撮像素子３の変形例２における４画素９Ｑ（図２参照）の部分のＸＹ断面を拡大して示した断面図であり、上述した第１実施形態の撮像素子３を示す図３（ａ）と同様の図である。
図５に示したとおり、撮像素子３の変形例２においては、光電変換部１１ａ～１１ｄで生成された電荷に基づく信号を処理する信号処理回路１３ａ～１３ｄのそれぞれを取り囲んで、分離部１２ａ～１２ｄが配置されている。変形例２における分離部１２ａ～１２ｄの材質およびＺ方向の長さは、上述した第１実施形態の撮像素子３における分離部１２と同様である。従って、光電変換部１１が配置されている第１領域１０ａは、分離部１２により第２領域１０ｂから電気的または光学的に、もしくは電気的かつ光学的に分離されている。

これにより、変形例２においても、信号処理回路１３に含まれるトランジスタ等から発生する電気ノイズまたは光学ノイズが光電変換部１１に及ぼす悪影響は、分離部１２により低減される。
なお、分離部１２は、それぞれの信号処理回路１３を多重に取り囲んで配置されていても良い。

以上の第１実施形態および変形例１、変形例２の撮像素子３は、隣り合って配置されている第１光電変換部１１ａと第２光電変換部１１ｂとの間に設けられている複数の分離部１２を備えている、ともいえる。

なお、以上の第１実施形態および変形例１、変形例２の撮像素子３は、半導体基板１０の第２領域１０ｂに信号処理回路１３が配置されているものとしたが、必ずしも、第２領域１０ｂに信号処理回路１３が配置されなくても良い。例えば、信号処理回路１３は、半導体基板１０と積層して第２の半導体基板を配置し、信号処理回路は、この第２の半導体基板上に配置しても良い。
この場合であっても、分離部１２により、配線Ｗ３、Ｗ４を流れる電気信号に伴う電気ノイズが光電変換部１１に及ぼす悪影響を低減することができる。

（第１実施形態および変形例１、変形例２の撮像素子の効果）
（１）第１実施形態および変形例１、変形例２の撮像素子３は、半導体基板１０を有する撮像素子であって、半導体基板１０は、光を光電変換する第１光電変換部１１ａと、第１光電変換部１１ａの隣に設けられ、光を光電変換する第２光電変換部１１ｂと、第１光電変換部１１ａと第２光電変換部１１ｂとの間に設けられる複数の分離部１２と、を備えている。
この構成により、第１光電変換部１１ａおよび第２光電変換部１１ｂに混入するノイズを低減することができ、ノイズの少ない撮像素子３を実現することができる。

（２）分離部１２は半導体基板１０において第１光電変換部１１ａと第２光電変換部１１ｂとを電気的または光学的に、あるいは電気的かつ光学的に分離する領域であるとしても良い。この場合、第１光電変換部１１ａおよび第２光電変換部１１ｂに混入する電気ノイズまたは光学ノイズを低減することができ、ノイズの少ない撮像素子３を実現することができる。

（３）半導体基板１０において、複数の前記分離部１２のうちの２つの分離部の間の半導体領域（第２領域１０ｂ）に設けられ、第１光電変換部１１ａまたは第２光電変換部１１ｂで生成された電荷に基づく信号を処理するための信号処理回路１３ａを備える構成としても良い。この場合、分離部１２により、信号処理回路１３ａで発生する恐れのある電気ノイズ、または光学ノイズ（発光）が第１光電変換部１１ａに及ぼす悪影響を低減することができ、ノイズの低減された撮像素子３を実現することができる。

（４）第１光電変換部１１ａと第２光電変換部１１ｂとは第１方向（Ｘ方向）に設けられ、複数の分離部１２は、第１方向（Ｘ方向）に設けられるとともに、複数の分離部１２のそれぞれの少なくとも一部は、第１方向（Ｘ方向）と交差する方向（Ｙ方向）に延在している構成であっても良い。この場合、複数の分離部１２の第１方向（Ｘ方向）の間にある半導体領域（第２領域１０ｂ）を、第１光電変換部１１ａまたは第２光電変換部１１ｂが配置されている第１領域１０ａからより効果的に分離することができるため、ノイズの一層低減された撮像素子３を実現することができる。

（５）複数の分離部１２の１つ（１２ａ）は、半導体基板１０において第１光電変換部１１ａを取り囲み、複数の分離部１２の他の１つ（１２ｂ）は、半導体基板１０において第２光電変換部１１ｂを取り囲む構成としても良い。この場合、半導体領域（第２領域１０ｂ）を、第１光電変換部１１ａまたは第２光電変換部１１ｂが配置されている第１領域１０ａから、さらに効果的に分離することができるため、ノイズの一層低減された撮像素子３を実現することができる。

（第２実施形態の撮像素子）
以下、図６を参照して、第２実施形態の撮像素子３について説明する。第２実施形態の撮像素子３の構成は図２、および図３に示した第１実施形態の撮像素子３と概ね同様であるが、遮光部１７ａの形状が第１実施形態の撮像素子３の遮光部１７とは異なっている。以下では、第１実施形態の撮像素子３と同一の構成については、同一の符号を付して、適宜説明を省略する。

図６は、第２実施形態の撮像素子３における４画素９Ｑ（図２参照）の部分のＸＺ断面を拡大して示した断面図であり、上述した第１実施形態の撮像素子３における図３（ｂ）と同様の図である。なお、図６のＢＢ切断線における第２実施形態の撮像素子３のＸＹ断面は、図３（ａ）に示した第１実施形態の撮像素子３のＸＹ断面図と同様である。

図６に示したとおり、第２実施形態の撮像素子３においては、遮光部１７ａは、半導体基板１０の＋Ｚ側面に、第２領域１０ｂの全面を覆うように配置されている。従って、撮像素子３の＋Ｚ側からマイクロレンズ１４を介して入射した光は、カラーフィルタ１５および透光部１６を経て第１領域１０ａ内の光電変換部１１には入射できるが、遮光部１７ａにより遮光されるため、第２領域１０ｂには入射できない。これにより、＋Ｚ側から入射した光は、第２領域１０ｂに配置されている信号処理回路１３に到達しない。

第２実施形態の撮像素子３においては、遮光部１７ａにより信号処理回路１３への光の入射が遮断されるため、信号処理回路１３における、光電変換による不要な電荷、すなわちノイズの発生を低減できる。これにより、ノイズの少ない撮像素子３を実現することができる。

なお、第２実施形態の撮像素子３における分離部１２のＸＹ面内の形状は、第１実施形態の撮像素子３の分離部１２と同様の形状に限られるわけではなく、変形例１または変形例２における分離部１２と同様の形状であっても良い。

（第２実施形態の撮像素子の効果）
（６）第２実施形態の撮像素子３は、上述した第２実施形態の撮像素子３の構成に加えて、半導体領域（第２領域１０ｂ）に入射する光を遮光する遮光部１７ａを備えている。この構成により、実施形態の撮像素子３の効果に加えて、半導体領域（第２領域１０ｂ）に配置されている信号処理回路１３における光電変換により生じる不要な電荷、すなわちノイズの発生を低減することができ、ノイズの一層少ない撮像素子３を実現することができる。

（第３実施形態の撮像素子）
以下、図７を参照して、第３実施形態の撮像素子３について説明する。第３実施形態の撮像素子３の構成は上述した第１実施形態および第２実施形態の撮像素子３と概ね同様であるため、以下では、第１実施形態および第１実施形態の撮像素子３と同一の構成については、同一の符号を付して、適宜説明を省略する。

図７（ａ）は、第３実施形態の撮像素子３の４画素９Ｑ（図２参照）の部分のＸＹ断面を拡大して示した断面図であり、上述した図３（ａ）と同様の図である。図７（ｂ）は、図７（ａ）におけるＡＡ切断線におけるＸＺ断面を示した断面図であり、上述した図３（ｂ）と同様の図である。図７（ａ）は、図７（ｂ）におけるＢＢ切断線におけるＸＹ断面を示し、合わせて信号処理回路１３ａ～１３ｄも示している。

第３実施形態の撮像素子３は、半導体基板１０の第２領域１０ｂのｐ型またはｎ型半導体の導電特性が、光電変換部１１が配置されている第１領域１０ａとは逆である点が、上述した第１実施形態および第２実施形態の撮像素子３とは異なっている。

すなわち、図７に示した第３実施形態の撮像素子３においては、一例として第１領域１０ａは不純物原子の濃度が比較的低いｐ型半導体であり、第２領域１０ｂは不純物原子の濃度が比較的低いｎ型半導体である。第１領域１０ａに形成されている第１光電変換部１１ａおよび第２光電変換部１１ｂはｎ型半導体の導電特性を有している。

第２領域１０ｂのｐ型またはｎ型半導体の導電特性は、例えば、半導体基板１０の－Ｚ側の面から所定の不純物原子を注入（イオン注入）することにより付与する。
なお、必ずしも第２領域１０ｂの全体のｐ型またはｎ型半導体の導電特性が、第１領域１０ａの導電特性と逆である必要はない。例えば、第２領域１０ｂの－Ｚ側の半分程度の厚さの部分のｐ型またはｎ型半導体の導電特性が、第１領域１０ａの導電特性と逆であっても良い。

第３実施形態の撮像素子３においては、ｐ型（またはｎ型）の半導体基板１０に、ｎ型（またはｐ型）のウェルとしての第２領域１０ｂが形成されているということもできる。
第３実施形態の撮像素子３においては、転送トランジスタＴＸとは逆特性のトランジスタＴｒ１、Ｔｒ２を第２領域１０ｂに形成することができる。すなわち、一例として、転送トランジスタＴＸがＮＭＯＳトランジスタであるとき、トランジスタＴｒ１、Ｔｒ２をＰＭＯＳトランジスタとすることができる。これにより、信号処理回路１３の設計の自由度が増し、例えば信号処理回路１３の小型化等を図ることができる。

また、第１領域１０ａと第２領域１０ｂとを分離部１２により電気的に分離することにより、両者のうち一方のｐ型半導体の領域から他方のｎ型半導体の領域への電流の流れを抑止することができる。これにより、第１領域１０ａの基板電圧と第２領域１０ｂの基板電圧の関係の自由度が向上し、信号処理回路１３の設計の自由度が一層向上し、信号処理回路１３の一層の小型化等を図ることができる。

以上の説明では、第３実施形態の撮像素子３は、第２実施形態の撮像素子３と同様の遮光部１７ａを備えるものとしたが、第１実施形態の撮像素子３と同様の遮光部１７を備えていても良い。また、第３実施形態の撮像素子３における分離部１２のＸＹ面内の形状についても、上述した変形例１または変形例２における分離部１２と同様の形状であっても良い。

（第３実施形態の撮像素子の効果）
（７）第３実施形態の撮像素子３は、上述した第１実施形態の撮像素子３の構成に加えて、第１光電変換部１１ａおよび第２光電変換部１１ｂはｎ型半導体の導電特性を有し、半導体領域（第２領域１０ｂ）は、ｎ型半導体の導電特性を有する。すなわち、第１光電変換部１１ａおよび第２光電変換部１１ｂが配置される第１領域１０ａはｐ型半導体の導電特性を有し、半導体領域（第２領域１０ｂ）は、逆特性のｎ型半導体の導電特性を有している。この構成により、上述した第１実施形態の撮像素子３の効果に加えて、第１領域１０ａに配置する信号処理回路１３の設計の自由度が増し、例えば信号処理回路１３の小型化等を図ることができる。

（第４実施形態の撮像素子）
以下、図８を参照して、第４実施形態の撮像素子３について説明する。第４実施形態の撮像素子３においても、一例として第１領域１０ａは不純物原子の濃度が比較的低いｐ型半導体であり、第１領域１０ａに形成されている第１光電変換部１１ａおよび第２光電変換部１１ｂはｎ型半導体の導電特性を有している。第４実施形態の撮像素子３の構成は上述した各実施形態の撮像素子３と概ね同様であるため、以下では、上述した各実施形態の撮像素子３と同一の構成については、同一の符号を付して、適宜説明を省略する。

図８は、第４実施形態の撮像素子３の４画素９Ｑ（図２参照）の部分のＸＹ断面を拡大して示した断面図であり、上述した図３（ａ）および図７（ａ）と同様の図である。なお、図８のＡＡ切断線における第４実施形態の撮像素子３のＸＺ断面は、図７（ｂ）に示した第３実施形態の撮像素子３のＸＺ断面図と同様である。また、図８には、信号処理回路１３ａ～１３ｄも示している。

図８に示したとおり、第４実施形態の撮像素子３においては、分離部１２は、ＸＹ面内で２次元の格子状に形成されている。分離部１２は、光電変換部１１が含まれる半導体基板１０の第１領域１０ａを、半導体領域（第２領域１０ｂ）から分離するとともに、半導体領域（第２領域１０ｂ）を、複数の部分領域１０ｂ１～１０ｂ３に分割する。そして、複数の部分領域１０ｂ１～１０ｂ３のうちの少なくとも１つ（図８に示した例では、部分領域１０ｂ１と部分領域１０ｂ２の２つ）のｐ型またはｎ型半導体の導電特性は、第１領域１０ａのｐ型またはｎ型半導体の導電特性とは逆である。

そして、信号処理回路１３も分割されて、一例として信号処理回路１３ａの場合には、複数の部分領域１０ｂ１～１０ｂ３のそれぞれに、信号処理回路１３ａ１～１３ａ３として配置されている。なお、信号処理回路１３ａ１～１３ａ３のそれぞれは、上述した図７（ｂ）に示した配線Ｗ１のように、半導体基板１０の－Ｚ側の面に複数の部分領域１０ｂ１～１０ｂ３を跨いで配置される不図示の配線により電気的に接続されている。

第４実施形態の撮像素子３においては、第２領域１０ｂに含まれる複数の部分領域１０ｂ１～１０ｂ３には、その部分領域がｐ型半導体であるかｎ型半導体であるかに応じて、それぞれＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを配置することができる。これにより、信号処理回路１３の設計の自由度が増し、例えば、半導体基板１０内に、ＣＭＯＳで構成された信号処理回路１３を配置することができる。

以上の説明では、第４実施形態の撮像素子３は、第２実施形態の撮像素子３と同様の遮光部１７ａを備えるものとしたが、第１実施形態の撮像素子３と同様の遮光部１７を備えていても良い。
なお、図８に示した分離部１２は、Ｘ方向に延在する複数の分離部と、Ｙ方向に延在する複数の分離部とを含む、複数の分離部であるということができる。

（第４実施形態の撮像素子の効果）
（８）第４実施形態の撮像素子３は、上述した第１実施形態の撮像素子３の構成に加えて、第１光電変換部１１ａおよび第２光電変換部１１ｂはｎ型半導体の導電特性を有し、半導体領域（第２領域１０ｂ）は、分離部１２により複数の部分領域１０ｂ１～１０ｂ３に分割されている。そして、複数の部分領域１０ｂ１～１０ｂ３のうちの少なくとも１つは、のｐ型半導体の導電特性を有する。この構成により、第２領域１０ｂに含まれる複数の部分領域１０ｂ１～１０ｂ３に、その部分領域がｐ型半導体であるかｎ型半導体であるかに応じて、それぞれＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを配置することができる。これにより、上述した第１実施形態の撮像素子３の効果に加えて、信号処理回路１３の設計の自由度が増し、例えば半導体基板１０内にＣＭＯＳで構成された信号処理回路１３を配置することができる。

（９）第４実施形態の撮像素子３は、別の観点からは、上述した第１実施形態の撮像素子３の構成に加えて、第１光電変換部１１ａおよび第２光電変換部１１ｂはｎ型半導体の導電特性を有し、半導体領域（第２領域１０ｂ）は、分離部１２により複数の部分領域１０ｂ１～１０ｂ３に分割されている。そして、複数の部分領域１０ｂ１～１０ｂ３のうちの少なくとも１つは、のｎ型半導体の導電特性を有する。この構成により、上述した（８）の効果と同様の効果を得ることができる。

（第５実施形態の撮像素子）
以下、図９を参照して、第５実施形態の撮像素子３について説明する。第５実施形態の撮像素子３の構成は上述した第２実施形態の撮像素子３と概ね同様であるが、分離部１２の構造が第１実施形態の撮像素子３とは異なっている。以下では、第２実施形態の撮像素子３と同一の構成については、同一の符号を付して、適宜説明を省略する。

図９は、第５実施形態の撮像素子３における４画素９Ｑ（図２参照）の部分のＸＺ断面を拡大して示した断面図であり、上述した第１実施形態の撮像素子３における図３（ｂ）と同様の図である。なお、図９のＢＢ切断線における第５実施形態の撮像素子３のＸＹ断面は、図３（ａ）に示した第１実施形態の撮像素子３のＸＹ断面図と同様である。

第５実施形態の撮像素子３においては、分離部１２により分離される半導体基板１０の第１領域１０ａと第２領域１０ｂとは、ともにｐ型半導体またはともにｎ型半導体である。図９に示したとおり、分離部１２は半導体基板１０の－Ｚ側の表面付近においては、第１領域１０ａと第２領域１０ｂとを分離していない。そして、第５実施形態の撮像素子３においては、光電変換部１１で生成された電荷を蓄積する蓄積部ＦＤを、第１領域１０ａではなく、第２領域１０ｂに配置している。換言すれば、第２領域１０ｂに配置されている信号処理回路１３は、蓄積部ＦＤを含んでいる。

上述したとおり、撮像素子３の＋Ｚ側からマイクロレンズ１４を介して入射した光は、遮光部１７ａにより遮光されるため、第２領域１０ｂには入射しない。従って、第５実施形態の撮像素子３においては、第２領域１０ｂに配置された蓄積部ＦＤには、＋Ｚ側から半導体基板１０に入射する光が照射されないため、蓄積部ＦＤにおいて不要な光電変換により発生するノイズが低減される。これにより、ノイズがさらの少ない撮像素子３を実現することができる。

（第５実施形態の撮像素子の効果）
（１０）第５実施形態の撮像素子３は、上述した第２実施形態の撮像素子３の構成に加えて、半導体領域（第２領域１０ｂ）の信号処理回路１３は、第１光電変換部１１ａまたは第２光電変換部１１ｂで生成された電荷が転送される蓄積部ＦＤを含んでいる。この構成により、上述した第２実施形態の撮像素子３の効果に加えて、蓄積部ＦＤにおいて不要な光電変換により発生するノイズが低減され、ノイズがさらの少ない撮像素子３を実現することができる。

（第６実施形態の撮像素子）
以下、図１０を参照して、第６実施形態の撮像素子３について説明する。第６実施形態の撮像素子３は、上述した各実施形態または各変形例のいずれかの撮像素子３の構成を含むものである。以下では、上述した各実施形態または各変形例の撮像素子３と同一の構成については、同一の符号を付して、適宜説明を省略する。

図１０は、第６実施形態の撮像素子３における４画素９Ｑ（図２参照）の部分のＸＺ断面を拡大して示した断面図である。第６実施形態の撮像素子３は、上述した各実施形態または各変形例の撮像素子３の構成に加えて、半導体基板１０に平行して配置された第２半導体基板２０を備えている。第２半導体基板２０には、２点鎖線で囲って示した第２信号処理回路２３が配置されている。第６実施形態の撮像素子３は、半導体基板１０の信号処理回路１３の少なくとも一部と、第２半導体基板２０に配置されている第２信号処理回路２３の少なくとも一部とを電気的に接続する接続部２２とをさらに備えている。

第２信号処理回路２３は、第２半導体基板２０に形成されている複数のトランジスタＴｒ３と、一例として複数層の配線Ｗ４、Ｗ５を含んでいる。トランジスタＴｒ３、配線Ｗ４、および配線Ｗ５は、相互に電気的な接続が必要な部分を除いて、第２絶縁膜２１により覆われている。

接続部２２は、一例として銅等の金属から成る。接続部２２は、不図示の垂直配線（Ｚ方向に延びる配線）により、配線Ｗ３または配線Ｗ４、および配線Ｗ５または配線Ｗ６と電気的に接続されている。

図１０に示した第６実施形態の撮像素子３の構成のうち、絶縁膜１８および絶縁膜１８よりも＋Ｚ側の構成は、一例として、図３（ｂ）に示した第１実施形態の撮像素子３の構成と同様である。また、図１０のＢＢ切断線における第６実施形態の撮像素子３のＸＹ断面は、図３（ａ）に示した第１実施形態の撮像素子３のＸＹ断面図と同様である。

第６実施形態の撮像素子３においては、１つの光電変換部１１により生成された電荷に基づく信号を、半導体基板１０の信号処理回路１３と第２半導体基板２０に配置されている、第２信号処理回路２３とによって、処理することができる。従って、第２半導体基板２０および第２信号処理回路２３が無い場合には、半導体基板１０の信号処理回路１３に配置する回路要素の一部を、第２半導体基板２０の第２信号処理回路２３に配置することができる。これにより、信号処理回路１３のＸＹ面内の大きさを小型化することができる。そして、これにより、画素９のＸＹ面内の大きさを小型化することができ、撮像素子３における画素９の集積度を高めることができる。

信号処理回路１３と第２信号処理回路２３とは、全体として、１つの光電変換部１１により生成された電荷に基づく信号を増幅する増幅回路と、増幅したアナログ信号をデジタル信号に変換するＡＤ変換回路を構成しても良い。ＡＤ変換回路は一例として、スロープ型（傾斜型）のＡＤ変換回路であっても良く、逐次比較型のＡＤ変換回路であっても良い。

さらに、信号処理回路１３と第２信号処理回路２３は、増幅回路に電流を供給する電流源を含んでも良い。撮像素子３に含まれる複数の光電変換部１１のそれぞれに対して、個別の増幅回路およびＡＤ変換回路を設けることにより、撮像素子３から、より高速に画像信号を読み出すことができる。

この場合、例えば、ＡＤ変換回路を構成するトランジスタ等の回路要素の少なくとも一部を、半導体基板１０の信号処理回路１３内に設けても良い。例えば、ＡＤ変換回路のうちのコンパレータ回路を半導体基板１０の信号処理回路１３内に設けても良い。
あるいは、増幅回路を構成するトランジスタ等の回路要素の少なくとも一部を、第２半導体基板２０の第２信号処理回路２３に設けても良い。

第６実施形態の撮像素子３の構成のうち、絶縁膜１８および絶縁膜１８よりも＋Ｚ側の構成は、上述した第１実施形態の撮像素子３と同様の構成に限られるわけではなく、上述した各実施形態または各変形例の撮像素子３と同様の構成であっても良い。
例えば、第６実施形態の撮像素子３の構成のうち、絶縁膜１８および絶縁膜１８よりも＋Ｚ側の構成を、上述した第３実施形態または第４実施形態の撮像素子３と同様の構成とすると、信号処理回路１３内にＰＭＯＳトランジスタを設けることができ、回路設計の自由度が一層向上する。
なお、第６実施形態の撮像素子３においては、図２に示した素子制御部ＣＵについても、半導体基板１０と第２半導体基板２０とに分割されて配置されていても良い。

（第６実施形態の撮像素子の効果）
（１１）第６実施形態の撮像素子３は、上述した各実施形態および各変形例のいずれか１つの撮像素子３の構成に加えて、半導体基板１０に積層され、信号処理回路１３で処理された信号を処理する第２信号処理回路２３が設けられる第２半導体基板２０を備えている。
この構成により、上述した各実施形態および各変形例のいずれか１つの効果に加えて、各光電変換部１１により生成された電荷に基づく信号を処理する回路の回路要素の一部を、第２半導体基板２０の第２信号処理回路２３に配置することができる。これにより、信号処理回路１３のＸＹ面内の大きさを小型化することができる。

なお、上述した第１実施形態の撮像装置１は、撮像素子３として、上述した各実施形態および各変形例のいずれの撮像素子３を備えていても良い。
上記では、種々の実施形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。また、各実施形態および変形例は、それぞれ単独で適用しても良いし、組み合わせて用いても良い。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

１：撮像装置、２：撮像レンズ、３：撮像素子、４：撮像制御部、５：生成部、９：画素、１０：半導体基板、１０ａ：第１領域、１０ｂ：第２領域（半導体領域）、１１ａ～１１ｄ：光電変換部、１２，１２ａ～１２ｄ：分離部、１３ａ～１３ｄ：信号処理回路、ＴＸ：転送トランジスタ、ＦＤ：蓄積部、Ｗ３～Ｗ５：配線層、１４：マイクロレンズ、１５：カラーフィルタ、１７，１７ａ：遮光部、２０：第２半導体基板、２２：接続部、２３：第２信号処理回路

Claims (17)

1. 半導体基板を有する撮像素子であって、
   前記半導体基板は、
   光を光電変換する第１光電変換部と、
   前記第１光電変換部の隣に設けられ、光を光電変換する第２光電変換部と、
   前記第１光電変換部と前記第２光電変換部との間に設けられる複数の分離部と、
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   前記分離部は、前記半導体基板において、前記第１光電変換部と前記第２光電変換部とを電気的または光学的に、もしくは電気的かつ光学的に分離する領域である、撮像素子。
3. 請求項１または２に記載の撮像素子において、
   前記半導体基板において、複数の前記分離部のうちの２つの分離部の間の半導体領域に設けられ、前記第１光電変換部または前記第２光電変換部で生成された電荷に基づく信号を処理するための信号処理回路を備える、撮像素子。
4. 請求項３に記載の撮像素子において、
   前記第１光電変換部と前記第２光電変換部とは第１方向に設けられ、
   複数の前記分離部は、前記第１方向に設けられるとともに、
   複数の前記分離部のそれぞれの少なくとも一部は、前記第１方向と交差する方向に延在している、撮像素子。
5. 請求項４に記載の撮像素子において、
   複数の前記分離部の１つは、前記半導体基板において前記第１光電変換部を取り囲み、
   複数の前記分離部の他の１つは、前記半導体基板において前記第２光電変換部を取り囲む、撮像素子。
6. 請求項３から請求項５のいずれか一項に記載の撮像素子において、
   前記半導体領域に入射する光を遮光する遮光部を備える、撮像素子。
7. 請求項３から請求項６までのいずれか一項に記載の撮像素子において、
   前記第１光電変換部および前記第２光電変換部はｎ型半導体の導電特性を有し、
   前記半導体領域は、ｐ型半導体の導電特性を有する撮像素子。
8. 請求項３から請求項６までのいずれか一項に記載の撮像素子において、
   前記第１光電変換部および前記第２光電変換部はｎ型半導体の導電特性を有し、
   前記半導体領域は、ｎ型半導体の導電特性を有する撮像素子。
9. 請求項３から請求項６までのいずれか一項に記載の撮像素子において、
   前記第１光電変換部および前記第２光電変換部はｎ型半導体の導電特性を有し、
   前記半導体領域は、前記分離部により、複数の部分領域に分割されているとともに、複数の前記部分領域のうちの少なくとも１つはｐ型半導体の導電特性を有する、撮像素子。
10. 請求項３から請求項６までのいずれか一項に記載の撮像素子において、
    前記第１光電変換部および前記第２光電変換部はｎ型半導体の導電特性を有し、
    前記半導体領域は、前記分離部により、複数の部分領域に分割されているとともに、複数の前記部分領域のうちの少なくとも１つはｎ型半導体の導電特性を有する、撮像素子。
11. 請求項３から請求項７まで、または請求項９から請求項１０までのいずれか一項に記載の撮像素子において、
    前記信号処理回路は、前記第１光電変換部または前記第２光電変換部で生成された電荷が転送される蓄積部を含む、撮像素子。
12. 請求項３から請求項９までのいずれか一項に記載の撮像素子において、
    前記半導体基板に積層され、前記信号処理回路で処理された信号を処理する第２信号処理回路が設けられる第２半導体基板を備える、撮像素子。
13. 請求項１２に記載の撮像素子において、
    前記第２信号処理回路は、前記第１光電変換部または前記第２光電変換部で生成された電荷に基づくアナログ信号をデジタル信号に変換するＡＤ変換回路の少なくとも一部を含む、撮像素子。
14. 請求項１３に記載の撮像素子において、
    前記半導体基板の前記信号処理回路は、前記ＡＤ変換回路の一部を含む、撮像素子。
15. 請求項１から請求項１４のいずれか一項に記載の撮像素子において、
    前記分離部の、前記半導体基板に垂直な方向の長さは、前記半導体基板の厚さの２／３以上である、撮像素子。
16. 請求項１から請求項１４のいずれか一項に記載の撮像素子において、
    前記分離部の、前記半導体基板に垂直な方向の長さは１μｍ以上である、撮像素子。
17. 請求項１から請求項１６のいずれか一項に記載の撮像素子と、
    前記撮像素子から出力された信号に基づいて画像データを生成する生成部と、
    を備える、撮像装置。

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