JP3652676B2 - 撮像装置および画像ピックアップシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルカメラ等に使用されるＭＯＳ型撮像チップとＤＳＰチップのチップセットに関するもので、特に高性能で高付加価値なチップセットを提供するものである。
【０００２】
【従来の技術】
近年、デジタル信号処理技術とＣＭＯＳ微細化技術の急激な進歩により、高度の信号処理が可能なＤＳＰと撮像面に照射された光信号を電気信号に変換し取り出す撮像素子とを１枚のシリコン基板に上に集積する１ＣｈｉｐＣＭＯＳカメラが実現できるようになってきた。
【０００３】
図１０は従来の１ＣｈｉｐＣＭＯＳカメラの構成図である。１ＣｈｉｐＣＭＯＳカメラ２０１は光を電気信号に変化するセンサ部２０７、センサ部を駆動する垂直走査回路２０６、水平走査回路２０８、タイミング発生回路２０３、センサからの信号出力を増幅するゲイン制御アンプ２０４、その出力信号をデジタル信号に変換するアナログデジタル変換回路２０５及びデジタル信号処理回路２０２から構成される。
【０００４】
しかし、高度に進歩した微細ＣＭＯＳ技術により１Ｃｈｉｐ化が可能になってきた一方で、撮像チップとＤＳＰチップを独立に形成する２Ｃｈｉｐ構成の方が性能面とコスト面で有利であることが分かってきた。
【０００５】
ＤＳＰチップは、膨大な画像情報を高度に処理するために信号処理の機能が大きくなってくる。静止画像では今後急激に進歩する携帯電話で画像を伝達するには画像の情報の大幅な圧縮が必要である。具体的にはＪＰＥＧという圧縮法がある。このデータ圧縮には膨大な計算を高速に行う必要あり、ＣＭＯＳの微細化技術と最新のＣＭＯＳ回路設計技術が不可欠である。さらに動画を扱う場合には超高速の処理回路が必要となる。そのためＤＳＰチップはデジタルＣＭＯＳ微細化技術の最先端技術を用いることになる。
【０００６】
一方、撮像チップはアナログ信号を取り扱う。さらに感光領域はカメラで使うレンズなどの制約により微細化を急激に進めることはできない。すなわちＤＳＰチップと撮像チップで要求される製造プロセスが異なってくる。無理に１Ｃｈｉｐ化するとＤＳＰの高速化や製造プロセスの微細化およびＤＳＰのデジタルノイズによる撮像チップの性能劣化も及ぼしかねない。すなわち高価格、低性能につながってしまう。
【０００７】
そこで、撮像チップとＤＳＰチップを独立に設計することの有利性が出てくる。独立設計した従来のチップセットの構成は、信号処理の方法やＤＳＰの種類にかかわらず、撮像チップを独立に動作させるために、センサ部を駆動する走査回路２０６や２０８、走査回路に必要なパルスを発生するタイミングパルス発生回路２０３、センサ部からの信号出力を増幅するゲイン制御アンプ２０４、その出力信号をデジタル信号に変換するアナログデジタル変換回路２０５を撮像チップ側に搭載した図１１のようなチップセット構成となる。
【０００８】
ＤＳＰチップ２１１から撮像チップ２１０へはマスタークロックライン２１２により基準のパルスを供給する。また、感度制御する電子シャッタ信号線２１３により電子シャッタ信号が供給される。センサチップからＤＳＰチップへはアナログデジタル変換回路２０５からのデジタル信号が信号線２１４を介して供給される。
【０００９】
【特許文献１】
特開２０００−９２３４９号公報
【００１０】
【発明が解決しようとする課題】
上記の従来技術のように低価格かつ高性能を達するために２Ｃｈｉｐ構成を提案しているわけであるが、価格面において、ＤＳＰチップは急激に進化するデジタル信号処理技術を取り込むと共に、ＣＭＯＳ微細化技術を用いることによって、性能面や価格面で付加価値が増大する一方で、撮像チップはアナログ性能確保のために、半端な微細化技術を使用せざるを得ず、タイミングパルス発生回路２０３等の本来ＣＭＯＳロジックが得意とするデジタル回路の面積が大きくなり、コスト面では結局のところ１Ｃｈｉｐシステムに対して大きな有利性を見出せない。
【００１１】
そこでタイミングパルス発生回路２０３、ゲイン制御アンプ２０４、アナログデジタル変換回路２０５をＤＳＰチップ２１１に搭載することで低価格化を模索することはできるが、この場合、ＤＳＰチップ２１１から撮像チップ２１０へのタイミングパルス供給線が増大し、その供給線に雑音が重畳し、この雑音が撮像チップの雑音出力に重畳することにより撮像チップの感度が低下してしまい性能劣化につながってしまう。この雑音は主に画素部を駆動する走査回路に供給する電流の変動から発生することがわかっている。
【００１２】
電流変動は、走査回路がＣＭＯＳロジックで作られている場合、ＣＭＯＳ回路がスイッチするときのいわゆる貫通電流が原因である。一般にはＣＭＯＳ回路というのは消費電流が小さいというのが特徴であるが、スイッチする瞬間は非常に大きな電流（貫通電流）が流れることはよく知られている。これはスイッチの一瞬の時間だけｎＭＯＳとｐＭＯＳの両方のトランジスタがＯＮ状態になり、電源とグランドがショートするためである。スイッチをコントロールする配線がチップ外を通ると、その配線自身に雑音が重畳したり、配線を通るパルスがなまったりするので、上記の貫通電流による電源のゆすれ雑音が増大してしまう。すなわち低価格化と高性能化を両立させる２チップセットのシステム技術の早期確立がもとめられている。
【００１３】
【課題を解決するための手段】
上記の課題を解決するため、本発明の請求項１記載の撮像装置チップセットは、半導体基板上に、入射光を光電変換し得られた電気信号を増幅する増幅型単位画素を一次元状または二次元状に配列した感光領域と前記単位画素を駆動する走査回路および出力アンプ回路を有する撮像チップと、前記撮像チップから出力される信号を信号処理し、所望の信号に変換するデジタル信号処理チップいわゆるＤＳＰチップからなるチップセットであって、前記ＤＳＰチップにタイミング発生回路を備え、前記ＤＳＰチップのトランジスタはＣＭＯＳで構成されたものであり、かつ前記撮像チップのトランジスタはｎＭＯＳ又はｐＭＯＳのみで構成されていることを特徴とするものである。
【００１４】
この構成によれば、低価格かつ高性能を同時に満たす撮像装置チップセットを提供することができる。つまり、低価格化を図るため、独立に設計する撮像チップの回路をすべてをｎＭＯＳまたはｐＭＯＳのみにする。この方法ではプロセス拡散工程において、単一のウェル構造だけを作ればよく、プロセス工程数やマスク枚数が大幅に削減できる。また、ＤＳＰに合わせた微細プロセスを用いる必要もない。高性能化においては、ＤＳＰと独立して撮像チップとしてアナログ性能を重視した設計ができるので無理な微細プロセス使わないため高性能化につながる。
【００１５】
また、本発明の撮像装置チップセットは、走査回路に供給するタイミングパルスを発生するタイミング発生回路がＤＳＰチップ側に搭載されていることを特徴とする。
【００１６】
また、本発明の撮像装置チップセットは、前記撮像チップの走査回路および前記出力アンプ回路について、一部または全部がダイナミック回路により設計されていることを特徴とするものである。
【００１７】
この構成によれば、より低価格化を図るためにタイミングパルス発生回路をＤＳＰチップに搭載した場合の課題である重畳雑音に対しても、撮像チップ内の走査回路をｎＭＯＳ又はｐＭＯＳのみを用いたダイナミックロジック回路を用いることにより、ＣＭＯＳ回路の貫通電流がなくなり、タイミングパルス供給線をチップ外部に配しても電源に重畳するゆすれ雑音が増大しないため、タイミングパルス供給線に重畳した雑音が撮像チップの雑音出力に与える影響を排除できる。さらに、ダイナミック回路を用いているので、ｎＭＯＳ又はｐＭＯＳのみで構成した走査回路内の伝達パルスの減衰も防ぐことができる。
【００１８】
上記構成の撮像装置チップセットにおいて、前記ダイナミック回路のＭＯＳトランジスタ部分のゲート酸化膜を前記撮像チップ内の他のＭＯＳトランジスタを構成するゲート酸化膜の厚さよりも厚くして高耐圧化されていることを特徴とする。
【００１９】
この構成によれば、ｎＭＯＳ又はｐＭＯＳのみで構成した走査回路内の伝達パルスは、昇圧により電源電圧よりも高くなる事があるが、この場合においても酸化膜を厚膜化することで耐圧も確保することができる。
【００２０】
以上の特徴のある撮像チップであれば、最先端微細プロセスを用いたＤＳＰと組み合わせることで、高性能でかつ低価格な高付加価値チップセット及びこの撮像装置チップセットを組み込んだ画像ピックアップシステムを提供できる。
【００２１】
【発明の実施の形態】
本発明のチップセット構成の１例を図１に示す。本チップセット構成は、新ＤＳＰチップ２２１と新撮像チップ２２０からなる。新ＤＳＰチップから新撮像チップに供給するタイミング供給線２２２は、従来のマスタークロックライン２１２と異なり、複数の配線となる。供給線がチップ外部に存在すると雑音が重畳しやすくなる。この雑音が走査回路に供給する電流を変動させて、撮像チップの雑音出力に重畳することにより撮像チップの感度低下を招く恐れがあるが、本撮像チップの走査回路は図２に示すようなｎＭＯＳまたはｐＭＯＳダイナミックロジック作られているため、電流変動が発生しない。したがって、撮像チップの感度に悪影響を与えない構成になっている。また、撮像チップ全回路をｎＭＯＳまたはｐＭＯＳで構成することにより、撮像特性をさらに向上させることも可能になるので、この点についてさらに詳しく述べる。
【００２２】
まず、従来のＣＭＯＳイメージセンサが抱える問題点を挙げる。図３は、従来のＣＭＯＳイメージセンサの構成の１例である。フォトダイオード１０１と転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４からなる単位画素が二次元状に配列された感光領域１０５と列方向に画素を選択する垂直走査回路１０６と行方向に画素を選択する水平走査回路１０７と垂直走査回路１０６・水平走査回路１０７に必要なパルスを供給するタイミング発生回路１０８により構成されている。垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８は、ｎ−ＭＯＳとｐ−ＭＯＳを両方とも使うＣＭＯＳで設計されている。一方、単位画素を構成する転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４は、全てｎ−ＭＯＳである。これらのｎ−ＭＯＳは、垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８のｎ−ＭＯＳと同一構造のものである。ＣＭＯＳイメージセンサなどの増幅型センサは、少ない信号を増幅できるので感度が高いという特徴がある。そのためフォトダイオードに漏れ込むリーク電流が大きいと増幅するため大きな雑音となってしまう。単位画素を形成するトランジスタは、垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８のトランジスタと同一のものであり、半導体ＬＳＩの微細化技術の大きな流れの中で開発されたｐ−ＭＯＳとｎ−ＭＯＳからなるＣＭＯＳトランジスタである。ここで、微細化されたＣＭＯＳに要求されるものは高速性であり、高速化のためにトランジスタの製造がチューニングされ、素子分離領域及びその近傍から発生するリーク電流対策は、ロジック動作上問題のないレベルまでしか注意が払われていないのが実際である。そのため垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８に使われているｎ−ＭＯＳをそのまま増幅型単位画素に使うとリーク電流による雑音が非常に大きく、画質の悪化につながるという問題が発生する。リーク電流発生のメカニズムについて、図４および図５のＣＭＯＳトランジスタの構造例を用いてさらに詳しく説明する。図４にて、ｐ−ＭＯＳはｎ−型ウェル１０９の内部に、ｎ−ＭＯＳはｐ−型ウェル１１０の中に形成される。素子分離領域はＬＯＣＯＳ１１１という約半分シリコン半導体基板１１２を侵食した酸化膜により形成されている。酸化膜に食い込んだ領域で大きなストレスが発生し大きなリーク電流が発生する原因となる。更に微細化が進むと図５に示すＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１１３という素子分離が用いられる。これは厚い酸化膜が全て半導体基板内部に埋め込まれているので前記ＬＯＣＯＳ素子分離より更に大きなリーク電流が発生してしまう。対してリーク電流の少ない素子分離構造も考えられており、例として図６や図７に示す構造がある。図６は素子分離酸化膜１１４を基板の上に積んだ構造で、図７は素子分離イオン注入層１１５により分離するものである。これら技術を両方併用した構造のものも存在する。
【００２３】
単位画素の部分に前記のようなリーク電流の少ない素子分離構造を使うことは可能である。しかしＣＭＯＳの部分に前記のようなリーク電流の少ない素子分離構造を使うとＣＭＯＳトランジスタの特性が変わるため、長い開発期間をかけて開発した設計技術が応用できなくなりＣＭＯＳを使う意味自体が無くなってくる。そこで、垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８などロジックで動作する回路には、図４または図５のリーク電流の多い素子分離を使い、単位画素には、図６や図７のリーク電流の少ない素子分離を用いることも考えられる。しかしながら、製造工程が複雑で長くなるため、コストアップになると同時に製品供給までの時間が長くなるという問題とＣＭＯＳを構成するｐ−ＭＯＳ、ｎ−ＭＯＳと単位画素を構成するｎ−ＭＯＳの３つのトランジスタの特性を管理しなければならなくなるという問題が発生し、面積あたりの価値の増大を図ることができない。
【００２４】
本発明が提供するチップセット中の新撮像チップは、ｎＭＯＳ、ｐＭＯＳのみで回路構成することが特徴であるが、例として単位画素を構成するトランジスタとして、図６や図７に示すリーク電流が小さい素子分離構造のｎ−ＭＯＳトランジスタを用いると共に垂直走査回路１０６・水平走査回路１０７にも図６のｎ−ＭＯＳトランジスタを用いることにより、低リーク電流化が実現でき、画質を飛躍的に向上させることができる。一方で、ｎ−ＭＯＳトランジスタのみで垂直走査回路１０６・水平走査回路１０７を構成すると消費電力が増大するという問題点も新たに発生する。この対策として、ｎ−ＭＯＳのみで低消費電力化するためにダイナミック回路を採用する。図２に垂直走査回路１０６・水平走査回路１０７に使うことができるｎ−ＭＯＳダイナミックシフトレジスタ回路の一例を示す。このダイナミック回路は、容量２３４にデータをダイナミックに保持するためリーク電流が大きいとデータがリーク電流により破壊されるため誤動作してしまう。それを防ぐためにはリーク電流の小さいトランジスタを使う必要がある。そのためにも垂直走査回路１０６・水平走査回路１０７に図６の低リーク素子分離のＭＯＳトランジスタを用いることは理にかなっている。図７の素子分離を垂直走査回路１０６・水平走査回路１０７に用いない理由は単位画素以外の周辺回路に図７の素子分離を用いるとゲート電極が全て薄いゲート絶縁膜上に形成されるため、ゲート電極の容量が大きくなり回路のスピードが遅くなることと、半導体基板との間に短絡不良が多くなる等の問題が発生するからである。
【００２５】
図８は、埋め込み型フォトダイオードの構成例である。図８に示す埋め込み型フォトダイオードは、図７に示す素子分離構造において、拡散層のフローティングディフュージョン部２３８とフォトダイオード１０１が構成されており、フォトダイオード１０１にＰ型埋め込み層２３７を構成したものである。
【００２６】
撮像チップをｎＭＯＳ又はｐＭＯＳのみで構成すると、このような埋め込み型フォトダイオードなどの特殊な製造工程を採用することができ、フォトダイオード表面からのリーク電流を少なくすることができる。
【００２７】
以上のように撮像チップをｎＭＯＳ又はｐＭＯＳのみで回路構成すると、ダイナミックロジックにより、外部入力パルスの雑音に強くなり、低リーク電流な素子分離構造を採用することにより、撮像特性の飛躍的な向上も見込まれる。さらにＣＭＯＳプロセスにとらわれることがなく、製造工程が短くなり、コスト面でも圧倒的に有利になる。
【００２８】
このように性能、コスト両面で従来の１Ｃｈｉｐシステムや従来の２ｃｈｉｐシステムに対して大きな有利性を出せるチップセットを提供することができる。
【００２９】
図９に、本発明のチップセットを組み込んだ画像ピックアップシステムを示す。図９にはＥＥＰＲＯＭ２６に書き込まれた電子シャッターや自動絞りなどの機能をＭｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ２３５で読み取りＤＳＰに情報を送り制御する画像ピックアップシステムの例を示している。このように本発明のチップセットを画像ピックアップシステムに採用することで、デジタルスチルカメラ、監視カメラ、指紋認証などの画像ピックアップシステムの高画質化を実現することができる。
【００３０】
【発明の効果】
本発明によれば、ＤＳＰチップの膨大な付加価値の増加を損ねることなく、センサチップのチップ面積あたりの価値を高めることが可能となる。またこのチップセットをシステムに組み込むことにより、システムとしての付加価値が飛躍的に増大する。このように特性と機能面から微細化が必須のＤＳＰチップと微細化よりも撮像性能重視の撮像チップを独立設計することで、ＤＳＰチップと撮像チップ双方の付加価値を高めるとともに、大幅なコストダウンを図れるチップセットを実現できる。
【図面の簡単な説明】
【図１】本発明のチップセット構成例を示すブロック図
【図２】ＮＭＯＳダイナミックシフトレジスタ回路例を示す回路図
【図３】従来のＣＭＯＳセンサ回路を示す回路図
【図４】ＣＭＯＳトランジスタの構造例１（ＬＯＣＯＳ素子分離）を示す図
【図５】ＣＭＯＳトランジスタの構造例２（ＳＴＩ素子分離）を示す図
【図６】低リーク電流素子分離構造例１を示す図
【図７】低リーク電流素子分離構造例２を示す図
【図８】埋め込み型フォトダイオードを示す図
【図９】本発明のチップセット内蔵の画像ピックアップシステムを示すブロック図
【図１０】従来の１ｃｈｉｐＣＭＯＳカメラ構成例を示すブロック図
【図１１】従来の２ｃｈｉｐＣＭＯＳカメラ構成例を示すブロック図
【符号の説明】
１０１ フォトダイオード
１０２ 転送トランジスタ
１０３ リセットトランジスタ
１０４ 増幅トランジスタ
１０５ 感光領域
１０６ 垂直シフトレジスタ
１０７ 水平シフトレジスタ
１０８ タイミング発生回路
１０９ ｎ型ウェル
１１０ ｐ型ウェル
１１１ ＬＯＣＯＳ素子分離
１１２ 半導体基板
１１３ ＳＴＩ素子分離
１１４ 素子分離酸化膜
１１５ 素子分離イオン注入層
２０１ １ｃｈｉｐＣＭＯＳカメラ
２０２ デジタル信号処理回路
２０３ タイミング発生回路
２０４ ゲイン制御アンプ
２０５ アナログデジタル変換回路
２０６ センサ駆動走査回路部
２０７ センサ部
２１０ センサチップ
２１１ ＤＳＰチップ
２１２ マスタークロックライン
２１３ 電子シャッター信号線
２１４ デジタル映像信号線
２１５ アナログ映像信号線
２２０ 新センサチップ
２２１ 新ＤＳＰチップ
２２２ タイミング供給線
２３０ シフトレジスタ駆動パルス１
２３１ シフトレジスタ駆動パルス２
２３２ データ入力線
２３３ 選択信号線
２３４ 容量
２３５ マイクロコントローラ
２３６ メモリ（ＥＥＰＲＯＭ）
２３７ Ｐ型埋め込み層
２３８ フローティングディフュージョン
【発明の属する技術分野】
本発明は、デジタルカメラ等に使用されるＭＯＳ型撮像チップとＤＳＰチップのチップセットに関するもので、特に高性能で高付加価値なチップセットを提供するものである。
【０００２】
【従来の技術】
近年、デジタル信号処理技術とＣＭＯＳ微細化技術の急激な進歩により、高度の信号処理が可能なＤＳＰと撮像面に照射された光信号を電気信号に変換し取り出す撮像素子とを１枚のシリコン基板に上に集積する１ＣｈｉｐＣＭＯＳカメラが実現できるようになってきた。
【０００３】
図１０は従来の１ＣｈｉｐＣＭＯＳカメラの構成図である。１ＣｈｉｐＣＭＯＳカメラ２０１は光を電気信号に変化するセンサ部２０７、センサ部を駆動する垂直走査回路２０６、水平走査回路２０８、タイミング発生回路２０３、センサからの信号出力を増幅するゲイン制御アンプ２０４、その出力信号をデジタル信号に変換するアナログデジタル変換回路２０５及びデジタル信号処理回路２０２から構成される。
【０００４】
しかし、高度に進歩した微細ＣＭＯＳ技術により１Ｃｈｉｐ化が可能になってきた一方で、撮像チップとＤＳＰチップを独立に形成する２Ｃｈｉｐ構成の方が性能面とコスト面で有利であることが分かってきた。
【０００５】
ＤＳＰチップは、膨大な画像情報を高度に処理するために信号処理の機能が大きくなってくる。静止画像では今後急激に進歩する携帯電話で画像を伝達するには画像の情報の大幅な圧縮が必要である。具体的にはＪＰＥＧという圧縮法がある。このデータ圧縮には膨大な計算を高速に行う必要あり、ＣＭＯＳの微細化技術と最新のＣＭＯＳ回路設計技術が不可欠である。さらに動画を扱う場合には超高速の処理回路が必要となる。そのためＤＳＰチップはデジタルＣＭＯＳ微細化技術の最先端技術を用いることになる。
【０００６】
一方、撮像チップはアナログ信号を取り扱う。さらに感光領域はカメラで使うレンズなどの制約により微細化を急激に進めることはできない。すなわちＤＳＰチップと撮像チップで要求される製造プロセスが異なってくる。無理に１Ｃｈｉｐ化するとＤＳＰの高速化や製造プロセスの微細化およびＤＳＰのデジタルノイズによる撮像チップの性能劣化も及ぼしかねない。すなわち高価格、低性能につながってしまう。
【０００７】
そこで、撮像チップとＤＳＰチップを独立に設計することの有利性が出てくる。独立設計した従来のチップセットの構成は、信号処理の方法やＤＳＰの種類にかかわらず、撮像チップを独立に動作させるために、センサ部を駆動する走査回路２０６や２０８、走査回路に必要なパルスを発生するタイミングパルス発生回路２０３、センサ部からの信号出力を増幅するゲイン制御アンプ２０４、その出力信号をデジタル信号に変換するアナログデジタル変換回路２０５を撮像チップ側に搭載した図１１のようなチップセット構成となる。
【０００８】
ＤＳＰチップ２１１から撮像チップ２１０へはマスタークロックライン２１２により基準のパルスを供給する。また、感度制御する電子シャッタ信号線２１３により電子シャッタ信号が供給される。センサチップからＤＳＰチップへはアナログデジタル変換回路２０５からのデジタル信号が信号線２１４を介して供給される。
【０００９】
【特許文献１】
特開２０００−９２３４９号公報
【００１０】
【発明が解決しようとする課題】
上記の従来技術のように低価格かつ高性能を達するために２Ｃｈｉｐ構成を提案しているわけであるが、価格面において、ＤＳＰチップは急激に進化するデジタル信号処理技術を取り込むと共に、ＣＭＯＳ微細化技術を用いることによって、性能面や価格面で付加価値が増大する一方で、撮像チップはアナログ性能確保のために、半端な微細化技術を使用せざるを得ず、タイミングパルス発生回路２０３等の本来ＣＭＯＳロジックが得意とするデジタル回路の面積が大きくなり、コスト面では結局のところ１Ｃｈｉｐシステムに対して大きな有利性を見出せない。
【００１１】
そこでタイミングパルス発生回路２０３、ゲイン制御アンプ２０４、アナログデジタル変換回路２０５をＤＳＰチップ２１１に搭載することで低価格化を模索することはできるが、この場合、ＤＳＰチップ２１１から撮像チップ２１０へのタイミングパルス供給線が増大し、その供給線に雑音が重畳し、この雑音が撮像チップの雑音出力に重畳することにより撮像チップの感度が低下してしまい性能劣化につながってしまう。この雑音は主に画素部を駆動する走査回路に供給する電流の変動から発生することがわかっている。
【００１２】
電流変動は、走査回路がＣＭＯＳロジックで作られている場合、ＣＭＯＳ回路がスイッチするときのいわゆる貫通電流が原因である。一般にはＣＭＯＳ回路というのは消費電流が小さいというのが特徴であるが、スイッチする瞬間は非常に大きな電流（貫通電流）が流れることはよく知られている。これはスイッチの一瞬の時間だけｎＭＯＳとｐＭＯＳの両方のトランジスタがＯＮ状態になり、電源とグランドがショートするためである。スイッチをコントロールする配線がチップ外を通ると、その配線自身に雑音が重畳したり、配線を通るパルスがなまったりするので、上記の貫通電流による電源のゆすれ雑音が増大してしまう。すなわち低価格化と高性能化を両立させる２チップセットのシステム技術の早期確立がもとめられている。
【００１３】
【課題を解決するための手段】
上記の課題を解決するため、本発明の請求項１記載の撮像装置チップセットは、半導体基板上に、入射光を光電変換し得られた電気信号を増幅する増幅型単位画素を一次元状または二次元状に配列した感光領域と前記単位画素を駆動する走査回路および出力アンプ回路を有する撮像チップと、前記撮像チップから出力される信号を信号処理し、所望の信号に変換するデジタル信号処理チップいわゆるＤＳＰチップからなるチップセットであって、前記ＤＳＰチップにタイミング発生回路を備え、前記ＤＳＰチップのトランジスタはＣＭＯＳで構成されたものであり、かつ前記撮像チップのトランジスタはｎＭＯＳ又はｐＭＯＳのみで構成されていることを特徴とするものである。
【００１４】
この構成によれば、低価格かつ高性能を同時に満たす撮像装置チップセットを提供することができる。つまり、低価格化を図るため、独立に設計する撮像チップの回路をすべてをｎＭＯＳまたはｐＭＯＳのみにする。この方法ではプロセス拡散工程において、単一のウェル構造だけを作ればよく、プロセス工程数やマスク枚数が大幅に削減できる。また、ＤＳＰに合わせた微細プロセスを用いる必要もない。高性能化においては、ＤＳＰと独立して撮像チップとしてアナログ性能を重視した設計ができるので無理な微細プロセス使わないため高性能化につながる。
【００１５】
また、本発明の撮像装置チップセットは、走査回路に供給するタイミングパルスを発生するタイミング発生回路がＤＳＰチップ側に搭載されていることを特徴とする。
【００１６】
また、本発明の撮像装置チップセットは、前記撮像チップの走査回路および前記出力アンプ回路について、一部または全部がダイナミック回路により設計されていることを特徴とするものである。
【００１７】
この構成によれば、より低価格化を図るためにタイミングパルス発生回路をＤＳＰチップに搭載した場合の課題である重畳雑音に対しても、撮像チップ内の走査回路をｎＭＯＳ又はｐＭＯＳのみを用いたダイナミックロジック回路を用いることにより、ＣＭＯＳ回路の貫通電流がなくなり、タイミングパルス供給線をチップ外部に配しても電源に重畳するゆすれ雑音が増大しないため、タイミングパルス供給線に重畳した雑音が撮像チップの雑音出力に与える影響を排除できる。さらに、ダイナミック回路を用いているので、ｎＭＯＳ又はｐＭＯＳのみで構成した走査回路内の伝達パルスの減衰も防ぐことができる。
【００１８】
上記構成の撮像装置チップセットにおいて、前記ダイナミック回路のＭＯＳトランジスタ部分のゲート酸化膜を前記撮像チップ内の他のＭＯＳトランジスタを構成するゲート酸化膜の厚さよりも厚くして高耐圧化されていることを特徴とする。
【００１９】
この構成によれば、ｎＭＯＳ又はｐＭＯＳのみで構成した走査回路内の伝達パルスは、昇圧により電源電圧よりも高くなる事があるが、この場合においても酸化膜を厚膜化することで耐圧も確保することができる。
【００２０】
以上の特徴のある撮像チップであれば、最先端微細プロセスを用いたＤＳＰと組み合わせることで、高性能でかつ低価格な高付加価値チップセット及びこの撮像装置チップセットを組み込んだ画像ピックアップシステムを提供できる。
【００２１】
【発明の実施の形態】
本発明のチップセット構成の１例を図１に示す。本チップセット構成は、新ＤＳＰチップ２２１と新撮像チップ２２０からなる。新ＤＳＰチップから新撮像チップに供給するタイミング供給線２２２は、従来のマスタークロックライン２１２と異なり、複数の配線となる。供給線がチップ外部に存在すると雑音が重畳しやすくなる。この雑音が走査回路に供給する電流を変動させて、撮像チップの雑音出力に重畳することにより撮像チップの感度低下を招く恐れがあるが、本撮像チップの走査回路は図２に示すようなｎＭＯＳまたはｐＭＯＳダイナミックロジック作られているため、電流変動が発生しない。したがって、撮像チップの感度に悪影響を与えない構成になっている。また、撮像チップ全回路をｎＭＯＳまたはｐＭＯＳで構成することにより、撮像特性をさらに向上させることも可能になるので、この点についてさらに詳しく述べる。
【００２２】
まず、従来のＣＭＯＳイメージセンサが抱える問題点を挙げる。図３は、従来のＣＭＯＳイメージセンサの構成の１例である。フォトダイオード１０１と転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４からなる単位画素が二次元状に配列された感光領域１０５と列方向に画素を選択する垂直走査回路１０６と行方向に画素を選択する水平走査回路１０７と垂直走査回路１０６・水平走査回路１０７に必要なパルスを供給するタイミング発生回路１０８により構成されている。垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８は、ｎ−ＭＯＳとｐ−ＭＯＳを両方とも使うＣＭＯＳで設計されている。一方、単位画素を構成する転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４は、全てｎ−ＭＯＳである。これらのｎ−ＭＯＳは、垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８のｎ−ＭＯＳと同一構造のものである。ＣＭＯＳイメージセンサなどの増幅型センサは、少ない信号を増幅できるので感度が高いという特徴がある。そのためフォトダイオードに漏れ込むリーク電流が大きいと増幅するため大きな雑音となってしまう。単位画素を形成するトランジスタは、垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８のトランジスタと同一のものであり、半導体ＬＳＩの微細化技術の大きな流れの中で開発されたｐ−ＭＯＳとｎ−ＭＯＳからなるＣＭＯＳトランジスタである。ここで、微細化されたＣＭＯＳに要求されるものは高速性であり、高速化のためにトランジスタの製造がチューニングされ、素子分離領域及びその近傍から発生するリーク電流対策は、ロジック動作上問題のないレベルまでしか注意が払われていないのが実際である。そのため垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８に使われているｎ−ＭＯＳをそのまま増幅型単位画素に使うとリーク電流による雑音が非常に大きく、画質の悪化につながるという問題が発生する。リーク電流発生のメカニズムについて、図４および図５のＣＭＯＳトランジスタの構造例を用いてさらに詳しく説明する。図４にて、ｐ−ＭＯＳはｎ−型ウェル１０９の内部に、ｎ−ＭＯＳはｐ−型ウェル１１０の中に形成される。素子分離領域はＬＯＣＯＳ１１１という約半分シリコン半導体基板１１２を侵食した酸化膜により形成されている。酸化膜に食い込んだ領域で大きなストレスが発生し大きなリーク電流が発生する原因となる。更に微細化が進むと図５に示すＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１１３という素子分離が用いられる。これは厚い酸化膜が全て半導体基板内部に埋め込まれているので前記ＬＯＣＯＳ素子分離より更に大きなリーク電流が発生してしまう。対してリーク電流の少ない素子分離構造も考えられており、例として図６や図７に示す構造がある。図６は素子分離酸化膜１１４を基板の上に積んだ構造で、図７は素子分離イオン注入層１１５により分離するものである。これら技術を両方併用した構造のものも存在する。
【００２３】
単位画素の部分に前記のようなリーク電流の少ない素子分離構造を使うことは可能である。しかしＣＭＯＳの部分に前記のようなリーク電流の少ない素子分離構造を使うとＣＭＯＳトランジスタの特性が変わるため、長い開発期間をかけて開発した設計技術が応用できなくなりＣＭＯＳを使う意味自体が無くなってくる。そこで、垂直走査回路１０６・水平走査回路１０７・タイミング発生回路１０８などロジックで動作する回路には、図４または図５のリーク電流の多い素子分離を使い、単位画素には、図６や図７のリーク電流の少ない素子分離を用いることも考えられる。しかしながら、製造工程が複雑で長くなるため、コストアップになると同時に製品供給までの時間が長くなるという問題とＣＭＯＳを構成するｐ−ＭＯＳ、ｎ−ＭＯＳと単位画素を構成するｎ−ＭＯＳの３つのトランジスタの特性を管理しなければならなくなるという問題が発生し、面積あたりの価値の増大を図ることができない。
【００２４】
本発明が提供するチップセット中の新撮像チップは、ｎＭＯＳ、ｐＭＯＳのみで回路構成することが特徴であるが、例として単位画素を構成するトランジスタとして、図６や図７に示すリーク電流が小さい素子分離構造のｎ−ＭＯＳトランジスタを用いると共に垂直走査回路１０６・水平走査回路１０７にも図６のｎ−ＭＯＳトランジスタを用いることにより、低リーク電流化が実現でき、画質を飛躍的に向上させることができる。一方で、ｎ−ＭＯＳトランジスタのみで垂直走査回路１０６・水平走査回路１０７を構成すると消費電力が増大するという問題点も新たに発生する。この対策として、ｎ−ＭＯＳのみで低消費電力化するためにダイナミック回路を採用する。図２に垂直走査回路１０６・水平走査回路１０７に使うことができるｎ−ＭＯＳダイナミックシフトレジスタ回路の一例を示す。このダイナミック回路は、容量２３４にデータをダイナミックに保持するためリーク電流が大きいとデータがリーク電流により破壊されるため誤動作してしまう。それを防ぐためにはリーク電流の小さいトランジスタを使う必要がある。そのためにも垂直走査回路１０６・水平走査回路１０７に図６の低リーク素子分離のＭＯＳトランジスタを用いることは理にかなっている。図７の素子分離を垂直走査回路１０６・水平走査回路１０７に用いない理由は単位画素以外の周辺回路に図７の素子分離を用いるとゲート電極が全て薄いゲート絶縁膜上に形成されるため、ゲート電極の容量が大きくなり回路のスピードが遅くなることと、半導体基板との間に短絡不良が多くなる等の問題が発生するからである。
【００２５】
図８は、埋め込み型フォトダイオードの構成例である。図８に示す埋め込み型フォトダイオードは、図７に示す素子分離構造において、拡散層のフローティングディフュージョン部２３８とフォトダイオード１０１が構成されており、フォトダイオード１０１にＰ型埋め込み層２３７を構成したものである。
【００２６】
撮像チップをｎＭＯＳ又はｐＭＯＳのみで構成すると、このような埋め込み型フォトダイオードなどの特殊な製造工程を採用することができ、フォトダイオード表面からのリーク電流を少なくすることができる。
【００２７】
以上のように撮像チップをｎＭＯＳ又はｐＭＯＳのみで回路構成すると、ダイナミックロジックにより、外部入力パルスの雑音に強くなり、低リーク電流な素子分離構造を採用することにより、撮像特性の飛躍的な向上も見込まれる。さらにＣＭＯＳプロセスにとらわれることがなく、製造工程が短くなり、コスト面でも圧倒的に有利になる。
【００２８】
このように性能、コスト両面で従来の１Ｃｈｉｐシステムや従来の２ｃｈｉｐシステムに対して大きな有利性を出せるチップセットを提供することができる。
【００２９】
図９に、本発明のチップセットを組み込んだ画像ピックアップシステムを示す。図９にはＥＥＰＲＯＭ２６に書き込まれた電子シャッターや自動絞りなどの機能をＭｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ２３５で読み取りＤＳＰに情報を送り制御する画像ピックアップシステムの例を示している。このように本発明のチップセットを画像ピックアップシステムに採用することで、デジタルスチルカメラ、監視カメラ、指紋認証などの画像ピックアップシステムの高画質化を実現することができる。
【００３０】
【発明の効果】
本発明によれば、ＤＳＰチップの膨大な付加価値の増加を損ねることなく、センサチップのチップ面積あたりの価値を高めることが可能となる。またこのチップセットをシステムに組み込むことにより、システムとしての付加価値が飛躍的に増大する。このように特性と機能面から微細化が必須のＤＳＰチップと微細化よりも撮像性能重視の撮像チップを独立設計することで、ＤＳＰチップと撮像チップ双方の付加価値を高めるとともに、大幅なコストダウンを図れるチップセットを実現できる。
【図面の簡単な説明】
【図１】本発明のチップセット構成例を示すブロック図
【図２】ＮＭＯＳダイナミックシフトレジスタ回路例を示す回路図
【図３】従来のＣＭＯＳセンサ回路を示す回路図
【図４】ＣＭＯＳトランジスタの構造例１（ＬＯＣＯＳ素子分離）を示す図
【図５】ＣＭＯＳトランジスタの構造例２（ＳＴＩ素子分離）を示す図
【図６】低リーク電流素子分離構造例１を示す図
【図７】低リーク電流素子分離構造例２を示す図
【図８】埋め込み型フォトダイオードを示す図
【図９】本発明のチップセット内蔵の画像ピックアップシステムを示すブロック図
【図１０】従来の１ｃｈｉｐＣＭＯＳカメラ構成例を示すブロック図
【図１１】従来の２ｃｈｉｐＣＭＯＳカメラ構成例を示すブロック図
【符号の説明】
１０１ フォトダイオード
１０２ 転送トランジスタ
１０３ リセットトランジスタ
１０４ 増幅トランジスタ
１０５ 感光領域
１０６ 垂直シフトレジスタ
１０７ 水平シフトレジスタ
１０８ タイミング発生回路
１０９ ｎ型ウェル
１１０ ｐ型ウェル
１１１ ＬＯＣＯＳ素子分離
１１２ 半導体基板
１１３ ＳＴＩ素子分離
１１４ 素子分離酸化膜
１１５ 素子分離イオン注入層
２０１ １ｃｈｉｐＣＭＯＳカメラ
２０２ デジタル信号処理回路
２０３ タイミング発生回路
２０４ ゲイン制御アンプ
２０５ アナログデジタル変換回路
２０６ センサ駆動走査回路部
２０７ センサ部
２１０ センサチップ
２１１ ＤＳＰチップ
２１２ マスタークロックライン
２１３ 電子シャッター信号線
２１４ デジタル映像信号線
２１５ アナログ映像信号線
２２０ 新センサチップ
２２１ 新ＤＳＰチップ
２２２ タイミング供給線
２３０ シフトレジスタ駆動パルス１
２３１ シフトレジスタ駆動パルス２
２３２ データ入力線
２３３ 選択信号線
２３４ 容量
２３５ マイクロコントローラ
２３６ メモリ（ＥＥＰＲＯＭ）
２３７ Ｐ型埋め込み層
２３８ フローティングディフュージョン
Claims (9)
- 半導体基板上に、入射光を光電変換し得られた電気信号を増幅する増幅型単位画素を一次元状または二次元状に配列した感光領域と前記単位画素を駆動する走査回路および出力アンプ回路を有する撮像チップと、前記撮像チップから出力される信号を信号処理し、所望の信号に変換するデジタル信号処理チップいわゆるＤＳＰチップからなるチップセットであって、前記ＤＳＰチップにタイミング発生回路を備え、前記ＤＳＰチップのトランジスタはＣＭＯＳで構成されたものであり、かつ前記撮像チップのトランジスタはｎＭＯＳ又はｐＭＯＳのみで構成されていることを特徴とする撮像装置チップセット。
- 前記撮像チップのトランジスタはｎＭＯＳで構成されていることを特徴とする請求項１記載の撮像装置チップセット。
- 前記撮像チップのトランジスタは前記ＣＭＯＳの最小寸法より大きい最小寸法設計基準で形成されていることを特徴とする請求項１または請求項２記載の撮像装置チップセット。
- 前記撮像チップの前記走査回路および前記出力アンプ回路について、一部または全部がダイナミック回路により設計されていることを特徴とする請求項１記載の撮像装置チップセット。
- 前記ダイナミック回路のＭＯＳトランジスタ部分のゲート酸化膜を前記撮像チップ内の他のＭＯＳトランジスタを構成するゲート酸化膜の厚さよりも厚くして高耐圧化されていることを特徴とする請求項４記載の撮像装置チップセット。
- 前記撮像チップの素子分離領域は、前記撮像チップの全域において、前記半導体基板を侵食しないように形成された絶縁膜のみ、イオン注入層のみ、または前記絶縁膜および前記イオン注入層を併用して形成されているか、または前記撮像チップの前記走査回路および前記出力回路を除く前記感光領域において、前記半導体基板を侵食しないように形成された絶縁膜のみ、イオン注入層のみ、または前記絶縁膜および前記イオン注入層を併用して形成されている請求項１〜３のいずれかに記載の撮像装置チップセット。
- 前記撮像チップの増幅型単位画素が埋め込み型フォトダイオードを有することを特徴とする請求項１〜３、または６のいずれかに記載の撮像装置チップセット。
- 前記タイミング発生回路は、前記走査回路に供給するタイミングパルスを発生することを特徴とする請求項１、４または５のいずれかに記載の撮像装置チップセット。
- 請求項１ないし請求項８のいずれかに記載の撮像装置チップセットを組み込んでいること特徴とする画像ピックアップシステム。
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