具体实施方式
以下,与附图关联地对本发明的实施方式进行说明。
(第一实施方式)
图1是表示本发明第一实施方式的固态摄像装置的结构例的方块图。
在本实施方式中,固态摄像装置10例如由包含数字像素(Digital Pixel)作为像素的CMOS图像传感器构成。
如图1所示,该固态摄像装置10包括作为摄像部的像素部20、垂直扫描电路(行扫描电路)30、输出电路40及时序控制电路50作为主结构要素。
由这些结构要素中的例如垂直扫描电路30、输出电路40及时序控制电路50构成像素信号的读取部60。
在本第一实施方式中,固态摄像装置10在像素部20中包含光电转换读取部、AD(模拟数字)转换部及存储器部作为数字像素,从而构成为具有全局快门的动作功能的例如层叠型的CMOS图像传感器。
在本第一实施方式的固态摄像装置10中,如下文所详述,各数字像素DP具有AD转换功能,AD转换部包括进行比较处理的比较器(comparator),该比较处理是指对光电转换读取部所读取的电压信号与参考电压进行比较,并输出数字化后的比较结果信号。
而且,比较器在读取部60的控制下,进行:第一比较处理,该第一比较处理是将与在积累期间从光电转换元件溢出至输出节点(浮置扩散层)的溢流电荷对应的电压信号所相应的数字化后的第一比较结果信号输出,及第二比较处理,该第二比较处理是将与在积累期间后的传输期间传输至输出节点的光电转换元件的积累电荷对应的电压信号所相应的数字化后的第二比较结果信号输出。
而且,本第一实施方式的固态摄像装置10包括存储与比较器的比较结果信号对应的ADC编码数据的存储器部,存储器部由静态随机存取存储器(SRAM)形成,并在读取部60的控制下进行ADC编码的写入、读取。
本实施方式的SRAM如下文所详述,是以如下方式构成,即,对电源节点(电源与虚拟电源节点之间)与接地节点(虚拟基准电位节点与基准电位之间)这两者新增功率(电源)栅控(gating)晶体管,在写入动作中阻断来自位单元的直通电流。
而且,功率栅控晶体管受到读取部60控制,以作为弱电流源或开关中的任一者而进行动作。
在本实施方式中,读取部60在进行AD转换并写入ADC编码的AD转换期间,以作为弱电流源而进行动作的方式,控制功率栅控晶体管的栅极电压,并在AD转换期间后的读取期间,以作为开关而进行动作的方式控制功率栅控晶体管的栅极电压。
以下,详述固态摄像装置10的各部分的结构及功能的概要,特别是像素部20及数字像素的结构及功能、与这些关联的读取处理、以及像素部20与读取部60的层叠构造等。
(像素部20及数字像素200的结构)
图2是表示本发明第一实施方式的固态摄像装置10的像素部的数字像素阵列的一例的图。
图3是表示本发明第一实施方式的固态摄像装置10的像素的一例的电路图。
如图2所示,像素部20的多个数字像素200排列为N行M列的行列状(矩阵状)。
再者,在图2中,为了简化附图而表示了由九个数字像素200配置为3行3列的行列状(M=3,N=3的矩阵状)的例子。
本第一实施方式的数字像素200的结构包含光电转换读取部(图2中标记为PD)210、AD转换部(图2中标记为ADC)220及存储器部(图2中标记为MEM)230。
本第一实施方式的像素部20如下文所详述,构成为第一衬底110与第二衬底120的层叠型的CMOS图像传感器,但在本例中,如图3所示,在第一衬底110上形成有光电转换读取部210,在第二衬底120上形成有AD转换部220及存储器部230。
数字像素200的光电转换读取部210的结构包含光电二极管(光电转换元件)与像素内放大器。
具体而言,该光电转换读取部210包括例如光电转换元件即光电二极管PD1。
相对于该光电二极管PD1,分别包括一个作为传输元件的传输晶体管TG1-Tr、一个作为复位元件的复位晶体管RST1-Tr、一个作为源极跟随元件的源极跟随晶体管SF1-Tr、一个作为电流源元件的电流晶体管IC1-Tr、一个作为输出节点ND1的浮置扩散层FD1及一个读取节点ND2。
这样,第一实施方式的数字像素200的光电转换读取部210的结构包含传输晶体管TG1-Tr、复位晶体管RST1-Tr、源极跟随晶体管SF1-Tr及电流晶体管IC1-Tr这4晶体管(4Tr)。
而且,在本第一实施方式中,包含源极跟随晶体管SF1-Tr、电流晶体管ICl-Tr及读取节点ND2而构成输出缓冲部211。
本第一实施方式的光电转换读取部210的输出缓冲部211的读取节点ND2连接于AD转换部220的输入部。
光电转换读取部210将作为输出节点的浮置扩散层FD1的电荷转换为与电荷量对应的电压信号,并将转换所得的电压信号VSL输出至AD转换部220。
更具体而言,光电转换读取部210在AD转换部220的第一比较处理期间PCMP1内,输出与在积累期间PI内从光电转换元件即光电二极管PD1溢出至作为输出节点的浮置扩散层FD1的溢流电荷对应的电压信号VSL。
而且,光电转换读取部210在AD转换部220的第二比较处理期间PCMP2内,输出与在积累期间PI后的传输期间PT内传输至作为输出节点的浮置扩散层FD1的光电二极管PD1的积累电荷对应的电压信号VSL。
光电转换读取部210在第二比较处理期间PCMP2内,将作为像素信号的读取复位信号(信号电压)(VRST)及读取信号(信号电压)(VSIG)输出至AD转换部220。
光电二极管PD1产生并积累与入射光量对应的量的信号电荷(此处为电子)。
以下,对信号电荷为电子且各晶体管为n型晶体管的情况进行说明,但信号电荷也可为空穴(hole),各晶体管也可为p型晶体管。
另外,本实施方式对于在多个光电二极管及传输晶体管之间共享各晶体管的情况也有效。
在各数字像素200中,使用嵌入型光电二极管(PPD)作为光电二极管(PD)。
在形成光电二极管(PD)的衬底表面,存在由悬挂键等缺陷引起的表面能级,因此,会因热能而产生大量的电荷(暗电流),导致无法读取正确的信号。
嵌入型光电二极管(PPD)通过将光电二极管(PD)的电荷积累部嵌入在衬底内,可减少暗电流混入信号的情况。
光电转换读取部210的传输晶体管TG1-Tr连接在光电二极管PD1与浮置扩散层FD1之间,受到通过控制线施加至栅极的控制信号TG控制。
传输晶体管TG1-Tr在控制信号TG为高(H)电平的传输期间PT内被选择而成为导通状态,将由光电二极管PD1光电转换并积累的电荷(电子)传输至浮置扩散层FD1。
再者,在光电二极管PD1及浮置扩散层FD1被复位为特定的复位电位后,传输晶体管TG1-Tr成为控制信号TG为低(L)电平的非导通状态,光电二极管PD1达到积累期间PI,但此时,在入射光的强度(量)非常高的情况下,超过饱和电荷量的电荷会通过传输晶体管TG1-Tr下的溢流路径,作为溢流电荷而溢出至浮置扩散层FD1。
复位晶体管RST1-Tr连接在电源电压(或有时也称为电源电位)VDD的电源线Vdd与浮置扩散层FD1之间,受到通过控制线施加至栅极的控制信号RST控制。
复位晶体管RST1-Tr在控制信号RST为H电平的复位期间被选择而成为导通状态,将浮置扩散层FD1复位为电源电压VDD的电源线Vdd的电位。
作为源极跟随元件的源极跟随晶体管SF1-Tr的源极连接于读取节点ND2,漏极侧连接于电源线Vdd,栅极连接于浮置扩散层FD1。
在读取节点ND2与基准电位VSS(例如GND)之间,连接有作为电流源元件的电流晶体管IC1-Tr的漏极、源极。电流晶体管IC1-Tr的栅极连接于控制信号VBNPIX的供应线。
而且,读取节点ND2与AD转换部220的输入部之间的信号线LSGN1由作为电流源元件的电流晶体管IC1-Tr驱动。
图4(A)及(B)是表示本发明第一实施方式的数字像素的主要部分即电荷积累传输系统的结构例的简略剖视图及溢流时的电势图。
各数字像素单元PXLC形成于包括受到光L照射的第一衬底面1101侧(例如背面侧)及与该第一衬底面1101侧相向的一侧的第二衬底面1102侧的衬底(在本例中为第一衬底110),并由分离层SPL分离。
而且,图4的数字像素单元PLXC的结构包含形成光电转换读取部210的光电二极管PD1、传输晶体管TG1-Tr、浮置扩散层FD1、复位晶体管RST1-Tr、分离层SPL,而且包含未图示的彩色滤光片部及微透镜。
(光电二极管的结构)
光电二极管PD1是以如下方式形成,即,包含第一导电型(在本实施方式中为n型)半导体层(在本实施方式中为n层)2101,且具有接收的光的光电转换功能及电荷积累功能,该第一导电型(在本实施方式中为n型)半导体层(在本实施方式中为n层)2101是以嵌入至包括第一衬底面1101侧及与第一衬底面1101侧相向的一侧的第二衬底面1102侧的半导体衬底的方式形成。
在光电二极管PD1的与衬底的法线正交的方向(X方向)上的侧部,形成有第二导电型(在本实施方式中为p型)分离层SPL。
这样,在本实施方式中,各数字像素单元PXLC使用嵌入型光电二极管(PPD)作为光电二极管(PD)。
在形成光电二极管(PD)的衬底表面,存在由悬挂键等缺陷引起的表面能级,因此,会因热能而产生大量的电荷(暗电流),导致无法读取正确的信号。
嵌入型光电二极管(PPD)通过将光电二极管(PD)的电荷积累部嵌入在衬底内,可减少暗电流混入信号的情况。
图4的光电二极管PD1是以如下方式构成,即,n层(第一导电型半导体层)2101在衬底110的法线方向(图中的正交坐标系的Z方向)上具有双层构造。
在本例中,在第一衬底面1101侧形成有n-层2102,在该n-层2102的第二衬底面1102侧形成有n层2103,在该n层2103的第二衬底面1102侧形成有p+层2104及p层2105。
另外,在n-层2102的第一衬底面1101侧形成有p+层2106。
p+层2106不仅形成至光电二极管PD1,而且形成至分离层SPL,还同样形成至其他数字像素单元PXLC。
再者,在该p+层2106的光入射侧形成有彩色滤光片部,而且,与彩色滤光片部的光入射侧即光电二极管PD1及分离层SPL的一部分对应地形成有微透镜。
这些结构为一例,其可以是单层构造,另外,也可以是三层、四层以上的层叠构造。
(X方向(列方向)上的分离层的结构)
对于图4的X方向(列方向)上的p型分离层SPL,在与光电二极管PD1的n-层2102接触的一侧,即与衬底的法线正交的方向(图中的正交坐标系的X方向)上的右侧部,形成有第一p层(第二导电型半导体层)2107。
而且,p型分离层SPL是以如下方式构成,即,在第一p层2107的X方向的右侧,第二p层(第二导电型半导体层)2108在衬底110的法线方向(图中的正交坐标系的Z方向)上具有双层构造。
在本例中,第二p层2108在第一衬底面1101侧形成有p-层2109,在该p-层2109的第二衬底面1102侧形成有p层2110。
这些结构为一例,其可以是单层构造,另外,也可以是三层、四层以上的层叠构造。
在p型分离层SPL的第一p层2107及第二p-层2109的第一衬底面1101侧,形成有与光电二极管PD1相同的p+层2106。
以使溢流路径OVP形成至p型分离层SPL的第一p层2107的第二衬底面1102侧的一部分的方式,延长地形成有n层2103。
而且,在n层2103的第二衬底面1102侧的p层2105上,隔着栅极绝缘膜而形成有传输晶体管TG1-Tr的栅极电极2111。
另外,在p型分离层SPL的第一p层2107的第二衬底面1102侧,形成有成为浮置扩散层FD1的n+层2112,与n+层2112邻接地形成有成为复位晶体管RST1-Tr的沟道形成区域的p层2113,与p层2113邻接地形成有n+层2114。
而且,在p层2113上,隔着栅极绝缘膜而形成有栅极电极2115。
此种构造在入射光的强度(量)非常高的情况下,超过饱和电荷量的电荷会通过传输晶体管TG1-Tr下的溢流路径OVP,作为溢流电荷而溢出至浮置扩散层FD1。
数字像素200的AD转换部220发挥如下功能,即,将光电转换读取部210所输出的模拟的电压信号VSL与保持特定斜率地发生变化的斜波波形或固定电压的参考电压VREF作比较,将该电压信号VSL转换为数字信号。
如图3所示,AD转换部220的结构包含比较器(COMP)221、输入侧耦合电容器C221、输出侧的负载电容器C222及复位开关SW-RST。
比较器221在作为第一输入端子的反转输入端子(-)处被供应从光电转换读取部210的输出缓冲部211输出至信号线LSGN1的电压信号VSL,在作为第二输入端子的非反转输入端子(+)处被供应参考电压VREF,从而进行对电压信号VST与参考电压VREF进行比较,并输出数字化后的比较结果信号SCMP的比较处理。
比较器221的作为第一输入端子的反转输入端子(-)连接着耦合电容器C221,通过使第一衬底110侧的光电转换读取部210的输出缓冲部211与第二衬底1120侧的AD转换部220的比较器221的输入部AC耦合,可降低噪声,并在低照度时实现高SNR。
另外,比较器221在输出端子与作为第一输入端子的反转输入端子(-)之间连接有复位开关SW-RST,并在输出端子与基准电位VSS之间连接有作为噪声带宽限制电容器的负载电容器C222。
基本上,在AD转换部220中,从光电转换读取部210的输出缓冲部211读取至信号线LSGN1的模拟信号(电位VSL)在比较器221中,与参考电压VREF例如呈具有某倾斜的线形地发生变化的斜率波形即斜波信号RAMP作比较。
此时,与比较器221同样地配置于每列的未图示的计数器进行动作,具有斜波波形的斜波信号RAMP与计数值逐一对应地发生变化,由此,将电压信号VSL转换为数字信号。
基本上,AD转换部220将参考电压VREF(例如斜波信号RAMP)的变化从电压的变化转换为时间的变化,通过在某周期(时钟)内计数该时间而转换为数字值。
于是,当模拟信号VSL与斜波信号RAMP(参考电压VREF)相交时,比较器221的输出反转,停止计数器的输入时钟,或将输入已停止的时钟输入至计数器,并将此时的计数器的值(数据)存储于存储器部230而完成AD转换。
在以上的AD转换期间结束后,各数字像素200的存储器部230所存储的数据(信号)从输出电路40输出至未图示的信号处理电路,通过特定的信号处理而产生二维图像。
(比较器221中的第一比较处理及第二比较处理)
接着,本第一实施方式的AD转换部220的比较器221在像素信号的读取期间受到读取部60驱动控制,以进行如下的两个第一比较处理及第二比较处理。
在第一比较处理CMPR1中,比较器221在读取部60的控制下,输出将电压信号VSL1数字化所得的第一比较结果信号SCMP1,该电压信号VSL1与在积累期间PI内从光电转换元件即光电二极管PD1溢出至输出节点即浮置扩散层FD1的溢流电荷对应。
再者,也将该第一比较处理CMPR1的动作称为时间戳ADC模式的动作。
在第二比较处理CMPR2中,比较器221在读取部60的控制下,输出将电压信号VSL2(VSIG)数字化所得的第二比较结果信号SCMP2,该电压信号VSL2(VSIG)与在积累期间PI后的传输期间PT内传输至输出节点即浮置扩散层FD1的光电二极管PD1的积累电荷对应。
实际上,在第二比较处理CMPR2中,在将与积累电荷对应的电压信号VSL2(VSIG)数字化之前,将与复位时的浮置扩散层FD1的复位电压对应的电压信号VSL2(VRRT)数字化。
再者,也将该第二比较处理CMPR2的动作称为线性ADC模式的动作。
再者,在本实施方式中,基本上,积累期间PI是光电二极管PD1及浮置扩散层FD1被复位为复位电平后,直到传输晶体管TG1-Tr切换为导通状态而开始传输期间PT为止的期间。
第一比较处理CMPR1的期间PCMPR1是光电二极管PD1及浮置扩散层FD1被复位为复位电平后,直到传输期间PT开始之前,浮置扩散层FD1被复位为复位电平为止的期间。
第二比较处理CMPR2的期间PCMPR2是浮置扩散层FD1被复位为复位电平之后的期间,且是包含传输期间PT后的期间的期间。
此处,进一步对第一比较处理CMPR1进行详述。
图5是用以对本实施方式的比较器221的第一比较处理CMPR1进行说明的图。
在图5中,横轴表示时间,纵轴表示输出节点即浮置扩散层FD1的电压电平VFD。
关于浮置扩散层FD1的电压电平VFD,在复位电平时,电荷量最少,电压电平VFD达到最高的电平VFDini。
另一方面,在饱和状态时,电荷量多,电压电平VFD达到较低的电平VFDsat。
根据如上所述的条件,将比较器221的参考电压VREF1设定为固定在即将达到饱和状态之前的非饱和状态时的电平的电压VREFsat,或者设定为从复位电平时的电压电平VREFrst至电压电平VREFsat的斜波电压VREFramp。
在第一比较处理CMPR1时,若将如上所述的参考电压VREF1设定为VREFsat或VREFramp,则如图5所示,越是在入射光的强度高的高照度时,电荷量越多,因此,比较器221的输出发生翻转(反转)的时间越早。
在照度最高的例EXP1的情况下,比较器221的输出在时刻t1处立即翻转(反转)。
在照度比例EXP1更低的例EXP2的情况下,比较器221的输出在比时刻t1更迟的时刻t2处翻转(反转)。
在照度比例EXP2更低的例EXP3的情况下,比较器221的输出在比时刻t2更迟的时刻t3处翻转(反转)。
这样,比较器221在第一比较处理CMPR1中,输出第一比较结果信号SCMP1,该第一比较结果信号SCMP1对应于与在积累期间PI的特定期间从光电二极管PD1向浮置扩散层FD1溢出的溢流电荷的量对应的时间。
更具体而言,比较器221在第一比较处理CMPR1中,可对应于与如下光级(lightlevel)之间的比较处理,该光级从对应于溢流电荷开始从光电二极管PD1溢出至输出节点即浮置扩散层FD1的最大采样时间内的光电二极管PD1的特定阈值的信号电平,到在最小采样时间内获得的信号电平为止。
如上所述,时间戳ADC模式下的光转换动作(Photo conversion operation)在积累期间PI内,随着光-时间转换(Light to time conversion)而被执行。
如图5所示,对于非常亮的光,在复位激活期间之后,比较器221的输出状态立即反转,其光电平对应于按照以下的时间说明的饱和信号(阱电容)。
((FD饱和量×积累时间)/采样期间)+PD饱和量
例如,假设FD饱和:8Ke@150uV/e~FD电容的1.1fF、最小采样时间:15nsec、积累时间:3msec。
该时间戳ADC动作模式如上所述,能够涵盖如下光级,即,从对应于溢流电荷开始从光电二极管PD1溢出至输出节点即浮置扩散层FD1的最大采样时间内的光电二极管PD1的特定阈值的信号电平,到在最小采样时间内获得的信号电平为止的光级。
图6是用以对本实施方式的比较器221的第一比较处理CMPR1进行说明的图,且是用以对参考电压的其他模式例进行说明的图。
参考电压VREF可以是图6中的(1)所示的保持特定斜率地发生变化的斜波波形(信号)RAMP或图6中的(2)所示的固定电压DC,另外,也可以是取得图6中的(3)所示的对数(log)或图6中的(4)所示的指数函数的值的电压信号。
图7是表示在本实施方式的比较器中输入了各种参考电压VREF的情况下的光时间转换的状态的图。
在图7中,横轴表示采样时间,纵轴表示溢流信号中的估算信号。
图7表示了与基于所应用的光的性质(适应性)的溢流电荷(信号)对应的比较器221反转的采样时间。
在图7中,表示了对于各种固定基准电压DC1、DC2、DC3与斜波基准电压VRAMP反转的采样时间。此处,使用了线性基准斜波。
若以上的进行针对已饱和的溢流电荷的第一比较处理CMPR1的时间戳ADC模式的动作结束,则在使浮置扩散层FD1与比较器221复位后,过渡至进行针对非饱和电荷的第二比较处理CMPR2的线性ADC模式的动作。
图8是表示本发明第一实施方式的数字像素的光响应涵盖范围的图。
在图8中,A表示时间戳ADC模式动作的信号,B表示线性ADC模式动作的信号。
时间戳ADC模式能够具有对于非常亮的光的光响应,因此,线性ADC模式能够具有从暗电平算起的光响应。例如,能够实现120dB的动态范围性能。
例如,如上所述,光转换范围的饱和信号为900Ke。
线性ADC模式是应用了ADC的通常的读取模式动作,因此,能够从2e的噪声电平涵盖至8Ke的光电二极管PD1与浮置扩散层FD1的饱和为止。
线性ADC模式的涵盖范围能够通过新增的开关与电容而扩展至30Ke。
(存储器部的结构)
存储器部230由作为ADC存储器的SRAM231形成,并在读取部60的控制下,进行ADC编码的写入、读取。
本实施方式的SRAM231是如下方式构成,即,对电源节点(电源与虚拟电源节点之间)与接地节点(虚拟基准电位节点与基准电位之间)这两者新增功率(电源)栅控晶体管,在写入动作中阻断来自位单元的直通电流。
而且,功率栅控晶体管受到读取部60控制,以作为弱电流源或开关中的任一者而进行动作。
在本实施方式中,读取部60,更具体而言,垂直扫描电路30的结构包含支持电路,该支持电路在进行AD转换并写入ADC编码的AD转换期间,以作为弱电流源而进行动作的方式控制功率栅控晶体管的栅极电压,并在AD转换期间后的读取期间,以作为开关而进行动作的方式控制功率栅控晶体管的栅极电压。
图9是表示本发明第一实施方式的作为ADC存储器的SRAM及支持电路的结构例的电路图。
SRAM231包括第一位线BL及第二位线BL_B、电源电位VDD、基准电位VSS(例如接地GND)、虚拟电源节点VPN以及虚拟基准电位节点(以下称为虚拟接地节点)VGN。
SRAM231包括连接在电源电位VDD与虚拟电源节点VPN之间的作为电源侧功率栅控晶体管PGT1的第一个第一导电型(在本实施方式中为p沟道)晶体管(第一PMOS晶体管)PT1、及连接在基准电位VSS与虚拟基准电位节点VGN之间的作为基准电位侧(接地侧)功率栅控晶体管PGT2的第一个第二导电型(在本实施方式中为n沟道)晶体管(第一NMOS晶体管)NT1。
而且,SRAM231包括第一背靠背逆变器BINV1、第二背靠背逆变器BINV2、第一存取晶体管AT1及第二存取晶体管AT2。
第一背靠背逆变器BINV1包含源极连接于虚拟电源节点VPN的第二个第一导电型晶体管(第二PMOS晶体管)PT2及源极连接于虚拟接地(基准电位)节点VGN的第二个第二导电型晶体管(第二NMOS晶体管)NT2。
而且,作为第二个第一导电型晶体管的PMOS晶体管PT2与作为第二个第二导电型晶体管的NMOS晶体管NT2的栅极彼此连接而形成第一输入节点NDI1,漏极彼此连接而形成第一输出节点NDO1。
第二背靠背逆变器BINV2包含源极连接于虚拟电源节点VPN的第三个第一导电型晶体管(第三PMOS晶体管)PT3及源极连接于虚拟接地(基准电位)节点VGN的第三个第二导电型晶体管(第三NMOS晶体管)NT3。
而且,作为第三个第一导电型晶体管的PMOS晶体管PT3与作为第三个第二导电型晶体管的NMOS晶体管NT3的栅极彼此连接而形成第二输入节点NDI2,漏极彼此连接而形成第二输出节点NDO2。
另外,第一输入节点NDI1与第二输出节点NDO2连接,第二输入节点NDI2与第一输出节点NDO1连接。
第一存取晶体管AT1由NMOS晶体管形成,源极、漏极连接在第一输出节点NDO1与第一位线BL之间,栅极连接于字线WL。
第二存取晶体管AT2由NMOS晶体管形成,源极、漏极连接在第二输出节点NDO2与第二位线BL_B之间,栅极连接于字线WL。
读取部60控制作为电源侧功率栅控晶体管PGT1的第一个第一导电型(在本实施方式中为p沟道)晶体管(第一PMOS晶体管)PT1、及作为基准电位侧(接地侧)功率栅控晶体管PGT2的第一个第二导电型(在本实施方式中为n沟道)晶体管(第一NMOS晶体管)NT1的栅极电压VBPPG、VPNPG,而以作为弱电流源或开关中的任一者而进行动作的方式来控制。
读取部60在进行AD转换并写入ADC编码的AD转换期间,以作为弱电流源而进行动作的方式,控制作为电源侧功率栅控晶体管PGT1的第一PMOS晶体管PT1及作为基准电位侧(接地侧)功率栅控晶体管PGT2的第一NMOS晶体管NT1的栅极电压VBPPG、VPNPG。
读取部60在AD转换期间后的读取期间,以作为开关而进行动作的方式,控制作为电源侧功率栅控晶体管PGT1的第一PMOS晶体管PT1及作为基准电位侧(接地侧)功率栅控晶体管PGT2的第一NMOS晶体管NT1的栅极电压VBPPG、VPNPG。
构成读取部60的垂直驱动电路30包括对作为电源侧功率栅控晶体管PGT1的第一PMOS晶体管PT1的栅极电压VBPPG进行控制的第一支持电路310、及对作为基准电位侧(接地侧)功率栅控晶体管PGT2的第一NMOS晶体管NT1的栅极电压VPNPG进行控制的第二支持电路320。
第一支持电路310包含连接于SRAM231的第一PMOS晶体管PT1的栅极的第一控制节点CND1、源极连接于电源电位VDD且栅极及漏极连接于第一控制节点CND1的作为电流镜用第一导电型晶体管的PMOS晶体管PT311、连接在电流镜用PMOS晶体管PT311的漏极与基准电位VSS之间的第一电流源1311、以及连接在第一控制节点CND1与基准电位VSS之间的第一全开关(full switch)FSW311。
第二支持电路320包含连接于SRAM231的第一NMOS晶体管NT1的栅极的第二控制节点CND2、源极连接于基准电位VSS且栅极及漏极连接于第二控制节点CND2的作为电流镜用第二导电型晶体管的NMOS晶体管NT321、连接在电源电位VD与电流镜用NMOS晶体管NT311的漏极之间的第二电流源I321、以及连接在第二控制节点CND2与电源电位VDD之间的第二全开关FSW321。
读取部60通过第一支持电路310及第二支持电路320,在AD转换期间,将第一全开关FSW311及第二全开关FSW321设为非导通状态,使作为电源侧功率栅控晶体管PGT1的第一PMOS晶体管PT1及作为基准电位侧(接地侧)功率栅控晶体管PGT2的第一NMOS晶体管NT1的栅极电压VBPPG、VPNPG转变为各自的目标偏置电压Target VBPPG、Target VPNPG,以进入弱电流源模式。
读取部60通过第一支持电路310及第二支持电路320,在读取期间,将第一全开关FSW311及第二全开关FSW321设为导通状态,使第一PMOS晶体管PT1的栅极电压转变为基准电位电平(GND电平),从而使虚拟电源节点VPN作为电源线而进行动作,并使第一NMOS晶体管NT1的栅极电压转变为电源电压电平(VDD电平),从而使虚拟基准电位节点VGN作为基准电位VSS(GND)而进行动作
利用所述电路结构及驱动技术,像素单元阵列中的所有的SRAM位单元能够在AD转换期间中,同时作为全局快门像素单元数字存储器而进行动作,另一方面,可实现AD转换动作而不丢失在一次写入ADC编码后由泄漏电流保持的图像数据。
根据该结构,能够将SRAM位单元使用于数字像素(Digital Pixel)。
本实施方式的固态摄像装置10具有所述存储器部230的SRAM231的结构,因此,可在SRAM位单元写入动作中有效地阻断来自位单元的直通电流,可实现良好的写入动作。
以下,与不包括功率栅控晶体管的通常的SRAM中的写入动作作比较,研究本实施方式的固态摄像装置10因具有所述存储器部230的SRAM231的结构而能够在SRAM位单元写入动作中有效地阻断来自位单元的直通电流。
(通常的SRAM中的写入动作)
图10(A)~(C)是表示作为ADC编码存储器的通常的SRAM位单元的一例的图。
图11(A)及(B)是用以对通常的SRAM位单元的第一问题进行说明的图。
图12是用以对通常的SRAM位单元的第二问题进行说明的图。
如图10所示,ADC存储器由SRAM位单元构成,被提供ADC_CODE与其反转信号(ADC_CODE_B)这两个信号而执行读取及写入动作。
图10中表示了10位的ADC存储器。
在通常的SRAM位单元中,如图10(C)所示,使用有标准的六个晶体管。
此处,若假设SRAM的位单元如图11(B)所示,在节点n1(相当于第一输出节点NDO1)中保持高电平(H),则SRAM的PMOS晶体管PT1与NMOS晶体管NT3均处于接通状态。
在写入驱动器232以低电平(L)驱动第一位线BL时,写入驱动器232的NMOS晶体管NT11为接通状态,将GND电位连接于第一位线BL,并连接于SRAM位单元的输入。
SRAM由正反馈逆变器对构成,因此,写入驱动器232需要注入大量的电荷。
因此,使电流流入至节点n1而使节点恢复至低电平。另外,在该阶段会产生大的直通电流(从PT1流向NT11的直流电流)。
结果是在通常的SRAM的写入动作中,电力消耗大。
另外,数字像素阵列中的所有像素在AD转换期间中被启用。因此,如图12所示,所有的SRAM位单元被写入。
此处,假设像素排列为1024列×1024行。在此情况下,1024个SRAM位单元连接于位线BL。
而且,假设各位单元在存储器内容正在恢复时,在峰值时消耗约100μA。
在此情况下,写入驱动器232所必须供应的总电流约为100μA×1024=100mA,写入驱动器232内需要非常大的晶体管。
另外,若假设位线的寄生电阻RPAR、BL例如为3.5欧姆/行,则总电阻达到约3.5K欧姆。
因此,由于IR压降,位线上的ADC编码的传输会明显受到妨碍。例如,4行的位线BL的寄生电阻约为14欧姆,因该14欧姆而流动100mA,产生1.4V。此大于通常的SRAM的电源电压1.2V。
因此,在此情境下,可谓仅能够使用不足4行的SRAM位单元作为SRAM存储器。剩余的SRAM位单元不会正确地进行动作,或在动作速度慢的情况下变得非常慢。
因此,本实施方式的SRAM231是以如下方式构成,即,对电源节点(电源与虚拟电源节点之间)与接地节点(虚拟基准电位节点与基准电位之间)这两者新增功率栅控晶体管PGT1、PGT2,在写入动作中阻断来自位单元的直通电流。
而且,功率栅控晶体管通过第一支持电路310及第二支持电路320受到读取部60控制,以作为弱电流源或开关中的任一者而进行动作。
在本实施方式的SRAM231中,通过阻断始于电源的路径,写入动作中的来自位单元的电流大幅减少。因此,可期待IR压降变得非常小。结果是写入动作不会失败,可实现高速SRAM写入动作。
该阻断是通过将功率栅控晶体管设为弱电流源来实现。在此情况下,作为第一功率栅控晶体管PGT1的PMOS晶体管PT1的输出电阻会变得非常大,来自电源电位VDD的电流受到严格限制。
能够利用电流镜使电流源变得微弱。以即使字线WL变为低电平(断开),仍能够保持位单元的内容的方式来设定电流。在字线WL为低电平(断开)时,位单元内部的泄漏电流会使节点电压发生变化。在泄漏电流小于由功率栅控晶体管电流源供应的电流的情况下,位单元的状态不变。
图13是用以对本第一实施方式的SRAM的动作进行说明的图。
图14是用以说明本第一实施方式的SRAM在第一支持电路及第二支持电路的全开关处于接通状态时的动作的图。
如图13所示,在时刻T1处,AD转换期间开始。
将信号FULL_ON设为低电平而断开全开关FSW311、FSW321,由此,作为第一功率栅控晶体管PGT1的PMOS晶体管PT1的栅极电压VBPPG及作为第二功率栅控晶体管PGT2的NMOS晶体管NT1的栅极电压VBNPG转变为各自的目标偏置电压Target VBPPG、Target VBNPG,以进入弱电流源模式。
在时刻T2处,第一位线BL及第二位线BL_B进行切换,将ADC编码(ADC_CODE)发送至ADC存储器阵列两端的所有的SRAM位单元。
在时刻T3处,表示了比较器221的输出(COMPOUT)即字线WL的信号例。
在时刻T4处,AD转换期间结束,读取期间开始。
此时,将信号FULL_ON设为高电平而接通全开关FSW311、FSW321,由此,作为第一功率栅控晶体管PGT1的PMOS晶体管PT1的栅极电压VBPPG变为0V,作为第二功率栅控晶体管PGT2的NMOS晶体管NT1的栅极电压VBNPG变为电源电位VDD。
由此,完全强力地驱动功率栅控晶体管PGT1、PGT2而降低输出阻抗,保持在被供应电源电压期间所写入的ADC编码。
在功率栅控晶体管PGT1、PGT2被设定为弱电流源的情况下,位单元的内容会在读取时被破坏。
原因在于:在字线WL为高电平,存取晶体管AT1、AT2已断开时,无法调动足够的电流。
位单元必须抗衡来自由存取晶体管AT1、AT2断开之前的电压预充电的第一位线BL及第二位线BL_B的电荷注入。
为了读取动作,信号FULL_ON被激活,功率栅控晶体管PGT1强力或完全接通,并单纯作为开关而进行动作。
PMOS晶体管PT1的接通电阻变得非常小,犹如不存在功率栅控晶体管PGT1。
在此状况下,电源虚拟节点VPN与实际的电源线VDD大致相同地进行动作。
因此,在存取晶体管AT1、AT2已断开时,由作为功率栅控晶体管PGT1的PMOS晶体管PT1供应足够的电流。因此,实现读取动作。
接地侧的功率栅控晶体管PGT2也相同,并与功率栅控晶体管PGT1一起受到控制。
在比较器221中,利用第一比较处理CMPR1将与浮置扩散层FD1的溢流电荷对应的电压信号数字化所得的第一比较结果信号SCMP1、及利用第二比较处理CMPR2将光电二极管PD1的积累电荷数字化所得的第二比较结果信号SCMP2关联地作为数字数据而存储于存储器部230的SRAM231。
如上所述,存储器部230由SRAM构成,被供应数字转换所得的信号,并能够对应于光转换符号而由像素阵列周边的输出电路40的外部IO缓冲器读取。
图15是表示本发明第一实施方式的固态摄像装置10中的帧读取序列的一例的图。
此处,对固态摄像装置10中的帧读取方式的一例进行说明。
在图15中,TS表示时间戳ADC的处理期间,Lin表示线性ADC的处理期间。
如上所述,溢流电荷在积累期间PI中积累于浮置扩散层FD1。时间戳ADC模式在积累时间PI中进行动作。
实际上,时间戳ADC模式在积累期间PI中,即直到浮置扩散层FD1被复位为止的期间内进行动作。
时间戳ADC模式的动作结束后,转变为线性ADC模式,读取浮置扩散层FD1的复位时的信号(VRST),并以将数字信号存储于存储器部230的方式进行转换。
而且,在积累期间PI结束后,在线性ADC模式下,读取与光电二极管PD1的积累电荷对应的信号(VSIG),并以将数字信号存储于存储器部230的方式进行转换。
所读取的帧通过从存储器节点读取数字信号数据而被执行,并经由具有此种MIPI数据格式(data format)的例如输出电路40的IO缓冲器而被发送至固态摄像装置10(图像传感器)的外部。能够全局地对所有像素(pixel)阵列执行该动作。
另外,在像素部20中,所有像素同时使用复位晶体管RST1-Tr与传输晶体管TG1-Tr对光电二极管PD1进行复位,由此,所有像素同时并行地开始曝光。另外,在特定的曝光期间(积累期间PI)结束后,在AD转换部220、存储器部230中,对使用传输晶体管TG1-Tr从光电转换读取部输出的输出信号进行采样,由此,所有像素同时并行地结束曝光。由此,以电子方式实现完整的快门动作。
垂直扫描电路30根据时序控制电路50的控制,在快门行及读取行中,通过行扫描控制线来驱动数字像素200的光电转换读取部210。
垂直扫描电路30如上所述,包括用以对SRAM231的功率栅控晶体管PGT1、PGT2的栅极电压进行控制的第一支持电路310及第二支持电路320。
垂直扫描电路30根据时序控制电路50的控制,对各数字像素200的比较器221供应按照第一比较处理CMPR1、第二比较处理CMPR2而设定的参考电压VREF1、VREF2。
另外,垂直扫描电路30根据地址信号,输出读取信号的读取行、与对光电二极管PD所积累的电荷进行复位的快门行的行地址的行选择信号。
输出电路40包含与像素部20的各数字像素200的存储器输出对应地配置的IO缓冲器41,并将从各数字像素200读取的数字数据输出至外部。
时序控制电路50产生像素部20、垂直扫描电路30、输出电路40等的信号处理所需的时序信号。
在本第一实施方式中,读取部60例如在全局快门模式时,进行从数字像素200读取像素信号的读取控制。
(固态摄像装置10的层叠构造)
其次,对本第一实施方式的固态摄像装置10的层叠构造进行说明。
图16(A)及(B)是用以对本第一实施方式的固态摄像装置10的层叠构造进行说明的模式图。
图17是用以对本第一实施方式的固态摄像装置10的层叠构造进行说明的简略剖视图。
本第一实施方式的固态摄像装置10具有第一衬底(上衬底)110与第二衬底(下衬底)120的层叠构造。
固态摄像装置10形成为在以例如晶圆级进行贴合后,通过划片而切割出的层叠构造的摄像装置。
在本例中,具有第一衬底110与第二衬底120层叠而成的构造。
在第一衬底110上,以其中央部为中心而形成有像素部20的各数字像素200的光电转换读取部210。
在第一衬底110的光L的入射侧即第一面111侧形成有光电二极管PD,在该光电二极管PD的光入射侧形成有微透镜MCL或彩色滤光片。
在第一衬底110的第二面侧形成有传输晶体管TG1-Tr、复位晶体管RST1-Tr、源极跟随晶体管SF1-Tr、电流晶体管IC1-Tr。
这样,在本第一实施方式中,在第一衬底110上,基本呈行列状地形成有数字像素200的光电转换读取部210。
在第二衬底120上,呈矩阵状地形成有各数字像素200的AD转换部220、存储器部230。
另外,在第二衬底120上,也可还形成垂直扫描电路30、输出电路40及时序控制电路50。
在此种层叠构造中,例如,如图3所示,第一衬底110的各光电转换读取部210的读取节点ND2与第二衬底120的各数字像素200的比较器221的反转输入端子(-)分别使用信号线LSGN1、微凸块BMP或通孔(Die-to-Die Via)等进行电连接。
另外,在本实施方式中,第一衬底110的各光电转换读取部210的读取节点ND2与第二衬底120的各数字像素200的比较器221的反转输入端子(-)通过耦合电容器C221进行AC耦合。
(固态摄像装置10的读取动作)
以上,对固态摄像装置10的各部分的特征性结构及功能进行了说明。
其次,详述本第一实施方式的固态摄像装置10的数字像素200的像素信号的读取动作等。
图18是用以主要对本第一实施方式的固态摄像装置的特定快门模式时的像素部的读取动作进行说明的时序图。
图19(A)~(D)是表示用以主要对本第一实施方式的固态摄像装置的特定快门模式时的像素部的读取动作进行说明的动作序列及电势转变的图。
首先,当开始读取动作时,如图18及图19(A)所示,进行使各数字像素200的光电二极管PD1及浮置扩散层FD1复位的全局复位。
在全局复位中,所有像素同时将复位晶体管RST1-Tr与传输晶体管TG1-Tr在特定期间内保持为导通状态,从而对光电二极管PD1及浮置扩散层FD1进行复位。接着,所有像素同时将复位晶体管RST1-Tr与传输晶体管TG1-Tr切换为非导通状态,所有像素同时并行地开始曝光即积累电荷。
接着,如图18及图19(B)所示,对于溢流电荷的时间戳(TS)ADC模式的动作开始。
溢流电荷在积累期间PI中积累于浮置扩散层FD1。时间戳ADC模式在积累时间PI中进行动作,具体而言,在积累期间PI中的直到浮置扩散层FD1被复位为止的期间进行动作。
在时间戳(TS)ADC模式下,光电转换读取部210对应于AD转换部220的第一比较处理期间PCMP1,输出与在积累期间PI内从光电二极管PD1溢出至作为输出节点的浮置扩散层FD1的溢流电荷对应的电压信号VSL1。
接着,在AD转换部220的比较器221中进行第一比较处理CMPR1。比较器221在读取部60的控制下,输出将电压信号VSL1所相应的数字化后的第一比较结果信号SCMP1,并将与第一比较结果信号SCMP1对应的数字数据存储于存储器部230的SRAM231,其中该电压信号VSL1对应于在积累期间PI中,且直到浮置扩散层FD1被复位为止的期间内从光电二极管PD1溢出至输出节点即浮置扩散层FD1的溢流电荷。
数字数据(ADC编码)以如下方式存储(写入)至存储器部230的SRAM231。
AD转换期间开始后,将信号FULL_ON设为低电平而断开全开关FSW311、FSW321,由此,作为第一功率栅控晶体管PGT1的PMOS晶体管PT1的栅极电压VBPPG及作为第二功率栅控晶体管PGT2的NMOS晶体管NT1的栅极电压VBNPG转变为各自的目标偏置电压Target VBPPG、Target VBNPG,以进入弱电流源模式。
接着,第一位线BL及第二位线BL_B进行切换,将ADC编码(ADC_CODE)发送并写入至ADC存储器阵列两端的所有的SRAM位单元。
其次,如图18及图19(C)所示,对于溢流电荷的时间戳(TS)ADC模式的动作结束,转变为线性ADC模式,并过渡至浮置扩散层FD1的复位期间PR2。
在复位期间PR2中,复位晶体管RST1-Tr在特定期间内保持为导通状态,浮置扩散层FD1被复位。读取浮置扩散层FD1的复位时的信号(VRST),将数字信号存储于存储器部230的SRAM231。
接着,复位晶体管RST1-Tr切换为非导通状态。在此情况下,积累期间PI继续。
其次,如图18及图19(D)所示,积累期间PI结束,过渡至传输期间PT。
在传输期间PT中,传输晶体管TG1-Tr在特定期间内保持为导通状态,光电二极管PD1的积累电荷传输至浮置扩散层FD1。
在线性(Lin)ADC模式下,光电转换读取部210对应于AD转换部220的第二比较处理期间PCMP2,在积累期间PI结束后,输出与从光电二极管PD1传输至作为输出节点的浮置扩散层FD1的积累电荷对应的电压信号VSL2。
接着,在AD转换部220的比较器221中进行第二比较处理CMPR2。比较器221在读取部60的控制下,输出将电压信号VSL2所相应的数字化后的第二比较结果信号SCMP2,并将与第二比较结果信号SCMP2对应的数字数据存储于存储器部230的SRAM231,其中该电压信号VSL2对应于在积累期间PI后,从光电二极管PD1传输至输出节点即浮置扩散层FD1的积累电荷。
读取至存储器部230的信号通过从存储器节点读取数字信号数据而被执行,并经由具有此种MIPI数据格式的例如输出电路40的IO缓冲器而被发送至固态摄像装置10(图像传感器)的外部。全局地对于所有像素(pixel)阵列执行该动作。
以如下方式从存储器部230的SRAM231读取ADC编码。
在AD转换期间结束,读取期间开始后,将信号FULL_ON设为高电平而接通全开关FSW311、FSW321,由此,作为第一功率栅控晶体管PGT1的PMOS晶体管PT1的栅极电压VBPPG变为0V,作为第二功率栅控晶体管PGT2的NMOS晶体管NT1的栅极电压VBNPG变为电源电位VDD。
由此,完全强力地驱动功率栅控晶体管PGT1、PGT2而降低输出阻抗,保持在被供应电源电压期间所写入的ADC编码。
在功率栅控晶体管PGT1、PGT2被设定为弱电流源的情况下,位单元的内容会在读取时被破坏。
原因在于:在字线WL为高电平,存取晶体管AT1、AT2已断开时,无法调动足够的电流。
位单元必须抗衡来自由存取晶体管AT1、AT2断开之前的电压预充电的第一位线BL及第二位线BL_B的电荷注入。
为了读取动作,信号FULL_ON被激活,功率栅控晶体管PGT1强力或完全接通,并单纯作为开关而进行动作。
PMOS晶体管PT1的接通电阻变得非常小,犹如不存在功率栅控晶体管PGT1。
在此状况下,电源虚拟节点VPN与实际的电源线VDD大致相同地进行动作。
因此,在存取晶体管AT1、AT2已断开时,由作为功率栅控晶体管PGT1的PMOS晶体管PT1供应足够的电流。因此,实现读取动作。
接地侧的功率栅控晶体管PGT2也相同,并与功率栅控晶体管PGT1一起受到控制。
如以上的说明所述,根据本第一实施方式,固态摄像装置10在像素部20中包含光电转换读取部210、AD转换部220及存储器部230作为数字像素,从而构成为具有全局快门的动作功能的例如层叠型的CMOS图像传感器。
在本第一实施方式的固态摄像装置10中,各数字像素200具有AD转换功能,AD转换部220包括进行比较处理的比较器221,该比较处理是指对光电转换读取部210所读取的电压信号与参考电压进行比较,并输出数字化后的比较结果信号。
本第一实施方式的SRAM231是以如下方式构成,即,对电源节点(电源与虚拟电源节点之间)与接地节点(虚拟基准电位节点与基准电位之间)这两者新增功率栅控晶体管PGT1、PGT2,在写入动作中阻断来自位单元的直通电流。
而且,功率栅控晶体管通过第一支持电路310及第二支持电路320受到读取部60控制,以作为弱电流源或开关中的任一者而进行动作。
在本第一实施方式的SRAM231中,通过阻断始于电源的路径,写入动作中的来自位单元的电流大幅减少。因此,可期待IR压降变得非常小。结果是写入动作不会失败,可实现高速SRAM写入动作。
根据本第一实施方式,可在SRAM位单元写入动作中有效地阻断来自位单元的直通电流,可实现良好的写入动作。
另外,比较器221在读取部60的控制下,进行:第一比较处理CMPR1,该第一比较处理CMPR1是将与在积累期间从光电二极管PD1溢出至输出节点(浮置扩散层)FD1的溢流电荷对应的电压信号所相应的数字化后的第一比较结果信号SCMP1输出,以及第二比较处理CMPR2,该第二比较处理CMPR2是将与在积累期间后的传输期间传输至浮置节点FD1(输出节点)的光电二极管PD1的积累电荷对应的电压信号所相应的数字化后的第二比较结果信号SCMP2输出。
因此,根据本第一实施方式的固态摄像装置10,因为实时地利用在积累期间从光电二极管溢出的电荷,所以可实现大动态范围化、高帧率化。
另外,根据本发明,可实质上实现大动态范围化、高帧率化,而且能够降低噪声,最大限度地扩大有效像素区域,并可最大限度地提高性价比。
另外,根据本第一实施方式的固态摄像装置10,能够防止结构复杂化,并防止布局上的面积效率下降。
另外,本第一实施方式的固态摄像装置10具有第一衬底(上衬底)110与第二衬底(下衬底)120的层叠构造。
因此,在本第一实施方式中,基本上仅利用NMOS系的元件来形成第一衬底110侧,以及利用像素阵列来最大限度地扩大有效像素区域,由此,能够最大限度地提高性价比。
(第二实施方式)
图20是表示本发明第二实施方式的作为ADC存储器的SRAM的结构例的电路图。
本第二实施方式的固态摄像装置10A与所述第一实施方式的固态摄像装置10的不同点如下所述。
在本第二实施方式的固态摄像装置10A中,SRAM231A包含第一背靠背逆变器BINV1、第二背靠背逆变器BINV2、第一存取晶体管AT1及第二存取晶体管AT2而形成位单元BC,多个位单元BC并联地连接在虚拟电源节点VPN与虚拟接地(基准电位)节点VGN之间。
即,能够对若干个位单元进行分组而与一组功率栅控电路同时进行功率栅控。该结构能够减少必需的功率栅控晶体管的数量,进一步减小像素间距。
根据本第二实施方式,因为位单元BC之间共用虚拟电源节点VPN与虚拟接地(基准电位)节点VGN,所以能够有效地削减功率栅控机制所需的晶体管。
(第三实施方式)
图21是表示本发明第三实施方式的作为ADC存储器的SRAM的结构例的电路图。
本第三实施方式的固态摄像装置10B与所述第一实施方式的固态摄像装置10的不同点如下所述。
在本第三实施方式的固态摄像装置10B中,SRAM231B是以如下方式构成,即,为了有效地减少位线BL、BL_B的寄生电阻而在位线的两端配置写入驱动器232B、232U,从两端驱动SRAM位单元。
重要的是减少位线BL、BL_B的寄生电阻。但是,IR压降是由通过寄生电阻流动的来自位单元BC的电流引起,因此,包括更强力的写入驱动器并无帮助。
为了保证恰当的写入动作,不仅减少来自位单元BC的电流,而且减少位单元的寄生电阻也不可或缺。
在该实施方式中,只要在位线的两端新增写入驱动器,由一个写入驱动器实质上驱动寄生电阻的一半即可。由此,可期待IR压降减半。
(第四实施方式)
图22是表示本发明第四实施方式的固态摄像装置的像素的结构例的图。
本第四实施方式的固态摄像装置10C与所述第一实施方式的固态摄像装置10的不同点如下所述。
在本第四实施方式的固态摄像装置10C中,作为电流源的电流晶体管IC1-Tr并非配置在第一衬底110侧,而是配置在例如第二衬底120侧的AD转换部220的输入侧。
根据本第四实施方式,能够获得与所述第一实施方式的效果相同的效果。
(第五实施方式)
图23是用以对本发明第五实施方式的固态摄像装置进行说明的图,且是表示时间戳ADC模式动作与线性ADC模式动作的选择处理的一例的图。
本第五实施方式的固态摄像装置10D与所述第一实施方式的固态摄像装置10的不同点如下所述。
在第一实施方式的固态摄像装置10中,时间戳(TS)ADC模式动作与线性(Lin)ADC模式动作连续进行。
相对于此,在本第五实施方式的固态摄像装置10D中,能够根据照度而选择性地进行时间戳(TS)ADC模式动作与线性(Lin)ADC模式动作。
在图23的例子中,在通常照度的情况下(ST1),时间戳ADC模式动作与线性ADC模式动作连续进行(ST2)。
在并非为通常照度的照度非常(极其)高的情况下(ST1、ST3),因为电荷从光电二极管PD1溢流至浮置扩散层FD1的概率高,所以仅进行时间戳ADC模式动作(ST4)。
在并非为通常照度且照度并非非常(极其)高,而是照度非常(极其)低的情况下(ST1、ST3、ST5),因为电荷从光电二极管PD1溢流至浮置扩散层FD1的概率极低,所以仅进行线性ADC模式动作(ST6)。
根据本第五实施方式,当然能够获得与所述第一实施方式的效果相同的效果,而且可实现读取处理的高速化、低耗电化。
以上说明的固态摄像装置10、10A、10B、10C、10D能够作为摄像装置而应用于数码相机或摄像机、便携终端、或者监控用相机、医疗周内窥镜用相机等电子设备。
图24是表示搭载有如下相机系统的电子设备的结构的一例的图,该相机系统应用了本发明实施方式的固态摄像装置。
如图24所示,本电子设备100包括可应用本实施方式的固态摄像装置10的CMOS图像传感器110。
而且,电子设备100包括将入射光引导至该CMOS图像传感器110的像素区域(使被拍摄体像成像)光学系统(透镜等)120。
电子设备100包括对CMOS图像传感器310的输出信号进行处理的信号处理电路(PRC)130。
信号处理电路130对CMOS图像传感器110的输出信号实施特定的信号处理。
由信号处理电路130处理后的图像信号可作为动态图像而显示在包含液晶显示器等的监视器中,或也可输出至打印机,另外,可采用各种形态,例如直接记录于存储卡等存储介质。
如上所述,通过搭载所述固态摄像装置10、10A、10B、10C、10D作为CMOS图像传感器310,可提供高性能、小型、低成本的相机系统。
而且,能够实现使用于在相机的设置条件方面存在安装尺寸、可连接的线缆条数、线缆长度、设置高度等限制的用途的例如监控用相机、医疗周内窥镜用相机等电子设备。
主要元件符号说明
10、10A、10B、10C、10D:固态摄像装置
20:像素部
30:垂直扫描电路
40:输出电路
50:时序控制电路
60:读取部
100:电子设备
110:CMOS图像传感器
120:光学系统
130:信号处理电路(PRC)
200:数字像素
210:光电转换读取部
211:输出缓冲部
220:AD转换部
221、COMP:比较器
222:计数器
230、MEM:存储器部
231、231A、231B:SRAM
232、232U、232B:写入驱动器
310:第一支持电路
320:第二支持电路
1101:第一衬底面
1102:第二衬底面
2101:n层(第一导电型半导体层)
2102:n-层
2103:n层
2104、2106:p+层
2105、2110、2113:p层
2107:p层(第二导电型半导体层)
2108:第二p层(第二导电型半导体层)
2109:p-层
2111、2115:栅极电极
2112、2114:n+层
A:时间戳ADC模式动作的信号
ADC_CODE:ADC编码
ADC_CODE_B:反转信号
AT1:第一存取晶体管
AT2:第二存取晶体管
B:线性ADC模式动作的信号
BC:位单元
BINV1232:第一背靠背逆变器
BINV2:第二背靠背逆变器
BL:第一位线
BL_B:第二位线
BMP:微凸块
C221:输入侧耦合电容器
C222:输出侧的负载电容器
CND1:第一控制节点
CND2:第二控制节点
COMPOUT:输出
DC1、DC2、DC3:固定基准电压
EXP1、EXP2、EXP3:例
FD1:浮置扩散层
FSW311:第一全开关
FSW321:第二全开关
FULL_ON:信号
GND:接地
IC1-Tr:电流晶体管
I311:第一电流源
I321:第二电流源
L:光
Lin:线性ADC的处理期间
LSGN1:信号线
MCL:微透镜
NDI1:第一输入节点
NDI2:第二输入节点
NDO1:第一输出节点
NDO2:第二输出节点
ND1:输出节点
ND2:读取节点
NT1:第二导电型晶体管(第一NMOS晶体管)
NT2:第二导电型晶体管(第二NMOS晶体管)
NT3:第二导电型晶体管(第三NMOS晶体管)
NT11、NT321:NMOS晶体管
n1:节点
OVP:溢流路径
PCMPR1、PCMPR2:期间
PD1:光电二极管
PGT1、PGT2:功率栅控晶体管
PI:积累期间
PR2:复位期间
PT:传输期间
PT1:第一导电型晶体管(第一PMOS晶体管)
PT2:第一导电型晶体管(第二PMOS晶体管)
PT3:第一导电型晶体管(第三PMOS晶体管)
PT311:PMOS晶体管
PXLC:数字像素单元
RAMP:斜波信号
RPAR,BL:寄生电阻
RST、TG、VBNPIX:控制信号
RST1-Tr:复位晶体管
SCMP:比较结果信号
SCMP1:第一比较结果信号
SCMP2:第二比较结果信号
SF1-Tr:源极跟随晶体管
SPL:分离层
ST1~ST6:步骤
SW-RST:复位开关
Target VBNPG、Target VBPPG:目标偏置电压
TG1-Tr:传输晶体管
TS:时间戳ADC的处理期间
T1、T2、T3、T4、t1、t2、t3:时刻
VBNPG、VBPPG:栅极电压
VDD:电源电位
Vdd:电源线
VFDini:最高的电平
VFDsat:较低的电平
VGN:虚拟基准电位节点
VPN:虚拟电源节点
VRAMP:斜波基准电压
VREF、VREF1、VREF2:参考电压
VREFramp:斜波电压
VREFrst、VREFsat:电压电平
VSL、VSL1、VSL2:电压信号
VSS:基准电位
WL:字线
X、Y、Z:方向