KR100604876B1 - 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치 - Google Patents

다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치 Download PDF

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Abstract

본 발명은 다양한 PVT 변화에 대비하여 안정적인 버츄얼 레일 스킴을 적용한 SRAM 장치에 대하여 개시된다. SRAM 장치는 전원 전압으로부터 트랜지스터의 문턱 전압 만큼 낮아진 버츄얼 전원 전압과 접지 전압으로부터 트랜지스터의 문턱 전압 만큼 높아진 버츄얼 접지 전압을 SRAM 셀로 공급한다. 전원 전압과 버츄얼 전원 전압 사이에 연결되는 다이오드 유형의 피모스 트랜지스터와 엔모스 트랜지스터, 그리고 접지 전압과 버츄얼 접지 전압 사이에 연결된 다이오드 유형의 엔모스 트랜지스터와 피모스 트랜지스터에 의해, 다양한 PVT 변화에 대해서도 안정적인 버츄얼 전원 전압과 버츄얼 접지 전압을 제공하여 저 누설 전류 특성이 안정적이다.
저 누설 전류, 버츄얼 레일 스킴, 다양한 PVT 변화, 바이어스 장치

Description

다양한 ＰＶＴ 변화에 대해서도 안정적인 버츄얼 레일 스킴을 적용한 ＳＲＡＭ 장치{SRAM device employing stable virtual rail scheme against process-voltage-temperature variations}
도 1은 일반적인 6T SRAM 셀의 회로 다이어그램이다.
도 2는 종래의 저-누설 전류 SRAM 셀 어레이를 설명하는 도면이다.
도 3은 종래의 버츄얼 레일 스킴을 갖는 SRAM 셀 어레이를 설명하는 도면이다.
도 4는 도 3의 SRAM의 다양한 PVT에 따라 시뮬레이션한 버츄얼 레일의 결과 그래프이다.
도 5는 본 발명의 일실시예에 따른 버츄얼 레일 스킴을 갖는 SRAM을 설명하는 도면이다.
도 6은 도 5의 SRAM의 동작 다이어그램을 설명하는 도면이다.
도 7은 도 5의 SRAM을 다양한 PVT에 따라 시뮬레이션한 버츄얼 전원 전압의 결과 그래프이다.
도 8은 도 5의 SRAM을 다양한 PVT에 따라 시뮬레이션한 버츄얼 접지 전압의 결과 그래프이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다양한 PVT 변화에 대해서도 안정적인 버츄얼 레일 스킴을 적용한 SRAM 장치에 관한 것이다.
도 1은 일반적으로 널리 SRAM 메모리 어레이에 사용되는 6개의 트랜지스터로 구성된 SRAM 셀의 회로 다이어그램이다. SRAM 셀(101)은 6T SRAM 셀로 알려져 았다. SRAM 셀(101)은 접지 전압(VSS)과 노드 A 및 B 사이에 각각 연결되는 엔모스 트랜지스터들(N1,N2)을 포함하고, 노드 A 및 B 각각은 피모스 트랜지스터들(P1, P2)에 의해 전원 전압(VDD)과 연결된다. 노드 A는 P2 및 N2 트랜지스터들의 게이트들에 연결되고, 노드 B는 P1 및 N1 트랜지스터들의 게이트들에 연결된다.
SRAM 셀(101)은 정보를 저장하는 데, P1, N1 트랜지스터들과 P2, N2 트랜지스터들에 의해 구성되는 2개의 교차 연결된 인버터들로 형성되는 플립플롭에 전압 레벨을 저장한다. 예를 들어, 노드 A가 접지 전압(VSS)과 거의 같은 전압 레벨인 로직 로우 상태이면, P2 트랜지스터가 온되고 N2 트랜지스터는 오프되어 노드 B는 거의 전원 전압(VDD) 레벨로 풀-업되어 로직 하이 상태가 된다. 게다가, 노드 B가 로직 하이 상태이면, P1 트랜지스터가 오프되고 N1 트랜지스터가 온되어 노드 A는 접지 전압(VSS)으로 풀-다운되어 로직 로우 상태이다. 이러한 방법으로, SRAM 셀(101)은 래치된 상태로 유지된다.
그리고, 노드 A 및 B는 엔모스 트랜지스터들(N3, N4)에 의해 비트라인(BL) 및 상보 비트라인(/BL) 각각과 연결된다. N3 및 N4 트랜지스터들은 억세스 트랜지 스터들 또는 패스 트랜지스터들로 불린다. N3 및 N4 트랜지스터들의 게이트들은 독출 동작과 기입 동작을 인에이블시키는 워드라인(WL)에 연결된다. 예컨대, 노드 A가 로직 로우 상태이고 워드라인(WL)이 로직 하이레벨로 인에이블되면, N3 패스 트랜지스터와 N1 트랜지스터를 통해 비트라인(BL)으로부터 접지 전압(VSS)으로의 전류 경로가 형성되어, 노드 A의 로직 로우 상태가 비트라인(BL)으로 독출된다.
노드 A가 로직 로우 상태이고 워드라인(WL)이 로직 로우레벨이면, SRAM 셀(101)은 비트라인(BL)으로부터 N3 패스 트랜지스터와 N1 트랜지스터를 통해접지 전압(VSS)으로의 누설 전류(103) 경로가 형성된다.
SRAM 셀들의 크기가 줄어듬에 따라, SRAM 셀로부터 제공되는 독출 전류의 양도 감소하는 데, 특히 기술의 발달로 전원 전압(VDD)이 낮아짐에 따라 독출 전류가 감소한다. 독출 전류의 감소에 비하여 누설 전류의 크기는 상대적으로 커진다. 이렇게 되면 SRAM 셀의 독출이 어려워지기 때문에, 각 SRAM 셀의 누설 전류를 줄이는 방안이 요구된다.
SRAM 셀의 누설 전류를 줄이기 위한 기술이 미국 특허 제6,560,139호와 제 6,549,453호에 기재되어 있다.
도 2에 도시된 상기 '139호 특허의 SRAM 셀은 풀-다운 N1 및 N2 트랜지스터들의 소스들이 접지 전압(VSS)에 바로 연결되지 않고 바이어스 장치(203)을 통해 접지 전압(VSS)과 연결된다. 바이어스 장치(203)는 트랜지스터로 구성되어, 전원 전압(VDD)에 게이팅되어 온된 바이어스 트랜지스터(203)의 채널 양단에 걸리는 전압 강하 만큼 N1 및 N2 트랜지스터들의 소스들의 전압을 높인다. N1 및 N2 트랜지 스터들의 소스들 전압이 높아지면, N1 및 N2 트랜지스터의 게이트-소스 전압이 (-)가 된다. 이에 따라 N1 및 N2 트랜지스터의 채널 영역으로 역-바이어스 소스 정션이 디플리션되어, 문턱 전압(Vt)이 높아진다. 이 영향으로, 독출 전류는 조금(slightly) 감소하는 대신에 누설 전류는 급격하게(exponentially) 감소한다.
도 3에 도시된 상기 '453호 특허의 SRAM 셀 어레이는 스위칭부(206)에 다이오드 연결된 208 엔모스 트랜지스터를 이용하여 VL 노드의 전압을 접지 전압(VSS)으로부터 엔모스 트랜지스터의 문턱 전압(Vt) 만큼 높임으로 상기 '139호 특허와 마찬가지로, 누설 전류는 감소시키고, 셀 노드의 비트를 0에서 1로 또는 그 반대로 뒤집기 위해 필요한 전압 스윙폭을 줄인다. 그리고 스위칭부(210)에 다이오드 연결된 214 피모스 트랜지스터를 이용하여 VH 노드의 전압을 전원 전압(VDD)으로부터 피모스 트랜지스터의 문턱 전압(Vt) 만큼 낮추고, 셀 노드의 비트를 0에서 1로 또는 그 반대로 뒤집기 위해 필요한 전압 스윙폭을 줄인다.
이처럼, SRAM의 저-누설 전류 모드(low leakage current mode)를 위해 전원 전압(VDD)을 일정 전압으로 강하시키고 접지 전압(VSS)을 일정 전압으로 상승시키는 버츄얼 레일(virtual rail) 기술에서, 강하된 전원 전압(VH)과 상승한 접지 전압(VL)은 SRAM 셀 자체의 누설 전류 양과 다이오드 특성을 갖는 트랜지스터들(208, 214)의 위크 턴-온 전류(weak turn-on current)에 의해 결정된다.
한편, 저-누설 전류 SRAM을 시스템-온-칩(SOC)에 적용하게 되면, SOC의 동작 상 다양한 전압, 온도 특성에 영향을 받아 전원 전압(VDD)과 접지 전압(VSS)의 버츄얼 레일(VH, VL) 정도가 변화된다. 여기에다가, SOC 반도체 제조 공정에서도 프 로세스 파라미터의 영향을 받아 전원 전압(VDD)과 접지 전압(VSS)의 버츄얼 레일 정도가 변한다. 프로세스(Process), 전압(Voltage), 온도(Temperature)에 따라 변하는 즉, PVT에 따라 변하는 버츄얼 레일을 시뮬레이션해 보면 도 4와 같이 나타난다.
도 4는 전원 전압(VDD)의 레벨을 1.35V, 1.2V, 1.1V, 1.05V 등으로 변화시키고, 온도 범위를 -55℃, 25℃, 125℃ 등으로 변화시키고, 그리고 피모스 트랜지스터 및 엔모스 트랜지스터의 동작 특성을 빠른-빠른(F-F), 빠른-느린(FS), 느린-빠른(S-F), 그리고 느린-느린(S-S) 특성 등으로 프로세스 조건을 변화시키는 PVT 조건들에 따른 버츄얼 레일 분포를 나타낸다. 각 PVT 조건마다 나타나는 버츄얼 전원 전압(VH)와 버츄얼 접지 전압(VL)의 변동 정도가 심한 것을 볼 수 있다. 특히, 버츄얼 전원 전압(VH)와 버츄얼 접지 전압(VL)의 차이가 크게는 △A로, 그리고 작게는 △B로 나타난다. △A 부분에서는 SRAM 셀의 독출 전류를 크게 하여 셀 동작에는 안정적이지만 누설 전류가 커지는 단점이 있고, △B 부분에서는 누설 전류는 작지만 SRAM 셀의 독출 전류가 작아져 독출 동작이 불안정해지는 문제점을 지닌다.
그러므로, 다양한 PVT 변화에 대해서도 안정적으로 버츄얼 레일을 유지하여 누설 전류 변동을 작게 할 수 있는 버츄얼 레일 스킴이 필요하다.
본 발명의 목적은 다양한 PVT 변화에 대비하여 안정적인 버츄얼 레일을 제공하는 저 누설 전류 SRAM 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 SRAM 장치는 워드 라인, 비트라인, 상보 비트라인, 버츄얼 전원 전압 및 버츄얼 접지 전압에 연결되는 다수개의 SRAM 셀들; 저 누설 전류 모드일 때 전원 전압으로부터 일정 전압 강하된 전압 레벨을 버츄얼 전원 전압으로 공급하고, 액티브 모드일 때 전원 전압을 버츄얼 전원 전압으로 공급하는 제1 바이어스 장치; 및 저 누설 전류 모드일 때 접지 전압으로부터 일정 전압 상승된 전압 레벨을 버츄얼 접지 전압으로 공급하고, 액티브 모드일 때 접지 전압을 버츄얼 접지 전압으로 공급하는 제2 바이어스 장치를 포함한다.
구체적으로, 제1 바이어스 장치는 전원 전압이 그 소스에 연결되고 액티브 모드일 때 활성화되는 제1 제어 신호가 그 게이트에 연결되고 버츄얼 전원 전압이 그 드레인에 연결되는 제1 피모스 트랜지스터; 전원 전압이 그 소스에 연결되고 버츄얼 전원 전압이 그 게이트와 드레인에 연결되는 제2 피모스 트랜지스터; 및 전원 전압이 그 소스에 연결되고 버츄얼 전원 전압이 그 게이트와 드레인에 연결되는 제3 엔모스 트랜지스터를 포함한다. 제2 바이어스 장치는 접지 전압이 그 소스에 연결되고 액티브 모드일 때 활성화되는 제2 제어 신호가 그 게이트에 연결되고 버츄얼 접지 전압이 그 드레인에 연결되는 제1 엔모스 트랜지스터; 버츄얼 접지 전압이 그 소스에 연결되고 접지 전압이 그 게이트와 드레인에 연결되는 제2 엔모스 트랜지스터; 및 버츄얼 접지 전압이 그 소스에 연결되고 접지 전압이 그 게이트와 드레인에 연결되는 제3 피모스 트랜지스터를 포함한다.
따라서, 본 발명의 SRAM 장치에 의하면, 다양한 PVT 변화에 대하여도 안정적으로 전원 전압으로부터 트랜지스터의 문턱 전압 만큼 낮아진 버츄얼 전원 전압과 접지 전압으로부터 트랜지스터의 문턱 전압 만큼 높아진 버츄얼 접지 전압을 제공하여 저 누설 전류 특성이 안정적이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 일실시예에 따른 버츄얼 레일 구조의 SRAM를 보여주는 도면이다. 이를 참조하면, SRAM 셀(501)은 앞서 도 1에서 설명한 SRAM 셀(101)과 실제적으로 거의 같다. 그러나, P1, P2 트랜지스터들의 소스들이 전원 전압(VDD)에 바로 연결되지 않고, 그 대신에 제1 바이어스 장치(510)를 통해 전달되는 버츄얼 전원 전압(V_VDD)에 연결된다는 점에서 차이가 있다. 그리고 N1, N2 트랜지스터들의 소스들이 접지 전압(VSS)에 바로 연결되지 않고, 그 대신에 제2 바이어스 장치(520)를 통해 전달되는 버츄얼 접지 전압(V_VSS)에 연결된다는 점에서 차이가 있다.
제1 바이어스 장치(510)는 전원 전압(VDD)이 그 소스에 연결되고 제1 제어 신호(SA_VDD)가 그 게이트에 연결되고 버츄얼 전원 전압(V_VDD)이 그 드레인에 연결되는 제1 피모스 트랜지스터(511), 전원 전압(VDD)이 그 소스에 연결되고 버츄얼 전원 전압(V_VDD)이 그 게이트와 드레인에 연결되는 제2 피모스 트랜지스터(512), 그리고 전원 전압(VDD)이 그 소스에 연결되고 버츄얼 전원 전압(V_VDD)이 그 게이트와 드레인에 연결되는 제3 엔모스 트랜지스터(513)를 포함한다.
제1 피모스 트랜지스터(511)는 SRAM의 액티브 모드일 때 로직 로우레벨로 활성화되는 제1 제어 신호(SA_VDD)에 응답하여 턴온되어 전원 전압(VDD)을 버츄얼 전원 전압(V_VDD)으로 공급한다. 제1 제어 신호(SA_VDD)는 SRAM의 저-누설 전류 모드일 때 로직 하이레벨로 비활성화되어 제1 피모스 트랜지스터(511)를 턴오프시킨다. 저 누설-전류 모드일 때 다이오드 유형의 제2 피모스 트랜지스터(512)에 의해 전원 전압(VDD)으로부터 제2 피모스 트랜지스터(512)의 문턱 전압(Vt) 만큼 하강된 전압 레벨이 버츄얼 전원 전압(V_VDD)으로 공급된다. 제2 피모스 트랜지스터(512)의 사용은 누설 전류를 감소시키기 위해 사용된다. 제3 엔모스 트랜지스터(513)는 이 후의 제3 피모스 트랜지스터(523)와 함께 설명된다.
제2 바이어스 장치(520)는 접지 전압(VSS)이 그 소스에 연결되고 제2 제어 신호(SA_VSS)가 그 게이트에 연결되고 버츄얼 접지 전압(V_VSS)이 그 드레인에 연결되는 제1 엔모스 트랜지스터(521), 버츄얼 접지 전압(V_VSS)이 그 소스에 연결되고 접지 전압(VSS)이 그 게이트와 드레인에 연결되는 제2 엔모스 트랜지스터(522), 그리고 버츄얼 접지 전압(V_VSS)이 그 소스에 연결되고 접지 전압(VSS)이 그 게이트와 드레인에 연결되는 제3 피모스 트랜지스터(523)를 포함한다.
제1 엔모스 트랜지스터(521)는 액티브 모드일 때 로직 하이레벨로 활성화되는 제2 제어 신호(SA_VSS)에 응답하여 턴온되어 버츄얼 접지 전압(V_VSS)으로 접지 전압(VSS) 레벨을 공급한다. 제2 제어 신호(SA_VSS)는 저-누설 전류 모드일 때 로 직 로우레벨로 비활성화되어 제1 엔모스 트랜지스터(521)를 턴오프시킨다. 저-누설 전류 모드일 때 다이오드 유형의 제2 엔모스 트랜지스터(522)에 의해 버츄얼 접지 전압(V_VSS) 레벨은 접지 전압(VSS)으로부터 엔모스 트랜지스터(522)의 문턱 전압(Vt) 만큼 상승된다. 제2 엔모스 트랜지스터(522)의 사용은 누설 전류를 감소시키기 위해 사용된다.
이러한 SRAM의 동작 다이어그램은 도 6에 도시되어 있다. 액티브 모드일 때 버츄얼 전원 전압(V_VDD)은 전원 전압(VDD) 레벨이 되고 버츄얼 접지 전압(V_VSS)은 접지 전압(VSS) 레벨이 된다. 저-누설 전류 모드일 때 버츄얼 전원 전압(V_VDD)은 VDD-△V 레벨이 되고 버츄얼 접지 전압(V_VSS)은 △V 레벨이 된다. △V는 트랜지스터(512, 522)의 문턱 전압(Vt)을 의미한다.
한편, 제3 엔모스 트랜지스터(513)와 제3 피모스 트랜지스터(523)의 사용은 다양한 PVT 조건에 따른 버츄얼 전원 전압(V_VDD)과 버츄얼 접지 전압(V_VSS) 변동을 나타낸 도 7 및 도 8의 그래프로 설명된다. 도 7 및 도 8의 그래프들은 앞서 설명된 도 4의 그래프와 마찬가지로, 전원 전압(VDD)의 레벨을 1.35V, 1.2V, 1.1V, 1.05V 등으로 변화시키고, 온도 범위를 -55℃, 25℃, 125℃ 등으로 변화시키고, 그리고 피모스 트랜지스터 및 엔모스 트랜지스터의 동작 특성을 빠른-빠른(F-F), 빠른-느린(FS), 느린-빠른(S-F), 그리고 느린-느린(S-S) 특성 등으로 프로세스 조건을 변화시키는 PVT 조건들에 따른 버츄얼 전원 전압(V_VDD)과 버츄얼 접지 전압(V_VSS) 변동을 도 4의 VH 및 VL 변동과 비교한 그래프들이다.
도 7의 그래프를 살펴보면, 도 4의 VH 변동 정도에 비하여 본 발명의 버츄얼 전원 전압(V_VDD)의 변동 정도가 작게 나타남을 볼 수 있다. 그리고 도 8의 그래프를 살펴보면, 도 4의 VL 변동 정도에 비하여 본 발명의 버츄얼 접지 전압(V_VSS)의 변동 정도가 작게 나타남을 볼 수 있다. 이것은 버츄얼 전원 전압(V_VDD)과 버츄얼 접지 전압(V_VSS)의 다양한 PVT에 따른 누설 전류 변화를 보완하기 위함이다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 SRAM 장치에 의하면, 다양한 PVT 변화에 대하여도 안정적으로 전원 전압으로부터 트랜지스터의 문턱 전압 만큼 낮아진 버츄얼 전원 전압과 접지 전압으로부터 트랜지스터의 문턱 전압 만큼 높아진 버츄얼 접지 전압을 제공하여 저 누설 전류 특성이 안정적이다.

Claims (10)

  1. 워드 라인, 비트라인, 상보 비트라인, 버츄얼 전원 전압 및 버츄얼 접지 전압에 연결되는 다수개의 SRAM 셀들;
    저 누설 전류 모드일 때 전원 전압으로부터 일정 전압 강하된 전압 레벨을 상기 버츄얼 전원 전압으로 공급하고, 액티브 모드일 때 상기 전원 전압을 버츄얼 전원 전압으로 공급하되, 상기 전원 전압과 상기 접지 전압 사이에 다이오드형의 엔모스 트랜지스터를 포함하는 제1 바이어스 장치; 및
    상기 저 누설 전류 모드일 때 접지 전압으로부터 일정 전압 상승된 전압 레벨을 상기 버츄얼 접지 전압으로 공급하고, 상기 액티브 모드일 때 상기 접지 전압을 상기 버츄얼 접지 전압으로 공급하되, 상기 버츄얼 접지 전압과 상기 접지 전압 사이에 다이오드형의 피모스 트랜지스터를 포함하는 제2 바이어스 장치를 구비하는 것을 특징으로 하는 SRAM.
  2. 제1항에 있어서, 상기 제1 바이어스 장치는
    상기 전원 전압이 그 소스에 연결되고 상기 액티브 모드일 때 활성화되는 제1 제어 신호가 그 게이트에 연결되고 상기 버츄얼 전원 전압이 그 드레인에 연결되는 제1 피모스 트랜지스터;
    상기 전원 전압이 그 소스에 연결되고 상기 버츄얼 전원 전압이 그 게이트와 드레인에 연결되는 제2 피모스 트랜지스터; 및
    상기 전원 전압이 그 소스에 연결되고 상기 버츄얼 전원 전압이 그 게이트와 드레인에 연결되는 상기 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 SRAM.
  3. 제1항에 있어서, 상기 제2 바이어스 장치는
    상기 접지 전압이 그 소스에 연결되고 상기 액티브 모드일 때 활성화되는 제2 제어 신호가 그 게이트에 연결되고 상기 버츄얼 접지 전압이 그 드레인에 연결되는 제1 엔모스 트랜지스터;
    상기 버츄얼 접지 전압이 그 소스에 연결되고 상기 접지 전압이 그 게이트와 드레인에 연결되는 제2 엔모스 트랜지스터; 및
    상기 버츄얼 접지 전압이 그 소스에 연결되고 상기 접지 전압이 그 게이트와 드레인에 연결되는 상기 피모스 트랜지스터를 구비하는 것을 특징으로 하는 SRAM.
  4. 제1항에 있어서, 상기 SRAM 셀은
    6T SRAM 셀인 것을 특징으로 하는 SRAM.
  5. 제1항에 있어서, 상기 버츄얼 전원 전압은
    상기 전원 전압으로부터 상기 제2 피모스 트랜지스터의 문턱 전압 만큼 하강된 전압 레벨을 갖는 것을 특징으로 하는 SRAM.
  6. 제1항에 있어서, 상기 버츄얼 접지 전압은
    상기 접지 전압으로부터 상기 제2 엔모스 트랜지스터의 문턱 전압 만큼 상승된 전압 레벨을 갖는 것을 특징으로 하는 SRAM.
  7. 워드 라인, 비트라인, 상보 비트라인, 버츄얼 전원 전압 및 버츄얼 접지 전압에 연결되는 다수개의 SRAM 셀들;
    전원 전압이 그 소스에 연결되고 액티브 모드일 때 활성화되는 제1 제어 신호가 그 게이트에 연결되고 상기 버츄얼 전원 전압이 그 드레인에 연결되는 제1 피모스 트랜지스터;
    상기 전원 전압이 그 소스에 연결되고 상기 버츄얼 전원 전압이 그 게이트와 드레인에 연결되는 제2 피모스 트랜지스터;
    상기 전원 전압이 그 소스에 연결되고 상기 버츄얼 전원 전압이 그 게이트와 드레인에 연결되는 제3 엔모스 트랜지스터
    접지 전압이 그 소스에 연결되고 상기 액티브 모드일 때 활성화되는 제2 제어 신호가 그 게이트에 연결되고 상기 버츄얼 접지 전압이 그 드레인에 연결되는 제1 엔모스 트랜지스터;
    상기 버츄얼 접지 전압이 그 소스에 연결되고 상기 접지 전압이 그 게이트와 드레인에 연결되는 제2 엔모스 트랜지스터; 및
    상기 버츄얼 접지 전압이 그 소스에 연결되고 상기 접지 전압이 그 게이트와 드레인에 연결되는 제3 피모스 트랜지스터를 구비하는 것을 특징으로 하는 SRAM.
  8. 제7항에 있어서, 상기 SRAM 셀은
    6T SRAM 셀인 것을 특징으로 하는 SRAM.
  9. 제7항에 있어서, 상기 버츄얼 전원 전압은
    상기 전원 전압으로부터 상기 제2 피모스 트랜지스터의 문턱 전압 만큼 하강된 전압 레벨을 갖는 것을 특징으로 하는 SRAM.
  10. 제7항에 있어서, 상기 버츄얼 접지 전압은
    상기 접지 전압으로부터 상기 제2 엔모스 트랜지스터의 문턱 전압 만큼 상승된 전압 레벨을 갖는 것을 특징으로 하는 SRAM.
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