CN103514943B - Sram存储单元、形成存储单元的电路及形成方法 - Google Patents
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Abstract
一种SRAM存储单元、形成SRAM存储单元的电路及形成方法，SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管以及第二传输晶体管；第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管形成双稳态电路；其中，第一传输晶体管、第二传输晶体管靠近源极的栅介质层具有缺陷，所述缺陷通过热载流子注入形成。在读操作时，第一传输晶体管和第二传输晶体管的饱和源漏电流值变小，提高了SRAM存储单元的读取裕度，且不会影响SRAM存储单元的写入裕度。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种SRAM存储单元、形成SRAM存储单元的电路及形成方法。
背景技术
静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。
所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。
第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。
第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线(互补位线)BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。
所述6T结构的SRAM存储器的存储单元的工作原理是：
读操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB施加高电平，由于第一存储节点11和第二存储节点12其中一个为低电平，电流从第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12，所述第一位线BL或第二位线BLB的电位降低，第一位线BL和第二位线BLB间电位产生电压差，当电压差达到一定值后打开灵敏度放大器(未图示)，对电压进行放大，再送到输出电路(未图示)，读出数据；
写操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB对应的一个施加高电平，一个施加低电平，由于第一存储节点11和第二存储节点12其中一个为高电平，另一个为低电平，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB，使得高电平的第一存储节点11或第二存储节点12的电位降低，另一个低电平的第二存储节点12或第一存储节点11的电位提高，SRAM存储器单元存储新的数据。
但随着CMOS工艺的工艺节点减小，工作电压降低，随机掺杂导致阈值电压变化增大，给SRAM的读取稳定性带来挑战。为了能使SRAM存储器能稳定地工作，需要提高SRAM存储器的读取裕度和写入裕度，因此如何提高SRAM存储器的读取裕度和写入裕度就成为本领域技术人员亟待解决的问题之一。
更多关于SRAM存储器的介绍请参考公开号为US2007/0241411A1的美国专利。
发明内容
本发明解决的问题是提供一种高读取裕度的SRAM存储单元、形成SRAM存储单元的电路及形成方法。
为解决上述问题，本发明技术方案提供了一种SRAM存储单元，包括：
第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管以及第二传输晶体管；
第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第二传输晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第一传输晶体管的源极电连接，形成第一存储节点；
第一传输晶体管和第二传输晶体管的栅极与字线电连接；第一传输晶体管的漏极与第一位线电连接，第二传输晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与第一电压端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与第二电压端电连接；
其中，所述第一传输晶体管和第二传输晶体管靠近源极的栅介质层具有缺陷，所述缺陷通过热载流子注入形成。
可选的，所述第一传输晶体管和第二传输晶体管为NMOS晶体管。
可选的，所述第一传输晶体管和第二传输晶体管为PMOS晶体管。
可选的，所述第一PMOS晶体管和第二PMOS晶体管的结构相同，所述第一NMOS晶体管和第二NMOS晶体管的结构相同，所述第一传输晶体管和第二传输晶体管的结构相同。
本发明技术方案还提供了一种形成SRAM存储单元的电路，包括：
第一电可编程熔丝、第二电可编程熔丝、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管以及第二传输晶体管；
第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第二传输晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第一传输晶体管的源极电连接，形成第一存储节点；
第一传输晶体管和第二传输晶体管的栅极与字线电连接；第一传输晶体管的漏极与第一位线电连接，第二传输晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与第一电压端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与第二电压端电连接；
所述第一电可编程熔丝的一端与第一存储节点电连接，所述第一电可编程熔丝的另一端与第三电压端电连接；所述第二电可编程熔丝的一端与第二存储节点电连接，所述第二电可编程熔丝的另一端与第三电压端电连接。
可选的，所述电可编程熔丝的结构包括：半导体衬底，位于半导体衬底表面的绝缘层，位于所述绝缘层表面的多晶硅层，位于所述多晶硅层表面的金属硅化物层，位于所述金属硅化物层一端的第一金属互连结构和位于所述金属硅化物层另一端的第二金属互连结构，其中，所述多晶硅层和金属硅化物层的俯视形状为杠铃状。
可选的，所述第一PMOS晶体管和第二PMOS晶体管的结构相同，所述第一NMOS晶体管和第二NMOS晶体管的结构相同，第一传输晶体管和第二传输晶体管的结构相同，第一电可编程熔丝和第二电可编程熔丝的结构相同。
可选的，所述第一传输晶体管和第二传输晶体管为NMOS晶体管。
可选的，所述第一传输晶体管和第二传输晶体管为PMOS晶体管。
本发明技术方案还提供了一种利用所述形成SRAM存储单元的电路的SRAM存储单元形成方法，包括：
在所述字线施加第一电压，使得所述第一传输晶体管和第二传输晶体管导通，将所述第一位线和第二位线接地，在所述第一电压端、第二电压端、第三电压端施加第二电压，使得第一传输晶体管和第二传输晶体管靠近源极的栅介质层受到热载流子注入产生缺陷；
当第一传输晶体管和第二传输晶体管靠近源极的栅介质层受到热载流子注入产生缺陷后，在所述字线施加第三电压，使得第一传输晶体管和第二传输晶体管导通，将所述第一位线和第二位线接地，在所述第三电压端施加编程脉冲，使得第一电可编程熔丝和第二电可编程熔丝变成高阻态或发生断路。
可选的，所述编程脉冲的电压大于电可编程熔丝的临界断路电压。
可选的，所述编程脉冲的电压值为3.3V，所述编程脉冲的持续时间为1微秒～5微秒。
可选的，所述第一电压大于等于所述第一传输晶体管和第二传输晶体管的阈值电压。
可选的，所述第一电压为两倍的工作电压。
可选的，所述第二电压大于零电压，小于电可编程熔丝的临界断路电压。
可选的，所述第二电压为两倍的工作电压。
可选的，所述第二电压施加的时间范围为1秒～120秒。
可选的，所述第三电压为工作电压。
与现有技术相比，本发明具有以下优点：
本发明实施例的SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管形成双稳态电路；第一传输晶体管和第二传输晶体管为传输晶体管将双稳态电路与第一位线、第二位线相连，且所述第一传输晶体管和第二传输晶体管靠近源极的栅介质层具有缺陷，所述缺陷通过热载流子注入形成，使得在读操作时，第一传输晶体管和第二传输晶体管的饱和源漏电流值变小，提高了SRAM存储器的读取裕度，且在写操作时，第一传输晶体管和第二传输晶体管的饱和源漏电流值基本保持不变，不会影响SRAM存储器的写入裕度。
进一步的，本发明实施例的形成SRAM存储单元的电路，所述第一电可编程熔丝的一端与第一传输晶体管的源极电连接，所述第二电可编程熔丝的另一端与第三电压端电连接；所述第二电可编程熔丝的一端与第二晶体管的源极电连接，所述第二电可编程熔丝的另一端与第三电压端电连接。利用所述第一电可编程熔丝和第二电可编程熔丝，第三电压端施加的电压可以使得所述第一传输晶体管和第二传输晶体管靠近源极的栅介质层受到热载流子注入产生缺陷。
附图说明
图1是现有技术的SRAM存储器的存储单元的电路结构示意图；
图2是本发明实施例的一种形成SRAM存储单元的电路的结构示意图；
图3是本发明实施例的另一种形成SRAM存储单元的电路的结构示意图；
图4至图5是本发明实施例的电可编程熔丝的结构示意图；
图6是本发明实施例的SRAM存储单元形成方法的流程示意图；
图7是本发明实施例的一种SRAM存储单元的结构示意图；
图8是本发明实施例中经过热载流子注入后的传输NMOS晶体管的饱和源漏电流与现有技术的传输NMOS晶体管的饱和源漏电流的对比示意图。
具体实施方式
SRAM存储器的读写稳定性主要通过读取裕度和写入裕度这两个参数来衡量，读取裕度是读操作时SRAM存储器在不改变存储状态的前提下能够耐受的最大噪声电压，写入裕度为写操作时SRAM存储器在不改变存储状态的前提下能够耐受的最大噪声电压。一般来说，读取裕度和写入裕度越高，SRAM存储器的读写稳定性越好。其中，读取裕度与下拉NMOS晶体管的饱和源漏电流值与传输NMOS晶体管的饱和源漏电流值之间的比值相关；写入裕度与传输NMOS晶体管的饱和源漏电流值与上拉PMOS晶体管的饱和源漏电流值之间的比值相关。
而为了提高读取裕度，当所述上拉PMOS晶体管和下拉NMOS晶体管的结构不发生变化时，需要降低传输NMOS晶体管从漏极到源极的饱和源漏电流值。在现有技术中，由于所述传输NMOS晶体管(第三NMOS晶体管N3和第四NMOS晶体管N4)的源极和漏极是对称的，因此，传输NMOS晶体管从源极到漏极的饱和源漏电流值与从漏极到源极的饱和源漏电流值是一致的，因此利用传输NMOS晶体管来提高写入裕度和读取裕度是矛盾的，当提高传输NMOS晶体管的读取裕度时必然会降低写入裕度，反之亦然。
为此，发明人经过研究，提出了一种SRAM存储单元，所述SRAM存储单元包括：两个PMOS晶体管和四个NMOS晶体管；第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管形成双稳态电路；第三NMOS晶体管和第四NMOS晶体管的栅极与字线电连接；第三NMOS晶体管的漏极与第一位线电连接，第四NMOS晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与第一电压端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与第二电压端电连接；其中，所述第三NMOS晶体管和第四NMOS晶体管靠近源极的栅介质层具有缺陷，所述缺陷通过热载流子注入形成。
由于所述第三NMOS晶体管和第四NMOS晶体管靠近源极的栅介质层具有缺陷，当所述第三NMOS晶体管和第四NMOS晶体管的漏极施加有高电位，源极施加有低电位，所述具有缺陷的栅介质层对应于第三NMOS晶体管和第四NMOS晶体管的沟道区中的反型区，而缺陷使得阈值电压升高，从漏极到源极的饱和源漏电流会减小，但当所述第三NMOS晶体管和第四NMOS晶体管的源极施加有高电位，漏极施加有低电位，所述具有缺陷的栅介质层只有部分对应或不对应第三NMOS晶体管和第四NMOS晶体管的沟道区中的反型区，所述缺陷对阈值电压的影响有限，从源极到漏极的饱和源漏电流基本不发生变化。在读操作时，由于通过第三NMOS晶体管和第四NMOS晶体管的电流的方向为从漏极到源极，第三NMOS晶体管和第四NMOS晶体管的饱和源漏电流值变小，提高了SRAM的读取裕度，且在写操作时，由于通过第三NMOS晶体管和第四NMOS晶体管的电流的方向为从源极到漏极，第三NMOS晶体管和第四NMOS晶体管的饱和源漏电流值基本保持不变，不会影响SRAM的写入裕度，且通过适当提高未形成有缺陷的第三NMOS晶体管和第四NMOS晶体管的饱和源漏电流，既能提高了SRAM存储器的读取裕度，又能提高SRAM存储器的写入裕度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明实施例首先提供了一种形成SRAM存储单元的电路，请参考图2，为本发明实施例的形成SRAM存储单元的电路的结构示意图，具体包括：
第一电可编程熔丝131、第二电可编程熔丝132、第一PMOS晶体管111、第二PMOS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122、第三NMOS晶体管123以及第四NMOS晶体管124；
第一PMOS晶体管111的栅极、第一NMOS晶体管121的栅极、第二PMOS晶体管112的漏极、第二NMOS晶体管122的漏极、第四NMOS晶体管124的源极电连接，形成第二存储节点142；第二PMOS晶体管112的栅极、第二NMOS晶体管122的栅极、第一PMOS晶体管111的漏极、第一NMOS晶体管121的漏极、第三NMOS晶体管123的源极电连接，形成第一存储节点141，所述第一PMOS晶体管111、第二PMOS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122形成双稳态电路，所述第一PMOS晶体管111、第二PMOS晶体管112为上拉晶体管，所述第一NMOS晶体管121、第二NMOS晶体管122为下拉晶体管；
所述第三NMOS晶体管123作为第一传输晶体管，所述第四NMOS晶体管124作为第二传输晶体管，将第一位线BL、第二位线BLB与双稳态电路相连接；所述第三NMOS晶体管123和第四NMOS晶体管124的栅极与字线WL电连接，第三NMOS晶体管123的漏极与第一位线BL电连接，第四NMOS晶体管124的漏极与第二位线(互补位线)BLB电连接；第一PMOS晶体管111的源极和第二PMOS晶体管112的源极与第一电压端151电连接；第一NMOS晶体管121的源极和第二NMOS晶体管122的源极与第二电压端152电连接；
所述第一电可编程熔丝131的一端与第一存储节点141电连接，所述第一电可编程熔丝131的另一端与第三电压端153电连接；所述第二电可编程熔丝132的一端与第二存储节点142电连接，所述第二电可编程熔丝132的另一端与第三电压端153电连接。
具体的，所述第一PMOS晶体管111、第二PMOS晶体管112的器件结构相同，所述第一NMOS晶体管121、第二NMOS晶体管122的器件结构相同，所述第三NMOS晶体管123和第四NMOS晶体管124的器件结构相同，所述第一电可编程熔丝131和第二电可编程熔丝132的器件结构相同。
所述第三NMOS晶体管123和第四NMOS晶体管124的源极和漏极是对称的，所述第三NMOS晶体管123和第四NMOS晶体管124的形成工艺与现有技术形成的MOS晶体管的工艺步骤相同。形成所述第三NMOS晶体管123和第四NMOS晶体管124的具体工艺包括：在半导体衬底表面形成栅极结构，在所述栅极结构两侧的半导体衬底内同时形成源极和漏极，所述源极和漏极的掺杂浓度、掺杂离子相同，使得从源极到漏极的饱和源漏电流和从漏极到源极的饱和源漏电流相同。
由于所述第三NMOS晶体管123和第四NMOS晶体管124从源极到漏极的饱和源漏电流和从漏极到源极的饱和源漏电流相同，即使利用现有工艺通过改变第三NMOS晶体管123和第四NMOS晶体管124的器件结构降低了传输NMOS晶体管的饱和源漏电流，提高了SRAM存储器的读取裕度，但同时必然会降低写入裕度。因此，需要改变传输NMOS晶体管的结构，使得第三NMOS晶体管123和第四NMOS晶体管124从源极到漏极的饱和源漏电流和从漏极到源极的饱和源漏电流不同。
发明人发现，当MOS晶体管靠近源极或漏极的部分栅介质层具有热载流子注入产生的缺陷时，且当所述第三NMOS晶体管和第四NMOS晶体管的漏极施加有高电位，源极施加有低电位，所述具有缺陷的栅介质层对应于第三NMOS晶体管和第四NMOS晶体管的沟道区中的反型区，而缺陷使得第三NMOS晶体管和第四NMOS晶体管的阈值电压升高，从漏极到源极的饱和源漏电流会减小，但当所述第三NMOS晶体管和第四NMOS晶体管的源极施加有高电位，漏极施加有低电位，所述具有缺陷的栅介质层只有部分对应或不对应第三NMOS晶体管和第四NMOS晶体管的沟道区中的反型区，所述缺陷对第三NMOS晶体管和第四NMOS晶体管的阈值电压的影响有限，从源极到漏极的饱和源漏电流基本不发生变化。
因此，为了提高SRAM存储器的读取裕度和写入裕度，需要在所述第一传输晶体管和第二传输晶体管的靠近源极的栅氧化层中产生缺陷。在本实施例中，发明人将第一电可编程熔丝131的一端连接到第一存储节点141上，将第二电可编程熔丝132的一端连接到第二存储节点142上，所述第一电可编程熔丝131的另一端、所述第二电可编程熔丝132的另一端与第三电压端153电连接，使得第三电压端153的电压可以施加在所述第三NMOS晶体管123和第四NMOS晶体管124的源极上，利用第三电压端153施加的电压可以使得第三NMOS晶体管123和第四NMOS晶体管124的靠近源极的沟道区的电场变的很强，使得载流子在靠近源极的沟道区中发生碰撞电离，产生额外的空穴电子对，产生热载流子，且纵向的栅极电压会使部分热载流子注入靠近源极的栅氧化层，使得第三NMOS晶体管123和第四NMOS晶体管124的靠近源极的部分栅介质层具有缺陷。在本发明实施例中，由于所述第一传输晶体管、第二传输晶体管为NMOS晶体管，沟道区的载流子为电子，更容易发生热载流子注入效应，从而更容易使得栅介质层内因为热载流子注入效应产生缺陷。
在其他实施例中，请参考图3，为本发明实施例的另一种形成SRAM存储单元的电路的结构示意图，所述第一传输晶体管、第二传输晶体管还可以为PMOS晶体管，其中，所述第一传输晶体管为第三PMOS晶体管113′，所述第二传输晶体管为第四PMOS晶体管114′。在后续形成SRAM存储单元中，通过热载流子注入在第三PMOS晶体管113′、第四PMOS晶体管114′的靠近源极的栅介质层内形成有缺陷，使得从漏极到源极的饱和源漏电流变小，可以提高SRAM存储器的读取裕度。
继续参考图2，当SRAM存储器的第三NMOS晶体管123和第四NMOS晶体管124靠近源极的部分栅介质层具有缺陷后，为了避免所述第三电压端在后续对SRAM存储单元的读操作和写操作产生影响，需要将所述第三电压端与第一存储节点141、第二存储节点142电学隔离，因此，本发明实施例通过电可编程熔丝(electrically programmable fuse，E-fuse)将第三电压端153与第一存储节点141、第二存储节点142相连接。当需要对所述传输NMOS晶体管的靠近源极的栅介质层进行热载流子注入时，通过第一电可编程熔丝131和第二电可编程熔丝132，第三电压端153的电压施加在传输NMOS晶体管的源极上，使得所述传输NMOS晶体管的靠近源极的栅介质层进行热载流子注入；当传输NMOS晶体管靠近源极的部分栅介质层因为热载流子注入产生缺陷后，第三电压端施加编程脉冲，使得第一电可编程熔丝131和第二电可编程熔丝132变成高阻态或发生断路，所述第三电压端153与第一存储节点141、第二存储节点142电学隔离。
由于使电可编程熔丝变成高阻态或发生断路的编程脉冲的持续时间较短，产生的热量较小，与传统的熔丝相比，所述电可编程熔丝的结构很小，且使电可编程熔丝产生断路的临界断路电压较小，一般为2.5V左右，本发明实施例采用3.3V～5V的编程脉冲，产生一个持续几毫秒的十几毫安的直流脉冲就能使得所述电可编程熔丝断路，功耗较低，发热较少。
在本发明实施例中，所述第一电可编程熔丝、第二电可编程熔丝的结构请参考图4和图5，图4为本发明实施例的电可编程熔丝的俯视结构示意图，图5为图4中沿切割线AA′方向的电可编程熔丝的剖面结构示意图，所述电可编程熔丝具体包括：半导体衬底200，位于半导体衬底200表面的绝缘层210，位于所述绝缘层210表面的多晶硅层220，位于所述多晶硅层220表面的金属硅化物层230，位于所述金属硅化物层230一端的第一金属互连结构241和位于所述金属硅化物层230另一端的第二金属互连结构242。
其中，所述多晶硅层220和金属硅化物层230的俯视形状为杠铃状，所述多晶硅层220和金属硅化物层230的两端部分的面积较大，中间部分的面积较小，呈细长状。由于所述金属硅化物层230中间部分较细，因此当编程脉冲通过所述金属硅化物层230的中间部分时，由于电迁移效应，所述金属硅化物层230的中间部分很容易发生断路，使得所述电可编程熔丝变成高阻态或发生断路。在本发明实施例中，所述绝缘层210为浅沟槽隔离结构，可以与CMOS工艺形成中隔离不同MOS晶体管的浅沟槽隔离结构同时形成，所述多晶硅层220可以与MOS晶体管的多晶硅栅同时形成，所述金属硅化物层230、第一金属互连结构241、第二金属互连结构242与MOS晶体管的栅极结构上的金属硅化物层、金属互连结构可以同时形成，所述电可编程熔丝形成工艺与现有的CMOS集成工艺兼容，使得所述电可编程熔丝可以与形成SRAM存储器的PMOS晶体管、NMOS晶体管同时形成，不用额外增加工艺步骤。
在其他实施例中，所述第一电可编程熔丝、第二电可编程熔丝的多晶硅层可以直接在半导体衬底上形成，所述多晶硅层还可以利用锗硅层替代。所述第一电可编程熔丝、第二电可编程熔丝还可以为其他结构的电可编程熔丝。
由于本发明的电可编程熔丝的结构能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明实施例的电可编程熔丝不受上述公开的具体实施例的限制。
且本发明实施例的第一电可编程熔丝、第二电可编程熔丝的临界断路电压大于第三电压端发出的使得传输NMOS晶体管发生热载流子注入的电压，在对传输NMOS晶体管的栅介质层发生热载流子注入时，不会使得第一电可编程熔丝、第二电可编程熔丝发生断路，只有当电压值大于临界断路电压的编程脉冲施加在第一电可编程熔丝、第二电可编程熔丝时，才能将第一电可编程熔丝、第二电可编程熔丝断路，使得第三电压端与第一存储节点、第二存储节点电学隔离，所述第三电压端不会对后续SRAM存储单元的读写过程造成影响。
本发明实施例还提供了一种利用如图2所示的形成SRAM存储单元的电路的SRAM存储单元形成方法，请参考图6，为本发明实施例的SRAM存储单元形成方法的流程示意图，具体包括：
步骤S101，在所述字线施加第一电压，使得所述第三NMOS晶体管和第四NMOS晶体管导通，将所述第一位线和第二位线接地，在所述第一电压端、第二电压端、第三电压端施加第二电压，使得第三NMOS晶体管和第四NMOS晶体管靠近源极的栅介质层受到热载流子注入产生缺陷；
步骤S102，当第三NMOS晶体管和第四NMOS晶体管靠近源极的栅介质层受到热载流子注入产生缺陷后，在所述字线施加第三电压，使得第三NMOS晶体管和第四NMOS晶体管导通，将所述第一位线和第二位线接地，在所述第三电压端施加编程脉冲，使得第一电可编程熔丝和第二电可编程熔丝变成高阻态或发生断路。
具体的，在所述字线WL施加第一电压，所述第一电压大于等于所述第三NMOS晶体管123和第四NMOS晶体管124的阈值电压，使得所述第三NMOS晶体管123和第四NMOS晶体管124导通。在本实施例中，所述第一电压为两倍的工作电压Vdd，所述工作电压Vdd为SRAM存储器电路的工作电压。所述工作电压为1.0V、1.2V、1.5V等，本实施例中，所述工作电压为1.2V，因此，所述第一电压为2.4V。由于所述第一电压大于等于所述第三NMOS晶体管和第四NMOS晶体管的阈值电压，使得第三NMOS晶体管和第四NMOS晶体管发生热载流子注入时，因为栅极电压较大，更多的热载流子会注入到栅介质层内，从而更容易使得栅介质层内因为热载流子注入效应产生缺陷。且由于所述传输晶体管为NMOS晶体管，沟道区的载流子为电子，更容易发生热载流子注入效应，从而更容易使得栅介质层内因为热载流子注入效应产生缺陷。
在所述字线WL施加第一电压的同时，将第一位线BL和第二位线BLB接地，在所述第一电压端151、第二电压端152、第三电压端153施加第二电压，所述第二电压大于零电压，小于电可编程熔丝的临界断路电压，使得第一存储节点141和第二存储节点142的电压也为第二电压，所述第三NMOS晶体管123和第四NMOS晶体管124的沟道区具有从源极到漏极的电流。当所述第二电压较高时，特别是大于Vdd时，会使得第三NMOS晶体管123和第四NMOS晶体管124的靠近源极的沟道区的电场变的很强，更容易使得载流子在靠近源极的沟道区中发生碰撞电离，产生额外的空穴电子对，产生热载流子，且纵向的栅极电压(即第一电压)会使部分热载流子注入靠近源极的栅氧化层，使得第三NMOS晶体管123和第四NMOS晶体管124的靠近源极的部分栅介质层具有缺陷，所述缺陷会导致第三NMOS晶体管123和第四NMOS晶体管124不同电流方向时的阈值电压Vt发生变化，使得第三NMOS晶体管123和第四NMOS晶体管124的从源极到漏极的饱和源漏电流基本不变，而第三NMOS晶体管123和第四NMOS晶体管124从漏极到源极的饱和源漏电流变小。在本发明实施例中，所述第二电压为两倍的工作电压Vdd，即所述第二电压为2.4V。所述第二电压施加的时间范围为1秒～120秒。由于本发明实施例的电可编程熔丝的临界断路电压通常为2.5V以上，所述临界断路电压大于所述第二电压，使得当第三NMOS晶体管123和第四NMOS晶体管124发生热载流子注入效应时，所述电可编程熔丝不会发生断路。
当第三NMOS晶体管123和第四NMOS晶体管124靠近源极的栅介质层受到热载流子注入效应产生缺陷后，在所述字线WL施加第三电压，使得第三NMOS晶体管123和第四NMOS晶体管124导通。所述第三电压可以与第一电压相等，也可以不相等，在本实施例中，所述第三电压为Vdd，即等于1.2V。
在所述字线WL施加第三电压的同时，将所述第一位线BL和第二位线BLB接地，在所述第三电压端153施加编程脉冲，使得第一电可编程熔丝131和第二电可编程熔丝132变成高阻态或发生断路。所述编程脉冲的电压值大于所述断路电压，在本发明实施例中，所述编程脉冲的电压值为3.3V，所述编程脉冲的持续时间为1微秒～5微秒，使得所述第一电可编程熔丝131和第二电可编程熔丝132变成高阻态或发生断路，第三电压端153与第一存储节点141、第二存储节点142电学隔离。其中，所述第一PMOS晶体管111、第二PMOS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122和靠近源极的栅介质层具有缺陷的第三NMOS晶体管123和靠近源极的栅介质层具有缺陷的第四NMOS晶体管124构成SRAM存储单元。
本发明实施例的SRAM存储单元的具体结构请参考图7，为本发明实施例的SRAM存储单元的结构示意图，具体包括：
第一PMOS晶体管111、第二PMOS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122、第三NMOS晶体管223以及第四NMOS晶体管224；
第一PMOS晶体管111的栅极、第一NMOS晶体管121的栅极、第二PMOS晶体管112的漏极、第二NMOS晶体管122的漏极、第四NMOS晶体管224的源极电连接，形成第二存储节点142；第二PMOS晶体管112的栅极、第二NMOS晶体管122的栅极、第一PMOS晶体管111的漏极、第一NMOS晶体管121的漏极、第三NMOS晶体管223的源极电连接，形成第一存储节点141；
所述第三NMOS晶体管223和第四NMOS晶体管224的栅极与字线WL电连接，第三NMOS晶体管223的漏极与第一位线BL电连接，第四NMOS晶体管224的漏极与第二位线(互补位线)BLB电连接；第一PMOS晶体管111的源极和第二PMOS晶体管112的源极与第一电压端151电连接；第一NMOS晶体管121的源极和第二NMOS晶体管122的源极与第二电压端152电连接；
其中，所述第三NMOS晶体管223和第四NMOS晶体管224靠近源极的栅介质层具有缺陷，所述缺陷通过热载流子注入形成。
在其他实施例中，当所述第一传输晶体管和第二传输晶体管为PMOS晶体管时，利用如图3所示的形成SRAM存储单元的电路的SRAM存储单元形成方法具体包括：
所述字线施加第一电压，使得所述第三PMOS晶体管和第四PMOS晶体管导通，将所述第一位线和第二位线接地，在所述第一电压端、第二电压端、第三电压端施加第二电压，使得第三PMOS晶体管和第四PMOS晶体管靠近源极的栅介质层受到热载流子注入产生缺陷；
当第三PMOS晶体管和第四PMOS晶体管靠近源极的栅介质层受到热载流子注入产生缺陷后，在所述字线施加第三电压，使得第三PMOS晶体管和第四PMOS晶体管导通，将所述第一位线和第二位线接地，在所述第三电压端施加编程脉冲，使得第一电可编程熔丝和第二电可编程熔丝变成高阻态或发生断路。
其中，所述第一电压为零电压或负电压，所述第三电压为零电压或负电压。由于利用第一电可编程熔丝和第二电可编程熔丝形成栅介质层具有缺陷的第三PMOS晶体管和第四PMOS晶体管的具体工艺与形成栅介质层具有缺陷的第三NMOS晶体管和第四NMOS晶体管的具体工艺步骤相同，在此不作赘述。
请参考图8，为本发明实施例中经过热载流子注入后的传输晶体管的饱和源漏电流与现有技术的传输晶体管的饱和源漏电流的对比示意图。其中横坐标为栅极电压，纵坐标为源漏电流。所述第一电流为经过热载流子注入后的传输晶体管从源极到漏极的饱和源漏电流，所述第二电流为经过热载流子注入后的传输晶体管从漏极到源极的饱和源漏电流，所述第三电流为现有技术中传输晶体管从源极到漏极的饱和源漏电流，所述第四电流为现有技术中传输晶体管从漏极到源极的饱和源漏电流。从图中可以很容易的看出，经过热载流子注入后，传输晶体管从漏极到源极的饱和源漏电流会降低很多，但传输晶体管从源极到漏极的饱和源漏电流降低不多，所述传输晶体管从源极到漏极的饱和源漏电流比传输晶体管从漏极到源极的饱和源漏电流高26％。由于读取裕度等于下拉NMOS晶体管的饱和源漏电流值与传输晶体管的饱和源漏电流值之间的比值，写入裕度等于传输晶体管的饱和源漏电流值与上拉PMOS晶体管的饱和源漏电流值之间的比值，在SRAM存储器的写入裕度基本不发生改变时，可以大幅提高SRAM存储器的读取裕度，从而可以有效的提高SRAM存储器的稳定性。且在形成所述传输晶体管时，通过适当提高未形成有缺陷的传输晶体管的饱和源漏电流，所述传输晶体管的饱和源漏电流的提高幅度小于形成缺陷后读操作时的传输晶体管的饱和源漏电流的降低幅度，不仅可以提高了SRAM存储器的读取裕度，又能提高SRAM存储器的写入裕度。
综上，本发明实施例的SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管形成双稳态电路；第一传输晶体管和第二传输晶体管为传输晶体管将双稳态电路与第一位线、第二位线相连，且所述第一传输晶体管和第二传输晶体管靠近源极的栅介质层具有缺陷，所述缺陷通过热载流子注入形成，使得在读操作时，第一传输晶体管和第二传输晶体管的饱和源漏电流值变小，提高了SRAM存储器的读取裕度，且在写操作时，第一传输晶体管和第二传输晶体管的饱和源漏电流值基本保持不变，不会影响SRAM存储器的写入裕度。
进一步的，本发明实施例的形成SRAM存储单元的电路，所述第一电可编程熔丝的一端与第一传输晶体管的源极电连接，所述第二电可编程熔丝的另一端与第三电压端电连接；所述第二电可编程熔丝的一端与第二晶体管的源极电连接，所述第二电可编程熔丝的另一端与第三电压端电连接。利用所述第一电可编程熔丝和第二电可编程熔丝，第三电压端施加的电压可以使得所述第一传输晶体管和第二传输晶体管靠近源极的栅介质层受到热载流子注入产生缺陷，且所述第一电可编程熔丝和第二电可编程熔丝在热载流子注入后断开，使得第三电压端与SRAM存储单元电学隔离，不会对后续SRAM存储单元的读写操作造成影响。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (18)
1.一种SRAM存储单元，其特征在于，包括：
第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管以及第二传输晶体管；
第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第二传输晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第一传输晶体管的源极电连接，形成第一存储节点；
第一传输晶体管和第二传输晶体管的栅极与字线电连接；第一传输晶体管的漏极与第一位线电连接，第二传输晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与第一电压端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与第二电压端电连接；
其中，所述第一传输晶体管和第二传输晶体管靠近源极的栅介质层具有缺陷，所述缺陷通过热载流子注入形成。
2.如权利要求1所述的SRAM存储单元，其特征在于，所述第一传输晶体管和第二传输晶体管为NMOS晶体管。
3.如权利要求1所述的SRAM存储单元，其特征在于，所述第一传输晶体管和第二传输晶体管为PMOS晶体管。
4.如权利要求1所述的SRAM存储单元，其特征在于，所述第一PMOS晶体管和第二PMOS晶体管的结构相同，所述第一NMOS晶体管和第二NMOS晶体管的结构相同，所述第一传输晶体管和第二传输晶体管的结构相同。
5.一种形成SRAM存储单元的电路，其特征在于，包括：
第一电可编程熔丝、第二电可编程熔丝、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第一传输晶体管以及第二传输晶体管；
第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第二传输晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第一传输晶体管的源极电连接，形成第一存储节点；
第一传输晶体管和第二传输晶体管的栅极与字线电连接；第一传输晶体管的漏极与第一位线电连接，第二传输晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与第一电压端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与第二电压端电连接；
所述第一电可编程熔丝的一端与第一存储节点电连接，所述第一电可编程熔丝的另一端与第三电压端电连接；所述第二电可编程熔丝的一端与第二存储节点电连接，所述第二电可编程熔丝的另一端与第三电压端电连接；
所述第一电可编程熔丝和第二电可编程熔丝的临界断路电压均大于所述第三电压端的电压。
6.如权利要求5所述的形成SRAM存储单元的电路，其特征在于，所述电可编程熔丝的结构包括：半导体衬底，位于半导体衬底表面的绝缘层，位于所述绝缘层表面的多晶硅层，位于所述多晶硅层表面的金属硅化物层，位于所述金属硅化物层一端的第一金属互连结构和位于所述金属硅化物层另一端的第二金属互连结构，其中，所述多晶硅层和金属硅化物层的俯视形状为杠铃状。
7.如权利要求5所述的形成SRAM存储单元的电路，其特征在于，所述第一PMOS晶体管和第二PMOS晶体管的结构相同，所述第一NMOS晶体管和第二NMOS晶体管的结构相同，第一传输晶体管和第二传输晶体管的结构相同，第一电可编程熔丝和第二电可编程熔丝的结构相同。
8.如权利要求5所述的形成SRAM存储单元的电路，其特征在于，所述第一传输晶体管和第二传输晶体管为NMOS晶体管。
9.如权利要求5所述的形成SRAM存储单元的电路，其特征在于，所述第一传输晶体管和第二传输晶体管为PMOS晶体管。
10.一种利用如权利要求5所述的形成SRAM存储单元的电路的SRAM存储单元形成方法，其特征在于，包括：
在所述字线施加第一电压，使得所述第一传输晶体管和第二传输晶体管导通，将所述第一位线和第二位线接地，在所述第一电压端、第二电压端、第三电压端施加第二电压，使得第一传输晶体管和第二传输晶体管靠近源极的栅介质层受到热载流子注入产生缺陷；
当第一传输晶体管和第二传输晶体管靠近源极的栅介质层受到热载流子注入产生缺陷后，在所述字线施加第三电压，使得第一传输晶体管和第二传输晶体管导通，将所述第一位线和第二位线接地，在所述第三电压端施加编程脉冲，使得第一电可编程熔丝和第二电可编程熔丝变成高阻态或发生断路。
11.如权利要求10所述的SRAM存储单元形成方法，其特征在于，所述编程脉冲的电压大于电可编程熔丝的临界断路电压。
12.如权利要求11所述的SRAM存储单元形成方法，其特征在于，所述编程脉冲的电压值为3.3V，所述编程脉冲的持续时间为1微秒～5微秒。
13.如权利要求10所述的SRAM存储单元形成方法，其特征在于，所述第一电压大于等于所述第一传输晶体管和第二传输晶体管的阈值电压。
14.如权利要求13所述的SRAM存储单元形成方法，其特征在于，所述第一电压为两倍的所述SRAM存储单元的工作电压。
15.如权利要求10所述的SRAM存储单元形成方法，其特征在于，所述第二电压大于零电压，小于电可编程熔丝的临界断路电压。
16.如权利要求15所述的SRAM存储单元形成方法，其特征在于，所述第二电压为两倍的所述SRAM存储单元的工作电压。
17.如权利要求15所述的SRAM存储单元形成方法，其特征在于，所述第二电压施加的时间范围为1秒～120秒。
18.如权利要求10所述的SRAM存储单元形成方法，其特征在于，所述第三电压为所述SRAM存储单元的工作电压。
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Families Citing this family (3)
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|---|---|---|---|---|
| CN106611620B (zh) * | 2015-10-27 | 2019-12-03 | 中芯国际集成电路制造(上海)有限公司 | 电熔丝位单元及其读、写方法和电熔丝阵列 |
| CN108447515A (zh) * | 2018-02-12 | 2018-08-24 | 宁波大学 | 一种基于FinFET的读写分离存储单元 |
| CN113221494B (zh) * | 2020-01-21 | 2024-02-13 | 中芯国际集成电路制造(上海)有限公司 | Sram中工艺角分析模型的生成方法及工艺角的确定方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1725373A (zh) * | 2004-07-02 | 2006-01-25 | 三星电子株式会社 | 不同工艺－电压－温度变化下稳定的同步随机存取存储器 |
| CN101615424A (zh) * | 2008-06-26 | 2009-12-30 | 台湾积体电路制造股份有限公司 | 八管低泄漏sram单元 |
| CN102117812A (zh) * | 2009-12-31 | 2011-07-06 | 中国科学院微电子研究所 | 一种基于应变硅的纳米晶非挥发性存储器及其制作方法 |
| CN102117810A (zh) * | 2009-12-30 | 2011-07-06 | 中国科学院微电子研究所 | 一种电荷俘获型非易失存储器及其制作方法 |
| CN102360567A (zh) * | 2011-09-06 | 2012-02-22 | 湖南麓谷飞腾微电子有限公司 | 一种自动调节传输管与下拉管强度的8管存储单元 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8164945B2 (en) * | 2009-05-21 | 2012-04-24 | Texas Instruments Incorporated | 8T SRAM cell with two single sided ports |
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- 2012-06-26 CN CN201210214726.6A patent/CN103514943B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1725373A (zh) * | 2004-07-02 | 2006-01-25 | 三星电子株式会社 | 不同工艺－电压－温度变化下稳定的同步随机存取存储器 |
| CN101615424A (zh) * | 2008-06-26 | 2009-12-30 | 台湾积体电路制造股份有限公司 | 八管低泄漏sram单元 |
| CN102117810A (zh) * | 2009-12-30 | 2011-07-06 | 中国科学院微电子研究所 | 一种电荷俘获型非易失存储器及其制作方法 |
| CN102117812A (zh) * | 2009-12-31 | 2011-07-06 | 中国科学院微电子研究所 | 一种基于应变硅的纳米晶非挥发性存储器及其制作方法 |
| CN102360567A (zh) * | 2011-09-06 | 2012-02-22 | 湖南麓谷飞腾微电子有限公司 | 一种自动调节传输管与下拉管强度的8管存储单元 |
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| Publication number | Publication date |
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