CN102117812A - 一种基于应变硅的纳米晶非挥发性存储器及其制作方法 - Google Patents

一种基于应变硅的纳米晶非挥发性存储器及其制作方法 Download PDF

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CN102117812A CN2009103128843A CN200910312884A CN102117812A CN 102117812 A CN102117812 A CN 102117812A CN 2009103128843 A CN2009103128843 A CN 2009103128843A CN 200910312884 A CN200910312884 A CN 200910312884A CN 102117812 A CN102117812 A CN 102117812A
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王琴
杨潇楠
刘明
王永
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Abstract

本发明涉及纳米电子器件及纳米加工技术领域的一种基于应变硅的纳米晶非挥发性存储器，包括硅衬底，淀积在硅衬底上的GeSi渐变掺杂缓冲层、Ge1-xSix舒缓层和应变硅层，位于硅衬底中两侧的轻掺杂漏极及源导电区和漏导电区，源导电区与漏导电区之间的载流子沟道上覆盖的遂穿介质层，覆盖在遂穿介质层上的纳米晶电荷存储层，覆盖在纳米晶电荷存储层上的控制栅介质层，覆盖在控制栅介质层上的栅电极材料层。本发明利用应变硅提高迁移率，从而增加读电流，简化外围电路；本发明由于采用了纳米晶作为浮栅材料，使存储器件的性能得到提高，特别是存储窗口、编程/擦除速度、数据保持特性等存储性能获得综合性的提高。

Description

一种基于应变硅的纳米晶非挥发性存储器及其制作方法
技术领域
本发明涉及纳米电子器件及纳米加工技术领域，具体涉及一种基于应变硅的纳米晶非挥发性存储器及其制作方法。
背景技术
近年来，集成电路中存储器的增长速度已超过逻辑电路，存储器占芯片面积的比例已由1999年的20％增至2005年的111％，而逻辑电路则由1999年的66％降到2005年的16％。在存储器产品中，市场需求增长最快的是不挥发存储器。闪存(Flash Memory)作为非挥发性存储器的典型器件目前已广泛应用于U盘、MP3播放器及手机等多种手持移动存储电子产品中。然而目前广泛被工业界所采用的闪存器件结构在向纳米特征尺寸发展的同时，在存储时间和功耗等方面面临着严峻的挑战。
基于纳米晶结构非挥发性存储单元提出来的纳米晶浮栅非挥发性存储单元利用纳米晶作为电荷存储介质，每一个纳米晶颗粒与周围晶粒绝缘且只存储少量几个电子，从而实现分立电荷存储，降低了隧穿介质层上的缺陷形成致命的放电通道的危害，只会造成局部纳米晶上的电荷泄漏，使电荷的保持更稳定。未来纳米晶浮栅非挥发性存储单元有潜力为应用存储设备提供更高的集成密度、更低的写入/擦除电压、更快的写入/擦除速度、更高的耐受性、更强的数据保持特性和多位存储的能力。
此外，在长达三十多年的时间里，MOSFTE的持续小型化已经驱动世界范围的半导体行业持续发展。连续尺寸缩小的各种终结者也被预测了几十年，但是尽管有许多挑战，创新的历史依然被摩尔定律所坚持。但是，现在MOSFTE晶体管已经开始到达它们的尺寸极限。由于通过连续的尺寸缩小改进CMOS性能已经变得越来越困难，因此提高性能而不缩小尺寸的方法已经成为关键。这样的一种方法是增加载流子迁移率。增加的载流子迁移率可以通过引入适当的应变硅来获得。
应变的施加改变含硅衬底的晶格维度。通过改变晶格维度，材料的电子能带结构同样改变。该改变仅在半导体中式轻微的，仅导致小的电阻的变化，但是当掺杂了半导体，也就是n型并且部分电离时，非常小的能带变化可以引起杂质能级和能带边缘之间能量差的大比例变化。这导致载流子运输性质的变化，在某些情况下可能是惊人的。物理应力(拉伸或者压缩)的施加可以进一步用来增强在硅衬底上执照器件的性能。
沿着器件沟道的压缩应变增加P型场效应管中驱动电流而减小N型场效应管的驱动电流，沿着器件沟道的拉伸应变增加N型场效应管中驱动电流而减小P型场效应管的驱动电流。
松弛SiGe缓冲层上的应变硅已经证明对nFET器件有较高的驱动电流，这个电流对于纳米晶存储器而言具有非常重大的意义，其可以使得读取电路简单化。在沉底上具有应变硅可以减小短沟道效应以及一些相关问题，如增强As扩散，随着器件缩小到非常短的沟道维度，驱动电流的增强开始减小，应该相信，非常短的沟道器件中驱动电流的减小由源极/漏极串联电阻产生，并且迁移率退化因强掺杂的较高沟道浓度，速度饱和而引起，应力硅是解决这一问题的有效手段。
发明内容
本发明的目的在于提供一种基于应变硅的纳米晶非挥发性存储器，提高传统纳米晶存储器的效率，增加沟道电流的迁移率，从而增大读取电流，简化外围电路。
本发明的另一目的在于提供一种基于应变硅的纳米晶非挥发性存储器的制作方法，以简化制作工艺。
为了达到上述目的，本发明采用的技术方案为：一种基于应变硅的纳米晶非挥发性存储器，包括硅衬底，淀积在硅衬底上的GeSi渐变掺杂缓冲层、Ge1-xSix舒缓层和应变硅层，位于硅衬底中两侧的轻掺杂漏极及源导电区和漏导电区，源导电区与漏导电区之间的载流子沟道上覆盖的遂穿介质层，覆盖在遂穿介质层上的纳米晶电荷存储层，覆盖在纳米晶电荷存储层上的控制栅介质层，覆盖在控制栅介质层上的栅电极材料层。
上述方案中，所述硅衬底为氮化物，掺杂氧化物，A12O3，HfO2，ZrO2，HfSiO中的任意一种。
上述方案中，所述Ge1-xSix舒缓层包括p型掺杂的SiGe，该舒缓层在应变硅层中产生处于拉伸的应变，并且该舒缓层引发衬底处于拉伸状态，处于拉伸的硅衬底结合舒缓层在平行于沟道的方向上提供处于拉伸的应变。
上述方案中，所述隧穿介质层的材料为SiO2，所述隧穿介质层的厚度为4nm～7nm。
上述方案中，所述纳米晶电荷存储层的材料为金属纳米晶、化合物纳米晶、半导体纳米晶或异质复合纳米晶；所述纳米晶的直径为1nm～10nm，密度为1x1011/cm-2～1x1012/cm-2。
上述方案中，所述金属纳米晶的材料为金属W、Al、Ni、Co、Cr、Pt、Ru、Sn、Ti、Au和Ag中的任意一种；所述化合物纳米晶的材料为HfO2、WN、CdSe、CoSi2、NiSi、TaSi2、WSi2和HfSiOx中的任意一种；所述半导体纳米晶的材料为硅、锗和硫化镉中的任意一种；所述异质复合纳米晶的材料为Si/Ge、TiSi2/Si中的一种。
上述方案中，所述控制栅介质层的厚度为10nm。
上述方案中，所述栅电极材料层为多晶硅栅或金属栅，所述多晶硅栅为N型掺杂多晶硅，所述金属栅包括TaN、IrO2或金属硅化物；所述多晶硅栅或者金属栅的栅电极材料层的厚度为100nm。
一种基于应变硅的纳米晶非挥发性存储器的制作方法，该方法包括：
A、在硅衬底淀积GeSi渐变掺杂缓冲层、Ge1-xSix舒缓层、应变硅层；
B、在硅衬底上进行阱掺杂、防穿通掺杂、阈值电压调节掺杂；
C、在硅衬底上生长隧穿介质层；
D、在隧穿介质层上生长纳米晶作为纳米晶电荷存储层；
E、在纳米晶电荷存储层上沉积控制栅介质层；
F、在控制栅介质层上沉积栅电极材料层；
G、光刻，在栅电极材料层上的抗蚀剂中形成栅线条图形；
H、以栅线条图形为掩模刻蚀栅电极材料层、控制栅介质层、纳米晶电荷存储层及隧穿介质层，形成栅堆结构；
I、光刻、离子注入，在栅线条两侧硅衬底中形成轻掺杂漏极，以及源导电区和漏导电区，制作栅侧墙；
J、通过溅射或者CVD淀积钨和二氧化硅材料形成金属间层，以化学机械平坦化CMP来磨平金属间层，以光刻和刻蚀工艺来形成所需要的通孔CT；通过溅射或者CVD淀积钨和二氧化硅材料形成金属互联层，以化学机械平坦化CMP来磨平金属互联层，以光刻和刻蚀工艺来形成所需要金属互联线；在这些完成以后测试、封装。
上述方案中，所述步骤A中在硅衬底淀积GeSi渐变掺杂缓冲层、Ge1-xSix舒缓层、应变硅层的方法为原子层沉积ALD、化学气相淀积CVD。
上述方案中，所述步骤A中的应变硅层为硼掺杂，剂量在10E12/cm2量级，掺杂能量在20kev量级，用来调节该器件的阈值电压。
上述方案中，所述步骤C中生长隧穿介质层的方法为热氧化、原子层沉积ALD、化学气相淀积CVD、电子束蒸发或者磁控溅射。
上述方案中，所述步骤D中纳米晶的生长步骤包括，在已经生长了隧穿氧介质层的硅衬底上湿法清洗，再热氧化100A；然后在LPCVD多晶炉管中用多个原位加工步骤在硅衬底上形成硅纳米晶体，即首先在500℃下淀积不掺杂的非晶硅薄膜，然后加热到550℃；在低SiH4气体流量下硅引晶，接着在N2气氛中退火。
上述方案中，所述步骤E中沉积控制栅介质层的方法为化学气相淀积CVD、原子层沉积ALD、电子束蒸发或磁控溅射。
上述方案中，所述步骤F中沉积栅电极材料层的方法为化学气相淀积CVD、原子层沉积ALD、电子束蒸发或者磁控溅射。
上述方案中，所述步骤G中光刻为光学光刻或者电子束光刻，光刻后形成的栅线条图形的宽度即栅长为20nm至2000nm；
所述光学光刻的具体工艺步骤包括：在栅电极材料层表面上涂敷负性光学抗蚀剂，前烘所涂敷负性光学抗蚀剂，接着对负性光学抗蚀剂采用光刻机利用光掩模版按所设计的栅图形进行曝光，然后烘烤，接着泛曝，最后用显影液在室温下显影，在待形成的栅堆上方留下负性光学抗蚀剂，最后采用去离子水在室温下定影，完成在负性光学抗蚀剂中形成栅线条图形；采用光学光刻形成的负性光学抗蚀剂栅线条的宽度为500nm至2000nm；
所述电子束光刻的具体工艺步骤包括：在栅电极材料层表面上涂敷一层负性电子抗蚀剂，对所涂敷的负性电子抗蚀剂用热板进行前烘，接着采用电子束直写光刻系统按所设计的栅图形进行曝光，然后对曝光后的负性电子抗蚀剂用热板进行下后烘，接着采用显影液在室温下显影，采用去离子水在室温下定影，完成在负性电子抗蚀剂中形成栅线条图形；采用电子束光刻形成的负性电子抗蚀剂栅线条的宽度为20nm至500nm。
上述方案中，所述步骤H包括：将栅电极材料层表面上覆盖的负性光学抗蚀剂或负性电子抗蚀剂栅线条图形作为掩模，采用高密度电感耦合等离子ICP刻蚀方法或反应离子刻蚀RIE方法依次刻蚀栅电极材料层、控制栅介质层、纳米晶电荷存储层及隧穿介质层，再去胶形成栅堆结构；所述去胶方法为湿法去胶。
上述方案中，所述步骤I包括：在硅衬底表面涂敷一层正性光学抗蚀剂，采用热板进行前烘，在光刻机上采用光刻掩模版掩蔽在栅线条两侧的源、漏区域进行曝光，然后用显影液在室温下显影，最后用去离子水在室温下定影，完成在正性光学抗蚀剂中形成源、漏区域图形；再向所形成的源、漏区域的硅衬底中进行离子注入，去胶；最后快速退火，在栅线条两侧硅衬底中形成源导电区和漏导电区。
与现有技术相比，本发明技术方案产生的有益效果为：
1、本发明提供的纳米晶非挥发性存储器利用应变硅提高迁移率，从而增加读电流，简化外围电路；
2、本发明提供的纳米晶非挥发性存储器由于采用了纳米晶作为浮栅材料，使存储器件的性能得到提高，特别是存储窗口、编程/擦除(P/E)速度、数据保持特性等存储性能获得综合性的提高；
3、本发明提供的纳米晶非挥发性存储器制作方法工艺十分简单，与传统CMOS工艺是完全兼容的。
附图说明
图1是本发明提供的基于应变硅的纳米晶非挥发性存储器的结构示意图；
图2是本发明提供的基于应变硅的纳米晶非挥发性存储器的制作方法的流程图；
图3是本发明在硅衬底上淀积GeSi渐变掺杂缓冲层、Ge1-xSix舒缓层、应变硅层的示意图；
图4是本发明在衬底上进行阱掺杂、防穿通掺杂、阈值电压调节掺杂的示意图；
图5是本发明在硅衬底上生长隧穿介质层的示意图；
图6是本发明在隧穿介质层上生长纳米晶作为纳米晶电荷存储层示意图；
图7是本发明在纳米晶电荷存储层上沉积控制栅介质层的示意图；
图8是本发明在控制栅介质层上沉积栅电极材料层的示意图；
图9是本发明光刻刻蚀形成栅堆结构的示意图；
图10是本发明形成轻掺杂漏极的示意图；
图11是本发明形成栅侧墙的示意图；
图12是本发明形成源极、漏极的示意图；
图13是本发明互联形成器件的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1为本发明实施例提供的基于应变硅的纳米晶非挥发性存储器的结构示意图，该基于应变硅的纳米晶非挥发性存储器包括硅衬底1，淀积在硅衬底1上的GeSi渐变掺杂缓冲层2、Ge1-xSix舒缓层3和应变硅层4，位于硅衬底中两侧的轻掺杂漏极及源导电区6和漏导电区7，源导电区6与漏导电区7之间的载流子沟道上覆盖的遂穿介质层8，覆盖在遂穿介质层8上的纳米晶电荷存储层9，覆盖在纳米晶电荷存储层9上的控制栅介质层10，覆盖在控制栅介质层10上的栅电极材料层11。
其中，硅衬底为氮化物，掺杂氧化物，Al2O3，HfO2，ZrO2，HfSiO中的任意一种。
Ge1-xSix舒缓层包括p型掺杂的SiGe，该舒缓层在应变硅层中产生处于拉伸的应变，并且该舒缓层引发衬底处于拉伸状态，处于拉伸的硅衬底结合舒缓层在平行于沟道的方向上提供处于拉伸的应变。
隧穿介质层的材料为SiO2，隧穿介质层的厚度为4nm～7nm。
纳米晶电荷存储层的材料为金属纳米晶、化合物纳米晶、半导体纳米晶或异质复合纳米晶；纳米晶的直径为1nm～10nm，密度为1x1011/cm-2～1x1012/cm-2。
金属纳米晶的材料为金属W、Al、Ni、Co、Cr、Pt、Ru、Sn、Ti、Au和Ag中的任意一种；化合物纳米晶的材料为HfO2、WN、CdSe、CoSi2、NiSi、TaSi2、WSi2和HfSiOx中的任意一种；所述半导体纳米晶的材料为硅、锗和硫化镉中的任意一种；所述异质复合纳米晶的材料为Si/Ge、TiSi2/Si中的一种。
所述控制栅介质层的厚度为10nm。
所述栅电极材料层为多晶硅栅或金属栅，所述多晶硅栅为N型掺杂多晶硅，所述金属栅包括TaN、IrO2或金属硅化物；所述多晶硅栅或者金属栅的栅电极材料层的厚度为100nm。
基于图1所示的基于应变硅的纳米晶非挥发性存储器的机构示意图，图2示出了本发明制作基于应变硅的纳米晶非挥发性存储器的方法的流程图，该方法包括以下步骤：
步骤201：在硅衬底淀积GeSi渐变掺杂缓冲层、Ge1-xSix舒缓层、应变硅层；
步骤202：在硅衬底上进行阱掺杂、防穿通掺杂、阈值电压调节掺杂；
步骤203：在硅衬底上生长隧穿介质层；
步骤204：在隧穿介质层上生长纳米晶作为纳米晶电荷存储层；
步骤205：在纳米晶电荷存储层上沉积控制栅介质层；
步骤206：在控制栅介质层上沉积栅电极材料层；
步骤207：光刻，在栅电极材料层上的抗蚀剂中形成栅线条图形；
步骤208：以栅线条图形为掩模刻蚀栅电极材料层、控制栅介质层、纳米晶电荷存储层及隧穿介质层，形成栅堆结构；
步骤209：光刻、离子注入，在栅线条两侧硅衬底中形成轻掺杂漏极，以及源导电区和漏导电区，制作栅侧墙；
步骤210：通过溅射或者CVD淀积钨和二氧化硅材料形成金属间层，以化学机械平坦化CMP来磨平金属间层，以光刻和刻蚀工艺来形成所需要的通孔CT；通过溅射或者CVD淀积钨和二氧化硅材料形成金属互联层，以化学机械平坦化CMP来磨平金属互联层，以光刻和刻蚀工艺来形成所需要金属互联线；在这些完成以后测试、封装。
与上述步骤201在硅衬底301上淀积GeSi渐变掺杂缓冲层302、Ge1-xSix舒缓层303、应变硅层304的工艺流程如图3所示，所述硅衬底301为p型硅衬底，并且以化学气相淀积CVD在硅衬底上淀积GeSi渐变掺杂缓冲层302、Ge1-xSix舒缓层303、应变硅层304，这些层是产生应力的主要结构，由于这些层的作用，使得载流子迁移率增强。其中应变硅层为硼掺杂，剂量在10E12/cm2量级，掺杂能量在20kev量级，用来调节该器件的阈值电压。
与上述步骤202所述在硅衬底301上进行阱掺杂、防穿通掺杂、阈值电压调节掺杂，如图4所示，分别用As对硅衬底进行3次掺杂，分别为阱掺杂，防穿透掺杂以及阈值电压调节掺杂。
上述步骤203所述在硅衬底301上生长隧穿介质层305的工艺流程如图5所示，在硅衬底301上生长一层SiO2隧穿介质层305的目的是隔离硅衬底301和用作存储介质的纳米晶电荷存储层306；所述生长SiO2隧穿介质层305的方法为热氧化、原子层沉积ALD、化学气相淀积CVD、电子束蒸发或者磁控溅射；所述SiO2隧穿介质层的厚度为4nm。
上述步骤204所述在隧穿介质层305上生长纳米晶作为纳米晶电荷存储层306的工艺流程如图6所示，在SiO2隧穿介质层上305生长一层纳米晶的目的是用作电荷存储介质，所述形成纳米晶的方法为：在已经生长了隧穿介质层305的硅衬底上湿法清洗，再热氧化100A；利用溅射或蒸发的方法在SiO2遂穿介质层305表面上生长一层1～10nm厚度的金属、化合物或者硅、锗薄膜，再根据不同薄膜材料的高温特性，在相应不同的温度快速退火5秒至90秒，使薄膜材料在SiO2遂穿介质层305表面结晶从而形成纳米晶颗粒。
上述步骤205所述在纳米晶电荷存储层306上沉积控制栅介质层307的工艺流程如图7所示，在纳米晶电荷存储层306上沉积SiO2控制栅介质层307的方法为：化学气相淀积CVD、原子层沉积ALD、电子束蒸发或磁控溅射；所述沉积的SiO2控制栅介质层307的厚度为10nm。
上述步骤206所述在控制栅介质层307上沉积栅电极材料层308的工艺流程如图8所示，在控制栅介质层307上沉积栅电极材料层308的方法为：用化学气相淀积CVD、原子层沉积ALD、电子束蒸发或磁控溅射等方法在控制栅介质层薄膜表面生长一层多晶硅或者金属薄膜；所述多晶硅或金属薄膜的厚度至少为100nm。
上述步骤207中所述光刻，在栅电极材料层308上的抗蚀剂中形成栅线条图形还可以进一步包括：在栅电极材料层308表面涂敷一层负性抗蚀剂并前烘，对所涂敷的负性抗蚀剂进行曝光、显影和定影形成栅图形。
所述负性抗蚀剂为：AZ5214负性光学抗蚀剂或SAL601负性电子抗蚀剂，所述AZ5214负性光学抗蚀剂的厚度为1.5μm，对应的前烘条件为：采用热板在100℃下烘烤100秒；所述SAL601负性电子抗蚀剂的厚度为500nm，对应的前烘条件为：采用热板在105℃温度下烘烤2分钟。
对所涂敷的负性抗蚀剂进行曝光、显影和定影形成栅图形光刻后形成的栅结构的栅线条的宽度即栅长为20nm至2000nm。
所述对所涂敷的AZ5214负性光学抗蚀剂进行曝光、显影和定影形成栅图形的具体工艺步骤包括：对AZ5214负性光学抗蚀剂采用光刻机利用光掩模版按所设计的栅图形进行30秒的曝光，然后用热板在115℃下烘烤70秒，接着泛曝(即不用光掩模版而直接裸曝)60秒，最后用AZ5214专用显影液(1Microposit 351：5H2O或1AZ400K：4H2O)在室温下显影50秒，只在待形成的栅堆上方留下AZ5214负性光学抗蚀剂，最后采用去离子水在室温下定影30秒，完成在AZ5214负性光学抗蚀剂中形成栅图形。采用光学光刻形成的AZ5214负性光学抗蚀剂栅线条的宽度为500nm至2000nm。
所述对所涂敷的SAL601负性电子束抗蚀剂进行曝光、后烘、显影和定影形成栅图形的具体工艺步骤包括：对SAL601负性电子抗蚀剂采用电子束直写光刻系统按所设计的栅图形进行曝光，然后对曝光后的SAL601负性电子抗蚀剂用热板在105℃下后烘2分钟，接着采用MFCD-26显影液在室温下显影1至10分钟，采用去离子水在室温下定影30秒，完成在SAL601负性电子抗蚀剂中形成栅图形。采用电子束光刻形成的SAL601负性电子抗蚀剂栅线条的宽度为20nm至500nm。
上述步骤208中所述以栅线条图形为掩模刻蚀栅电极材料层308、控制栅介质层307、纳米晶电荷存储层306及隧穿介质层305，形成栅堆结构的工艺流程如图9所示，具体步骤包括：将栅表面上覆盖的AZ5214负性光学抗蚀剂或SAL601负性电子抗蚀剂栅线条图形作为掩模，采用高密度电感耦合等离子ICP刻蚀方法或反应离子刻蚀RIE方法依次刻蚀栅电极材料层308、SiO2控制栅介质层307、纳米晶电荷存储层306及SiO2隧穿介质层305。去胶的方法为：湿法去胶，即采用浓H2SO4+H2O2煮胶。
上述步骤209中所述光刻、离子注入，在栅线条两侧硅衬底中形成轻掺杂漏极及源导电区和漏导电区，制作栅侧墙309的工艺流程如图10、图11、图12所示，具体步骤包括：在硅衬底301上涂敷一层AZ9912正性光学抗蚀剂并前烘；对所涂敷的AZ9912正性光学抗蚀剂进行光学曝光、显影和定影形成轻掺杂漏极、栅侧墙和源导电区、漏导电区图形；对轻掺杂漏极、源导电区、漏导电区区域的硅衬底进行离子注入形成轻掺杂漏极、栅侧墙309和源导电区、漏导电区；去胶，快速退火。
这里的光刻步骤，去胶、快速退火的工艺流程与前面所述步骤207相同，不在重述。
在轻掺杂漏极区域硅衬底中离子注入形成轻掺杂漏极的工艺流程如图10所示，离子注入的具体条件为：向所形成的轻掺杂漏极区域的硅衬底中注入B离子，注入能量为30keV，注入剂量为1x1013cm-2。
形成栅侧墙309的工艺流程图如图11所示，栅侧墙309是进行自对准光刻、自对准刻蚀形成的。
在源导电区、漏导电区区域的硅衬底离子注入形成源导电区、漏导电区的工艺流程如图12所示，离子注入的具体条件为：向所形成的源导电区、漏导电区区域的硅衬底中注入P31+离子，注入能量为50keV，注入剂量为1x1018cm-2。
上述步骤210中所述溅射，CVD淀积，光刻，刻蚀，CMP形成互联如图14所示，可以进一步包括：形成Salicide，淀积ILD，光刻刻蚀形成CT孔，填入W形成CT；溅射金属AL，光刻刻蚀形成互联层，PVD淀积IMD，光刻刻蚀形成Via孔，填入W形成Via。通过溅射或者CVD淀积钨和二氧化硅材料形成金属间层，以化学机械平坦化CMP来磨平金属间层，以光刻和刻蚀工艺来形成所需要的通孔CT；通过溅射或者CVD淀积钨和二氧化硅材料形成金属互联层，以化学机械平坦化CMP来磨平金属互联层，以光刻和刻蚀工艺来形成所需要金属互联线；在这些完成以后测试、封装。
上述步骤210中所述测试、封装为对器件成品进行测试，并封装。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种基于应变硅的纳米晶非挥发性存储器，其特征在于：包括硅衬底，淀积在硅衬底上的GeSi渐变掺杂缓冲层、Ge1-xSix舒缓层和应变硅层，位于硅衬底中两侧的轻掺杂漏极及源导电区和漏导电区，源导电区与漏导电区之间的载流子沟道上覆盖的遂穿介质层，覆盖在遂穿介质层上的纳米晶电荷存储层，覆盖在纳米晶电荷存储层上的控制栅介质层，覆盖在控制栅介质层上的栅电极材料层。
2.如权利要求1所述的基于应变硅的纳米晶非挥发性存储器，其特征在于：所述硅衬底为氮化物，掺杂氧化物，Al2O3，HfO2，ZrO2，HfSiO中的任意一种。
3.如权利要求1所述的基于应变硅的纳米晶非挥发性存储器，其特征在于：所述Ge1-xSix舒缓层包括p型掺杂的SiGe，该舒缓层在应变硅层中产生处于拉伸的应变，并且该舒缓层引发衬底处于拉伸状态，处于拉伸的硅衬底结合舒缓层在平行于沟道的方向上提供处于拉伸的应变。
4.如权利要求1所述的基于应变硅的纳米晶非挥发性存储器，其特征在于：所述隧穿介质层的材料为SiO2，所述隧穿介质层的厚度为4nm～7nm。
5.如权利要求1所述的基于应变硅的纳米晶非挥发性存储器，其特征在于：所述纳米晶电荷存储层的材料为金属纳米晶、化合物纳米晶、半导体纳米晶或异质复合纳米晶；所述纳米晶的直径为1nm～10nm，密度为1×1011/cm-2～1×1012/cm-2。
6.如权利要求5所述的基于应变硅的纳米晶非挥发性存储器，其特征在于：所述金属纳米晶的材料为金属W、Al、Ni、Co、Cr、Pt、Ru、Sn、Ti、Au和Ag中的任意一种；所述化合物纳米晶的材料为HfO2、WN、CdSe、CoSi2、NiSi、TaSi2、WSi2和HfSiOx中的任意一种；所述半导体纳米晶的材料为硅、锗和硫化镉中的任意一种；所述异质复合纳米晶的材料为Si/Ge、TiSi2/Si中的一种。
7.如权利要求1所述的基于应变硅的纳米晶非挥发性存储器，其特征在于：所述控制栅介质层的厚度为10nm。
8.如权利要求1所述的基于应变硅的纳米晶非挥发性存储器，其特征在于：所述栅电极材料层为多晶硅栅或金属栅，所述多晶硅栅为N型掺杂多晶硅，所述金属栅包括TaN、IrO2或金属硅化物；所述多晶硅栅或者金属栅的栅电极材料层的厚度为100nm。
9.一种基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：该方法包括：
A、在硅衬底淀积GeSi渐变掺杂缓冲层、Ge1-xSix舒缓层、应变硅层；
B、在硅衬底上进行阱掺杂、防穿通掺杂、阈值电压调节掺杂；
C、在硅衬底上生长隧穿介质层；
D、在隧穿介质层上生长纳米晶作为纳米晶电荷存储层；
E、在纳米晶电荷存储层上沉积控制栅介质层；
F、在控制栅介质层上沉积栅电极材料层；
G、光刻，在栅电极材料层上的抗蚀剂中形成栅线条图形；
H、以栅线条图形为掩模刻蚀栅电极材料层、控制栅介质层、纳米晶电荷存储层及隧穿介质层，形成栅堆结构；
I、光刻、离子注入，在栅线条两侧硅衬底中形成轻掺杂漏极，以及源导电区和漏导电区，制作栅侧墙；
J、通过溅射或者CVD淀积钨和二氧化硅材料形成金属间层，以化学机械平坦化CMP来磨平金属间层，以光刻和刻蚀工艺来形成所需要的通孔CT；通过溅射或者CVD淀积钨和二氧化硅材料形成金属互联层，以化学机械平坦化CMP来磨平金属互联层，以光刻和刻蚀工艺来形成所需要金属互联线；在这些完成以后测试、封装。
10.如权利要求9所述的基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：所述步骤A中在硅衬底淀积GeSi渐变掺杂缓冲层、Ge1-xSix舒缓层、应变硅层的方法为原子层沉积ALD、化学气相淀积CVD。
11.如权利要求9所述的基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：所述步骤A中的应变硅层为硼掺杂，剂量在10E12/cm2量级，掺杂能量在20kev量级，用来调节该器件的阈值电压。
12.如权利要求9所述的基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：所述步骤C中生长隧穿介质层的方法为热氧化、原子层沉积ALD、化学气相淀积CVD、电子束蒸发或者磁控溅射。
13.如权利要求9所述的基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：所述步骤D中纳米晶的生长步骤包括，在已经生长了隧穿介质层的硅衬底上湿法清洗，再热氧化100A；然后在LPCVD多晶炉管中用多个原位加工步骤在硅衬底上形成硅纳米晶体。
14.如权利要求9所述的基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：所述步骤E中沉积控制栅介质层的方法为化学气相淀积CVD、原子层沉积ALD、电子束蒸发或磁控溅射。
15.如权利要求9所述的基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：所述步骤F中沉积栅电极材料层的方法为化学气相淀积CVD、原子层沉积ALD、电子束蒸发或者磁控溅射。
16.如权利要求9所述的基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：所述步骤G中光刻为光学光刻或者电子束光刻，光刻后形成的栅线条图形的宽度即栅长为20nm至2000nm；
所述光学光刻的具体工艺步骤包括：在栅电极材料层表面上涂敷负性光学抗蚀剂，前烘所涂敷负性光学抗蚀剂，接着对负性光学抗蚀剂采用光刻机利用光掩模版按所设计的栅图形进行曝光，然后烘烤，接着泛曝，最后用显影液在室温下显影，在待形成的栅堆上方留下负性光学抗蚀剂，最后采用去离子水在室温下定影，完成在负性光学抗蚀剂中形成栅线条图形；采用光学光刻形成的负性光学抗蚀剂栅线条的宽度为500nm至2000nm；
所述电子束光刻的具体工艺步骤包括：在栅电极材料层表面上涂敷一层负性电子抗蚀剂，对所涂敷的负性电子抗蚀剂用热板进行前烘，接着采用电子束直写光刻系统按所设计的栅图形进行曝光，然后对曝光后的负性电子抗蚀剂用热板进行下后烘，接着采用显影液在室温下显影，采用去离子水在室温下定影，完成在负性电子抗蚀剂中形成栅线条图形；采用电子束光刻形成的负性电子抗蚀剂栅线条的宽度为20nm至500nm。
17.如权利要求9所述的基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：所述步骤H包括：将栅电极材料层表面上覆盖的负性光学抗蚀剂或负性电子抗蚀剂栅线条图形作为掩模，采用高密度电感耦合等离子ICP刻蚀方法或反应离子刻蚀RIE方法依次刻蚀栅电极材料层、控制栅介质层、纳米晶电荷存储层及隧穿介质层，再去胶形成栅堆结构；所述去胶方法为湿法去胶。
18.如权利要求9所述的基于应变硅的纳米晶非挥发性存储器的制作方法，其特征在于：所述步骤I包括：在硅衬底表面涂敷一层正性光学抗蚀剂，采用热板进行前烘，在光刻机上采用光刻掩模版掩蔽在栅线条两侧的源、漏区域进行曝光，然后用显影液在室温下显影，最后用去离子水在室温下定影，完成在正性光学抗蚀剂中形成源、漏区域图形；再向所形成的源、漏区域的硅衬底中进行离子注入，去胶；最后快速退火，在栅线条两侧硅衬底中形成源导电区和漏导电区。
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