CN101494225B - 存储器及其制作方法 - Google Patents
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Abstract
本发明公开了一种冠状势垒复合隧穿层的纳米晶浮栅非易失存储器，包括：硅衬底，在硅衬底上重掺杂的源导电区和漏导电区，在源、漏导电区之间的载流子沟道上覆盖的由高k材料介质/SiO2材料介质/高k材料介质组成的复合隧穿层，在复合隧穿层上覆盖的纳米晶浮栅层、在纳米晶浮栅层上覆盖的高k材料或SiO2材料控制栅介质层，和在控制栅介质层上覆盖的栅材料层。同时公开了一种制作上述存储器的方法。利用本发明，综合改善了浮栅非易失存储器的存储性能，提高了编程/擦除速度和耐受性、数据保持特性，降低了编程/擦除电压和操作功耗，折衷了编程/擦除效率和数据保持的矛盾，提高了集成度，并且制作工艺简单，降低了制作成本。
Description
技术领域
本发明涉及微电子技术领域，尤其涉及一种冠状势垒复合隧穿层的纳米晶浮栅非易失存储器及其制作方法。
背景技术
浮栅结构存储器是目前被大量使用和普遍认可的主流类型存储器，是一种十分重要的半导体元器件，被广泛应用于电子和计算机行业。传统的浮栅结构存储器由于其自身结构与材料的选择导致了要求快速写入/擦除操作和长时间高稳定性存储相冲突的局限性，而且，随着技术节点的缩小，这一矛盾并没有得到明显改善，从而限制了浮栅存储器的发展。
随着特征尺寸进入到纳米级，如何适应工艺的发展并在减小存储单元尺寸的同时提高存储数据写入、读取、擦除和保持性能，已成为目前浮栅存储器发展面临的关键问题，这就要求从材料或结构上对传统浮栅存储器进一步改进。
基于SONOS(Poly-Si/SiO2/Si3N4/SiO2/Si)结构非易失存储器而提出的具有纳米晶浮栅结构的非易失存储器，利用纳米晶颗粒作为电荷存储介质，每一个纳米晶颗粒与周围晶粒绝缘且只存储少量几个电子，从而实现了分立电荷存储，降低了隧穿介质层上的缺陷所致的致命的放电通道危害性，只可能引起局部的纳米晶颗粒上的电荷泄漏，从而使电荷的保持特性更加稳定。
纳米晶颗粒材料的选择对于纳米晶浮栅结构存储器的存储性能具有至关重要的决定作用。未来具有纳米晶浮栅结构的非易失存储器极有潜力为应用存储设备提供更高的集成密度、更低的写入/擦除电压、更快的写入/擦除速度、更高的耐受性、更强的数据保持特性和多位存储能力。
自1996年提出了在室温下工作的采用硅纳米晶浮栅结构的MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)存储器以来，纳米晶浮栅结构非易失存储器已引起了广泛的研究兴趣，并已经在这一方面做了大量的研究工作。
为了进一步改善现有传统浮栅结构存储器所固有的编程效率和数据保持率之间的矛盾，并同时提高存储器性能，对浮栅结构存储器的隧穿介质层的结构设计和材料选择，已经开始成为众多以改进存储器综合性能和提高半导体存储器件集成度为目的的研究的方向和重点。近年来，高介电常数(k)材料由于可以综合性提高存储器性能和稳定性，因而已经引起业界大量关注。
在纳米晶材料浮栅结构非易失存储器的栅介质层中引入高k材料可以很大程度上提高存储器的存储性能和稳定性。相比较于传统的SiO2介质，高k材料介质的能带势垒高度比较低，有利于加快存储器数据的写入/擦除速度，从而缩短存储器的编程操作工作时间，同时为降低写入/擦除工作电压提供了可能性。
高k材料介质可提供数倍于SiO2介质的物理厚度，即，与具有相同EOT(Equivalent Oxide Thickness，等效氧化层厚度)的SiO2介质相比，高k介质的物理厚度要大得多，这有利于延长数据保存的时间，增强存储器的数据保持特性；同时这也为解决传统的浮栅结构非易失存储器所固有的栅介质层厚度的限制问题提供了一个可行的研究方向，并为减小存储器尺寸和提高存储器集成密度带来了希望，有助于解决存储器的尺寸和集成密度相对于目前半导体工艺技术节点缩小而滞后的问题。
基于高k材料在浮栅结构非易失性存储器中作为隧穿层介质的应用，在对浮栅结构非易失性存储器中隧穿介质层结构的研究方面，使用单一的高k材料层替代传统SiO2材料隧穿介质层的方法正逐步扩展，目前，很多研究试图使用具有对称势垒结构的冠状势垒复合隧穿层结构，以期在传统单一SiO2材料隧穿介质层结构和单一的高k材料隧穿介质层结构之间实现折衷，以求对隧穿层的势垒结构和高度、物理厚度和等效厚度进行进一步优化，综合提高浮栅结构非易失性存储器的写入/擦除速度、编程操作工作时间等存储性能和数据保持特性。
申请号为02130478.5的中国发明专利提供了一种具有量子点的存储器及其制造方法，其隧道层采用氧化硅、氧化铝、氧氮化硅、氧化钽、氧化铪、氧化锆、STO(SrTiO3)；浮栅采用量子点材料，包括硅、氮化硅、金属；量子点的形成过程为先沉积模板层，接着氧化形成多孔模板，沉积量子点材料，刻蚀并平坦化。
申请号为20060125027的美国发明专利提供了一种采用HfO2纳米晶作为浮栅的非易失存储器，通过共溅射Hf、Si形成含Hf的硅酸盐，然后在Ar/O2中快速退火形成HfO2纳米晶，隧穿介质采用SiO2、Si3N4、HfO2、ZrO2、Al2O3、La2O3。
申请号为20060166452的美国发明专利及申请号为2006080999的世界发明专利提供了一种非易失纳米晶存储器及其制造方法，采用Si、Ge及金属纳米晶浮栅，采用SiO2、HfO2、La2O3、Al2O3隧穿介质，采用SiONx控制栅介质，其中N的含量从纳米晶浮栅到控制栅逐渐降低。
申请号为200410091126.0的中国发明专利提供了一种基于纵向双势垒共振隧穿结构的量子点存储器，采用SiGe量子点浮栅层、双势垒共振隧穿层，通过S-K生长模式自组织生长SiGe量子点，交替生长SiGe和Si形成多层异质结构的双势垒遂穿层。
采用上述方法利用高k介质和纳米晶材料制作浮栅结构非易失存储器一般都可以获得纳米晶颗粒，纳米晶材料被用作浮栅层，其中制备纳米晶颗粒的方法包括模板法、混合材料退火法、多层退火、氧化加刻蚀、S-K自组织生长法等；高k材料被用作介质层；单一介质材料或者多层介质材料被用作隧穿介质层。
但是利用上述方法制备纳米晶颗粒，一般存在制作工艺复杂、制作成本高、制作效率低，或者纳米晶颗粒较大，或者制作过程中工艺控制困难，或者可行性差与传统CMOS工艺兼容性差的缺点。。
发明内容
有鉴于此，本发明提供一种纳米晶浮栅非易失存储器，其中能够采用高k/低k/高k的冠状势垒结构来实现隧穿介质层，纳米晶和冠状势垒隧穿层的结合满足了半导体工艺节点缩小的需求，更大程度上提高非易失存储器的存储性能和稳定性。具体而言，这种结构能够减小浮栅结构非易失存储器的编程/擦除(P/E)电压，降低浮栅结构非易失存储器的操作时间和操作功耗，提高浮栅结构非易失存储器的编程/擦除(P/E)速度、数据保持特性(retention)、编程/擦除(P/E)耐受性等存储性能，同时折衷考虑浮栅结构非易失存储器中编程/擦除效率和数据保持特性，以适应半导体存储器件尺寸缩小的需要，提高了器件的集成度。本发明的另一个目的在于提供一种制作冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的方法，基于传统的CMOS工艺，以简化制作工艺，降低制作成本，提高制作效率，提高兼容性。
根据本发明的一个方面，提供一种冠状势垒复合隧穿层的纳米晶浮栅非易失存储器，该存储器包括：
硅衬底(1)；
在所述硅衬底上重掺杂的源导电区(8)和漏导电区(9)；
在所述源、漏导电区之间的载流子沟道上覆盖的复合隧穿层，其中，所述复合隧穿层包括：第一高介电常数材料介质层(2)，第二SiO2材料介质层(3)，和第三高介电常数材料介质层(4)；
在所述复合隧穿层上覆盖的纳米晶浮栅层(5)；
在所述纳米晶浮栅层上覆盖的控制栅介质层(6)；和
在所述控制栅介质层上覆盖的栅材料层(7)。
根据一个实施例，所述复合隧穿层通过所述第一高介电常数材料介质层(2)、第二SiO2材料介质层(3)和第三高介电常数材料介质层(4)按一定厚度比例组成；优选地，所述厚度比例为4∶1∶4。
根据一个实施例，所述第一高介电常数材料介质层(2)和/或所述第三高介电常数材料介质层(4)由以下材料中的至少一种制成：HfO2、Al2O3、ZrO2、Ta2O5、La2O3、HfAlO、HfTaON、和它们的组合；
和/或，所述纳米晶浮栅层(5)通过以下材料中的至少一种制成：金属纳米晶，化合物纳米晶，半导体纳米晶，或异质复合纳米晶；
和/或，所述控制栅介质层(6)由高介电常数材料或SiO2材料制作而成，其中，所述高介电常数材料包括HfO2、Al2O3、ZrO2、Ta2O5、La2O3、HfAlO、HfTaON中的至少一种；
和/或，所述栅材料层(7)是多晶硅栅；或者所述的栅材料层(7)是金属栅，所述金属栅包括TaN、IrO2或金属硅化物。
根据一个实施例，所述第一高介电常数材料介质层(2)和/或所述第三高介电常数材料介质层(4)的厚度为1nm至20nm；
和/或，所述第二SiO2材料介质层(3)的厚度为1nm至5nm；
和/或，所述复合隧穿层的总厚度为3nm至30nm；
和/或，所述纳米晶浮栅层(5)的厚度为1nm至10nm；
和/或，所述控制栅介质层(6)的厚度为10nm至50nm；
根据一个实施例，所述纳米晶的直径为1nm至10nm，和/或
所述纳米晶的密度为1×1011cm-2至1×1012cm-2。
根据一个实施例，所述纳米晶浮栅层(5)由金属纳米晶制成，所述金属纳米晶为W、Al、Ni、Co、Cr、Pt、Ru、Sn、Ti、Au和Ag金属中的至少一种；
和/或，所述纳米晶浮栅层(5)由化合物纳米晶制成，所述化合物纳米晶为HfO2、WN、CdSe、CoSi2、NiSi、TaSi2、WSi2和HfSiOx二元、多元化合物中的至少一种；
和/或，所述纳米晶浮栅层(5)由半导体纳米晶制成，所述半导体纳米晶为Si或Ge中的至少一种；
和/或，所述纳米晶浮栅层(5)由异质复合纳米晶制成，所述异质复合纳米晶为Si/Ge、TiSi2/Si复合材料中的至少一种。
根据本发明的另一发明，提供一种冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的制作方法，该方法包括：
A、在硅衬底上生长包含高介电常数材料介质层的复合隧穿层；
B、在所述复合隧穿层上生长纳米晶浮栅层；
C、在所述纳米晶浮栅层上沉积高介电常数材料或SiO2材料的控制栅介质层；
D、在所述控制栅介质层上沉积多晶硅材料或金属材料的栅材料层；
E、在所述栅材料层上的抗蚀剂上光刻以形成栅线条图形；
F、以所述栅线条图形为掩模来蚀刻所述栅材料层、控制栅介质层、纳米晶浮栅层、复合隧穿层，从而形成栅堆结构；
G、在所述栅线条两侧硅衬底中光刻和离子注入以形成源导电区和漏导电区；
H、生长绝缘介质，光刻，腐蚀，蒸发金属，剥离，退火，形成源电极、漏电极和栅电极，并封装。
根据一个实施例，所述复合隧穿层由第一高介电常数材料介质层、第二SiO2材料介质层和第三高介电常数材料介质层按一定厚度比例组成；
步骤A包括：
A1、在硅衬底上生长第一高介电常数材料介质层；
A2、在所述第一高介电常数材料介质层上生长第二SiO2材料介质层；
A3、在所述第二SiO2材料介质层上生长第三高介电常数材料介质层；
步骤B为：在所述第三高介电常数材料介质层上生长纳米晶浮栅层。
根据一个实施例，步骤A中采用化学气相沉积CVD、原子层沉积ALD、电子束蒸发或者磁控溅射；
和/或，步骤B中采用溅射或蒸发在复合隧穿层上镀膜，然后对形成的薄膜材料进行高温快速热处理，使薄膜材料结晶而形成纳米晶颗粒。；
和/或，步骤C中采用化学气相沉积CVD、原子层沉积ALD、电子束蒸发或者磁控溅射；
和/或，步骤D中采用化学气相沉积CVD、原子层沉积ALD、电子束蒸发或者磁控溅射
和/或，步骤E中所述光刻为光学光刻或电子束光刻。
根据一个实施例，步骤A中所述第一高介电常数材料介质层和/或第三高介电常数材料介质层的厚度为1nm至20nm；
和/或，步骤A中所述第二SiO2材料介质层的厚度为1nm至5nm；
和/或，步骤A中所述复合隧穿层的总厚度为3nm至30nm；
和/或，步骤B中所述纳米晶浮栅层的厚度为1nm至10nm；
和/或，步骤C中所述控制栅介质层的厚度为10nm至50nm；
和/或，步骤D中所述栅材料层的厚度至少为100nm；
和/或，步骤E中所述栅线条图形的宽度为20nm至2000nm。
根据一个实施例，步骤F包括：以栅表面上覆盖的AZ5214负性光学抗蚀剂或者SAL601负性电子抗蚀剂栅线条图形作为掩模，采用高密度电感耦合等离子ICP蚀刻方法或者反应离子蚀刻RIE方法依次蚀刻所述栅材料层、控制栅介质层、纳米晶浮栅层、和复合隧穿层；去胶以形成栅堆结构，其中优选地采用湿法去胶，更优选地采用浓H2SO4+H2O2煮胶去胶。
根据一个实施例，步骤G包括：在表面涂敷一层厚度为1.5μm的AZ9912正性光学抗蚀剂，采用热板在100℃下前烘100秒，在光刻机上采用光刻掩模版掩蔽在栅线条两侧的源、漏区域进行曝光，然后用AZ9912专用显影液在室温下显影50秒，最后用去离子水在室温下定影30秒，完成在AZ9912正性光学抗蚀剂中形成源、漏区域图形；再向所形成的源、漏区域的硅衬底中注入P31+离子，注入能量为50keV，注入剂量为1×1018cm-2，再在浓H2SO4+H2O2中煮胶去胶；然后在1100℃温度下在N2气氛中快速退火10秒，从而在栅线条两侧硅衬底中形成源导电区和漏导电区。
根据一个实施例，步骤H包括：
H1、在表面沉积绝缘介质，所述绝缘介质优选地包括：SiO2、磷硅玻璃PSG或硼磷硅玻璃BPSG；在该绝缘介质层上涂敷厚度为1.5μm的AZ9912正性光学抗蚀剂，采用热板在100℃下前烘100秒，在光刻机上采用光刻掩模版掩蔽进行曝光；用AZ9912正性光学抗蚀剂的专用显影液在室温下显影50秒；用去离子水在室温下定影30秒，在源、漏、栅上方形成接触孔图形；
H2、利用AZ9912正性光学抗蚀剂图形作为掩模，采用氢氟酸缓冲液HF+NH4F+H2O在常温下腐蚀绝缘介质层；
H3、在露出的源、漏、栅材料表面及未去除的AZ9912正性光学抗蚀剂上蒸发以厚度小于AZ9912正性光学抗蚀剂厚度的Al-1％Si薄膜作为金属电极材料，优选地，所述Al-1％Si薄膜的厚度为1μm；
H4、采用丙酮超声剥离AZ9912正性光学抗蚀剂及其上方蒸发的金属电极材料；
H5、对剥离后剩余的金属电极材料进行退火以形成源、漏、栅电极；优选地，所述退火包括：在400℃温度下在N2气氛中退火处理5分钟；然后在400℃温度下在N2/H2混合气体中退火20分钟；最后在400℃温度下在N2气氛中退火5分钟。
由上可知，根据本发明提供的技术方案，提供一种冠状势垒复合隧穿层的纳米晶浮栅非易失存储器，其能够减小浮栅结构非易失存储器的编程/擦除(P/E)电压，降低浮栅结构非易失存储器的操作时间和操作功耗，提高浮栅结构非易失存储器的编程/擦除(P/E)速度、数据保持特性(retention)、编程/擦除(P/E)耐受性等存储性能，同时折衷考虑浮栅结构非易失存储器中编程/擦除效率和数据保持特性，以适应半导体存储器件尺寸缩小的需要，提高了器件的集成度。而且，根据本发明提供的技术方案，还提供一种制作冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的方法，该方法基于传统的CMOS工艺，能够简化制作工艺，降低制作成本，提高制作效率，提高兼容性。
综上所述，通过本发明提供的技术方案，能够实现以下有益效果：
(1)本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器，在体硅衬底上制作，不需要昂贵的衬底材料，因而既节约成本，同时又有利于散热。
(2)本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器，其结构和制作工艺十分简单，其中，在硅衬底上依次生长高k材料的隧穿介质薄膜、SiO2材料的隧穿介质薄膜、高k材料的隧穿介质薄膜、纳米晶颗粒、高k材料或SiO2材料的控制栅介质薄膜、多晶硅或金属栅材料薄膜后，利用光刻、蚀刻、源漏离子注入、退火等工艺即可制备出本发明所述的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器。
(3)由于采用了冠状势垒复合隧穿层结构、高k介质材料和纳米晶材料，因而可使器件的集成密度和稳定性得到提高，同时，存储器的存储性能，特别是存储窗口、编程/擦除(P/E)速度、编程/擦除(P/E)工作电压、操作时间、操作功耗、数据保持特性、编程/擦除(P/E)耐受性等性能指标，能够获得综合提高。
(4)各种纳米晶浮栅材料、介质层材料、栅材料均可采用磁控溅射、电子束蒸发或化学气相沉积(CVD)这些传统方法制备，因此所需材料的制备工艺和制作存储器的完整工艺过程均与传统CMOS工艺完全兼容。
(5)采用本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的技术方案，制作工艺简单，制作效率高和工艺稳定性高，制作成本低，有利于本发明的应用。
附图说明
图1为本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的结构示意图。
图2为本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的制作方法的工艺流程图。
图3-1至3-20是本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的制作工艺示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1为本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的结构示意图。
如图1所示，该冠状势垒复合隧穿层的纳米晶浮栅非易失存储器包括：硅衬底1，硅衬底1上重掺杂的源导电区8和漏导电区9，在源、漏导电区之间的载流子沟道上覆盖的由高k材料介质2/SiO2材料介质3/高k材料介质4形成的复合隧穿层，在复合隧穿层上覆盖的纳米晶浮栅层5，在纳米晶浮栅层上覆盖的高k材料或SiO2材料控制栅介质层6，和在控制栅介质层上覆盖的栅材料层7。其中，硅衬底1、复合隧穿层(高k材料介质2/SiO2材料介质3/高k材料介质4)、纳米晶浮栅层5、控制栅介质层6、栅材料层7构成栅堆结构，而源导电区8和漏导电区9位于栅堆结构两侧的硅衬底1中。
其中，硅衬底1为p型，用于支撑整个冠状势垒复合隧穿层的纳米晶浮栅非易失存储器。
所述复合隧穿层(高k材料介质2/SiO2材料介质3/高k材料介质4)通过第一层高k材料的隧穿介质2、第二层SiO2材料的隧穿介质3和第三层高k材料的隧穿介质4按一定厚度比例组合而成，例如，所述厚度比例可为4∶1∶4。所述复合隧穿层(高k材料介质/SiO2材料介质/高k材料介质)的总厚度为3nm至30nm。
在所述复合隧穿层中，第一层高k材料的隧穿介质2由高k材料制成，其厚度为1nm至20nm，所述高k材料包括HfO2、Al2O3、ZrO2、Ta2O5、La2O3、HfAlO和HfTaON中的任意一种或几种的组合；第二层SiO2材料的隧穿介质3由SiO2材料制成，其厚度为1nm至5nm；第三层高k材料的隧穿介质4由高k材料制成，其厚度为1nm至20nm，所述高k材料包括HfO2、Al2O3、ZrO2、Ta2O5、La2O3、HfAlO和HfTaON中的任意一种或几种的组合。
纳米晶浮栅层5用作电荷存储介质，其材料可选用金属纳米晶、化合物纳米晶、半导体纳米晶或异质复合纳米晶。所述金属纳米晶材料为W、Al、Ni、Co、Cr、Pt、Ru、Sn、Ti、Au和Ag金属中的至少一种；所述化合物纳米晶材料为HfO2、WN、CdSe、CoSi2、NiSi、TaSi2、WSi2和HfSiOx二元、多元化合物中的至少一种；所述半导体纳米晶材料为Si或Ge中的至少一种；所述异质复合纳米晶材料为Si/Ge、TiSi2/Si复合材料中的至少一种。所述纳米晶的直径为1nm至10nm，密度为1×1011cm-2至1×1012cm-2。
控制栅介质层6可由高k材料制成，所述高k材料可包括HfO2、Al2O3、ZrO2、Ta2O5、La2O3、HfAlO、HfTaON中的至少一种；或可由SiO2材料制成。控制栅介质层6的厚度为10nm至50nm。
栅材料层7可采用多晶硅栅或金属栅，其中金属栅材料可包括TaN、IrO2或金属硅化物。栅材料层7的厚度至少为100nm。
基于图1中所示的根据本发明的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的结构，图2示出了根据本发明的技术方案制作这种存储器的工艺流程，而图3-1至3-20是根据本发明提供的技术方案制作这种存储器的工艺示意图。以下将结合图2和图3-1至3-20对制作这种存储器的工艺进行说明，具体如下：
步骤201：在硅衬底上生长一层高k材料的隧穿介质。如图3-1所示，在硅衬底301上生长一层高k材料的隧穿介质302。其中，硅衬底301可为p型硅衬底；实现本步骤的方法可为磁控溅射、电子束蒸发、化学气相沉积CVD或原子层沉积ALD；所述高k材料的隧穿介质的厚度可为1nm至20nm。
步骤202：在高k材料的隧穿介质上生长一层SiO2材料的隧穿介质。如图3-2所示，在高k材料的隧穿介质302上生长一层SiO2材料隧穿介质303。其中，实现本步骤的方法可为原子层沉积ALD、化学气相沉积CVD、电子束蒸发或磁控溅射；所述SiO2材料的隧穿介质的厚度可为1nm至5nm。
步骤203：在SiO2材料的隧穿介质上再生长一层高k材料的隧穿介质。如图3-3所示，在SiO2材料的隧穿介质303上再生长一层高k材料的隧穿介质304。其中，实现本步骤的方法可为磁控溅射、电子束蒸发、化学气相沉积CVD或原子层沉积ALD；所述高k材料的隧穿介质的厚度可为1nm至20nm。这样，通过步骤201-203在硅衬底301上依次生长高k材料的隧穿介质302、SiO2材料的隧穿介质303和高k材料的隧穿介质304，以形成复合隧穿层，用于隔离硅衬底和用作电荷存储层的浮栅层，同时综合提高存储器的写入/擦除速度、写入/擦除电压、保持时间、稳定性、集成密度等存储性能指标。其中，生长的第一层高k材料的隧穿介质2、第二层SiO2材料的隧穿介质3和第三层高k材料的隧穿介质4按一定厚度比例构成所述复合隧穿层，所述复合隧穿层(高k材料介质2/SiO2材料介质3/高k材料介质4)的总厚度可为3nm至30nm。
步骤204：在高k材料的隧穿介质上生长纳米晶浮栅层。如图3-4中所示，在高k材料的隧穿介质304上生长一层纳米晶浮栅305。其中，本步骤形成纳米晶浮栅层以用作电荷存储介质。实现本步骤的方法可包括：利用溅射或蒸发方法在高k材料介质表面生长一层1到10nm厚度的金属、化合物或者硅、锗薄膜，再根据不同薄膜材料的高温特性，在相应不同的温度快速退火5秒至90秒，使薄膜材料在高k介质表面结晶，从而形成纳米晶颗粒作为浮栅层。
步骤205：在纳米晶浮栅层上沉积高k材料或SiO2材料的控制栅介质层。如图3-5中所示，在纳米晶浮栅305上沉积一层控制栅介质层306。其中，实现本步骤的方法可为化学气相沉积CVD、原子层沉积ALD、电子束蒸发或磁控溅射；所述沉积的高k材料或SiO2材料控制栅介质层的厚度可为10nm至50nm。
步骤206：在控制栅介质层上沉积多晶硅材料或金属材料的栅材料层。如图3-6中所示，在控制栅介质层306上沉积一层栅材料层307。其中，实现本步骤的方法可为化学气相沉积CVD、原子层沉积ALD、电子束蒸发或磁控溅射；所述栅材料层可为多晶硅或金属薄膜；所述栅材料层的厚度至少为100nm。
步骤207：光刻，在栅材料层上的抗蚀剂中形成栅线条图形。本步骤还可以进一步包括：在栅材料表面涂敷一层抗蚀剂并前烘；对所涂敷的抗蚀剂进行曝光、显影和定影以形成栅线条图形。其中：
如图3-7所示，在栅材料307表面涂敷一层抗蚀剂308并前烘，抗蚀剂308可为AZ5214负性光学抗蚀剂或SAL601负性电子抗蚀剂，所述AZ5214负性光学抗蚀剂的厚度可为1.5μm，对应的前烘条件为：采用热板在100℃下烘烤100秒；所述SAL601负性电子抗蚀剂的厚度可为500nm，对应的前烘条件为：采用热板在105℃温度下烘烤2分钟。
如图3-8所示，对所涂敷的抗蚀剂308进行曝光、显影和定影以形成栅线条图形309。
然后，进行所述光刻。光刻后形成的栅结构的线条宽度即栅长可为20nm至2000nm。
所述光刻可以是光学光刻或电子束光刻，而抗蚀剂308相应地可为AZ5214负性光学抗蚀剂或SAL601负性电子抗蚀剂：
如果采用光学光刻，则涂敷AZ5214负性光学抗蚀剂308，光刻工艺步骤包括：在栅材料层表面涂敷一层厚度1.5μm的AZ5214负性光学抗蚀剂308，对AZ5214负性光学抗蚀剂308采用热板在100℃下前烘100秒，如前所述；然后，对AZ5214负性光学抗蚀剂308利用光掩模版用光刻机按所设计的栅线条图形曝光30秒，然后用热板在115℃下烘烤70秒，再泛曝(即不用光掩模版而直接裸曝)60秒，最后用AZ5214专用显影液(1Microposit 351：5H2O或1AZ400K：4H2O)在室温下显影50秒，只在待形成的栅堆上方留下AZ5214光学抗蚀剂，最后采用去离子水在室温下定影30秒，完成在AZ5214光学抗蚀剂中形成栅线条图形309。采用光学光刻形成的AZ5214光学抗蚀剂栅线条图形309的宽度为500nm至2000nm。
如果采用电子束光刻，则涂敷SAL601负性电子抗蚀剂308，且光刻工艺步骤包括：在栅材料表面涂敷一层厚度为500nm的SAL601负性电子抗蚀剂308，对SAL601负性电子抗蚀剂308采用热板在105℃下前烘2分钟，如前所述；然后，对SAL601负性电子抗蚀剂308采用电子束直写光刻系统按所设计的栅线条图形进行曝光，然后对曝光后的SAL601负性电子抗蚀剂用热板在105℃下后烘2分钟，接着采用MF CD-26显影液在室温下显影1至10分钟，最后采用去离子水在室温下定影30秒，完成在SAL601电子抗蚀剂中形成栅线条图形309。采用电子束光刻形成的SAL601电子抗蚀剂栅线条图形309的宽度为20nm至500nm。
步骤208：以抗蚀剂上的栅线条图形为掩模来蚀刻栅材料层、控制栅介质层、纳米晶浮栅层、复合隧穿层(高k材料介质/SiO2材料介质/高k材料介质)，以形成栅堆结构。本步骤还可以进一步包括：利用抗蚀剂图形为掩模来蚀刻栅材料层、控制栅介质层、纳米晶浮栅层、复合隧穿层(高k材料介质/SiO2材料介质/高k材料介质)，去胶形成栅堆结构。其中：
如图3-9中所示，利用抗蚀剂图形309为掩模来蚀刻栅材料层307、控制栅介质层306、纳米晶浮栅层305、复合隧穿层(高k材料介质304/SiO2材料介质303/高k材料介质302)，从而得到蚀刻后的栅材料层315、控制栅介质层314、纳米晶浮栅层313、第三层高k材料的隧穿介质312、第二层SiO2材料的隧穿介质311和第一层高k材料的隧穿介质310。所述利用抗蚀剂图形309为掩模来蚀刻上述各层而形成栅堆结构的工艺过程包括：将栅表面上覆盖的AZ5214光学抗蚀剂或SAL601电子抗蚀剂栅线条图形309作为掩模，采用高密度电感耦合等离子ICP蚀刻方法或反应离子蚀刻RIE方法依次蚀刻多晶硅或金属栅材料层、高k材料或SiO2材料控制栅介质层、纳米晶浮栅层和复合隧穿层(高k材料介质/SiO2材料介质/高k材料介质)。
如图3-10所示为去胶形成栅堆结构的工艺流程，即，去除抗蚀剂309形成栅堆结构。所述去胶的方法包括：湿法去胶，采用浓H2SO4+H2O2煮胶去胶。
步骤209：光刻，离子注入，在栅线条两侧硅衬底中形成源导电区和漏导电区。本步骤还可以进一步包括：在表面涂敷一层AZ9912正性光学抗蚀剂并前烘；对所涂敷的AZ9912正性光学抗蚀剂进行光学曝光、显影和定影形成源、漏区域图形；对源、漏区域的硅衬底离子注入形成源、漏导电区；去胶，并快速退火。其中：
如图3-11中所示，涂敷一层AZ9912正性光学抗蚀剂316并前烘。所涂敷AZ9912正性光学抗蚀剂316的厚度为1.5μm；所述前烘的条件为：采用热板在100℃下前烘100秒。
如图3-12中所示，对所涂敷的AZ9912正性光学抗蚀剂316进行光学曝光、显影和定影形成源、漏区域图形，从而形成曝光后的AZ9912正性光学抗蚀剂317以及曝光形成的源、漏区域图形318、319。所述对所涂敷的AZ9912正性光学抗蚀剂进行光学曝光、显影和定影的方法为：在光刻机上采用光刻掩模版掩蔽按所设计的在栅线条两侧的源、漏区域图形进行曝光，然后用AZ9912的专用显影液在室温下显影50秒，最后用去离子水在室温下定影30秒，从而完成在AZ9912正性光学抗蚀剂中形成源、漏区域图形。
如图3-13所示，通过离子注入在所形成的源、漏区域的硅衬底中形成源、漏导电区320、321。所述离子注入具体为：向所形成的源、漏区域的硅衬底中注入P31+离子，注入能量为50keV，注入剂量为1×1018cm-2。
如图3-14所示为去胶、并快速退火的工艺流程，其中去除抗蚀剂317并快速退火。所述去胶的方法为：湿法去胶，即采用浓H2SO4+H2O2煮胶；所述快速退火的目的是激活杂质、减少缺陷，从而在栅线条两侧硅衬底中形成源、漏导电区；所述快速退火的具体条件为：在N2气氛中在1100℃温度下快速退火10秒。这样，则栅线条两侧硅衬底中形成源导电区和漏导电区。
步骤210：生长绝缘介质、光刻、腐蚀、蒸发金属、剥离、退火，形成源电极、漏电极和栅电极，并封装。本步骤还可以具体包括：
(1)沉积一层绝缘介质。如图3-15所示，沉积一层绝缘介质层322。所述绝缘介质材料包括SiO2、磷硅玻璃PSG、硼磷硅玻璃BPSG等，所述沉积方法为化学气相沉积CVD、电子束蒸发或磁控溅射。
(2)在绝缘介质层上涂敷一层AZ9912正性光学抗蚀剂并前烘。如图3-16所示，涂敷AZ9912正性光学抗蚀剂323并前烘。所述AZ9912正性光学抗蚀剂的厚度为1.5μm，对所涂敷的AZ9912正性光学抗蚀剂进行前烘的条件为：采用热板在100℃下前烘100秒。
(3)对所涂敷的AZ9912正性光学抗蚀剂进行光学曝光、显影和定影，在源、漏、栅区域上方形成接触孔图形。如图3-17所示，分别为在栅、源、漏上方形成接触孔图形324、325、326。具体而言，在光刻机上采用光刻掩模版掩蔽进行曝光，然后用AZ9912的专用显影液在室温下显影50秒，最后用去离子水在室温下定影30秒，完成在源、漏、栅上方形成接触孔图形。
(4)利用AZ9912正性光学抗蚀剂图形作为掩模在常温下腐蚀绝缘介质薄膜露出源、漏、栅材料。如图3-18所示，形成被腐蚀后的绝缘介质层薄膜327，并形成腐蚀绝缘介质层薄膜后露出的栅、源、漏材料328、329、330。所述腐蚀方法为：利用AZ9912正性光学抗蚀剂图形作为掩模，采用氢氟酸缓冲液(HF+NH4F+H2O)在常温下腐蚀绝缘层薄膜。
(5)在露出的源、漏、栅材料表面及未去除的AZ9912正性光学抗蚀剂上蒸发一层Al-1％Si薄膜作为金属电极材料。如图3-19所示，在露出的源、漏、栅材料表面及未去除的AZ9912正性光学抗蚀剂上蒸发一层Al-1％Si薄膜331作为金属电极材料。所述Al-1％Si薄膜的厚度为1μm，该厚度应小于AZ9912正性光学抗蚀剂的厚度。
(6)剥离AZ9912正性光学抗蚀剂及其上方蒸发的金属电极材料。如图3-20所示，剥离后形成栅、源、漏电极332、333、334。所述剥离方法为：采用丙酮超声剥离AZ9912正性光学抗蚀剂及其上方蒸发的金属电极材料。
(7)对剥离后剩余的金属电极材料进行退火处理以形成源、漏、栅电极。所述退火处理具体可为：在400℃下在N2气氛中退火处理5分钟；然后在400℃下在N2/H2混合气体中退火20分钟；最后在400℃下在N2气氛中退火5分钟。
由上可知，根据本发明提供的技术方案，提供一种冠状势垒复合隧穿层的纳米晶浮栅非易失存储器，其能够减小浮栅结构非易失存储器的编程/擦除(P/E)电压，降低浮栅结构非易失存储器的操作时间和操作功耗，提高浮栅结构非易失存储器的编程/擦除(P/E)速度、数据保持特性(retention)、编程/擦除(P/E)耐受性等存储性能，同时折衷考虑浮栅结构非易失存储器中编程/擦除效率和数据保持特性，以适应半导体存储器件尺寸缩小的需要，提高了器件的集成度。而且，根据本发明提供的技术方案，还提供一种制作冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的方法，该方法基于传统的CMOS工艺，能够简化制作工艺，降低制作成本，提高制作效率，提高兼容性。
综上所述，通过本发明提供的技术方案，能够实现以下有益效果：
(1)本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器，在体硅衬底上制作，不需要昂贵的衬底材料，因而既节约成本，同时又有利于散热。
(2)本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器，其结构和制作工艺十分简单，其中，在硅衬底上依次生长高k材料的隧穿介质薄膜、SiO2材料的隧穿介质薄膜、高k材料的隧穿介质薄膜、纳米晶颗粒、高k材料或SiO2材料的控制栅介质薄膜、多晶硅或金属栅材料薄膜后，利用光刻、蚀刻、源漏离子注入、退火等工艺即可制备出本发明所述的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器。
(3)由于采用了冠状势垒复合隧穿层结构、高k介质材料和纳米晶材料，因而可使器件的集成密度和稳定性得到提高，同时，存储器的存储性能，特别是存储窗口、编程/擦除(P/E)速度、编程/擦除(P/E)工作电压、操作时间、操作功耗、数据保持特性、编程/擦除(P/E)耐受性等性能指标，能够获得综合提高。
(4)各种纳米晶浮栅材料、介质层材料、栅材料均可采用磁控溅射、电子束蒸发或化学气相沉积(CVD)这些传统方法制备，因此所需材料的制备工艺和制作存储器的完整工艺过程均与传统CMOS工艺完全兼容。
(5)采用本发明提供的冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的技术方案，制作工艺简单，制作效率高和工艺稳定性高，制作成本低，有利于本发明的应用。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种冠状势垒复合隧穿层的纳米晶浮栅非易失存储器，其特征在于，该存储器包括：
硅衬底(1)；
在所述硅衬底上重掺杂的源导电区(8)和漏导电区(9)；
在所述源、漏导电区之间的载流子沟道上覆盖的复合隧穿层，其中，所述复合隧穿层包括从下至上依次堆叠的第一高介电常数材料介质层(2)，第二SiO2材料介质层(3)，和第三高介电常数材料介质层(4)；其中，所述第一高介电常数材料介质层(2)和所述第三高介电常数材料介质层(4)的厚度为1nm至20nm，所述第二SiO2材料介质层(3)的厚度为1nm至5nm，所述复合隧穿层的总厚度为3nm至30nm；在所述复合隧穿层上覆盖的纳米晶浮栅层(5)；
在所述纳米晶浮栅层上覆盖的控制栅介质层(6)；和
在所述控制栅介质层上覆盖的栅材料层(7)。
2.根据权利要求1所述的存储器，其特征在于，
所述第一高介电常数材料介质层(2)和/或所述第三高介电常数材料介质层(4)由以下材料中的至少一种制成：HfO2、Al2O3、ZrO2、Ta2O5、La2O3、HfAlO、HfTaON、和它们的组合；
和/或，所述纳米晶浮栅层(5)通过以下材料中的至少一种制成：金属纳米晶，化合物纳米晶，半导体纳米晶，或异质复合纳米晶；
和/或，所述控制栅介质层(6)由高介电常数材料或SiO2材料制作而成，其中，所述高介电常数材料包括HfO2、Al2O3、ZrO2、Ta2O5、La2O3、HfAlO、HfTaON中的至少一种；
和/或，所述栅材料层(7)是多晶硅栅；或者所述的栅材料层(7)是金属栅，所述金属栅包括TaN、IrO2或金属硅化物。
3.根据权利要求2所述的存储器，其特征在于，
所述纳米晶浮栅层(5)的厚度为1nm至10nm；
和/或，所述控制栅介质层(6)的厚度为10nm至50nm。
4.根据权利要求3所述的存储器，其特征在于，
所述纳米晶的直径为1nm至10nm，和/或
所述纳米晶的密度为1×1011cm-2至1×1012cm-2。
5.根据前述任一权利要求所述的存储器，其特征在于，
所述纳米晶浮栅层(5)由金属纳米晶制成，所述金属纳米晶为W、Al、Ni、Co、Cr、Pt、Ru、Sn、Ti、Au和Ag金属中的至少一种；
或，所述纳米晶浮栅层(5)由化合物纳米晶制成，所述化合物纳米晶为HfO2、WN、CdSe、CoSi2、NiSi、TaSi2、WSi2和HfSiOx二元、多元化合物中的至少一种；
或，所述纳米晶浮栅层(5)由半导体纳米晶制成，所述半导体纳米晶为Si或Ge中的至少一种；
或，所述纳米晶浮栅层(5)由异质复合纳米晶制成，所述异质复合纳米晶为Si/Ge、TiSi2/Si复合材料中的至少一种。
6.一种冠状势垒复合隧穿层的纳米晶浮栅非易失存储器的制作方法，其特征在于，该方法包括：
A、在硅衬底上生长包含高介电常数材料介质层的复合隧穿层；其中所述第一高介电常数材料介质层和/或第三高介电常数材料介质层的厚度为1nm至20nm；所述第二SiO2材料介质层的厚度为1nm至5nm；所述复合隧穿层的总厚度为3nm至30nm；所述复合隧穿层的生长包括首先在硅衬底上生长第一高介电常数材料介质层；其次在所述第一高介电常数材料介质层上生长第二SiO2材料介质层；最后在所述第二SiO2材料介质层上生长第三高介电常数材料介质层；
B、在所述复合隧穿层上生长纳米晶浮栅层；
C、在所述纳米晶浮栅层上沉积高介电常数材料或SiO2材料的控制栅介质层；
D、在所述控制栅介质层上沉积多晶硅材料或金属材料的栅材料层；
E、在所述栅材料层上的抗蚀剂上光刻以形成栅线条图形；
F、以所述栅线条图形为掩模来蚀刻所述栅材料层、控制栅介质层、纳米晶浮栅层、复合隧穿层，从而形成栅堆结构；
G、在所述栅线条两侧硅衬底中光刻和离子注入以形成源导电区和漏导电区；
H、生长绝缘介质，光刻，腐蚀，蒸发金属，剥离，退火，形成源电极、漏电极和栅电极，并封装。
7.根据权利要求6所述的制作方法，其特征在于，
步骤B为：在所述第三高介电常数材料介质层上生长纳米晶浮栅层。
8.根据权利要求7所述的制作方法，其特征在于，
步骤A中采用化学气相沉积CVD、原子层沉积ALD、电子束蒸发或者磁控溅射；
和/或，步骤B中采用溅射或蒸发在复合隧穿层上镀膜，然后对形成的薄膜材料进行高温快速热处理，使薄膜材料结晶而形成纳米晶颗粒；
和/或，步骤C中采用化学气相沉积CVD、原子层沉积ALD、电子束蒸发或者磁控溅射；
和/或，步骤D中采用化学气相沉积CVD、原子层沉积ALD、电子束蒸发或者磁控溅射；
和/或，步骤E中所述光刻为光学光刻或电子束光刻。
9.根据权利要求8中所述的制作方法，其特征在于，
步骤B中所述纳米晶浮栅层的厚度为1nm至10nm；
和/或，步骤C中所述控制栅介质层的厚度为10nm至50nm；
和/或，步骤D中所述栅材料层的厚度至少为100nm；
和/或，步骤E中所述栅线条图形的宽度为20nm至2000nm。
10.根据权利要求9所述的制作方法，其特征在于，
步骤F包括：以栅表面上覆盖的AZ5214负性光学抗蚀剂或者SAL601负性电子抗蚀剂栅线条图形作为掩模，采用高密度电感耦合等离子ICP蚀刻方法或者反应离子蚀刻RIE方法依次蚀刻所述栅材料层、控制栅介质层、纳米晶浮栅层、和复合隧穿层；去胶以形成栅堆结构，其中，采用湿法或浓H2SO4+H2O2煮胶去胶。
11.根据权利要求10述的制作方法，其特征在于，
步骤G包括：在表面涂敷一层厚度为1.5μm的AZ9912正性光学抗蚀剂，采用热板在100℃下前烘100秒，在光刻机上采用光刻掩模版掩蔽在栅线条两侧的源、漏区域进行曝光，然后用AZ9912专用显影液在室温下显影50秒，最后用去离子水在室温下定影30秒，完成在AZ9912正性光学抗蚀剂中形成源、漏区域图形；再向所形成的源、漏区域的硅衬底中注入P31+离子，注入能量为50keV，注入剂量为1×1018cm-2，再在浓H2SO4+H2O2中煮胶去胶；然后在1100℃温度下在N2气氛中快速退火10秒，从而在栅线条两侧硅衬底中形成源导电区和漏导电区。
12.根据权利要求7-11中任一项所述的制作方法，其特征在于，
步骤H包括：
H1、在表面沉积绝缘介质，所述绝缘介质包括：SiO2、磷硅玻璃PSG或硼磷硅玻璃BPSG；在该绝缘介质层上涂敷厚度为1.5μm的AZ9912正性光学抗蚀剂，采用热板在100℃下前烘100秒，在光刻机上采用光刻掩模版掩蔽进行曝光；用AZ9912正性光学抗蚀剂的专用显影液在室温下显影50秒；用去离子水在室温下定影30秒，在源、漏、栅上方形成接触孔图形；
H2、利用AZ9912正性光学抗蚀剂图形作为掩模，采用氢氟酸缓冲液HF+NH4F+H2O在常温下腐蚀绝缘介质层；
H3、在露出的源、漏、栅材料表面及未去除的AZ9912正性光学抗蚀剂上蒸发以厚度小于AZ9912正性光学抗蚀剂厚度的Al-1％Si薄膜作为金属电极材料，所述Al-1％Si薄膜的厚度为1μm；
H4、采用丙酮超声剥离AZ9912正性光学抗蚀剂及其上方蒸发的金属电极材料；
H5、对剥离后剩余的金属电极材料进行退火以形成源、漏、栅电极；所述退火包括：在400℃温度下在N2气氛中退火处理5分钟；然后在400℃温度下在N2/H2混合气体中退火20分钟；最后在400℃温度下在N2气氛中退火5分钟。
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