TWI302365B - - Google Patents

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1302365 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種非揮發性半導體記憶裝置及其製造方 法’更詳細而言，其係關於一種使用有包含漂浮閘與控制 閘的記憶電晶體之非揮發性半導體記憶裝置及其製造方 法。 【先前技術】 先刖’關於EEPR〇M(Electrically Erasable Programmable Read_〇nly Memory，電子可擦可程式唯讀記憶體）記憶體 單元’眾所周知有 MOS(Metal Oxide Semiconductor，金屬 氧化物半導體）電晶體構造之元件，此種元件於閘極部含 有漂浮閘與控制閘，且利用穿隧電流向漂浮閘注入電荷、 以及放出來自漂浮閘之電荷。該記憶體單元中，將因漂浮 閘之電荷儲存狀態不同所造成的臨限值電壓之不同，記憶 為資料” ”” i ”。 例如’使用有漂浮閘之n通道的記憶體單元之情形時， 向漂浮閘注入電子時，使源極擴散層接地，且向汲極擴散 層以及控制閘施加正向高電壓。此時，於汲極擴散層附 近’產生可穿越自石夕表面向氧化膜的能量障壁之具有高能 i的電子’亦即熱電子，使該電子穿越石夕氧化膜之障壁後 受控制閘之高電壓吸引，由此注入漂浮閘中。藉由該電子 注入’記憶體單元之臨限值電壓向正方向移動。 另一方面，使漂浮閘之電子放出時，使控制閘接地，向 源極/及極擴散層或者基板之任一個施加正向高電壓。此 111835.doc 1302365 時，藉由穿隧電流而自漂浮閘向基板側放出電子。藉由咳 電子放出，記憶體單元之臨限值電壓向負方向移動精°亥 於以上動作過程中，為高效實施電子之注入金放出亦 即寫入與擦除，漂浮問與控制開、以及漂浮閑與基板之間 的=量結合關係非常重要。亦即，漂浮閑與控制閑之間的 容量越大，則可更有效地將控制閘之電位傳遞至漂 故而易於寫入及擦除。 丁/甲 m於近年來半㈣技術之進步，尤其由於精細加 技術之進步，使EEPR0M之記憶體單元向 方向快速發展。 生及大谷ϊ 如何確保增大漂浮 需要使該等之間的 或者增大漂浮閘與 因此，使記憶體單元面積縮小之外 閘與控制閘之間的容量成為重要問題 為增大漂浮閘與控制閘之間的容量 閘極絕緣膜變薄、或增大其介電常數 控制閘之對向面積。 然而’使閘極絕緣膜變薄時存在可靠性上限。又， 間極絕緣膜之介電常數時，考慮到例如使用” ㈣氧化膜，然而其亦主要因為存在可靠性問題而= 用。 只 因此’為確保足夠容量，必須確保漂浮閉 ϋ面積保持”值以上，然而此與縮小記憶體單元面積i 實現EEPROM大容量化之目的相反。 、’ 因此，對此提出有下述EEPR0M，其係由格 使半導體基板分離，且於其中輯狀排列複數㈣狀= 111835.doc 1302365 體層，利用該柱狀半導體層之側壁而構成記憶電晶體（例 如，非專利文獻1)。藉由如此結構，可確保較小佔據面 積，且使漂浮閘與控制閘之間的容量足夠大。 又，該結構中，連接於各記憶體單元之位元線的汲極擴 政層，分別形成於柱狀半導體層之上面，且因凹槽而完全 電性絕緣。進而，可縮小元件分離區域，亦可縮小記憶體 早7L尺寸。因此，可獲得大容量eepr〇m，其集成有具有 優良寫入及擦除效率之記憶體單元。 又，關於非揮發性半導體記憶裝置之課題，可藉由增大 你浮閘與控制閘之間的容量，即使於控制閘電壓較低時， 亦可增大半導體層與漂浮閘之間的電壓，且向漂浮閘注入 電子而實施寫入處理。 非專利文獻 1 : Fumihiko Hayashi and James D. Plummer， A Self-Aligned Split-Gate Flash EEPROM Cell with 3-D Pillar Structure’’，1999 Symposium on VSLI Technology, Session 7A，T7A-4，Kyoto，Japan [發明所欲解決之問題] 然而’用以表示非專利文獻1所揭示的構造之圖17中， 為增大漂浮閘膜厚與控制閘膜厚之間的耦合比，只要增大 〜浮閘與控制閘之間的容量即可。為此，雖然只要增厚漂 子問膜厚即可，但當增厚漂浮閘之膜厚時，位於漂浮閘下 方的半導體層與漂浮閘之間的容量亦會變大，結果卻導致 岸馬合比降低。 因此’本發明之課題在於··並不增加半導體層與漂浮閘 111835.doc 1302365 之間的容量，而使耦合比增加。 【發明内容】 本發明提供—種非揮發性半導體記憶裝置，其於基板上 匕3柱狀半導體層’且關於平行配置於柱狀半導體層之側 面的漂浮閘’可藉由以下方式解決上述課題： ⑴控制閘以覆蓋漂浮閉之與面向柱狀半導體層—侧相反 的對向面及上部之方式而形成，藉此㈣合比增加；或 ⑺控制閑以覆蓋漂浮閘之與面向柱狀半導體層—側相反 °面及下σ(ϊ之方式而形成，藉此消除依存於漂浮閉膜 厚之漂浮閘下方的半導體層與漂浮閘之間的容量，而以並 不增加半導體層與漂浮閘之間的容量之方式，不使麵合比 降低；或者 (3)k制閘以覆蓋漂洋問之與面向柱狀半導體層—側相反 的對向面及上下部之方式而形成，藉此可增大漂浮閑與控 制開之間的容量’其結果是，使耦合比增大。 於疋，根據本發明，提供一種非揮發性半導體記憶裝 置’其特徵在於：於基板上包含柱狀半導體層； 漂浮閘，平行配置於柱狀半導體層之側面； 控制閘，以覆蓋漂浮閘之與面向柱狀半導體層一侧相反 的對向面及與此鄰接之至小里& 州按之主夕另外一個面之方式，介隔絕緣 膜而形成。 由於控制閘以覆蓋漂浮閘之上述對向面及 根據本發明 上部以及/或者下部之方式 體層與漂浮閘之間的容量， 而形成，故而可並不增加半導 而僅增加控制閘與漂浮閘之間 111835.doc -9- 1302365 的容量，由此能夠使耦合比大於先前SGT型快閃記憶體。 因此，寫入特性變得良好，故而能夠實現理想之次臨限電 壓升幅S。 【實施方式】 a具體而言’根據本發明’提供—種非揮發性半導體記憶 裝置’其於基板上包含柱狀半導體層，而漂浮閑平行配置 於柱狀半導體層之侧面，且控制閉以覆蓋漂浮閑之斑面向 • t狀半導體層-側相反的對向面，及與此鄰接之漂浮閘寬 度方向之上部、下部或者上下部之方式而形成。 作為可用於本發明之半導體基板，並未㈣_，可使

Z任一種眾所肠之基板。例如，可列㈣、鍺等元素半 Z體之主體基板’以及石夕錯、GaAS、InGaAS、znse'GaN 專化合物半導體之主體基板等。 又’作為於表面含有半導體層者，可列舉801卿議仙 ’絕緣層上覆梦）基板、s〇s_。加， ⑽板或者多層SGI基板等各種基板、及玻璃 基板上含有半導體層者等。其中較好的切基板或 =^上形成有㈣之S0I基板等。又，半導體基板具 型或者η型之第1導電型。 成於上述基板上之柱狀半導體層亦可包含與構 成基板之材料相同或者 同材科，更好的是包_尤其較好的是包含相 柱=導體層之形狀’並未特別限定’可採用圓柱、角 (二角柱、四角柱、多角柱）'圓錐、角錐等各種形狀。 111835.doc 1302365 又，挺狀半導體層即可具有與基板相同之導電型， 有相異之導電型。 柱狀半導體層之形成方法，並未特別限定，可使用任— 種眾所周知之方法。例如，可列舉藉由使用蟲晶法，使半 導體層沈積於基板上，並對半導體層進行餘刻而形成板狀 半導體層之方法，或者藉由利用姓刻掘姓基板而形成 半導體層之方法。 • a於上述柱狀半導體層之側面’配置有平行於該側面之漂 洋閉。漂浮閘寬度方向之上部或者下部’相對柱狀半導= 層並非必須位於垂直方向’亦可任意傾斜。 又’漂浮閘之形成方法，並未特別限^，例如可 積方法。 /ϋ 漂浮閑亦可包含與構成上述基板以及/或者上述柱狀半 導體層之材料相同或者相異的材料，雖並未特別限定，然 而例如如上所述利用沈積方法而形成之情形時，較好的$ 鲁易於藉由化學氣相沈積法而沈積之多晶石夕。 疋 再者，於柱狀半導體層與漂浮閘之間，通常形成有如石夕 氧化膜般之絕緣膜。 又’控制閘’以覆蓋漂浮閘之與面向柱狀半導體層一側 相反的對向面及與此鄰接之至少另外一個面之方式，介β 絕緣膜而形成。 控制閘覆蓋漂浮閘之比例，並未特別限中 ^ ^ 订力」限疋，然而考慮到 增大麵合比，較好的是控制閘以部分覆蓋漂浮閉之整個對 ㈣及與此鄰接之至少另外一個面之方式而形成，更好的 111835.doc -11 - 1302365 是覆蓋一半以上。 方 控制間之形成以，並切職 法。 灼如可列舉沈積 構成控制閉之材料，並未特別限定，例 或非晶矽等半導體、矽化物 了列舉多晶矽 如上所述利用沈積方法而形成之情形時好=，例如 由化學氣相沈積法而沈積之多晶石夕。 子的疋易於藉 再者，作為形成於控制閘與漂 poly絕绫膜、為丨上 1之間的絕緣膜（inter- ά表膜)，例如’可列舉由石夕氧化 P〇ly絕緣膜，或者由矽氧化膜 戚之inter- η… 夕氮化膜以及矽氧化腺望 曰所構成之inte卜poly絕緣膜（〇Ν〇臈）等。 、 進而，可於城半導體層之上部及下部或者 上形成雜質擴散層。該雜質擴散層中上部擴散層作為；= /源極區域而發揮仙，形成於柱狀半導體為及極 半導體基板上之擴散層則作Α —曰下。卩或者 赝則作為源極/汲極區域而發揮作 用。柱狀半導體層之下部擴散層，亦可自 伸至半導體基板上。 守胺層t 又’雜質擴散層形成於半導體基板上之情形時，亦可形 成於除柱狀半導體層之基礎部分料半㈣基板之整個^ 面，或者形成於除半導體基板狀漂浮開及控制閉之下部分 以外的半導體基板上之周圍部分。 再者關於雜質擴散層’較好的是，當半導體基板及柱狀 半導體層為η型第〗導電型時，具有p型第2導電型，而當柱 狀半導體層為p型第2導電型時，則具有11型第〗導電型。 111835.doc •】2- 1302365 可使用業者眾所周知之方法’使形成於柱狀半導體層之 上部的擴散層表面露出，藉此形成位元線。 因此，根據本發明，提供一種非揮發性半導體記憶裝 置’其於基板上包含柱狀半導體層，而漂浮間平行配置於 柱狀半導體層之側面，控制閘以覆蓋漂浮間之與面向柱狀 半導體層-侧的相反對向面及上下部之方式而形成。 又，根據其他觀，點，本發明之範圍内,亦包含有上述控制 閘以覆蓋上述漂浮間之對向面及上部之方式而形成的之非 揮發性半導體記憶裝置。 進而，根據其他觀點，本發明之範圍内亦包含有上述控 制閘以覆蓋上述漂浮閘之對向面及下部之方式而形成的非 揮發性半導體記憶裝置。 [實施例] 以下，參照圖式就本發明之實施形態加以詳細說明，然 而本發明並不受以下實施例限制。 再者，於用以說明以下實施形態之所有圖式中，對具有 相同功能之構件附以相同符號，故而於實施形態說明以及 各圖中省略其重複說明。 圖1〜圖10b係階段性表示本發明之半導體基板上存在的工 個非揮發性半導體記憶裝置之製造方法的模式圖。 又，圖1 Ob〜圖16係根據本發明所製造之非揮發性半導體 記憶裝置的構造模式圖。 進而，圖17〜圖20以及圖21〜圖25分別係先前技術之半導 體裝置以及本發明之半導體記憶裝置的構造模式圖。 111835.doc •13- 1302365 展示有形成於半導體基板上之 於該等圖中，作為一例 柱狀半導體層為圓柱狀。 實施例1 步驟1 : 於包含有⑦之p型半導體基板⑴上，利用熱氧化 法形成更厚之矽氧化膜（2)(圖1)。 、、其次，禾J用微影術與反應性離子餘刻（RIE)技術形成上 述:氧化膜作為用以㈣P型半導體基板之遮罩（圖2)。 其後，利用RIE技術，例如將？型半導體基板削去深度 5〇〇 nm左右，以形成矽柱（圖3)。 一八人利用濕式蝕刻技術去除矽柱上之蝕刻遮罩以及矽 氧化物（圖4a)。繼而，利用因熱氧化技術所造成之犧牲氧 化及濕式餘刻技術，使矽柱變細（圖4b)。 步驟2 : 進而，實施閘極氧化，於包含矽柱周邊之整個表面上形 成閘極氧化膜（3)(圖4c)。 步驟3 : 其後’利用化學氣相沈積法（CVD)技術沈積多晶石夕層 (4)(圖5a)。繼而，藉由熱氧化法使所沈積之多晶矽表面氧 化而形成氧化膜（5)(圖5b)。 步驟4 : 其次，利用RIE技術，以僅保留多晶矽之侧壁部分的氧 化膜之方式，去除形成於多晶石夕表面上其他部分之氧化膜 (圖 6a) 〇 111835.doc -14- 1302365 步驟5 : 、 利用濕式钱刻技術削去多晶碎（圖6b)，形成漂浮 閘。 再者’於该步驟中，半導體基板上存在複數個記憶體單 凡之情形時’切開相鄰之記憶體單元分別形成漂浮閘。 八後利用濕式钱刻技術使除多晶石夕内側以外之氣 物全部剝離（圖6c〇。 步驟6 : 其次’藉由斜離子注入，將磷（p)離子注入矽柱.，形成 成為記憶體源極/汲極之擴散層（7/8)，藉此形成包含通 道、源極7汲極之第1以及第2半導體層（6〜8)(圖7)。 §進仃上述離子注入時，矽氧化膜以及多晶矽膜作為遮 罩而發揮作用，記憶體之通道部分（6)以自對準之方式而形 成。 所形成之記憶體通道的乂軸方向長度為通道長。 再者’藉由圖6a〜圖6c各步驟所表示之多晶矽氧化膜的 RIE ’及多晶矽的濕式蝕刻，可容易地調節上述通道長 度。 步驟7 : 其後，於上述半導體層上，利用cVD技術依次分別沈積 _氧化物（9) m物（1G)、及石夕氧化物（9)，藉此於漂浮 閘與控制閘之間形成3層絕緣膜（inter_p〇ly絕緣膜、〇N〇 膜）（圖8)。 此處，亦可形成由丨層矽氧化物所構成之^…_p〇iy絕緣 111835.doc -15- 1302365 膜代替由上述3層所構成之ΟΝΟ膜。 步驟8 : 其次’利用CVD技術，使多晶矽層（11)沈積於以上述方 式所形成之矽氧化物的表面上，且利用化學機械研磨 (CMP)技術使該多晶矽表面平坦化（圖9a)。 步驟9 : 繼而’利用微影術與rIE技術成形控制閘之側面（圖 9b)。其後，進而利用RIE技術成形多晶矽，藉此形成控制 閘之上部而獲得圖9c所示之構造物。 步驟10 : 進而，利用CVD技術，使矽氧化物（13)沈積於所獲得之 構造物上的表面上。複數個記憶體單元存在於半導體基板 上之情形時，藉由該步驟，可與相鄰記憶體單元絕緣。 步驟11 : 、、摄而，利用CMP技術削去構造物上部之石夕、石夕氧化物以 Φ 及矽氮化物，藉此使汲極部分露出（圖1〇a)。 步驟12 :

異實施形態之非揮發性 111835.doc 形成位元線（14)，藉此控 及上下部之方式而形成， ’其通道部分並不浮動， 於並不夾持漂浮閘下部之控制閉而與通道部分平行 故而除記憶體單元以外亦包含電晶體部分。 〜圖16係分別表*本發明相 -16- 1302365 半導體記憶裝置的製造例’其等係藉由稍許改變圖10b(實 施例υ所示之非揮發性半導體記憶裝置之製造方 條件而獲得。 實施例2 藉由變換實施m中步驟5之條件，可獲得圖㈣示之半 導體記憶裝置，該半導體記憶裝置中n型沒極擴散層與_ 源極擴散層之間形成有長度大致與漂浮閘相同的ρ型通 道。 如此方式所獲得之半導體記憶裝置，其通道部分浮動， 由於擴散層位於漂浮閘下部之控制閘的旁邊，故而不包含 電晶體部分。 實施例3 其次，藉由變換實施例i中步驟5之條件，可獲得圖12所 不之半導體記憶裝置，該半導體記憶裝置中n型汲極擴散 層與η型源極擴散層之間形成有長度長於漂浮閘的ρ型通 道。 如此方式所獲得之半導體記憶裝置，其通道部分浮動， 又’由於漂浮閘下部之控制閘並不夾持漂浮閘而與通道部 分平行配置，故而除記憶體單元以外，亦包含電晶體部 分。 實施例4 於實施例1之步驟7中，除僅使矽氧化膜沈積以外，以其 他與實施例1相同之方式，可獲得圖13所示之inter-poly絕 緣膜由1層石夕氧化膜所構成之半導體記憶裝置。 111835.doc -17- 1302365 , 方式所獲得之半導體記憶裝置係僅將實施例1所獲 得之半導體記憶裝置的0N0膜變換為矽氧化膜者，其耦合 比雖低於實施例i之半導體記憶裝置’然而可使製造步驟 數減少。 實施例5 於實施例1之步驟4中，對矽氧化膜以及多晶矽施予rie 技術，形成介隔閘極氧化膜而配置於半導體基板上之漂浮 閘你浮閘之厚度貫質上與多晶石夕之厚度相同。 繼而’施予步驟7形成控制閘。其次，以控制閘為遮罩 使源極/汲極擴散層形成部分露出。其後’施予步驟6，除 柱狀半導體層之上部以及漂浮閘與控制閘之下方部分以 外，於半導體基板周圍部分形成記憶體汲極/源極擴散 層。其後，施予步驟11及12之處理，藉此控制閘以覆蓋上 述漂浮閘的對向面及上部之方式而形成，且，該漂浮閘與 控制閘之下方包含P型通道，於該通道之控制閘下方靠外 側形成有η型源極擴散層，由此獲得圖14所示之半導體記 憶裝置。 如此方式所獲得之半導體記憶裝置，於漂浮閘之侧面與 上部含有控制閘，耦合比雖低於實施例丨之半導體記憶裝 置，然而可使製造步驟數減少。 實施例6 於實施例1之步驟9中，進行蝕刻直至形成於漂浮閘之上 部的inter-poly絕緣膜露出。繼而，依次進行步驟〗〇、u以 及12之處理’則控制閘以覆蓋上述漂浮閘的對向面及下部 Π 1835.doc -18- 1302365 、式而形成’且’該控制閘之下方包含P型通道，於該 通道之控制問下方靠外側形成有η型源極擴散層，由此獲 得圖15所示之半導體記憶裝置。 方式所獲彳于之半導體記憶裝置·，於漂浮閘之側面與 下部含有控制閑，合比雖低於實施例1之半導體記憶裝 置’然而可使製造步驟數減少。 實施例7

於實施例1之步驟1之後，對基板進行垂直離子注入’藉 此將磷（Ρ)離子注人石夕柱以及基板表面，形成記憶體之源 極/沒極擴散層（7/8)，、繼而，除步驟6以外，以與實施例^ 相同之方式’ ％予步驟2以後之處理，由此獲得圖所示 之半導體記憶裝置。 士此方式所獲知之半導體記憶裳置，於漂浮間上部亦包 含電晶體部分，相較於記憶體單元以外之電晶體部分僅處 於漂浮閘下部的實施之半導體記憶裝置，可並不增加 其面積，而進一步提高可靠性。 其次，利用圖12,就先前技術與用以實現增加耦合比之 本發明技術的不同點加以說明。圖12係表示本發明之非揮 發性半導體記憶裝置中，含有最高耦合比之半導體記憶裴 置。忒裝置之構造為，漂浮閘平行配置於柱狀半導體層之 侧面，控制閘介隔絕緣膜（inter_poly絕緣膜）而覆蓋漂^閘 之與面向柱狀半導體層一側相反的對向面，及與此鄰接之 漂浮閘的上部以及下部。 再者，說明中假設： 111835.doc •19- 1302365 1) 無漂浮閘與第二半導體層重疊之重疊部分； 2) 可忽略漂沣閘與控制閘之間的容量中角落部分的容 旦 · 里 ， 3) /示/于閘之上述對向面與控制閘重疊之部分的長度與 通道長度相同。 首先，利用圖17〜圖20就先前技術加以說明。 先前技術中總穿遂氧化膜容量（以下為CQXl)，可視作並

聯圓筒形狀之今里C〇xl_side(圖19)與平行平板容量c。—r(圖 20)者。 此處如圖18所示，使用矽柱之柱半徑（以下為R)、穿遂 氧化膜厚（以下為τ。,）、漂浮閘膜厚（以下為Tfg)、inter_p〇ly 絕緣膜厚（以下為Tip)、閘極長（以下為L)、圓周率（以下為 π)以及矽氧化物之介電常數（以下為％〇，分別以下式表示 圓筒形狀之容量（C〇xNside)與平行平板容量（c〇xi under) [數1]

C OX 卜 side

In 2^〇xL c 丁 \ } ^ oxl-under 1 + ^ R , ，故而總穿遂氧化膜容量（Coxl)由下式： [數2] oxl 2πε〇^

In 1 + Ή

Tox 表示 又 ，inter-poly絕緣膜容量（以下為Cip])，僅為如圖19所 111835.doc -20- 1302365 示之圓筒形狀之容量，藉由使用上述所定義之π、ε〇χ R、τοχ、Tfg、Tip，由下式： [數3] C/>7/ __ I r )

In 1 +-^-

V R^T〇X^TfgJ 表示。

其次，利用圖21〜圖25，就本發明之技術加以說明。本 發明中穿遂氧化膜容量（以下為u僅為圖23所示之圓筒 形狀之容量，因此使用圖21所示之L、R、τ〇χ以及π&ε〇χ， 則由下式： [數4] C0,2= 2^ ι{ι+τ) 表示。 气又，總inter-p〇ly絕緣膜容量（以下為Gy可視作並聯圓 =形狀之inter-poly絕緣膜之容量（以下為CM磁）（圖23)、 與平行平板狀imer-p〇ly絕緣膜容量（以下為Cip2 un〜)（圖2 i) 者。 =即，總inter_P〇ly絕緣膜容量為Cip2=Cip2 side+c—化。 然而，Cip2-Side係上述〇N〇膜由3層構成。因此，使用圖 21以及圖25所示之L、R、τ 、τ 么 1 〇x Tfg、π、 εοχ ，且 inter-poly :緣膜之内側”氧化膜厚及其容量分別為〜以及ci， 之石夕氮化膜厚及其容量分別為Tip2以及C2,石夕氣化膜 111835.doc -21 * 1302365 厚之介電常數為sSiN，並且外側之矽氧化膜厚及其容量八 別為TiP3以及C3時，Cl、C2以及C3，由下式： [數5] C7 = C3-

In 7 + - 2^〇xL — ~~ΈΣΖR + T，Tfs. C2

In 1 + 2nesmL R^ + Tf^Tip 以及 1 + .

R^T〇^Tf^Tip^Tip 表不 另一方面，圓筒形狀之inter_p〇1y絕緣膜之容量Cip2 Me， 可視作ΟΝΟ膜容量之串聯合成容量，故而Cip2_side由下式： [數6]

C iplside C1.C2.C3 Cl · C2 + C2 · C3 + C3 · Cl 表示。

另一方面’平行平板形之ΟΝΟ膜的容量Cip2_under，以與 上述C〇xl-under相同方式，由下式： [數7] c/>2,^er = +Tox + Tfg )2-(r+Tip )2} 表示。 再者’同式中之Tip，意指將由3層所構成之ΟΝΟ膜換算為 矽氧化膜後的膜厚。 因此’總inter-p〇ly絕緣膜容量由下式： 111835.doc -22· 1302365 [數8] C = C1-C2-C3 2πρ ίί *2 一 +〔+〇 7； y} 表示。 其次，如以下試驗例所示，改變柱直徑以及閘極長度， 於根據先前技術所製造之半導體記憶裝置（圖17)與本發明 實施例3之半導體記憶裝置（圖12)之間，進行耦合比:比 較。 再者，耦合比係穿遂氧化膜容量與inter_p〇ly絕緣膜容量 之比亦即，由穿遂氧化膜容量除以inter-poly絕緣膜容量 而計算出。 里 關於以下試驗例所製造之各半導體記憶裝置，以上述方 式’將計算、比較後之結果表示於圖26〜圖29。 試驗例1 關於非專利文獻1中實際試作之柱直徑R=3〇〇 nm與閘極 長度L=520 nm的半導體記憶裝置、及相同條件下本發明實 施例3之半導體記憶裝置（圖12)，將其因漂浮閘膜厚產生變 化而引起的耦合比變化進行比較，且將其比較圖表示於圖 26 〇 再者’该圖表中，縱軸表示耦合比，橫軸表示漂浮閘膜 厚 Tfg。 根據該圖表可知悉，本發明之半導體記憶裝置，其耦合 比大於先前技術之耦合比，而漂浮閘膜厚越厚，該差則進 一^步變大。 111835.doc -23- 1302365 試驗例2 與試驗例1相同，藉由先前技術及本發明，製作柱直捏 R==300 nm與閘極長度L=50 nm之半導體記憶裝置，將其比 較結果示於圖27。 試驗例3 與試驗例1相同，藉由先前技術及本發明製作柱直徑 R=50 nm與閘極長度l=520 nm之半導體記憶裝置，將其比 較結果表示於圖2 8。 試驗例4 與试驗例1相同，藉由先前技術及本發明，製作柱直徑 R=50 nm與閘極長度l=50 nm之半導體記憶裝置，將其比 幸父結果不於圖2 9。 根據以上试驗例之結果，可知悉本發明之非揮發性半導 體記憶裝置中，漂浮閘之膜厚越厚，亦即Tfg越厚，則與先 前技術之半導體記憶裝置之間的耦合比之差越大。 可認為其係基於如下效果者：先前技術之半導體記憶裝 置中，藉由增厚Tfg而增加穿遂氧化膜容量c〇xi，而本發明 之半導體δ己憶裝置中，藉由增厚丁以而增加絕緣 膜容量cip2。 [產業上之可利用性] 根據本發明，由於控制閘位於漂浮閘之上下方，故而可 無需增加半導體層與漂浮閘之間的容量，而僅增加控制閘 與漂浮閘之間的容量，由此可使耦合比大於先前SGT型快 閃圯憶體。因此，寫入特性良好，能夠實現理想之次臨限 111835.doc -24- 1302365 電壓升幅s。 【圖式簡單說明】 圖1係本發明實施例1之非揮發性半導體記憶裝置的概略 步驟剖面圖。 圖2係本發明實施例1之非揮發性半導體記憶裝置的概略 步驟剖面圖。 圖3係本發明實施例1之非揮發性半導體記憶裝置的概略 步驟剖面圖。 圖4a係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖4b係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖4c係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖5a係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖5b係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖6a係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖6b係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖6c係本發明實施例i之非揮發性半導體記憶裝置的概 略步驟剖面圖。 111835.doc -25- 1302365 圖7係本發明實施例1之非揮發性半導體記憶裝置的概略 步驟剖面圖。 圖8係本發明實施例1之非揮發性半導體記憶裝置的概略 步驟剖面圖。 圖9a係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖9 b係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖9c係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖l〇a係本發明實施例1之非揮發性半導體記憶裝置的概 略步驟剖面圖。 圖1 〇b係本發明實施例1之非揮發性半導體記憶裝置的剖 面圖。 圖11係本發明實施例2之非揮發性半導體記憶裝置的剖 面圖。 圖12係本發明實施例3之非揮發性半導體記憶裝置的剖 面圖。 圖13係本發明實施例4之非揮發性半導體記憶裝置的剖 面圖。 圖14係本發明實施例5之非揮發性半導體記憶裝置的剖 面圖。 圖15係本發明實施例6之非揮發性半導體記憶裝置的剖 面圖。 111835.doc -26- 1302365 圖16係本發明實施例7之非揮發性半導體記憶裝置的剖 面圖。 圖17係先前技術之非揮發性半導體記憶裝置的剖面圖。 圖1 8係先前技術之耦合比的說明圖。 圖19係先前技術之耦合比的說明圖。 圖20係先前技術之耦合比的說明圖。 圖21係本發明技術之耦合比的說明圖。 圖22係本發明技術之搞合比的說明圖。 圖23係本發明技術之搞合比的說明圖。 圖24係本發明技術之耦合比的說明圖。 圖2 5係本發明技術之麵合比的說明圖。 圖2 6係先前技術之半導體裝置與本發明之半導體記情、穿 置之耦合比的比較圖。 圖2 7係先則技術之半導體裝置與本發明之半導體記憶裝 置之耦合比的比較圖。 圖28係先前技術之半導體裝置與本發明之半導體記憶裝 置之耦合比的比較圖。 圖29係先則技術之半導體裝置與本發明之半導體記憶裝 置之麵合比的比較圖。 【主要元件符號說明】 1 半導體基板（p型） 2 ’ 5 ’ 13 矽氧化膜 3 矽氧化膜（穿遂氧化膜） 4 多晶矽層（漂浮閘） 111835.doc -27- 1302365 6 第1半導體層（通道，p型） 7/8 第2半導體層（源極擴散層，η型）/第2 半導體層（沒極擴散層，η型） 9 石夕氧化膜（inter-poly絕緣膜） 10 石夕氮化膜（inter-poly絕緣膜） 11 多晶矽層（控制閘） 12 光阻膜 14 位元線

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Claims (1)

1302365 十、申請專利範圍·· 1· 一種非揮發性半導體記憶裝置，其特徵在於： 於基板上包含柱狀半導體層； 漂浮閘平行配置於柱狀半導體層之側面； 控制閘，以覆蓋漂浮閘之與面向柱狀半導體層之側相 反的對向面及與此鄰接之至少另外—個面之方式，介隔 絕緣膜而形成。 2. 如請 閘， 浮閘 成0 求項1之非揮發性半導體記憶裝置，其中上述控制 以覆蓋上述漂浮閘之對向面及與該對向面鄰接之漂 的寬度方向之上部、下部或者上下部之方式而^ 3. 如請求項丨之非揮發性半導體記憶裝置，其中上述控制 閘以覆蓋上述漂浮閘之對向面及上下部之方式而形成。 4. 如請求項丨之非揮發性半導體記憶裝置，其中上述控制 閘以覆蓋上述漂浮閘之對向面及上部之方式而形成。 5. 如請求項1之非揮發性半導體記憶裝置，其中上述控制 閉以覆蓋上述漂浮閘之對向面及下部之方式而形成。 6. 如請求項丨之非揮發性半導體記憶裝置，其中上述絕緣 膜由1層石夕氧化膜，或者由石夕氧化膜、石夕氮化膜以及石夕 氧化膜等3層而構成。 7· —種非揮發性半導體記憶裝置之製造方法，其包括以下 步驟： 於第1導電型半導體基板上形成柱狀半導體層； 於該柱狀半導體層之側面平行配置漂浮閘；以及 111835.doc 1302365 以覆蓋該漂浮閘之與面向柱狀半導體層之側相反的對 向面及與此鄰接之至少另外一個面之方式，介隔絕緣膜 而形成控制閘。

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