DE19600307C1 - Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers - Google Patents

Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers

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Description

Die Erfindung betrifft einen hochintegrierten Halbleiter­ speicher mit einer n-Kanal-EPROM Zelle in Form einer Säule gemäß den Merkmalen des Oberbegriffs des Patentanspruchs 1. Weiterhin betrifft die Erfindung ein Verfahren zur Herstel­ lung eines solchen Halbleiterspeichers.
Bei hochintegrierten Halbleiterspeichern, insbesondere bei elektrisch programmierbaren, nicht flüchtigen Speichern (EPROM) ist die Integrationsdichte unter anderem durch die Strukturfeinheit der Photolitographie begrenzt. Mit einer la­ teralen Integration von Stacked Gate Flash Zellen in NAND- Anordnung werden bereits minimale Zellflächen von etwa 7*F² hergestellt. F bezeichnet dabei die minimale durch die Photo­ litographie erreichbare Länge (minimal feature size).
Eine höhere Integrationsdichte ist mit einer vertikalen Aus­ führung der EPROM Zellen in Form von zylinderförmigen oder säulenförmigen Transistoren erreichbar. Mit 1 µm Zylindern können Stacked Gate Flash Zellen mit einer Zellfläche von un­ gefähr 4,4*F² hergestellt werden. Kleinere Zellflächen sind nach dieser Technik nicht herstellbar, da die Zylinder be­ reits an der Grenze der Strukturfeinheit der Phototechnik liegen. Außerdem sind bei weiterer Verkleinerung der Zylin­ derdurchmesser diese vollständig verarmt, so daß die Zell­ transistoren im entladenen Zustand nicht mehr sperren. Dieser Effekt ist vergleichbar mit dem Overerase Problem bei Stacked Gate Speichern.
Ein hochintegrierter Halbleiterspeicher der eingangs genann­ ten Art ist aus der US 5,414,287 bekannt. Dieser Halbleiter­ speicher wird durch ein Verfahren hergestellt, bei dem auf einem p⁺-dotierten Substrat Ätzmasken hergestellt werden, mit den Ätzmasken eine anisotrope Ätzung zur Herstellung von Säu­ len durchgeführt wird, eine n⁺-Implantation in den zurückge­ ätzten Substratbereichen durchgeführt wird, ein Oxid auf den Säulen und den dazwischen liegenden Flächen aufgewachsen wird, n⁺-dotiertes Polysilizium zur Bildung des Floating Gate abgeschieden und im Bereich der zwischen den Säulen liegenden Flächen durch anisotrope Ätzung wieder entfernt wird, auf dem n⁺-dotierten Polysilizium ein Interpolydielektrikum abge­ schieden wird, darauf eine n-dotierte Polysiliziumschicht zur Bildung eines Control Gate abgeschieden wird, die zweite Po­ lysiliziumschicht isotrop geätzt wird, so daß die zweite Po­ lysiliziumschicht die erste Polysiliziumschicht noch voll­ ständig umschließt, an den Spitzen der Säule die ursprüngli­ che Ätzmaske entfernt wird und dort Kontakte erzeugt werden.
Aus Pein, H., Plumm, J.D.: Performance of the 3-D Pencil Flash EPROM Cell and Memory Array, US-Z.: IEEE Transactions on Electron Devices, Vol. 42, No. 11, November 1995, pages 1982 bis 1991, ist ein hochintegrierter Halbleiterspeicher mit einer Säulenstruktur bekannt, bei der die Säule so dünn aus­ gebildet ist, daß sie vollständig an Ladungsträgern verarmt ist.
Weiterhin sind Halbleiterspeicher mit einer EPROM-Zelle, die in Form einer Säule ausgebildet ist, auch aus den Druck­ schriften US 5,460,988, US 5,382,540, JP 7.-235649 (A), EP 0 681 333 A1 und JP 4-155870 (A) bekannt.
Der Erfindung liegt die Aufgabe zugrunde, einen Halb­ leiterspeicher der eingangs genannten Art zu schaffen, der auch bei sublithographischen Abmessungen funktionstüchtig ist und besonders zuverlässig arbeitet. Außerdem soll ein Verfah­ ren zur Herstellung eines solchen Speichers geschaffen werden.
Die Lösung dieser Aufgabe erfolgt mit dem kennzeichnenden Merkmal des Anspruchs 1. Verfahrensmäßig erfolgt die Lösung mit den Merkmalen des Anspruchs 4 und insbesondere dadurch, daß eine p⁺-dotierte Polysiliziumschicht zur Bildung des Con­ trol Gates abgeschieden wird.
Die säulen- oder zylinderförmigen EPROM-Zellen werden so dünn ausgebildet, daß sie vollständig verarmt sind, das Control Gate zumindest in einem Teilbereich mit einer dazwischen- liegenden Isolatorschicht direkt auf der Säule angeordnet und das Control Gate aus p⁺-dotiertem Halbleiter­ material gebildet.
Die vollständig verarmten Zylinder gewährleisten ein sehr gutes Unterschwellenverhalten. Durch das p⁺-dotierte Control Gate ist die Einsatzspannung des Transistors auf der Drain Seite auch bei kleiner Oxiddicke ausreichend groß, wodurch sicheres Sperrverhalten gewährleistet wird. Die Einsatzspannung beträgt dabei etwas mehr als 0,9 V. Im Anfangszustand leitet der Floating Gate Transistor, da die Einsatzspannung bei vollständig verarmten (fully depleted) NMOS mit n⁺-dotiertem Floating Gate wegen der Austrittsarbeit negative Werte annimmt. Durch Programmierung, vorzugsweise mit heißen Ladungsträgern mit positiver Spannung am Drain, können die EPROM Zellen durch Verschiebung der Einsatzspannung zu positiveren Werten programmiert werden. Durch die extrem dünnen Zylinder wird eine sehr hohe Integrationsdichte mit einer Zellfläche von ungefähr 1,5*F2 erreicht, wenn die Ätzmasken für die Zylinder durch eine orthogonale Spacertechnik hergestellt werden.
In einer bevorzugten Ausführungsform werden die EPROM Zellen als Split Gate Flash Zellen ausgebildet. Bei dieser Technik ist das Control Gate in einem Teilbereich nur durch eine dünne Isolatorschicht von dem vollständig verarmten Zylinder getrennt.
Die Erfindung läßt sich jedoch auch mit Stacked Gate Flash Zellen realisieren.
Bevorzugt werden die EPROM Zellen in Siliziumtechnologie her­ gestellt. Das Prinzip des erfindungsgemäßen Halbleiterspeichers ist jedoch auch in Germanium- oder Galliumarsenidtechnologie denkbar.
Zur verfahrensmäßigen Herstellung eines derartigen hochinte­ grierten Halbleiterspeichers ist es erfindungsgemäß vorgesehen, daß auf einem p-dotierten Substratwafer Ätzmasken hergestellt werden, mit den Ätzmasken eine anisotrope Ätzung zur Herstellung der Säulen durchgeführt wird, eine n⁺-Implantation in den Sourcebereichen durchgeführt wird, die Säulen gesäubert und ein Oxid auf den Säulen und den dazwischenliegenden Flächen auf­ gewachsen wird, n⁺-dotiertes Polysilizium zur Bildung des Floating Gate abgeschieden und im Bereich der zwischen den Säulen liegenden Flächen durch anisotrope Ätzung wieder entfernt wird, auf dem n⁺-dotierten Polysilizium ein Interpolydielektrikum abgeschieden wird, ein planarisierendes Medium abgeschieden und auf den unteren Säulenbereich zurückgeätzt wird, das Interpoly­ dielektrikum und die erste Polysiliziumschicht oberhalb des planarisierenden Mediums isotrop geätzt werden, das planarisierende Medium wieder entfernt, auf die freigeätzten Bereiche ein Gateoxid gewachsen wird, darauf eine p⁺-dotierte Polysilizium­ schicht zur Bildung des Control Gate abgeschieden wird, die zweite Polysiliziumschicht anisotrop geätzt wird, so daß die zweite Polysiliziumschicht die erste Polysiliziumschicht noch vollständig umschließt und an den Säulenspitzen die ursprüngliche Ätzmaske entfernt wird und dort die Drainkontakte erzeugt werden.
In einer bevorzugten Ausführung des erfindungsgemäßen Ver­ fahrens wird die Ätzmaske durch Ätzen einer Hilfsschicht mit zwei sich kreuzenden Spacerlinien erzeugt, wobei das von den Kreu­ zungsbereichen der Spacerlinien gebildete Raster die Ätzmaske bildet. Der Abstand der parallelen Spacerlinien voneinander wird durch die photolitographisch erreichbare Größe F bestimmt. Die Breite der einzelnen Spacerlinien wird jedoch lediglich durch die verwendete Schichtdicke der Spacerschicht und die Spacertechnik bestimmt und nicht von der Strukturfeinheit der Fototechnik. Die so gebildeten Kreuzungsbereich der Spacerli­ nien lassen sich daher also um fast einen Faktor 4 kleiner her­ stellen als die direkt photolithographisch erzeugten Struktu­ ren.
Zur n⁺-Dotierung der Sourcebereiche wird vorzugsweise ein Ele­ ment der fünften Hauptgruppe und insbesondere Arsen verwendet. Die vor der Dotierung beim Ätzen der Säulen entstandenen Sei­ tenwandpolymere, die auch die Implantation maskieren, werden günstigerweise nach der Implantation isotrop geätzt. So können die als Nebenprodukt bei der Ätzung entstandenen Seitenwandpo­ lymere gleichzeitig als Implantationsmaske einen sauberen Her­ stellungsprozeß gewährleisten.
Auf die erste, n⁺-dotierte Polysiliziumschicht, die das Floa­ ting Gate bildet, wird bevorzugt ONO als Interpolydielektrikum durch Oxidation hergestellt oder abgeschieden. Als planarisie­ rendes Medium wird vorzugsweise Lack verwendet, da dieser leicht aufbringbar und zurückätzbar ist, und selektiv zu den übrigen Materialien wieder entfernt werden kann.
In einer besonders bevorzugten Ausführung werden die Säulen in Wortleitungsrichtung mit einem kleineren Abstand zueinander er­ zeugt als in Bitleitungsrichtung. Dabei ist es besonders gün­ stig, die zweite Polysiliziumschicht, die das Control Gate bil­ det, so weit zurückzuätzen, daß in Wortleitungsrichtung eine Verbindung zwischen den Control Gates der einzelnen Säulen bzw. Zellen besteht und in Bitleitungsrichtung nicht. Auf diese Weise entsteht eine selbstjustierte (selfaligned) Wortleitung.
Im folgenden wird die Erfindung anhand eines in der schemati­ schen Zeichnung dargestellten Ausführungsbeispiels weiter er­ läutert. Im einzelnen zeigen
Fig. 1 bis 7, 9 und 10 schematische Darstellungen in verschiedenen Stadien des Verfahrensablaufes anhand eines Querschnitts in Bitleitungsrichtung;
Fig. 8 und 11 Verfahrensstände anhand eines Querschnitts entlang der Wortleitung, die denen in Fig. 7 und 10 entsprechen; und
Fig. 12 eine Draufsicht auf das periodische Speicher­ zellenfeld.
In Fig. 1 ist ein p⁺-dotiertes Substrat 1 dargestellt, welches einen Teil eines Wafers bildet. Auf diesen ebenen Substratwafer werden durch Aufbringen einer Oxidschicht und einer darüberlie­ genden Hilfspolysiliziumschicht sublithographische Ätzmasken geschaffen, indem mit Hilfe sich kreuzender Spacerlinien eine Ätzmaske 2 erzeugt wird, deren Strukturgröße nur durch die ab­ geschiedene Schichtdicke und die Spacertechnik bestimmt wird. Auf diese Weise entstehen die dargestellten Ätzmasken 2 mit der dünnen noch darüber befindlichen Restschicht aus amorphen Sili­ zium oder Polysilizium 3. Die Oxidätzmasken werden entweder thermisch oxidiert oder durch eine TEOS Abscheidung erzeugt. Auch die Verwendung von Nitrid ist möglich.
In Fig. 2 ist dargestellt, wie das Substrat 1 mit dieser Ätz­ maske 2 anisotrop geätzt wird, so daß die Säulen 4 entstehen.
Die in Fig. 3 mit 5 bezeichneten Pfeile symbolisieren die ge­ meinsame Sourceimplantation (Common Source Implantation) in die zurückgeätzten Substratbereiche. Die mit Arsen n⁺-dotierten Substratbereiche sind mit Bezugszeichen 6 versehen. Beim RIE Ätzen (Reactive ion etching) sind an den Seitenwänden der Säu­ len 4 Polymere entstanden, die eine Schutzschicht 7 auf den Säulen bilden und so eine Implantation in die Säulen verhin­ dern. Nach der Implantation werden die Polymere der Schutz­ schicht 7 entfernt, und das Silizium isotrop überätzt, um sau­ bere Flächen an den Seitenwänden der Säulen 4 zu erhalten.
In Fig. 4 ist dargestellt, daß auf die solchermaßen gesäuberten Säulen 4 ein Tunneloxid 8 vorzugsweise durch Aufwachsen aufge­ bracht worden ist und eine Schicht n⁺-dotiertes Polysilizium abgeschieden worden ist. Diese Polysiliziumschicht 9 dient zur Bildung des Floating Gate.
Die nächsten Verfahrensschritte werden anhand der Darstellung in Fig. 5 erläutert. Zunächst wird in einer anisotropen selek­ tiven Ätzung die Polysiliziumschicht 9 auf den zurückgeätzten Substratbereichen geätzt. Dabei wird auch der Teil der Polysi­ liziumschicht auf den Spitzen der Säulen 4 entfernt und es ent­ stehen an den Ecken der Säulenspitzen Abrundungen oder Ausbuch­ tungen. Dann wird ein Interpolydielektrikum 10 durch Oxidation oder Abscheidung hergestellt. Vorzugsweise wird dazu ONO ver­ wendet. Darauf wird ein planarisierendes Medium 11, insbeson­ dere Lack, abgeschieden und so weit zurückgeätzt, daß der un­ tere Bereich der Säulen 4 bedeckt wird.
Das Sandwich aus Interpolydielektrikum 10 und der n⁺-dotierten Polysiliziumschicht 9 wird oberhalb des planarisierenden Medi­ ums 11 isotrop und bevorzugterweise durch Plasmaätzung, bis auf die Säule 4 zurückgeätzt. Dann wird das planarisierende Medium 11 vollständig entfernt und ein Gateoxid 12 des Serientransi­ stors der Split Gate Zelle thermisch gewachsen. Im unteren Be­ reich der Säulen 4 ist also ein n⁺-dotierter Ring von der ersten Polysiliziumschicht 9 zurückgeblieben, der das Floating Gate 14 bildet. Auf das Gateoxid 12 bzw. die verbliebene Inter­ polydielektrikumschicht 10 wird eine zweite Polysiliziumschicht 13 abgeschieden, die p⁺-dotiert wird. Diese zweite Silizium­ schicht 13 dient zur Bildung des Control Gate. Dieser Verfah­ rensstand ist in Fig. 6 dargestellt.
In den Fig. 7 und 8 ist dargestellt, wie die zweite Polysilizi­ umschicht 13 anisotrop geätzt wird, so daß ein zweiter Spacer­ ring entsteht, der den ersten Spacerring vollständig um­ schließt. Dieser zweite Spacerring bildet das Control Gate 15 der Split Gate Flash EPROM Zelle, die das Floating Gate 14 vollständig umschließt. Die Dicke der zweiten Polysilizium­ schicht 13 ist so gewählt, daß sie bei der anisotropen Ätzung in einer Richtung bis auf den zurückgeätzten Substratgrund zu­ rückgeätzt wird. Dies ist in Fig. 7 gezeigt. In Fig. 8 ist ein Schnitt durch die dazu senkrechte Richtung dargestellt, in der die Säulen 4 etwas enger zueinander stehen, so daß die Control Gates 15 jeweils einen Überlapp mit dem Control Gate 15 der Nachbarzelle haben. In dieser Richtung entsteht somit eine selbstjustierte Wortleitung (Selfaligned Control Gate).
Im nächsten Schritt wird die ursprüngliche Ätzmaske 2 (siehe Fig. 1) entfernt, wie es in Fig. 9 dargestellt ist.
In weiterer Folge wird, so wie in Fig. 10 gezeigt, die verblie­ bene Spitze der Säule 4 n⁺-dotiert. Dieser n⁺-dotierte Bereich ist in Fig. 10 mit Bezugszeichen 16 gekennzeichnet. Die Säulen­ spitze dient zur Ausbildung des Drainanschluß und ist mit dem gleichen Leitungstyp wie der Sourceanschluß in den ebenfalls n⁺-dotierten Substratbereichen 6 dotiert. Vor der Implantation in den oberen Säulenbereichen 16 wird jedoch ein planarisieren­ des Oxid 17 aufgebracht und bis zur Obergrenze der Säulen 4 zu­ rückgeätzt. Ebenfalls kann eine TEOS Schicht mit geeigneter Dicke abgeschieden und durch CMP (Chemo Mechanical Polishing) zurückgeätzt werden. Erst im Anschluß daran erfolgt die Implan­ tation in den Bereichen 16, da so die darunterliegenden Gate Bereiche durch das planarisierende Oxid 17 geschützt sind. Wie ebenfalls in Fig. 10 dargestellt, werden die Drainkontakte durch eine Metallbahn 18 verbunden. Die Metallbahn ist in Rich­ tung der Bitlinie durchgehend.
Fig. 11 entspricht vom Verfahrensstand der Fig. 10, stellt je­ doch einen Querschnitt in Wortleitungsrichtung dar. Die Metall­ bahnen 18 sind also nur entlang der Bitleitungsrichtung ausge­ bildet. Im Fall, daß die Ätzmasken der Säulen durch Spacertech­ nik hergestellt wurden, werden auch die Metallbahnen 18 durch Spacertechnik hergestellt, z. B. durch CVD-Abscheidung von Wolf­ ram an einer Oxidhilfsschicht.
Eine Draufsicht auf ein solchermaßen hergestelltes, querge­ schnittenes periodisches Speicherzellenfeld ist in Fig. 12 wie­ dergegeben. Darin sind die Säulen 4 mit dem sie umgebenden Floating Gate 14 und dem darum herum ausgebildeten Control Gate 15 dargestellt. In Wortleitungsrichtung bilden die Control Ga­ tes 15 einen Überlapp, so daß eine selbstjustierte Wortleitung ausgebildet wird. In Bitleitungsrichtung sind die Control Gates 15 voneinander getrennt, jedoch besteht eine Verbindung durch die gestrichelt angedeuteten Metallbahnen 18. Eine Speicher­ zelle hat eine Größe von ungefähr 1,0 F in Richtung der Wort­ leitung und 1,5 F in Richtung der Bitleitung. In bezug auf die Funktionalität entsprechen die einzelnen Speicherzellen den konventionellen Split Gate Flash Zellen. Die vollständig ver­ armten Zylinder lassen ein sehr gutes Unterschwellenverhalten erwarten. Durch das p⁺-dotierte Control Gate ist die Einsatz­ spannung des Split Gate Transistors auf der Drainseite auch bei kleiner Oxiddicke ausreichend groß.
Bezugszeichenliste
 1 Substrat
 2 Ätzmaske
 3 Polysilizium
 4 Säulen
 5 Pfeile
 6 dotierte Substratbereiche
 7 Schutzschicht
 8 Tunneloxid
 9 n⁺-dotiertes Polysilizium
10 Interpolydielektrikum
11 planarisierendes Medium
12 Gateoxid
13 p⁺-dotiertes Polysilizium
14 Floating Gate
15 Control Gate
16 n⁺-dotierter Säulenbereich
17 planarisierendes Medium
18 Metallbahnen

Claims (11)

1. Hochintegrierter Halbleiterspeicher mit einer n-Kanal- EPROM-Zelle in Form einer Säule mit einem Floating-Gate und einem Control-Gate, wobei laterale Abmessungen der Säule so gewählt sind, daß die Säule (4) in einem potentialfreien Zu­ stand der n-Kanal-EPROM-Zelle an freien Ladungsträgern voll­ ständig verarmt ist, und wobei das Control-Gate (15) zumin­ dest in einem Teilbereich mit einer dazwischenliegenden Iso­ latorschicht auf der Säule (4) angeordnet ist, dadurch gekennzeichnet, daß das Control-Gate (15) aus p⁺-dotiertem Halbleitermaterial gebildet ist.
2. Hochintegrierter Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die n-Kanal-EPROM-Zelle als Split-Gate-Flash-Zelle ausge­ bildet ist.
3. Hochintegrierter Halbleiterspeicher nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeichnet, daß die n-Kanal-EPROM-Zelle in Siliziumtechnologie herge­ stellt ist.
4. Verfahren zur Herstellung eines hochintegrierten Halblei­ terspeichers nach Anspruch 1, bei dem
  • a) auf einem p⁺-dotierten Substrat (1) Ätzmasken (2) herge­ stellt werden,
  • b) mit den Ätzmasken (2) eine anisotrope Ätzung zur Herstel­ lung der Säulen (4) durchgeführt wird,
  • c) eine n⁺-Implantation in den zurückgeätzten Substratberei­ chen (6) durchgeführt wird,
  • d) die Säulen (4) gesäubert und ein Oxid (8) auf den Säulen (4) und den dazwischenliegenden Flächen aufgewachsen wird,
  • e) n⁺-dotiertes Polysilizium (9) zur Bildung des Floating- Gates abgeschieden und im Bereich der zwischen den Säulen (4) liegenden Flächen durch anisotrope Ätzung wieder entfernt wird,
  • f) auf dem n⁺-dotierten Polysilizium (9) ein Interpolydielek­ trikum (10) abgeschieden wird,
  • g) ein planarisierendes Medium (11) abgeschieden und auf den unteren Säulenbereich zurückgeätzt wird,
  • h) das Interpolydielektrikum (10) und die erste Polysilizium­ schicht (9) oberhalb des planarisierenden Mediums (11) isotrop geätzt werden,
  • i) auf die freigeätzten Bereiche ein Gateoxid (12) gewachsen wird,
  • j) darauf eine p⁺-dotierte Polysiliziumschicht (13) zur Bil­ dung des Control-Gates abgeschieden wird,
  • k) die zweite Polysiliziumschicht (13) isotrop geätzt wird, so daß die zweite Polysiliziumschicht (13) die erste Polysi­ liziumschicht (12) noch vollständig umschließt,
  • l) an den Spitzen der Säule (4) die ursprüngliche Ätzmaske (2) entfernt wird, und dort Kontakte erzeugt werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß im Schritt a) die Ätzmaske (2) durch Ätzen einer Hilfs­ schicht mit zwei sich kreuzenden Spacerlinien erzeugt wird, wobei das von den Kreuzungsbereichen der Spacerlinien gebil­ dete Raster die Ätzmaske bildet.
6. Verfahren nach einem der Ansprüche 4 oder 5, dadurch gekennzeichnet, daß im Schritt c) mit einem Element der fünften Hauptgruppe, insbesondere Arsen, dotiert wird.
7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die im Schritt b) entstandenen Seitenwandpolymere nach der Implantation im Schritt c) isotrop geätzt werden.
8. Verfahren nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß im Schritt f) ONO als Interpolydielektrikum verwendet wird.
9. Verfahren nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß im Schritt g) Lack als planarisierendes Medium (11) ver­ wendet wird.
10. Verfahren nach einem der Ansprüche 4 bis 9, dadurch gekennzeichnet, daß die Säulen (4) in Wortleitungsrichtung mit einem kleine­ ren Abstand zueinander erzeugt werden als in Bitleitungsrich­ tung.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß im Schritt k) die zweite Polysiliziumschicht (13) so weit geätzt wird, daß das von der zweiten Polysiliziumschicht ge­ bildete Control-Gate (15) in Wortleitungsrichtung eine Ver­ bindung mit einem benachbarten Control-Gate aufweist und in Bitleitungsrichtung keine Verbindung mit einem benachbarten Control- Gate aufweist.
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