JP5667017B2 - 半導体装置及びその製造方法 - Google Patents
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Description
同図においては、p型のシリコン基板61上に選択的に形成された第1のゲート酸化膜(トンネル酸化膜)63を介してフローティングゲート電極64が設けられ、フローティングゲート電極64上には第2のゲート酸化膜65を介して、自己整合してコントロールゲート電極66が設けられており、p型のシリコン基板61にはコントロールゲート電極66に自己整合してn+型ソースドレイン領域62が設けられている慣例的な2重自己整合のフローティングゲート電極及びコントロールゲート電極を有するMIS電界効果トランジスタからなるメモリーセルが形成されている。このMIS電界効果トランジスタは8個直列接続されてNANDゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のn+型ドレイン領域62aを形成し、ビット線に接続され、隣接するソース領域は共通のn+型ソース領域62bを形成し、拡散層からなるソース配線をなしている。図示されてはいないが、ビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線を形成している。
慣例的なNANDゲートのフラッシュメモリーと同様に、Fowler−Nordheimトンネル注入/放出を利用し、フローティングゲート電極に電子が注入されている状態では、MIS電界効果トランジスタはエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、MIS電界効果トランジスタはデプリーショントランジスタとなり、オン状態を示し、これら2状態を情報の二値に対応させたフラッシュメモリーを構成している。
それぞれの領域を微細化し、メモリーセルを直列接続するNANDゲートのフラッシュメモリーを構成しているため、極めて高集積化が計られているが、半導体基板に直接MIS電界効果トランジスタからなるメモリーセルを形成するため、セル間アイソレーションとしてシャロートレンチ(浅溝)による素子分離領域及びトレンチ直下のチャネルストッパー領域を設けている(図示はしていない)が、トレンチ側面の微小なリークを完全には抑制できないこと、あるいはトレンチ側面に這い上がるチャネルストッパー領域により、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域のトレンチ側面の影響により電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないことによるメモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと等の問題があり、チャネル幅をさらに微細化した場合、側面リークの寄与が増大し、メモリーセルの閾値電圧の高精度な制御が難しくなりつつある。
(1)セル間アイソレーションとして使用するシャロートレンチ素子分離領域及びトレンチ直下のチャネルストッパー領域により、トレンチ側面の微小なリークを完全には抑制できなかったこと
(2)シャロートレンチ素子分離領域の側面にまでチャネルストッパー領域を形成した場合、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと
(3)トレンチ素子分離により、チャネル領域端が生じるため、電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないため、メモリーセルの閾値電圧のばらつきが大きかったこと
(4)チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと
(5)チャネル領域幅をさらに微細化した場合、側面リークの寄与が増大し、メモリーセルの閾値電圧の高精度な制御が難しくなってきたこと
従来例には示されていないが、
(6)従来例のMIS電界効果トランジスタをSOI化させた場合、半導体基板に印加された電圧あるいは絶縁膜中にトラップされたチャージ等により、SOI基板の下面にバックチャネルリークが発生し、メモリー反転を引き起こすため、実用化されていないこと
等の問題が顕著になりつつあり、現状技術によるMIS電界効果トランジスタからなるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。
また成長するシリコン窒化膜(Si3N4)の膜厚により、2段階形成するSi層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型(薄膜)のSOI構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好なSi層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。
また第1及び第2のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入(あるいは放出)ができるため、MIS電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またチャネル領域を形成する微細なSi層に自己整合して、MIS電界効果トランジスタの構成要素(高濃度のソースドレイン領域、第1のゲート酸化膜、第2のゲート酸化膜及び包囲型フローティングゲート電極)を微細に形成することも可能である。
また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成することもできるため、左右のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、MIS電界効果トランジスタの高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域(サリサイド層)に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またいわゆるダマシンプロセスにより、低抵抗なコントロールゲート電極を形成できるので、ワード線抵抗を低減でき、さらなる高速化が可能である。
またSOI構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またMIS電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより低減できる(一般に、空気とシリコン酸化膜(SiO2)との誘電率の相違で約1/4になる)ため、さらなる高速化が可能である。
即ち、マスストレージシステム用途ばかりでなく、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に搭載可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ2重包囲型ゲート電極を有するMIS電界効果トランジスタからなるSOI構造のフラッシュメモリーのメモリーセルを得ることができる。
本発明者は当該技術を、2段階横(水平)方向エピタキシャル成長を利用した、絶縁膜上の2重包囲型ゲート電極付きMIS電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor with Double Surrounding Gate On Insulator)構造と命名し、MDOSGOIN(エムドスゴーイン)と略称する。
(1)Si基板上に積層する複数の絶縁膜間に、コントロールゲート電極の下面ゲート電極部形成用のパターン層(導電膜)を選択的に形成しておく。
(2)Si基板上に選択的にSi層を縦(垂直)方向にエピタキシャル成長させる。
(3)縦(垂直)方向エピタキシャルSi層の側面の一部から絶縁膜上に横(水平)方向エピタキシャルSi層を成長させる。(第1段階の横(水平)方向エピタキシャル成長)
(4)コントロールゲート電極の下面ゲート電極部形成用のパターン層上に、チャネル部に相当する箇所のSi層及びその周囲の絶縁膜を除去する開孔部を形成する。
(5)露出したSi層の側面間にチャネル領域形成用のSi層を成長する。(第2段階の横(水平)方向エピタキシャル成長)
(6)チャネル形成用のSi層の周囲に第1のゲート絶縁膜(トンネル酸化膜)を介して包囲型フローティングゲート電極を平坦に埋め込む。
(7)上層に絶縁膜を形成して後、フローティングゲート電極上の絶縁膜、フローティングゲート電極の周囲の下層絶縁膜及びフローティングゲート電極下のコントロールゲート電極の下面ゲート電極部形成用のパターン層を除去する開孔部を形成する。
(8)露出した包囲型フローティングゲート電極の周囲に第2のゲート絶縁膜を介して包囲型コントロールゲート電極を平坦に埋め込む。
(9)第1のエピタキシャルSi層上の絶縁膜を除去し、包囲型コントロールゲート電極に自己整合してソースドレイン領域を形成する。
等により2重包囲型ゲート電極(包囲型フローティングゲート電極及び包囲型コントロールゲート電極)を有するMIS電界効果トランジスタを形成する技術を使用して
シリコン基板上にシリコン窒化膜が設けられ、シリコン窒化膜上には、選択的にシリコン酸化膜が設けられ、シリコン酸化膜上には、選択的に第1段階の横(水平)方向エピタキシャルSi層が設けられ、Si層の両側面には、それぞれ側面を接して第2段階の横(水平)方向エピタキシャルSi層が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜により絶縁分離されて設けられている。第2段階成長のSi層の残りの周囲には第1のゲート酸化膜を介して包囲型フローティングゲート電極が設けられ、包囲型フローティングゲート電極の周囲には第2のゲート酸化膜を介して包囲型コントロールゲート電極(ワード線)が設けられ、第1段階成長のSi層には概略ソースドレイン領域が設けられている2重包囲型ゲート電極(包囲型フローティングゲート電極及び包囲型コントロールゲート電極)を有するMIS電界効果トランジスタからなるメモリーセルが形成されている。このMIS電界効果トランジスタは8個直列接続されてNANDゲートのフラッシュメモリーを構成している。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図19は本発明の半導体装置の第1の実施例で、図1はフラッシュメモリーの模式平面図、図2はビット線に沿う方向の模式側断面図(p−p矢視断面図)、図3はワード線に沿う方向の模式側断面図(q−q矢視断面図)、図4〜図19は製造方法の工程断面図である。
図2及び図3においては、p型のシリコン基板1上にシリコン窒化膜(Si3N4)2が設けられ、シリコン窒化膜(Si3N4)2上には、選択的にシリコン酸化膜(SiO2)3が設けられ、シリコン酸化膜(SiO2)3上には、選択的にp型の第1段階の横(水平)方向エピタキシャルSi層5が設けられ、Si層5の両側面には、それぞれ側面を接してp型の第2段階の横(水平)方向エピタキシャルSi層6が設けられた構造からなる半導体層がシリコン窒化膜(Si3N4)4により絶縁分離されて設けられている。Si層6の残りの周囲には第1のゲート酸化膜(SiO2)10を介して包囲型フローティングゲート電極(polySi)11が設けられ、包囲型フローティングゲート電極(polySi)11の周囲には第2のゲート酸化膜(SiO2)12を介して包囲型コントロールゲート電極(WSi、ワード線)13が設けられ、Si層5には概略n+型ソースドレイン領域(9、9a、9b)が設けられている2重包囲型ゲート電極(包囲型フローティングゲート電極及び包囲型コントロールゲート電極)を有するMIS電界効果トランジスタからなるメモリーセルが形成されている。このMIS電界効果トランジスタは8個直列接続されてNANDゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のn+型ドレイン領域9aを形成し、この共通のn+型ドレイン領域9aにはバリアメタル(TiN)16を有する導電プラグ(W)17を介してバリアメタル(TaN)19を有するCu配線20からなるビット線が接続されている。隣接するソース領域は共通のn+型ソース領域9bを形成し、共通のn+型ソース領域9bは共通ソース領域接続導電膜(WSi)8からなるソース配線に接続されている。またビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線13を形成している。従来例同様、Fowler−Nordheimトンネル注入/放出を利用し、フローティングゲート電極に電子が注入されている状態では、MIS電界効果トランジスタはエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、MIS電界効果トランジスタはデプリーショントランジスタとなり、オン状態を示し、これら2状態を情報の二値に対応させたフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なNANDゲートのフラッシュメモリーと同様である。
また成長するシリコン窒化膜(Si3N4)の膜厚により、2段階形成するSi層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型(薄膜)のSOI構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好なSi層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。
また第1及び第2のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入(あるいは放出)ができるため、MIS電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またチャネル領域を形成する微細なSi層に自己整合して、MIS電界効果トランジスタの構成要素(高濃度のソースドレイン領域、第1のゲート酸化膜、第2のゲート酸化膜及び包囲型フローティングゲート電極)を微細に形成することも可能である。
即ち、マスストレージシステム用途ばかりでなく、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に搭載可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ2重包囲型ゲート電極を有するMIS電界効果トランジスタからなるSOI構造のフラッシュメモリーのメモリーセルを得ることができる。
化学気相成長により、p型のシリコン基板1に100nm程度のシリコン窒化膜(Si3N4)2を成長する。次いで化学気相成長により、120nm程度のタングステン(W)膜22を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステン(W)膜22を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。(ここで残されたタングステン(W)膜22は包囲型コントロールゲート電極の下層部を形成する際、使用される。)
次いで化学気相成長により、シリコン酸化膜(SiO2)3を200nm程度成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、平坦化する。次いで化学気相成長により、50nm程度のシリコン窒化膜(Si3N4)4を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)4、シリコン酸化膜(SiO2)3及びシリコン窒化膜(Si3N4)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したp型のシリコン基板1上にp型の縦(垂直)方向エピタキシャルSi層23を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)4の平坦面より突出したp型の縦(垂直)方向エピタキシャルSi層23を平坦化する。次いで選択化学気相成長により50nm程度のタングステン膜24を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)4を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで露出したp型の縦(垂直)方向エピタキシャルSi層23の側面にp型の横(水平)方向エピタキシャルSi層5(第1段階の横(水平)方向エピタキシャル成長)を成長し、シリコン窒化膜(Si3N4)4の開孔部を埋め込む。図示されていないが、残されたシリコン窒化膜(Si3N4)4は素子分離領域となる。
次いでp型の横(水平)方向エピタキシャルSi層5の表面を900℃程度で酸化し、20nm程度のシリコン酸化膜(SiO2)(図示せず)を成長する。次いで熱酸化したシリコン酸化膜(SiO2)(図示せず)及びシリコン窒化膜(Si3N4)4をマスク層として、タングステン膜24及びp型の縦(垂直)方向エピタキシャルSi層23を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン酸化膜(SiO2)7を成長する。次いでSi層5の平坦面上のシリコン酸化膜(SiO2)7及び熱酸化したシリコン酸化膜(SiO2)(図示せず)を化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)7を開孔部に平坦に埋め込む。(この領域も素子分離領域の一部となる。)次いでシリコン酸化膜(SiO2)7を60nm程度異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のタングステンシリサイド膜(WSi)8を成長する。次いで化学的機械研磨(CMP)し、タングステンシリサイド膜(WSi)8を開孔部に平坦に埋め込み隣接するソース領域(以後形成)を接続する。(図1及び図2参照)
次いで化学気相成長により、80nm程度のシリコン酸化膜(SiO2)25を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)25、Si層5、シリコン窒化膜(Si3N4)4及びシリコン酸化膜(SiO2)3を選択的に順次異方性ドライエッチングし、タングステン(W)膜22の一部を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。(図10における破線は、紙面の奥のSi層5を示している。)
次いで露出したSi層5の側面間にp型の横(水平)方向エピタキシャルSi層6を成長し、下部に空孔を有するSi層6(第2段階の横(水平)方向エピタキシャル成長)を形成する。(この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。)次いで露出しているSi層6の全周囲を酸化し、8nm程度の第1のゲート酸化膜(SiO2)10を成長する。次いで化学気相成長により、第1のゲート酸化膜(SiO2)10の全周囲を含む全面に、開孔部を完全に埋め込むように75nm程度の多結晶シリコン膜(polySi)を成長する。次いで化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)25上に成長した多結晶シリコン膜(polySi)を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型フローティングゲート電極(polySi)11が形成される。次いでSi層6に閾値電圧制御用(デプリーション化用)の燐のイオン注入をおこなう。
次いで化学気相成長により、120nm程度のシリコン窒化膜(Si3N4)26を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、ワード線に相当する箇所のシリコン窒化膜(Si3N4)26を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、包囲型フローティングゲート電極(polySi)11の側壁のシリコン酸化膜(SiO2)25、シリコン窒化膜(Si3N4)4及びシリコン酸化膜(SiO2)3を選択的に順次異方性ドライエッチングし、タングステン(W)膜22の一部を露出する開孔部を形成する。次いで等方性ドライエッチングすることにより、露出したタングステン(W)膜22及び包囲型フローティングゲート電極(polySi)11下部に存在するタングステン(W)膜22すべてを除去し、トンネル状の開孔部を形成する。この際シリコン窒化膜(Si3N4)2がエッチングのストッパー膜となる。次いでレジスト(図示せず)を除去する。
次いで露出している包囲型フローティングゲート電極(polySi)11の全周囲を酸化し、40nm程度の第2のゲート酸化膜(SiO2)12を成長する。(この熱処理により、デプリーション化用の燐がSi層6全体にランニングされる。)次いで化学気相成長により、第2のゲート酸化膜(SiO2)12の全周囲を含む全面に、開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜(WSi)13を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)26上に成長したタングステンシリサイド膜(WSi)13を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型コントロールゲート電極(WSi、ワード線)13が形成される。
次いでシリコン窒化膜(Si3N4)26及びシリコン酸化膜(SiO2)25を順次エッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いで包囲型コントロールゲート電極(WSi、ワード線)13をマスク層として、n+型ソースドレイン領域9形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP(Rapid Thermal Processing)法によりアニールをおこない、n+型ソースドレイン領域9を形成する。
次いで化学気相成長により、350nm程度の燐珪酸ガラス(PSG)膜14を成長する。次いで化学的機械研磨(CMP)し、PSG膜14を平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)15を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)15及びPSG膜14を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。
次いでスパッタにより、バリアメタルとなるTiN16を成長する。次いで化学気相成長により、タングステン(W)17を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)16を有する導電プラグ(W)17を形成する。
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)18を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)18を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)18がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)19を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)19を有するCu配線20を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)21を成長し、本願発明の2段階横(水平)方向エピタキシャル成長によるMDOSGOIN構造に形成した2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタより構成したSOI構造のNANDゲートのフラッシュメモリーを含む半導体集積回路を完成する。
同図においては、サイドウォール(SiO2)が形成されていること、メタルソースドレインとなるサリサイド層(CoSi2)が形成されていること及び包囲型コントロールゲート電極(WSi)の上面はサリサイドゲート電極(CoSi2/WSi)が形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソースドレイン領域及びコントロールゲート電極の抵抗を低減できるため、より高速化が可能である。
同図においては、Si層5及びSi層6がそれぞれSiGe層30及び歪みSi層31に置き換わって形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、左右のSiGe層から歪みSi層(チャネル領域)の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。
同図においては、Si層5が包囲型コントロールゲート電極(WSi)直下のSi層6の側壁のみに形成されており、大部分のSi層5がSi層33に置き換わって形成されていること及びSi層33直下に空孔が形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソースドレイン領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜(SiO2)に比較し、大幅に低減できる(空気とシリコン酸化膜(SiO2)との誘電率の相違で約1/4になる)ため、より高速化が可能である。
同図においては、燐珪酸ガラス(PSG)膜が2層に形成されていること及び包囲型コントロールゲート電極(WSi)が低抵抗のAl(いわゆるダマシンプロセスにより形成)に置き換わって形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、低抵抗のAlからなるワード線を形成できるため、より高速化が可能である。
同図においては、埋め込みシリコン酸化膜(SiO2)7がすべて共通ソース接続領域8に置き換わって形成されていること及び共通ソース接続領域8直下にp+型不純物領域36を介して半導体基板1に接続されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース配線(接地電圧配線)を省略できるため、高集積化が可能となる。
上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、フラッシュメモリーのメモリーセルパターン形状に関し、極めて単純な長方形及び直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。
また上記実施例においては、メモリーセルを8個直列接続しているNANDゲートのフラッシュメモリーを形成する場合を説明しているが、ソースドレイン領域の抵抗及び容量を低減できれば、直列接続する個数を増加させることは可能である。
また上記実施例においては、メモリーセルを直列接続しているNANDゲートのフラッシュメモリーを形成する場合を説明しているが、メモリーセルを並列接続するNORゲートのフラッシュメモリーを形成する場合に適用することも可能であるし、他の回路形式(AND方式,仮想接地方式等)に適用することも可能である。
また本発明のSOI構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタの構造は、EPROM(Electrically Programmable Read Only Memory)及びEEPROM(Electrically Erasable and Programmable Read Only Memory)にも使用可能である。
また本発明の半導体装置はフラッシュメモリーとしてばかりでなく、システムLSIに搭載される半導体記憶装置として使用することも可能である。
2 シリコン窒化膜(Si3N4)
3 シリコン酸化膜(SiO2)
4 素子分離領域のシリコン窒化膜(Si3N4)
5 p型の横(水平)方向エピタキシャルSi層(第1段階成長の半導体層)
6 n型化された横(水平)方向エピタキシャルSi層(第2段階成長の半導体層)
7 埋め込みシリコン酸化膜(SiO2)
8 共通ソース領域接続導電膜(WSi)
9 n+型ソースドレイン領域
9a n+型共通ドレイン領域
9b n+型共通ソース領域
10 第1のゲート酸化膜(トンネル酸化膜、SiO2)
11 包囲型フローティングゲート電極(polySi)
12 第2のゲート酸化膜(SiO2)
13 包囲型コントロールゲート電極(WSi、ワード線)
14 燐珪酸ガラス(PSG)膜
15 シリコン窒化膜(Si3N4)
16 バリアメタル(TiN)
17 導電プラグ(W)
18 層間絶縁膜(SiOC)
19 バリアメタル(TaN)
20 Cu配線(Cuシード層含む)
21 バリア絶縁膜(Si3N4)
22 タングステン(W)膜
23 p型の縦(垂直)方向エピタキシャルSi層
24 選択化学気相成長導電膜(W)
25 シリコン酸化膜(SiO2)
26 シリコン窒化膜(Si3N4)
27 サイドウォール(SiO2)
28 サリサイド層(CoSi2)
29 サリサイドゲート電極(CoSi2/WSi)
30 p型の横(水平)方向エピタキシャルSiGe層(第1段階成長の半導体層)
31 n型化された横(水平)方向エピタキシャル歪みSi層(第2段階成長の半導体層)
32 空孔
33 p型の横(水平)方向エピタキシャルSi層(第3段階成長の半導体層)
34 燐珪酸ガラス(PSG)膜
35 包囲型コントロールゲート電極(Al)
36 p+型不純物領域
Claims (5)
- 一対の第1の半導体層間に、対向する側面を一致させ、挟まれて設けられた第2の半導体層からなる半導体層と、前記第2の半導体層の全周囲に第1のゲート絶縁膜を介して設けられた包囲構造の第1のゲート電極と、前記第1のゲート電極の全周囲に第2のゲート絶縁膜を介して設けられた包囲構造の第2のゲート電極と、前記第1の半導体層に設けられたソースドレイン領域と、前記第2の半導体層に設けられたチャネル領域と、を備えてなる2重包囲型ゲート電極構造のMIS電界効果トランジスタが、絶縁膜を介して半導体基板上に設けられ、前記第1のゲート電極のゲート長は全周囲において等しい長さに設けられ、及び前記第1のゲート電極のゲート長は前記第2の半導体層の長さに一致し、且つ前記第2のゲート電極のゲート長は前記第1のゲート電極のゲート長より長く設けられていることを特徴とする半導体装置。
- 前記第1の半導体層の格子定数が、前記第2の半導体層の格子定数より大きいことを特徴とする請求項1に記載の半導体装置。
- 前記ソースドレイン領域が設けられた第1の半導体層直下に空孔を有していることを特徴とする請求項1あるいは請求項2に記載の半導体装置。
- 前記MIS電界効果トランジスタにおいて、前記第1のゲート絶縁膜をトンネル酸化膜とし、前記第1のゲート電極をフローティングゲート電極とし、前記第2のゲート電極をコントロールゲート電極とし、前記フローティングゲート電極に電子が注入されているか否かを記憶情報の二値に対応させた不揮発性半導体記憶装置のメモリーセルを構成したことを特徴とする請求項1あるいは請求項2あるいは請求項3に記載の半導体装置。
- 半導体基板上に第1の絶縁膜を形成する工程と、第2のゲート電極の下面ゲート電極部形成用のパターン層(導電膜)を選択的に形成する工程と、第2の絶縁膜を形成し、平坦化する工程と、第3の絶縁膜を形成する工程と、前記第3の絶縁膜、前記第2の絶縁膜及び前記第1の絶縁膜を選択的に順次エッチング除去し、前記半導体基板の一部を露出する第1の開孔部を形成する工程と、露出した前記半導体基板上に縦(垂直)方向エピタキシャル半導体層を形成し、前記第1の開孔部を平坦に埋め込む工程と、前記縦(垂直)方向エピタキシャル半導体層直上に選択化学気相成長膜を形成する工程と、前記第3の絶縁膜を選択的にエッチング除去し、前記縦(垂直)方向エピタキシャル半導体層の側面の一部を露出する第2の開孔部を形成する工程と、露出した前記縦(垂直)方向エピタキシャル半導体層の側面に第1の横(水平)方向エピタキシャル半導体層を形成し、前記第2の開孔部を平坦に埋め込む工程と、前記第1の横(水平)方向エピタキシャル半導体層の表面を酸化し、酸化膜を形成する工程と、前記酸化膜及び前記第3の絶縁膜をマスク層として、前記選択化学気相成長膜及び前記縦(垂直)方向エピタキシャル半導体層を順次エッチング除去し、第3の開孔部を形成する工程と、第4の絶縁膜を形成し、前記第3の開孔部を平坦に埋め込む工程と、前記第1の横(水平)方向エピタキシャル半導体層の側面を露出する程度に、埋め込まれた前記第4の絶縁膜の一部をエッチング除去し、第4の開孔部を形成する工程と、導電膜を形成し、前記第4の開孔部を平坦に埋め込む工程と、第5の絶縁膜を形成する工程と、前記第5の絶縁膜、前記第1の横(水平)方向エピタキシャル半導体層、前記第3の絶縁膜及び前記第2の絶縁膜を選択的に順次エッチング除去し、第5の開孔部を形成する工程と、露出した前記第1の横(水平)方向エピタキシャル半導体層の側面間に第2の横(水平)方向エピタキシャル半導体層を形成する工程と、前記第2の横(水平)方向エピタキシャル半導体層の全周囲に第1のゲート酸化膜を形成する工程と、前記第1のゲート酸化膜の全周囲に第1のゲート電極を形成し、前記第5の開孔部を平坦に埋め込む工程と、第6の絶縁膜を形成する工程と、前記第6の絶縁膜、前記第5の絶縁膜、前記第3の絶縁膜、前記第2の絶縁膜及び第2のゲート電極の下面ゲート電極部形成用の前記パターン層を選択的に順次エッチング除去し、トンネルを含む第6の開孔部を形成する工程と、露出した前記第1のゲート電極の全周囲に第2のゲート酸化膜を形成する工程と、前記第2のゲート酸化膜の全周囲に第2のゲート電極を形成し、前記第6の開孔部を平坦に埋め込む工程と、前記第6の絶縁膜及び前記第5の絶縁膜をエッチング除去し、前記第1の横(水平)方向エピタキシャル半導体層を露出する工程と、前記第1の横(水平)方向エピタキシャル半導体層にソースドレイン領域を形成する工程と、をおこない、2重包囲型ゲート電極構造のMIS電界効果トランジスタを形成したことを特徴とする半導体装置の製造方法。
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