JP2019106453A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】絶縁膜構造が異なる半導体層に設けた全周囲等チャネル長のMISFET【解決手段】Si基板1の一部上に絶縁膜7により包囲された一対の空孔8を設け、絶縁膜7により包囲された空孔8上に一対のSi層4を設け、Si層4間に1側面をそれぞれ接して一対のSiGe層5を設け、SiGe層5間に対向する側面をそれぞれ接して歪Si層6を挟んで設け、Si層4に端部がすべて平面からなるn+型ソース領域9又はn+型ドレイン領域12を設け、SiGe層5に端部がすべて平面からなるn型ソース領域10又はn型ドレイン領域11を設け、歪Si層6に全周囲チャネル長が等しいチャネル領域を設け、歪Si層6の全周囲にゲート酸化膜13を介して包囲型ゲート電極14を設け、一対の空孔8を包囲する絶縁膜7の側面に接し、包囲型ゲート電極14の下面部の側面及び底面に絶縁膜3をSi基板1の一部上に設けたMISFET。【選択図】図1
Description
本発明はSOI(Silicon On Insulator)構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に容易な製造プロセスにより、SOI基板を形成し、このSOI基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのMIS電界効果トランジスタを含む半導体集積回路を形成することに関する。
図34は従来の半導体装置の模式側断面図で、半導体層の選択エピタキシャル成長法を利用して形成したSOI構造のNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、61はp型のシリコン基板、62はシリコン窒化膜、63はシリコン酸化膜、64は素子分離領域のシリコン窒化膜、65はp型のSiGe層、66はp型の歪みSi層、67はシリコン酸化膜、68はn+型ソース領域、69はn型ソース領域、70はn型ドレイン領域、71はn+型ドレイン領域、72はゲート酸化膜、73は包囲型ゲート電極、74はサイドウォール、75はPSG膜、76はシリコン窒化膜、77はバリアメタル、78は導電プラグ、79は層間絶縁膜、80はバリアメタル、81はCu配線、82はバリア絶縁膜を示している。
同図においては、p型のシリコン基板61上にシリコン窒化膜62が設けられ、シリコン窒化膜62上には、選択的にシリコン酸化膜63が設けられ、シリコン酸化膜63上に設けられたp型のSiGe層65間に、シリコン酸化膜63が設けられていない部分上に設けられたp型の歪みSi層66が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。p型の歪みSi層66の周囲にはゲート酸化膜72を介して包囲型ゲート電極73が設けられ、包囲型ゲート電極73の上面部の側壁にはサイドウォール74が設けられ、p型のSiGe層65には、n型ソースドレイン領域(69、70)及びn+型ソースドレイン領域(68、71)が設けられ、p型の歪みSi層66には、チャネル領域が設けられており、n+型ソースドレイン領域(68、71)及び包囲型ゲート電極73には、それぞれバリアメタル77を有する導電プラグ78を介してバリアメタル80を有するCu配線81が接続されているLDD(Lightly Doped Drain)構造からなるNチャネルのMIS電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みSi層を左右から挟んだSiGe層を有する構造からなる完全空乏型の半導体層を設け、歪みSi層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、SiGe層にソースドレイン領域を設け、歪みSi層にチャネル領域を設けたSOI構造のMIS電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みSi層を包囲して形成できるため、SOI構造のMIS電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、左右のSiGe層から歪みSi層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかし包囲型ゲート電極に自己整合して、半導体層(SOI基板)の上面から不純物を注入して低濃度及び高濃度のソースドレイン領域を形成するため、上面部においては不純物の横方向拡散が大きく、下面に近づくほど(不純物拡散層が深くなるほど)小さくなるので、半導体層(SOI基板)の全周囲においてチャネル長を等しくすることができず、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと、上面部において包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量が大きかったこと及びソースドレイン領域間の耐圧が不安定であること等の問題があった。
同図においては、p型のシリコン基板61上にシリコン窒化膜62が設けられ、シリコン窒化膜62上には、選択的にシリコン酸化膜63が設けられ、シリコン酸化膜63上に設けられたp型のSiGe層65間に、シリコン酸化膜63が設けられていない部分上に設けられたp型の歪みSi層66が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。p型の歪みSi層66の周囲にはゲート酸化膜72を介して包囲型ゲート電極73が設けられ、包囲型ゲート電極73の上面部の側壁にはサイドウォール74が設けられ、p型のSiGe層65には、n型ソースドレイン領域(69、70)及びn+型ソースドレイン領域(68、71)が設けられ、p型の歪みSi層66には、チャネル領域が設けられており、n+型ソースドレイン領域(68、71)及び包囲型ゲート電極73には、それぞれバリアメタル77を有する導電プラグ78を介してバリアメタル80を有するCu配線81が接続されているLDD(Lightly Doped Drain)構造からなるNチャネルのMIS電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みSi層を左右から挟んだSiGe層を有する構造からなる完全空乏型の半導体層を設け、歪みSi層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、SiGe層にソースドレイン領域を設け、歪みSi層にチャネル領域を設けたSOI構造のMIS電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みSi層を包囲して形成できるため、SOI構造のMIS電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、左右のSiGe層から歪みSi層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかし包囲型ゲート電極に自己整合して、半導体層(SOI基板)の上面から不純物を注入して低濃度及び高濃度のソースドレイン領域を形成するため、上面部においては不純物の横方向拡散が大きく、下面に近づくほど(不純物拡散層が深くなるほど)小さくなるので、半導体層(SOI基板)の全周囲においてチャネル長を等しくすることができず、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと、上面部において包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量が大きかったこと及びソースドレイン領域間の耐圧が不安定であること等の問題があった。
本願発明が解決しょうとする課題は、
SOI構造のMIS電界効果トランジスタのソースドレイン領域を形成する場合、包囲型ゲート電極に自己整合して、半導体層(SOI基板)の上面から不純物を注入してソースドレイン領域を形成するため、不純物拡散層が深くなるほど横方向拡散が小さくなる(上面部は大きく、深いほど小さくなる)ので、
(1)半導体層(SOI基板)の全周囲においてチャネル長が等しいチャネル領域が得られなかったため、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと。
(2)上面部において、包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量の低減化が難しかったこと。
(3)チャネル長が等しいチャネル領域が得られなかったため、安定した耐圧を持つソースドレイン領域を得ることが難しかったこと。
また別の課題としては、
(4)絶縁膜(シリコン酸化膜)上での横(水平)方向選択エピタキシャル成長法により半導体層を形成するため、絶縁膜(シリコン酸化膜)との接触界面において、単結晶性が若干劣り、完全単結晶半導体層が得られ難く、漏れ電流が若干多かったこと。
(5)MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
等の問題が顕著になりつつあり、現状技術により、さらなる高速、高性能、低電力及び高信頼性を備えた、さらに微細なSOI構造のMIS電界効果トランジスタを形成することが困難になってきたことである。
SOI構造のMIS電界効果トランジスタのソースドレイン領域を形成する場合、包囲型ゲート電極に自己整合して、半導体層(SOI基板)の上面から不純物を注入してソースドレイン領域を形成するため、不純物拡散層が深くなるほど横方向拡散が小さくなる(上面部は大きく、深いほど小さくなる)ので、
(1)半導体層(SOI基板)の全周囲においてチャネル長が等しいチャネル領域が得られなかったため、閾値電圧のバラツキが大きく、安定した電流値を得ることが難しかったこと。
(2)上面部において、包囲型ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量の低減化が難しかったこと。
(3)チャネル長が等しいチャネル領域が得られなかったため、安定した耐圧を持つソースドレイン領域を得ることが難しかったこと。
また別の課題としては、
(4)絶縁膜(シリコン酸化膜)上での横(水平)方向選択エピタキシャル成長法により半導体層を形成するため、絶縁膜(シリコン酸化膜)との接触界面において、単結晶性が若干劣り、完全単結晶半導体層が得られ難く、漏れ電流が若干多かったこと。
(5)MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
等の問題が顕著になりつつあり、現状技術により、さらなる高速、高性能、低電力及び高信頼性を備えた、さらに微細なSOI構造のMIS電界効果トランジスタを形成することが困難になってきたことである。
上記課題は、半導体基板と、前記半導体基板上に選択的に設けられた一対の空孔と、前記一対の空孔をそれぞれ包囲して設けられた第1の絶縁膜と、前記一対の空孔を包囲した第1の絶縁膜上にそれぞれ設けられた一対の第1の半導体層と、前記一対の第1の半導体層間に、1側面をそれぞれ接して設けられた一対の第2の半導体層と、前記一対の第2の半導体層間に挟まれて設けられた第3の半導体層と、前記第3の半導体層の全周囲にゲート絶縁膜を介して、包囲する構造に設けられたゲート電極(包囲型ゲート電極)と、前記一対の空孔を包囲した第1の絶縁膜間に、それぞれ一側面を接し且前記包囲型ゲート電極の下面部の側面及び底面に接して、前記半導体基板上に設けられた第2の絶縁膜と、前記一対の第1及び第2の半導体層に設けられたソース領域あるいはドレイン領域と、前記第3の半導体層に設けられたチャネル領域と、を備え、前記第1及び第2の絶縁膜により、半導体基板上に絶縁膜を介する半導体層構造(SOI構造)を形成した本発明の半導体装置によって解決される。
以上説明のように本発明によれば、通常の安価な半導体基板(Si)を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板の一部上に第1の絶縁膜により包囲された一対の空孔を設け、第1の絶縁膜により包囲された一対の空孔上に一対の第1の半導体層(Si層)を設け、一対の第1の半導体層間に、1側面をそれぞれ接して一対の第2の半導体層(SiGe層)を設け、一対の第2の半導体層間に、対向する側面をそれぞれ接して第3の半導体層(歪みSi層)を挟んで設け、一対の第1の半導体層には、上面、下面及び4側面がすべて平面からなる高濃度のソース領域あるいは高濃度のドレイン領域を設け、一対の第2の半導体層には、上面、下面及び4側面がすべて平面からなる低濃度のソース領域あるいは低濃度のドレイン領域を設け、第3の半導体層には、全周囲チャネル長が等しいチャネル領域を設け、第3の半導体層の全周囲には、ゲート酸化膜を介して包囲型ゲート電極を設け、包囲型ゲート電極の下面部の側面及び底面には、一対の空孔をそれぞれ包囲する第1の絶縁膜の側面に接して第2の絶縁膜を半導体基板の一部上に設けた構造を有するSOI構造のMIS電界効果トランジスタを微細に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
また下地の絶縁膜がほとんど存在しない状態での選択エピタキシャル成長法による単結晶半導体層の形成ができ、ソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、2段階で形成した第1及び第2の絶縁膜により容易にSOI構造を形成できるため、漏れ電流の微小化による低電力化及び高速化が可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第3の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な(損失のない)駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて(ほぼゼロ)形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みSi層(第3の半導体層)を、左右から格子定数の大きなSiGe層(第2の半導体層)により挟んだ構造に形成できるため、左右のSiGe層(第2の半導体層)から歪みSi層(第3の半導体層、チャネル領域)の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第3の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またソースドレイン領域を形成する第1の半導体層直下に、第1の絶縁膜で包囲された空孔を設けることができるため、ソースドレイン領域と半導体基板間の容量の低減(シリコン酸化膜と空孔(空気)の比誘電率の相違による)ができ、高速化を可能にすることができる。
また放熱用の空孔を設けられるため、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
また包囲型ゲート電極に自己整合してMIS電界効果トランジスタの構成要素(第1の半導体層〜第3の半導体層、低濃度及び高濃度のソースドレイン領域、第1の絶縁膜、第1の絶縁膜で包囲された空孔、第2の絶縁膜等)を形成できることによる高集積化を可能にすることができる。
またドレイン領域はホットエレクトロン効果を改善したLDD構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらなる高速化を可能にすることもできる。
また導電プラグが存在しない上部縦長構造の包囲型ゲート電極を形成することも可能で、素子分離領域にまで包囲型ゲート電極を延在することなしに、上部縦長構造の包囲型ゲート電極直上で配線体を接続できるため、微細化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つSOI構造のMIS電界効果トランジスタを得ることができる。
本発明者は当該発明を、異なる絶縁膜構造上の半導体層に形成した全周囲等しいチャネル長を有するMIS電界効果トランジスタ(MISFET with Semiconductor on dissimilor Insulator and Surrounding Same Channel Length)と命名し、当該技術をSODISSAC(ソディサック)構造と略称する。
なおソースドレイン領域の構造においては、詳細は製造プロセスの記載により説明するが、先に形成された半導体層を充満する不純物領域を、包囲型ゲート電極(正確には、包囲型ゲート電極を形成するための開孔)により分割してソースドレイン領域として形成するため、ソース領域とドレイン領域の対向する端部を、半導体基板の主面に対し、垂直な平面にして対向させることが可能である。即ち、ソース領域とドレイン領域間のチャネル領域は、半導体層の全周囲において、等しいチャネル長を有する構造に形成される。
また下地の絶縁膜がほとんど存在しない状態での選択エピタキシャル成長法による単結晶半導体層の形成ができ、ソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、2段階で形成した第1及び第2の絶縁膜により容易にSOI構造を形成できるため、漏れ電流の微小化による低電力化及び高速化が可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第3の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な(損失のない)駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて(ほぼゼロ)形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みSi層(第3の半導体層)を、左右から格子定数の大きなSiGe層(第2の半導体層)により挟んだ構造に形成できるため、左右のSiGe層(第2の半導体層)から歪みSi層(第3の半導体層、チャネル領域)の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第3の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またソースドレイン領域を形成する第1の半導体層直下に、第1の絶縁膜で包囲された空孔を設けることができるため、ソースドレイン領域と半導体基板間の容量の低減(シリコン酸化膜と空孔(空気)の比誘電率の相違による)ができ、高速化を可能にすることができる。
また放熱用の空孔を設けられるため、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
また包囲型ゲート電極に自己整合してMIS電界効果トランジスタの構成要素(第1の半導体層〜第3の半導体層、低濃度及び高濃度のソースドレイン領域、第1の絶縁膜、第1の絶縁膜で包囲された空孔、第2の絶縁膜等)を形成できることによる高集積化を可能にすることができる。
またドレイン領域はホットエレクトロン効果を改善したLDD構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらなる高速化を可能にすることもできる。
また導電プラグが存在しない上部縦長構造の包囲型ゲート電極を形成することも可能で、素子分離領域にまで包囲型ゲート電極を延在することなしに、上部縦長構造の包囲型ゲート電極直上で配線体を接続できるため、微細化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つSOI構造のMIS電界効果トランジスタを得ることができる。
本発明者は当該発明を、異なる絶縁膜構造上の半導体層に形成した全周囲等しいチャネル長を有するMIS電界効果トランジスタ(MISFET with Semiconductor on dissimilor Insulator and Surrounding Same Channel Length)と命名し、当該技術をSODISSAC(ソディサック)構造と略称する。
なおソースドレイン領域の構造においては、詳細は製造プロセスの記載により説明するが、先に形成された半導体層を充満する不純物領域を、包囲型ゲート電極(正確には、包囲型ゲート電極を形成するための開孔)により分割してソースドレイン領域として形成するため、ソース領域とドレイン領域の対向する端部を、半導体基板の主面に対し、垂直な平面にして対向させることが可能である。即ち、ソース領域とドレイン領域間のチャネル領域は、半導体層の全周囲において、等しいチャネル長を有する構造に形成される。
本願発明は、特に、
(1)完全単結晶からなる半導体基板(Si)を核にした縦(垂直)方向エピタキシャル半導体層の選択成長による空孔形成層(SiGe層)及び第1の半導体層(Si層、SOI基板の一部)の積層形成。
(2)積層した第1の半導体層及び空孔形成層(SiGe層)のパターニングによる素子分離領域の画定及び素子分離領域への絶縁膜の埋め込み形成。
(3)第1の半導体層を充満する活性化した高濃度不純物領域の形成。
(4)高濃度不純物領域が形成された第1の半導体層を包囲型ゲート電極形成用の第1の開孔(異方性エッチング)により分離することによる高濃度ソース領域及び高濃度ドレイン領域の形成。
(5)第1の開孔部側壁への耐熱酸化膜の形成。
(6)耐熱酸化膜をマスク層とする空孔形成層(SiGe層)の異方性及び等方性(横方向)エッチングによる第1の開孔部直下への第2の開孔部の形成。
(7)露出した空孔形成層(SiGe層)の側面及び半導体基板の上面への熱酸化膜(第2の絶縁膜)の形成。
(8)開孔部を介した、第1の半導体層の側面極小等方性エッチングによる一対の間隙部の形成。
(9)残された第1の半導体層間の横方向エピタキシャル成長による低濃度不純物を含む第2の半導体層(SiGe層)の形成。
(10)第1の開孔部に露出した第2の半導体層の異方性エッチングによる間隙部に埋め込まれた第2の半導体層を充満した低濃度ソース領域及び低濃度ドレイン領域の形成。
(11)残された第2の半導体層間の横方向エピタキシャル成長による第3の半導体層(歪Si層)の形成。
(12)閾値電圧を制御した第3の半導体層にゲート絶縁膜を介し、第1及び第2の開孔部を埋め込む包囲型ゲート電極の形成。
(13)第1の半導体層近傍への第3の開孔部の形成。
(14)第3の開孔部を通じ、第1の半導体層直下の残された空孔形成層(SiGe層)の等方性エッチングによる空孔の形成。
(15)第3の開孔部を塞ぎ、空孔を包囲する第1の絶縁膜の形成。
(16)高濃度ソースドレイン領域及び包囲型ゲート電極への配線体の形成。
等の技術を使用し、
半導体基板の一部上に第1の絶縁膜により包囲された一対の空孔を設け、第1の絶縁膜により包囲された一対の空孔上に一対の第1の半導体層(Si層)を設け、一対の第1の半導体層間に、1側面をそれぞれ接して一対の第2の半導体層(SiGe層)を設け、一対の第2の半導体層間に、対向する側面をそれぞれ接して第3の半導体層(歪みSi層)を挟んで設け、一対の第1の半導体層には、上面、下面及び4側面がすべて平面からなる高濃度のソース領域あるいは高濃度のドレイン領域を設け、一対の第2の半導体層には、上面、下面及び4側面がすべて平面からなる低濃度のソース領域あるいは低濃度のドレイン領域を設け、第3の半導体層には、全周囲チャネル長が等しいチャネル領域を設け、第3の半導体層の全周囲には、ゲート酸化膜を介して包囲型ゲート電極を設け、包囲型ゲート電極の下面部の側面及び底面には、一対の空孔をそれぞれ包囲する第1の絶縁膜の側面に接して第2の絶縁膜を半導体基板の一部上に設けた構造を有するSOI構造のMIS電界効果トランジスタを形成したものである。
(1)完全単結晶からなる半導体基板(Si)を核にした縦(垂直)方向エピタキシャル半導体層の選択成長による空孔形成層(SiGe層)及び第1の半導体層(Si層、SOI基板の一部)の積層形成。
(2)積層した第1の半導体層及び空孔形成層(SiGe層)のパターニングによる素子分離領域の画定及び素子分離領域への絶縁膜の埋め込み形成。
(3)第1の半導体層を充満する活性化した高濃度不純物領域の形成。
(4)高濃度不純物領域が形成された第1の半導体層を包囲型ゲート電極形成用の第1の開孔(異方性エッチング)により分離することによる高濃度ソース領域及び高濃度ドレイン領域の形成。
(5)第1の開孔部側壁への耐熱酸化膜の形成。
(6)耐熱酸化膜をマスク層とする空孔形成層(SiGe層)の異方性及び等方性(横方向)エッチングによる第1の開孔部直下への第2の開孔部の形成。
(7)露出した空孔形成層(SiGe層)の側面及び半導体基板の上面への熱酸化膜(第2の絶縁膜)の形成。
(8)開孔部を介した、第1の半導体層の側面極小等方性エッチングによる一対の間隙部の形成。
(9)残された第1の半導体層間の横方向エピタキシャル成長による低濃度不純物を含む第2の半導体層(SiGe層)の形成。
(10)第1の開孔部に露出した第2の半導体層の異方性エッチングによる間隙部に埋め込まれた第2の半導体層を充満した低濃度ソース領域及び低濃度ドレイン領域の形成。
(11)残された第2の半導体層間の横方向エピタキシャル成長による第3の半導体層(歪Si層)の形成。
(12)閾値電圧を制御した第3の半導体層にゲート絶縁膜を介し、第1及び第2の開孔部を埋め込む包囲型ゲート電極の形成。
(13)第1の半導体層近傍への第3の開孔部の形成。
(14)第3の開孔部を通じ、第1の半導体層直下の残された空孔形成層(SiGe層)の等方性エッチングによる空孔の形成。
(15)第3の開孔部を塞ぎ、空孔を包囲する第1の絶縁膜の形成。
(16)高濃度ソースドレイン領域及び包囲型ゲート電極への配線体の形成。
等の技術を使用し、
半導体基板の一部上に第1の絶縁膜により包囲された一対の空孔を設け、第1の絶縁膜により包囲された一対の空孔上に一対の第1の半導体層(Si層)を設け、一対の第1の半導体層間に、1側面をそれぞれ接して一対の第2の半導体層(SiGe層)を設け、一対の第2の半導体層間に、対向する側面をそれぞれ接して第3の半導体層(歪みSi層)を挟んで設け、一対の第1の半導体層には、上面、下面及び4側面がすべて平面からなる高濃度のソース領域あるいは高濃度のドレイン領域を設け、一対の第2の半導体層には、上面、下面及び4側面がすべて平面からなる低濃度のソース領域あるいは低濃度のドレイン領域を設け、第3の半導体層には、全周囲チャネル長が等しいチャネル領域を設け、第3の半導体層の全周囲には、ゲート酸化膜を介して包囲型ゲート電極を設け、包囲型ゲート電極の下面部の側面及び底面には、一対の空孔をそれぞれ包囲する第1の絶縁膜の側面に接して第2の絶縁膜を半導体基板の一部上に設けた構造を有するSOI構造のMIS電界効果トランジスタを形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図28は本発明の半導体装置における第1の実施例で、図1はチャネル長方向の模式側断面図、図2はチャネル幅方向、チャネル領域部の模式側断面図、図3はチャネル幅方向、n+型ドレイン領域部の模式側断面図、図4はチャネル幅方向、n型ドレイン領域部の模式側断面図、図5〜図28は製造方法の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図28は本発明の半導体装置における第1の実施例で、図1はチャネル長方向の模式側断面図、図2はチャネル幅方向、チャネル領域部の模式側断面図、図3はチャネル幅方向、n+型ドレイン領域部の模式側断面図、図4はチャネル幅方向、n型ドレイン領域部の模式側断面図、図5〜図28は製造方法の工程断面図である。
図1〜図4はシリコン(Si)基板を使用し、SODISSAC構造に形成したNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型のシリコン(Si)基板、2は250nm程度のトレンチ素子分離領域のシリコン酸化膜(SiO2)、3は50nm程度の包囲型ゲート電極(WSi)の下面部の側面及び底面を包囲するシリコン酸化膜(SiO2、SOI構造を形成する第2の絶縁膜)、4は1017cm−3程度のn型のエピタキシャルSi層(第1の半導体層、高濃度のソースドレイン領域形成部)、5は5×1017cm−3程度のn型のエピタキシャルSiGe層(第2の半導体層、低濃度のソースドレイン領域形成部)、6は1017cm−3程度のp型のエピタキシャル歪Si層(第3の半導体層、チャネル領域形成部)、7は20nm程度の空孔包囲用のシリコン酸化膜(SiO2、SOI構造を形成する第1の絶縁膜)、8はソースドレイン領域直下の空孔、9は1020cm−3程度のn+型ソース領域、10は5×1017cm−3程度のn型ソース領域、11は5×1017cm−3程度のn型ドレイン領域、12は1020cm−3程度のn+型ドレイン領域、13は5nm程度のゲート酸化膜(SiO2)、14はゲート長20nm程度、膜厚100nm程度の包囲型ゲート電極(WSi)、15は300nm程度の燐珪酸ガラス(PSG)膜、16は20nm程度のシリコン窒化膜(Si3N4)、17は10nm程度のバリアメタル(TiN)、18は導電プラグ(W)、19は500nm程度の層間絶縁膜(SiOC)、20は10nm程度のバリアメタル(TaN)、21は500nm程度のCu配線(Cuシード層含む)、22は20nm程度のバリア絶縁膜(Si3N4)を示している。
図1(チャネル長方向)においては、p型のシリコン基板1の一部上にそれぞれ薄いシリコン酸化膜7(SiO2、SOI構造を形成する第1の絶縁膜)により包囲された一対の空孔8が選択的に設けられ、シリコン酸化膜7により包囲された一対の空孔8上には、n型の一対のSi層4(第1の半導体層)が設けられ、一対のSi層4間には、1側面をそれぞれ接して一対のn型のSiGe層5(第2の半導体層)が設けられ、一対のSiGe層5間には、対向する側面をそれぞれ接してp型の歪みSi層6(第3の半導体層)が挟まれて設けられ、一対のSi層4、一対のSiGe層5及び歪みSi層6からなる半導体層がトレンチ素子分離領域のシリコン酸化膜(SiO2)2により島状に絶縁分離されている。一対のSi層4には、上面、下面及び4側面がすべて平面からなるn+型ソース領域9あるいはn+型ドレイン領域12が設けられ、一対のSiGe層5には、上面、下面及び4側面がすべて平面からなるn型ソース領域10あるいはn型ドレイン領域11が設けられ、歪みSi層6には、チャネル領域が設けられ、歪みSi層6の全周囲には、ゲート酸化膜(SiO2)13を介して包囲型ゲート電極14が設けられ、包囲型ゲート電極14の下面部の側面及び底面には、一対の空孔をそれぞれ包囲するシリコン酸化膜7の側面に接してシリコン酸化膜3(SiO2、SOI構造を形成する第2の絶縁膜)がシリコン基板1の一部上に設けられており、n+型ソースドレイン領域(9、12)には、それぞれバリアメタル(TiN)17を有する導電プラグ(W)18を介してバリアメタル(TaN)20を有するCu配線21が接続されているSOI構造のNチャネルのMIS電界効果トランジスタのチャネル長方向の側断面図が示されている。ここではソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、2段階で形成したシリコン酸化膜3及びシリコン酸化膜7によりシリコン基板1上に形成したSOI構造のMIS電界効果トランジスタが形成されている。
図2(チャネル幅方向、チャネル領域部)においては、p型のシリコン基板1の一部上にp型の歪みSi層6(第3の半導体層)が選択的に設けられ、トレンチ素子分離領域のシリコン酸化膜(SiO2)2により島状に絶縁分離されている。歪みSi層6の全周囲には、ゲート酸化膜(SiO2)13を介して、シリコン酸化膜(SiO2)3上及びトレンチ素子分離領域のシリコン酸化膜(SiO2)2の一部上に延在した包囲型ゲート電極(WSi)14が設けられ、包囲型ゲート電極(WSi)14には、バリアメタル(TiN)17を有する導電プラグ(W)18を介してバリアメタル(TaN)20を有するCu配線21が接続されているSOI構造のNチャネルのMIS電界効果トランジスタの一部でチャネル幅方向のチャネル領域部の側断面図が示されている。
図3(チャネル幅方向、n+型ドレイン領域部)においては、p型のシリコン基板1の一部上にn型のSi層4(第1の半導体層)が選択的に設けられ、トレンチ素子分離領域のシリコン酸化膜(SiO2)2により島状に絶縁分離されている。n+型ドレイン領域12が形成されたSi層4の直下には、薄いシリコン酸化膜7(SiO2、SOI構造を形成する第1の絶縁膜)により包囲された空孔8が設けられ、n+型ドレイン領域12には、バリアメタル(TiN)17を有する導電プラグ(W)18を介してバリアメタル(TaN)20を有するCu配線21が接続されているSOI構造のNチャネルのMIS電界効果トランジスタの一部でチャネル幅方向のn+型ドレイン領域部の側断面図が示されている。
図4(チャネル幅方向、n型ドレイン領域部)においては、p型のシリコン基板1の一部上にn型のSi層5(第2の半導体層)が選択的に設けられ、トレンチ素子分離領域のシリコン酸化膜(SiO2)2により島状に絶縁分離されている。n型ドレイン領域11が形成されたSi層5の直下には、シリコン酸化膜3(SiO2、SOI構造を形成する第2の絶縁膜)が設けられ、Si層5上には、トレンチ素子分離領域のシリコン酸化膜(SiO2)2の一部上にまで延在しているシリコン酸化膜7(包囲型ゲート電極14の側壁に設けられてしまうが、いわゆるサイドウォールとしての役割はない)が設けられているSOI構造のNチャネルのMIS電界効果トランジスタの一部でチャネル幅方向のn型ドレイン領域部の側断面図が示されている。
したがって、通常の安価な半導体基板(Si)を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板の一部上に第1の絶縁膜により包囲された一対の空孔を設け、第1の絶縁膜により包囲された一対の空孔上に一対の第1の半導体層(Si層)を設け、一対の第1の半導体層間に、1側面をそれぞれ接して一対の第2の半導体層(SiGe層)を設け、一対の第2の半導体層間に、対向する側面をそれぞれ接して第3の半導体層(歪みSi層)を挟んで設け、一対の第1の半導体層には、上面、下面及び4側面がすべて平面からなる高濃度のソース領域あるいは高濃度のドレイン領域を設け、一対の第2の半導体層には、上面、下面及び4側面がすべて平面からなる低濃度のソース領域あるいは低濃度のドレイン領域を設け、第3の半導体層には、全周囲チャネル長が等しいチャネル領域を設け、第3の半導体層の全周囲には、ゲート酸化膜を介して包囲型ゲート電極を設け、包囲型ゲート電極の下面部の側面及び底面には、一対の空孔をそれぞれ包囲する第1の絶縁膜の側面に接して第2の絶縁膜を半導体基板の一部上に設けた構造を有するSOI構造のMIS電界効果トランジスタを微細に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
また下地の絶縁膜がほとんど存在しない状態での選択エピタキシャル成長法による単結晶半導体層の形成ができ、ソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、2段階で形成した第1及び第2の絶縁膜により容易にSOI構造を形成できるため、漏れ電流の微小化による低電力化及び高速化が可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第3の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な(損失のない)駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて(ほぼゼロ)形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みSi層(第3の半導体層)を、左右から格子定数の大きなSiGe層(第2の半導体層)により挟んだ構造に形成できるため、左右のSiGe層(第2の半導体層)から歪みSi層(第3の半導体層、チャネル領域)の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第3の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またソースドレイン領域を形成する第1の半導体層直下に、第1の絶縁膜で包囲された空孔を設けることができるため、ソースドレイン領域と半導体基板間の容量の低減(シリコン酸化膜と空孔(空気)の比誘電率の相違による)ができ、高速化を可能にすることができる。
また放熱用の空孔を設けられるため、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
また包囲型ゲート電極に自己整合してMIS電界効果トランジスタの構成要素(第1の半導体層〜第3の半導体層、低濃度及び高濃度のソースドレイン領域、第1の絶縁膜、第1の絶縁膜で包囲された空孔、第2の絶縁膜等)を形成できることによる高集積化を可能にすることができる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つSOI構造のMIS電界効果トランジスタを得ることができる。
また下地の絶縁膜がほとんど存在しない状態での選択エピタキシャル成長法による単結晶半導体層の形成ができ、ソースドレイン領域部下及びゲート電極部下の絶縁膜構造が異なる、2段階で形成した第1及び第2の絶縁膜により容易にSOI構造を形成できるため、漏れ電流の微小化による低電力化及び高速化が可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第3の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な(損失のない)駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて(ほぼゼロ)形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みSi層(第3の半導体層)を、左右から格子定数の大きなSiGe層(第2の半導体層)により挟んだ構造に形成できるため、左右のSiGe層(第2の半導体層)から歪みSi層(第3の半導体層、チャネル領域)の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により第3の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
またソースドレイン領域を形成する第1の半導体層直下に、第1の絶縁膜で包囲された空孔を設けることができるため、ソースドレイン領域と半導体基板間の容量の低減(シリコン酸化膜と空孔(空気)の比誘電率の相違による)ができ、高速化を可能にすることができる。
また放熱用の空孔を設けられるため、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑えることが可能で、高温での速度特性の劣化を改善できることによる高性能化及び高信頼性を可能にすることもできる。
また包囲型ゲート電極に自己整合してMIS電界効果トランジスタの構成要素(第1の半導体層〜第3の半導体層、低濃度及び高濃度のソースドレイン領域、第1の絶縁膜、第1の絶縁膜で包囲された空孔、第2の絶縁膜等)を形成できることによる高集積化を可能にすることができる。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つSOI構造のMIS電界効果トランジスタを得ることができる。
次いで本発明に係る半導体装置における第1の実施例の製造方法について、図1〜図28を参照し、主にチャネル長方向を示す図面を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図5(チャネル長方向)
p型のシリコン(Si)基板1上に100nm程度のp型の縦(垂直)方向エピタキシャルSiGe層23(Ge濃度20%程度)を成長する。次いでSiGe層23上に50nm程度のn型の縦(垂直)方向エピタキシャルSi層4を成長する。
p型のシリコン(Si)基板1上に100nm程度のp型の縦(垂直)方向エピタキシャルSiGe層23(Ge濃度20%程度)を成長する。次いでSiGe層23上に50nm程度のn型の縦(垂直)方向エピタキシャルSi層4を成長する。
図6(チャネル長方向)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、Si層4及びSiGe層23を順次異方性エッチングする。次いで露出したシリコン基板1を100nm程度異方性エッチングし、溝(トレンチ)を形成する。次いでレジスト(図示せず)を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、Si層4及びSiGe層23を順次異方性エッチングする。次いで露出したシリコン基板1を100nm程度異方性エッチングし、溝(トレンチ)を形成する。次いでレジスト(図示せず)を除去する。
図7(チャネル長方向)
次いで化学気相成長により、250nm程度のシリコン酸化膜(SiO2)を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、Si層4の平坦面上のシリコン酸化膜(SiO2)を除去し、トレンチにシリコン酸化膜(SiO2)2を平坦に埋め込む。
次いで化学気相成長により、250nm程度のシリコン酸化膜(SiO2)を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、Si層4の平坦面上のシリコン酸化膜(SiO2)を除去し、トレンチにシリコン酸化膜(SiO2)2を平坦に埋め込む。
図8(チャネル長方向)
次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでn+型不純物領域形成用の砒素のイオン注入をおこなう。次いで1000℃程度でアニールをおこない、Si層4を満たすn+型不純物領域24(最終的には高濃度のソースドレイン領域となる)を形成する。この際n+型不純物領域24は下層のSiGe層23に若干拡散しても問題ない。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。
次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでn+型不純物領域形成用の砒素のイオン注入をおこなう。次いで1000℃程度でアニールをおこない、Si層4を満たすn+型不純物領域24(最終的には高濃度のソースドレイン領域となる)を形成する。この際n+型不純物領域24は下層のSiGe層23に若干拡散しても問題ない。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。
図9(チャネル長方向)
次いで化学気相成長により、100nm程度のシリコン窒化膜(Si3N4)25を成長する。次いで化学気相成長により、20nm程度のエッチングのマスク層となるタングステンシリサイド膜(WSi)26を成長する。
次いで化学気相成長により、100nm程度のシリコン窒化膜(Si3N4)25を成長する。次いで化学気相成長により、20nm程度のエッチングのマスク層となるタングステンシリサイド膜(WSi)26を成長する。
図10(チャネル長方向)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド膜(WSi)26、シリコン窒化膜(Si3N4)25及びSi層4を順次異方性エッチングし、SiGe層23の表面の一部を露出する開孔部を形成する。こうしてSi層4に形成されたn+型不純物領域24は2分割され、端部がシリコン基板1の主面に垂直な側面を有し、相対するn+型ソース領域9及びn+型ドレイン領域12となる。この際下層のSiGe層23に拡散したn+型不純物領域24が残されても後工程で除去されるので問題はない。次いでレジスト(図示せず)を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステンシリサイド膜(WSi)26、シリコン窒化膜(Si3N4)25及びSi層4を順次異方性エッチングし、SiGe層23の表面の一部を露出する開孔部を形成する。こうしてSi層4に形成されたn+型不純物領域24は2分割され、端部がシリコン基板1の主面に垂直な側面を有し、相対するn+型ソース領域9及びn+型ドレイン領域12となる。この際下層のSiGe層23に拡散したn+型不純物領域24が残されても後工程で除去されるので問題はない。次いでレジスト(図示せず)を除去する。
図11(チャネル長方向)
次いで化学気相成長により、5nm程度のシリコン窒化膜(Si3N4)27を成長する。次いで全面異方性エッチングし、開孔部の側壁にのみシリコン窒化膜(Si3N4)27を形成する。
次いで化学気相成長により、5nm程度のシリコン窒化膜(Si3N4)27を成長する。次いで全面異方性エッチングし、開孔部の側壁にのみシリコン窒化膜(Si3N4)27を形成する。
図12(チャネル長方向)
次いで開孔部の側壁のシリコン窒化膜(Si3N4)27をマスク層として露出しているSiGe層23を100nm程度異方性エッチングし、シリコン基板1の一部を露出する深い開孔部を形成する。連続してSiGe層23を20nm程度等方性エッチングし、開孔部を広げる。こうしてSiGe層23に拡散したn+型不純物領域24は左右に2分割される。
次いで開孔部の側壁のシリコン窒化膜(Si3N4)27をマスク層として露出しているSiGe層23を100nm程度異方性エッチングし、シリコン基板1の一部を露出する深い開孔部を形成する。連続してSiGe層23を20nm程度等方性エッチングし、開孔部を広げる。こうしてSiGe層23に拡散したn+型不純物領域24は左右に2分割される。
図13(チャネル長方向)
次いで露出しているSiGe層23及びシリコン基板1を800℃程度で熱酸化し、30nm程度のシリコン酸化膜(SiO2)3を形成する。
次いで露出しているSiGe層23及びシリコン基板1を800℃程度で熱酸化し、30nm程度のシリコン酸化膜(SiO2)3を形成する。
図14(チャネル長方向)
次いでタングステンシリサイド膜(WSi)26をマスク層として、開孔部の側壁に残されたシリコン窒化膜(Si3N4)27を異方性エッチング除去する。
次いでタングステンシリサイド膜(WSi)26をマスク層として、開孔部の側壁に残されたシリコン窒化膜(Si3N4)27を異方性エッチング除去する。
図15(チャネル長方向)
次いで側面が露出しているSi層4を20nm程度等方性エッチングし、シリコン窒化膜(Si3N4)25下に間隙部を形成する。
次いで側面が露出しているSi層4を20nm程度等方性エッチングし、シリコン窒化膜(Si3N4)25下に間隙部を形成する。
図16(チャネル長方向)
次いで低温成長(500℃以下)が可能なECRプラズマCVD装置(electron coupling resonance plasma enhanced chemical vapor deposition system)により、露出したSi層4の側面間にn型の横(水平)方向エピタキシャルSiGe層5(第2の半導体層、Ge濃度20%程度、5×1017cm−3程度のn型の不純物で充満されている)を成長する。この際SiGe層5直下には側面及び底面をシリコン酸化膜(SiO2)3により包囲された空孔28が形成されている。
次いで低温成長(500℃以下)が可能なECRプラズマCVD装置(electron coupling resonance plasma enhanced chemical vapor deposition system)により、露出したSi層4の側面間にn型の横(水平)方向エピタキシャルSiGe層5(第2の半導体層、Ge濃度20%程度、5×1017cm−3程度のn型の不純物で充満されている)を成長する。この際SiGe層5直下には側面及び底面をシリコン酸化膜(SiO2)3により包囲された空孔28が形成されている。
図17(チャネル長方向)
次いでタングステンシリサイド膜(WSi)26をマスク層として、開孔部に露出しているSiGe層5を異方性エッチングし、側面及び下面にシリコン酸化膜(SiO2)3を有する深い開孔部を再形成する。この際n型のSiGe層5は2分割されて、端部がシリコン基板1の主面に垂直な平面を有し、相対するn型ソース領域10及びn型ドレイン領域11となる。
次いでタングステンシリサイド膜(WSi)26をマスク層として、開孔部に露出しているSiGe層5を異方性エッチングし、側面及び下面にシリコン酸化膜(SiO2)3を有する深い開孔部を再形成する。この際n型のSiGe層5は2分割されて、端部がシリコン基板1の主面に垂直な平面を有し、相対するn型ソース領域10及びn型ドレイン領域11となる。
図18(チャネル長方向)及び図19(チャネル幅方向、チャネル領域部)
次いで低温成長(500℃以下)が可能なECRプラズマCVD装置により、露出したSiGe層5の側面間にp型の横(水平)方向エピタキシャル歪みSi層6(第3の半導体層)を成長する。この際SiGe層6直下には側面及び底面をシリコン酸化膜(SiO2)3により包囲された空孔28が再び形成される。(チャネル幅方向においては、空孔28は側面をシリコン酸化膜(SiO2)2により包囲され、下面をシリコン酸化膜(SiO2)3により包囲されている。)
次いで低温成長(500℃以下)が可能なECRプラズマCVD装置により、露出したSiGe層5の側面間にp型の横(水平)方向エピタキシャル歪みSi層6(第3の半導体層)を成長する。この際SiGe層6直下には側面及び底面をシリコン酸化膜(SiO2)3により包囲された空孔28が再び形成される。(チャネル幅方向においては、空孔28は側面をシリコン酸化膜(SiO2)2により包囲され、下面をシリコン酸化膜(SiO2)3により包囲されている。)
図20(チャネル幅方向、チャネル領域部)
次いでタングステンシリサイド膜(WSi)26間に露出しているシリコン酸化膜(SiO2)2を150nm程度異方性エッチングする。(チャネル長方向においては、露出しているシリコン酸化膜(SiO2)2は存在しないので図18に同じ)
次いでタングステンシリサイド膜(WSi)26間に露出しているシリコン酸化膜(SiO2)2を150nm程度異方性エッチングする。(チャネル長方向においては、露出しているシリコン酸化膜(SiO2)2は存在しないので図18に同じ)
図21(チャネル長方向)及び図22(チャネル幅方向、チャネル領域部)
次いで露出している歪みSi層6の全周囲を熱酸化し、5nm程度のゲート酸化膜(SiO2)13を成長する。次いで歪みSi層6に閾値電圧制御用の硼素のイオン注入をおこなう。(歪みSi層6をエピタキシャル成長する際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。)次いで比較的低温(700℃程度)でアニールをおこない、チャネル領域となる歪みSi層6の閾値電圧制御用の硼素を活性化させる。次いで化学気相成長により、100nm程度のタングステンシリサイド膜(WSi)を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)25の平坦面上に成長したタングステンシリサイド膜(WSi)(タングステンシリサイド膜(WSi)26を含む)を除去して、開孔部を平坦に埋め込んだゲート電極(WSi)14(包囲型ゲート電極)を形成する。こうして歪みSi層6の全周囲において、垂直(深さ)方向にチャネル長の等しいチャネル領域が形成される。(即ち、垂直(深さ)方向において、ソース領域とドレイン領域の間隔が等しい。)
次いで露出している歪みSi層6の全周囲を熱酸化し、5nm程度のゲート酸化膜(SiO2)13を成長する。次いで歪みSi層6に閾値電圧制御用の硼素のイオン注入をおこなう。(歪みSi層6をエピタキシャル成長する際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。)次いで比較的低温(700℃程度)でアニールをおこない、チャネル領域となる歪みSi層6の閾値電圧制御用の硼素を活性化させる。次いで化学気相成長により、100nm程度のタングステンシリサイド膜(WSi)を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)25の平坦面上に成長したタングステンシリサイド膜(WSi)(タングステンシリサイド膜(WSi)26を含む)を除去して、開孔部を平坦に埋め込んだゲート電極(WSi)14(包囲型ゲート電極)を形成する。こうして歪みSi層6の全周囲において、垂直(深さ)方向にチャネル長の等しいチャネル領域が形成される。(即ち、垂直(深さ)方向において、ソース領域とドレイン領域の間隔が等しい。)
図23(チャネル長方向)
次いで包囲型ゲート電極(WSi)14をマスク層として、シリコン窒化膜(Si3N4)25をエッチング除去する。
次いで包囲型ゲート電極(WSi)14をマスク層として、シリコン窒化膜(Si3N4)25をエッチング除去する。
図24(チャネル長方向)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、Si層4の近傍のシリコン酸化膜(SiO2)2を150nm程度異方性エッチングし、開孔部を形成する。次いで残されたSiGe層23をすべて等方性エッチング除去する。次いでレジスト(図示せず)を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、Si層4の近傍のシリコン酸化膜(SiO2)2を150nm程度異方性エッチングし、開孔部を形成する。次いで残されたSiGe層23をすべて等方性エッチング除去する。次いでレジスト(図示せず)を除去する。
図25(チャネル長方向)
次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)7を成長する。次いで全面異方性エッチングし、開孔部(開孔部幅は40nm程度)を埋め込み、Si層4下にシリコン酸化膜(SiO2)7により包囲された空孔8を形成する。この際包囲型ゲート電極(WSi)14の側壁にシリコン酸化膜(SiO2)7が残されるが問題ない。(いわゆるサイドウォールとしての役割はない。)
次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)7を成長する。次いで全面異方性エッチングし、開孔部(開孔部幅は40nm程度)を埋め込み、Si層4下にシリコン酸化膜(SiO2)7により包囲された空孔8を形成する。この際包囲型ゲート電極(WSi)14の側壁にシリコン酸化膜(SiO2)7が残されるが問題ない。(いわゆるサイドウォールとしての役割はない。)
図26(チャネル長方向)
次いで化学気相成長により、300nm程度の燐珪酸ガラス(PSG)膜15を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)16を成長する。
次いで化学気相成長により、300nm程度の燐珪酸ガラス(PSG)膜15を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)16を成長する。
図27(チャネル長方向)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)16及びPSG膜15を順次異方性エッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)16及びPSG膜15を順次異方性エッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。
図28(チャネル長方向)
次いで化学気相成長によりにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステン(W)18を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)17を有する導電プラグ(W)18を形成する。
次いで化学気相成長によりにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステン(W)18を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)17を有する導電プラグ(W)18を形成する。
図1(チャネル長方向)、図2(チャネル幅方向、チャネル領域部)、図3(チャネル幅方向、n+型ドレイン領域部)及び図4(チャネル幅方向、n型ドレイン領域部)
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)19を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)19を異方性エッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)16がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)20を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)20を有するCu配線21を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)22を成長し、本願発明のSODISSAC構造の半導体装置(NチャネルのMIS電界効果トランジスタ)を完成する。
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)19を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)19を異方性エッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)16がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)20を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)20を有するCu配線21を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)22を成長し、本願発明のSODISSAC構造の半導体装置(NチャネルのMIS電界効果トランジスタ)を完成する。
図29は本発明の半導体装置における第2の実施例の模式側断面図で、シリコン(Si)基板を使用し、SODISSAC構造に形成したNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜4、7〜22は図1と同じ物を、29はn型のエピタキシャルSi層(第2の半導体層、n型ソースドレイン領域形成部)、30はp型のエピタキシャルSi層(第3の半導体層、チャネル領域形成部)を示している。
同図においては、第1、第2及び第3の半導体層がすべてSi層からなり、チャネル領域が歪構造に形成されていないこと以外は図1とほぼ同じ構造のNチャネルのMIS電界効果トランジスタが形成されている。
本実施例においては、チャネル領域が歪構造に形成されていないため、キャリアの移動度の向上は得られないが、それ以外は第1の実施例と同様の効果を得ることができる。
同図においては、第1、第2及び第3の半導体層がすべてSi層からなり、チャネル領域が歪構造に形成されていないこと以外は図1とほぼ同じ構造のNチャネルのMIS電界効果トランジスタが形成されている。
本実施例においては、チャネル領域が歪構造に形成されていないため、キャリアの移動度の向上は得られないが、それ以外は第1の実施例と同様の効果を得ることができる。
図30は本発明の半導体装置における第3の実施例の模式側断面図で、シリコン(Si)基板を使用し、SODISSAC構造に形成したNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜4、6〜9、11〜22は図1と同じ物を、31はn型のエピタキシャルSiGe層(第2の半導体層、n型ドレイン領域形成部)を示している。
同図においては、第2の半導体層31がソース領域側に設けられていないこと及びn型ソース領域10が設けられていないこと以外は図1とほぼ同じ構造のNチャネルの非対称MIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したLDD構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能である。
同図においては、第2の半導体層31がソース領域側に設けられていないこと及びn型ソース領域10が設けられていないこと以外は図1とほぼ同じ構造のNチャネルの非対称MIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したLDD構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能である。
図31は本発明の半導体装置における第4の実施例の模式側断面図で、シリコン(Si)基板を使用し、SODISSAC構造に形成したNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜6、9〜22は図1と同じ物を、32は埋め込みシリコン酸化膜(SiO2、SOI構造を形成する第1の絶縁膜)を示している。
同図においては、n+型ソースドレイン領域(9、12)直下に空孔8が設けられておらずに、空孔をすべて埋め込んだシリコン酸化膜(SiO2、SOI構造を形成する第1の絶縁膜)32が設けられていること以外は図1とほぼ同じ構造のNチャネルのMIS電界効果トランジスタが形成されている。
本実施例においては、n+型ソースドレイン領域(9、12)と半導体基板1間の容量は低減できないが、それ以外は第1の実施例と同様の効果を得ることができる。
同図においては、n+型ソースドレイン領域(9、12)直下に空孔8が設けられておらずに、空孔をすべて埋め込んだシリコン酸化膜(SiO2、SOI構造を形成する第1の絶縁膜)32が設けられていること以外は図1とほぼ同じ構造のNチャネルのMIS電界効果トランジスタが形成されている。
本実施例においては、n+型ソースドレイン領域(9、12)と半導体基板1間の容量は低減できないが、それ以外は第1の実施例と同様の効果を得ることができる。
図32は本発明の半導体装置における第5の実施例の模式側断面図で、シリコン(Si)基板を使用し、SODISSAC構造に形成したNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜13、15〜22は図1と同じ物を、33は上部縦長構造の包囲型ゲート電極(WSi、導電プラグ内蔵)を示している。
同図においては、包囲型ゲート電極33の上部が導電プラグ分だけ縦長に形成され、直接バリアメタル(TaN)20を有するCu配線21が接続されていること以外は図1とほぼ同じ構造のNチャネルのMIS電界効果トランジスタが形成されている。
本実施例においてもほぼ第1の実施例と同様の効果を得ることができ、さらに素子分離領域にまで包囲型ゲート電極を延在することなしに配線体を接続できるため、高集積化を可能にすることができる。
同図においては、包囲型ゲート電極33の上部が導電プラグ分だけ縦長に形成され、直接バリアメタル(TaN)20を有するCu配線21が接続されていること以外は図1とほぼ同じ構造のNチャネルのMIS電界効果トランジスタが形成されている。
本実施例においてもほぼ第1の実施例と同様の効果を得ることができ、さらに素子分離領域にまで包囲型ゲート電極を延在することなしに配線体を接続できるため、高集積化を可能にすることができる。
図33は本発明の半導体装置における第5の実施例の模式側断面図で、シリコン(Si)基板を使用し、SODISSAC構造に形成したNチャネルのMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜13、15〜22は図1と同じ物を、28は空孔、34はゲート電極(WSi、上部のみ)を示している。
同図においては、包囲型ゲート電極14の替りに上部のみのゲート電極34が設けられ、下部には空孔28が設けられていること以外は図1とほぼ同じ構造のNチャネルのMIS電界効果トランジスタが形成されている。
本実施例においては、第3の半導体層の全周囲にチャネルを形成することはできず、チャネル幅を増大できないが、第3の半導体層の直下に空孔を形成できるためチャネル領域と半導体基板間の容量を低減することが可能となる。
同図においては、包囲型ゲート電極14の替りに上部のみのゲート電極34が設けられ、下部には空孔28が設けられていること以外は図1とほぼ同じ構造のNチャネルのMIS電界効果トランジスタが形成されている。
本実施例においては、第3の半導体層の全周囲にチャネルを形成することはできず、チャネル幅を増大できないが、第3の半導体層の直下に空孔を形成できるためチャネル領域と半導体基板間の容量を低減することが可能となる。
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法(MBE)によっても、有機金属気相成長法(MOCVD)によっても、原子層結晶成長法(ALE)によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、単一チャネル(NチャネルあるいはPチャネル)のMIS電界効果トランジスタを形成する場合について記載しているが、Nチャネル及びPチャネルのMIS電界効果トランジスタが共存するCMOSを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
また上記実施例においては、標準的な電源電圧で動作するMIS電界効果トランジスタを扱っているが、オフセット領域(高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ)を長くとる高耐圧のMIS電界効果トランジスタに応用することも可能である。
上記実施例のすべては、単一チャネル(NチャネルあるいはPチャネル)のMIS電界効果トランジスタを形成する場合について記載しているが、Nチャネル及びPチャネルのMIS電界効果トランジスタが共存するCMOSを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
また上記実施例においては、標準的な電源電圧で動作するMIS電界効果トランジスタを扱っているが、オフセット領域(高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ)を長くとる高耐圧のMIS電界効果トランジスタに応用することも可能である。
本願発明は、特に極めて高速で、高性能且つ高集積なSOI構造のMIS電界効果トランジスタを目指したものではあるが、高速に限らず、MIS電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
1 p型のシリコン(Si)基板
2 トレンチ素子分離領域のシリコン酸化膜(SiO2)
3 包囲型ゲート電極(WSi)の下面部の側面及び下面を包囲するシリコン酸化膜(SiO2、SOI構造を形成する第2の絶縁膜)
4 n型のエピタキシャルSi層(第1の半導体層、n+型ソースドレイン領域形成部)
5 n型のエピタキシャルSiGe層(第2の半導体層、n型ソースドレイン領域形成部)
6 p型のエピタキシャル歪Si層(第3の半導体層、チャネル領域形成部)
7 空孔包囲用のシリコン酸化膜(SiO2、SOI構造を形成する第1の絶縁膜)
8 空孔
9 n+型ソース領域
10 n型ソース領域
11 n型ドレイン領域
12 n+型ドレイン領域
13 ゲート酸化膜(SiO2)
14 包囲型ゲート電極(WSi)
15 燐珪酸ガラス(PSG)膜
16 シリコン窒化膜(Si3N4)
17 バリアメタル(TiN)
18 導電プラグ(W)
19 層間絶縁膜(SiOC)
20 バリアメタル(TaN)
21 Cu配線(Cuシード層含む)
22 バリア絶縁膜(Si3N4)
23 p型のエピタキシャルSiGe層
24 n+型不純物領域
25 シリコン窒化膜(Si3N4)
26 マスク層(WSi)
27 シリコン窒化膜(Si3N4)
28 空孔
29 n型のエピタキシャルSi層(第2の半導体層、n型ソースドレイン領域形成部)
30 p型のエピタキシャルSi層(第3の半導体層、チャネル領域形成部)
31 n型のエピタキシャルSi層(第2の半導体層、n型ドレイン領域形成部)
32 埋め込みシリコン酸化膜(SiO2、SOI構造を形成する第1の絶縁膜)
33 上部縦長構造の包囲型ゲート電極(WSi、導電プラグ内蔵)
34 ゲート電極(WSi、上部のみ)
2 トレンチ素子分離領域のシリコン酸化膜(SiO2)
3 包囲型ゲート電極(WSi)の下面部の側面及び下面を包囲するシリコン酸化膜(SiO2、SOI構造を形成する第2の絶縁膜)
4 n型のエピタキシャルSi層(第1の半導体層、n+型ソースドレイン領域形成部)
5 n型のエピタキシャルSiGe層(第2の半導体層、n型ソースドレイン領域形成部)
6 p型のエピタキシャル歪Si層(第3の半導体層、チャネル領域形成部)
7 空孔包囲用のシリコン酸化膜(SiO2、SOI構造を形成する第1の絶縁膜)
8 空孔
9 n+型ソース領域
10 n型ソース領域
11 n型ドレイン領域
12 n+型ドレイン領域
13 ゲート酸化膜(SiO2)
14 包囲型ゲート電極(WSi)
15 燐珪酸ガラス(PSG)膜
16 シリコン窒化膜(Si3N4)
17 バリアメタル(TiN)
18 導電プラグ(W)
19 層間絶縁膜(SiOC)
20 バリアメタル(TaN)
21 Cu配線(Cuシード層含む)
22 バリア絶縁膜(Si3N4)
23 p型のエピタキシャルSiGe層
24 n+型不純物領域
25 シリコン窒化膜(Si3N4)
26 マスク層(WSi)
27 シリコン窒化膜(Si3N4)
28 空孔
29 n型のエピタキシャルSi層(第2の半導体層、n型ソースドレイン領域形成部)
30 p型のエピタキシャルSi層(第3の半導体層、チャネル領域形成部)
31 n型のエピタキシャルSi層(第2の半導体層、n型ドレイン領域形成部)
32 埋め込みシリコン酸化膜(SiO2、SOI構造を形成する第1の絶縁膜)
33 上部縦長構造の包囲型ゲート電極(WSi、導電プラグ内蔵)
34 ゲート電極(WSi、上部のみ)
Claims (4)
- 半導体基板と、前記半導体基板上に選択的に設けられた一対の空孔と、前記一対の空孔をそれぞれ包囲して設けられた第1の絶縁膜と、前記一対の空孔を包囲した第1の絶縁膜上にそれぞれ設けられた一対の第1の半導体層と、前記一対の第1の半導体層間に、1側面をそれぞれ接して設けられた一対の第2の半導体層と、前記一対の第2の半導体層間に挟まれて設けられた第3の半導体層と、前記第3の半導体層の全周囲にゲート絶縁膜を介して、包囲する構造に設けられたゲート電極(包囲型ゲート電極)と、前記一対の空孔を包囲した第1の絶縁膜間に、それぞれ一側面を接し且前記包囲型ゲート電極の下面部の側面及び底面に接して、前記半導体基板上に設けられた第2の絶縁膜と、前記一対の第1及び第2の半導体層に設けられたソース領域あるいはドレイン領域と、前記第3の半導体層に設けられたチャネル領域と、を備え、前記第1及び第2の絶縁膜により、半導体基板上に絶縁膜を介する半導体層構造(SOI構造)を形成したことを特徴とする半導体装置。
- 前記一対の第1の半導体層には高濃度の不純物領域がそれぞれ充満した、端部が前記半導体基板の主面に対し、垂直な平面を有している高濃度のソース領域あるいはドレイン領域が設けられ、前記一対の第2の半導体層には低濃度の不純物領域がそれぞれ充満した、端部が前記半導体基板の主面に対し、垂直な平面を有している低濃度のソース領域あるいはドレイン領域が設けられ、前記第3の半導体層には全周囲等しいチャネル長を有するチャネル領域が設けられていることを特徴とする請求項1に記載の半導体装置。
- 少なくとも前記第2の半導体層の格子定数が、前記第3の半導体層の格子定数より大きいことを特徴とする請求項1あるいは請求項2に記載の半導体装置。
- 半導体基板上に空孔形成層となる半導体層を介して設けられ、素子分離絶縁膜で画定され、活性化された高濃度の不純物領域が形成された第1の半導体層において、前記第1の半導体層上にマスク材料を形成する工程と、前記マスク材料及び前記高濃度の不純物領域が形成された第1の半導体層を選択的に順次異方性エッチングして第1の開孔部を形成することにより、前記高濃度の不純物領域が左右に分割された高濃度のソース領域及びドレイン領域を形成する工程と、前記第1の開孔部の側壁に耐熱酸化膜を形成する工程と、前記耐熱酸化膜下に露出している前記空孔形成層となる半導体層をエッチング除去し、第2の開孔部を形成する工程と、熱酸化して前記第2の開孔部に露出している前記空孔形成層となる半導体層の側面及び前記半導体基板の上面に第2の絶縁膜を形成する工程と、前記耐熱酸化膜をエッチング除去する工程と、側面が露出している前記第1の半導体層を等方性エッチングし、微細な間隙部を形成する工程と、残された前記第1の半導体層の側面間に低濃度の不純物領域を含む第2の半導体層をエピタキシャル成長する工程と、前記第1の開孔部を通して前記第2の半導体層を異方性エッチングすることにより、低濃度の不純物領域が左右に分割された低濃度のソース領域及びドレイン領域を形成する工程と、露出している前記第2の半導体層の側面間に第3の半導体層をエピタキシャル成長する工程と、前記第3の半導体層の周囲の前記素子分離絶縁膜の一部をエッチング除去し、前記第2の酸化膜に達する第3の開孔部を形成する工程と、前記第3の半導体層の全周囲にゲート酸化膜を形成する工程と、前記第1、第2及び第3の開孔部に包囲型ゲート電極を平坦に埋め込む工程と、残された前記マスク材料をエッチング除去する工程と、前記第1の半導体層の近傍の前記素子分離絶縁膜の一部を異方性エッチングし、残された前記空孔形成層となる半導体層の側面を露出する第4の開孔部を形成する工程と、前記第4の開孔部を通して残された前記空孔形成層となる半導体層を等方性エッチング除去し、前記第1の半導体層下に空孔を形成する工程と、前記第4の開孔部を埋め込み、前記空孔を包囲する第1の絶縁膜を形成する工程と、をおこなうことを特徴とする半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111952185A (zh) * | 2020-08-21 | 2020-11-17 | 中国科学院上海微系统与信息技术研究所 | 可降低对准难度的soi器件及其制备方法 |
CN113471292A (zh) * | 2021-07-02 | 2021-10-01 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
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2017
- 2017-12-12 JP JP2017237863A patent/JP2019106453A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111952185A (zh) * | 2020-08-21 | 2020-11-17 | 中国科学院上海微系统与信息技术研究所 | 可降低对准难度的soi器件及其制备方法 |
CN111952185B (zh) * | 2020-08-21 | 2024-03-29 | 中国科学院上海微系统与信息技术研究所 | 可降低对准难度的soi器件及其制备方法 |
CN113471292A (zh) * | 2021-07-02 | 2021-10-01 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
CN113471292B (zh) * | 2021-07-02 | 2023-10-24 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
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