JP5689606B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は半導体集積回路に係り、特に半導体基板あるいは半導体基板上に絶縁膜を介して設けられた半導体層に形成された複数のショートチャネルのＭＩＳ電界効果トランジスタを絶縁分離する素子分離に関する。
図２８は従来の半導体装置の模式側断面図で、ＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、５１はｐ型のシリコン（Ｓｉ）基板、５２はｐ型ウエル領域、５３は素子分離領域形成用トレンチ及び埋め込みシリコン酸化膜、５４はｎ＋型ドレイン領域、５５はｎ型ドレイン領域、５６はｎ型ソース領域、５７はｎ＋型ソース領域、５８はゲート酸化膜、５９はゲート電極、６０はサイドウォール、６１はＰＳＧ膜、６２は絶縁膜、６３はバリアメタル、６４は導電プラグ、６５は層間絶縁膜、６６はバリアメタル、６７はＣｕ配線、６８はバリア絶縁膜を示している。
同図においては、ｐ型ウエル領域５２が設けられたｐ型のシリコン基板５１にシリコン酸化膜を埋め込んだトレンチ素子分離領域５３が選択的に設けられ、トレンチ素子分離領域５３により画定されたｐ型のシリコン基板５１上にゲート酸化膜５８を介してゲート電極５９が設けられ、ゲート電極５９の側壁に上部が曲がって形成されたサイドウォール６０が設けられ、ｐ型のシリコン基板５１には、ゲート電極５９に自己整合してｎ型ソースドレイン領域（５５、５６）及びサイドウォール６０に自己整合してｎ＋型ソースドレイン領域（５４、５７）が設けられ、ｎ＋型ソースドレイン領域（５４、５７）にはそれぞれバリアメタル６３を有する導電プラグ６４を介してバリアメタル６６を有するＣｕ配線６７が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、容易なプロセスにより、シリコン酸化膜を埋め込んだ微細なトレンチによる素子分離領域を形成できるため、極めて絶縁特性に優れた微細な素子分離領域を形成でき、高集積化が可能となるが、素子分離領域幅が極めて小さいために、隣接するＭＩＳ電界効果トランジスタ間の容量が増大し、素子を微細化している割には高速化が達成されなくなりつつある。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかったことが現状である。
同図においては、ｐ型ウエル領域５２が設けられたｐ型のシリコン基板５１にシリコン酸化膜を埋め込んだトレンチ素子分離領域５３が選択的に設けられ、トレンチ素子分離領域５３により画定されたｐ型のシリコン基板５１上にゲート酸化膜５８を介してゲート電極５９が設けられ、ゲート電極５９の側壁に上部が曲がって形成されたサイドウォール６０が設けられ、ｐ型のシリコン基板５１には、ゲート電極５９に自己整合してｎ型ソースドレイン領域（５５、５６）及びサイドウォール６０に自己整合してｎ＋型ソースドレイン領域（５４、５７）が設けられ、ｎ＋型ソースドレイン領域（５４、５７）にはそれぞれバリアメタル６３を有する導電プラグ６４を介してバリアメタル６６を有するＣｕ配線６７が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、容易なプロセスにより、シリコン酸化膜を埋め込んだ微細なトレンチによる素子分離領域を形成できるため、極めて絶縁特性に優れた微細な素子分離領域を形成でき、高集積化が可能となるが、素子分離領域幅が極めて小さいために、隣接するＭＩＳ電界効果トランジスタ間の容量が増大し、素子を微細化している割には高速化が達成されなくなりつつある。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかったことが現状である。
本発明が解決しようとする課題は、従来例に示されるように、シリコン酸化膜を埋め込んだ微細なトレンチによる素子分離領域を形成できるため、極めて絶縁特性に優れた微細な素子分離領域を形成でき、高集積化が可能となるが、素子分離領域幅が極めて小さいために、隣接するＭＩＳ電界効果トランジスタ間の容量が増大し、素子を微細化している割には高速化の達成が難しいこと、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しいこと・・・等の問題が顕著になりつつあり、微細化に頼っているだけでは、さらなる高速化が困難になってきたことである。
上記課題は、半導体基板と、前記半導体基板に選択的に設けられたトレンチと、前記トレンチの上下面及び側面に設けられた絶縁膜と前記絶縁膜の内側に、前記絶縁膜に包囲されて設けられた空孔とからなるトレンチ素子分離領域と、前記トレンチ素子分離領域により画定された前記半導体基板に設けられたＭＩＳ電界効果トランジスタとを具備してなる本発明の半導体装置によって解決される。
以上説明のように本発明によれば、半導体基板に選択的に複数のＭＩＳ電界効果トランジスタが設けられ、これらのＭＩＳ電界効果トランジスタは、上部、下部及び側面に絶縁膜が設けられ、且つ絶縁膜の内側に、絶縁膜に包囲されて設けられた空孔を有するトレンチ素子分離領域により絶縁分離されている構造に形成されている。
したがって、ＭＩＳ電界効果トランジスタを絶縁分離する素子分離領域が、薄いシリコン酸化膜（ＳｉＯ２、比誘電率が４程度）及び空孔（真空と同程度の比誘電率が１の空気）からなるトレンチ素子分離領域によって形成されているため、サイズが同じであれば、シリコン酸化膜（ＳｉＯ２）ですべて満たされたトレンチ素子分離領域の容量に比較し、シリコン酸化膜（ＳｉＯ２）幅：空孔幅を１：４程度に形成すれば、容量は約３０％程度に低減され、１：１程度に形成しても、容量は約４０％程度に低減されるため、極めて大きな効果があり、高速化が可能である。
また空孔を有するトレンチ素子分離領域を形成できるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱を放出することが可能となり、温度上昇が抑制されるので、高温での速度特性の劣化を抑えられるので、許容温度範囲における速度特性の保障が可能となる。
また高誘電率を有するＴａ２Ｏ５をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と半導体基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
また半導体基板にＭＩＳ電界効果トランジスタを形成する場合に限らず、半導体基板に絶縁膜を介して形成した半導体層（いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造）にＭＩＳ電界効果トランジスタを形成する場合にも適応可能である。
またＳｉＧｅ層上に歪みＳｉ層を形成し、キャリア移動度を増大させる場合にも適応可能で、素子の容量低下に加え、さらなる高速化が可能である。
またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳにも適応可能である。
またＣＭＯＳを形成する場合は、本願発明のトレンチ素子分離領域の一部でｐ型ウエルコンタクトあるいはｎ型ウエルコンタクトをとることができ、高集積化を可能にすることができる。
またＭＩＳ電界効果トランジスタ直下までトレンチ素子分離領域を延在させて形成することも可能で、接合容量を低減（実質ゼロ）できるので、さらなる高速化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ低容量兼放熱用空孔付のトレンチ素子分離領域を有するＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を空孔及び絶縁膜型トレンチ素子分離（ＴＲｅｎｃｈ Ｉｓｏｌａｔｉｏｎ ｗｉｔｈ Ｃａｖｉｔｙ ａｎｄ Ｉｎｓｕｌａｔｏｒ）と命名し、以後この技術をＴＲＩＣＩ（トリックアイ）と略称する。
したがって、ＭＩＳ電界効果トランジスタを絶縁分離する素子分離領域が、薄いシリコン酸化膜（ＳｉＯ２、比誘電率が４程度）及び空孔（真空と同程度の比誘電率が１の空気）からなるトレンチ素子分離領域によって形成されているため、サイズが同じであれば、シリコン酸化膜（ＳｉＯ２）ですべて満たされたトレンチ素子分離領域の容量に比較し、シリコン酸化膜（ＳｉＯ２）幅：空孔幅を１：４程度に形成すれば、容量は約３０％程度に低減され、１：１程度に形成しても、容量は約４０％程度に低減されるため、極めて大きな効果があり、高速化が可能である。
また空孔を有するトレンチ素子分離領域を形成できるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱を放出することが可能となり、温度上昇が抑制されるので、高温での速度特性の劣化を抑えられるので、許容温度範囲における速度特性の保障が可能となる。
また高誘電率を有するＴａ２Ｏ５をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と半導体基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
また半導体基板にＭＩＳ電界効果トランジスタを形成する場合に限らず、半導体基板に絶縁膜を介して形成した半導体層（いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造）にＭＩＳ電界効果トランジスタを形成する場合にも適応可能である。
またＳｉＧｅ層上に歪みＳｉ層を形成し、キャリア移動度を増大させる場合にも適応可能で、素子の容量低下に加え、さらなる高速化が可能である。
またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳにも適応可能である。
またＣＭＯＳを形成する場合は、本願発明のトレンチ素子分離領域の一部でｐ型ウエルコンタクトあるいはｎ型ウエルコンタクトをとることができ、高集積化を可能にすることができる。
またＭＩＳ電界効果トランジスタ直下までトレンチ素子分離領域を延在させて形成することも可能で、接合容量を低減（実質ゼロ）できるので、さらなる高速化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ低容量兼放熱用空孔付のトレンチ素子分離領域を有するＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を空孔及び絶縁膜型トレンチ素子分離（ＴＲｅｎｃｈ Ｉｓｏｌａｔｉｏｎ ｗｉｔｈ Ｃａｖｉｔｙ ａｎｄ Ｉｎｓｕｌａｔｏｒ）と命名し、以後この技術をＴＲＩＣＩ（トリックアイ）と略称する。
本願発明の半導体装置は下記に示す形態に形成したものである。
半導体基板にウエル領域が設けられ、このウエル領域内に、浅い深さの第１のトレンチが選択的に設けられ、この第１のトレンチに第１の絶縁膜が埋め込まれている。第１の絶縁膜が埋め込まれた第１のトレンチにより分離画定された、ウエル領域が形成された半導体基板上にゲート酸化膜を介してゲート電極が選択的に設けられ、ゲート電極に自己整合してゲート電極の側壁にサイドウォールが設けられ、ウエル領域が設けられた半導体基板には、ゲート電極に自己整合して低濃度のソースドレイン領域及びサイドウォールに自己整合して高濃度のソースドレイン領域が設けられており、側壁にサイドウォールが設けられたゲート電極上及びソースドレイン領域上は平坦な第２の絶縁膜で覆われている。第１の絶縁膜が埋め込まれたトレンチの直上の第２の絶縁膜の一部には、第１の絶縁膜の一部に達する微細な第１の開孔部が設けられ、この第１の開孔部を介して等方性ドライエッチングすることにより第１の絶縁膜を完全に除去し、第１の開孔部の直下に、第１の開孔部より幅広い第２のトレンチ（第１のトレンチに等しい大きさ）を形成して後、第１の開孔部を埋め込み、第２のトレンチの上部、下部及び側面に第３の絶縁膜を形成することにより、内部に空孔を形成したトレンチ素子分離領域が設けられており、高濃度のソースドレイン領域及びゲート電極にはそれぞれバリアメタルを有する導電プラグを介してバリアメタルを有する配線が接続されている構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
半導体基板にウエル領域が設けられ、このウエル領域内に、浅い深さの第１のトレンチが選択的に設けられ、この第１のトレンチに第１の絶縁膜が埋め込まれている。第１の絶縁膜が埋め込まれた第１のトレンチにより分離画定された、ウエル領域が形成された半導体基板上にゲート酸化膜を介してゲート電極が選択的に設けられ、ゲート電極に自己整合してゲート電極の側壁にサイドウォールが設けられ、ウエル領域が設けられた半導体基板には、ゲート電極に自己整合して低濃度のソースドレイン領域及びサイドウォールに自己整合して高濃度のソースドレイン領域が設けられており、側壁にサイドウォールが設けられたゲート電極上及びソースドレイン領域上は平坦な第２の絶縁膜で覆われている。第１の絶縁膜が埋め込まれたトレンチの直上の第２の絶縁膜の一部には、第１の絶縁膜の一部に達する微細な第１の開孔部が設けられ、この第１の開孔部を介して等方性ドライエッチングすることにより第１の絶縁膜を完全に除去し、第１の開孔部の直下に、第１の開孔部より幅広い第２のトレンチ（第１のトレンチに等しい大きさ）を形成して後、第１の開孔部を埋め込み、第２のトレンチの上部、下部及び側面に第３の絶縁膜を形成することにより、内部に空孔を形成したトレンチ素子分離領域が設けられており、高濃度のソースドレイン領域及びゲート電極にはそれぞれバリアメタルを有する導電プラグを介してバリアメタルを有する配線が接続されている構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。また模式平面図においては、図面を見易くするため、配線は省略している。
図１〜図７は本発明の半導体装置における第１の実施例で、図１は模式側断面図、図２〜図７は製造方法の工程断面図である。
図１はシリコン（Ｓｉ）基板を使用し、ＴＲＩＣＩにより形成した素子分離領域を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１０１６ｃｍ−３程度のｐ型ウエル領域、３は５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、４は空孔、５は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、６は１０１７ｃｍ−３程度のｎ型ドレイン領域、７は１０１７ｃｍ−３程度のｎ型ソース領域、８は１０２０ｃｍ−３程度のｎ＋型ソース領域、９は１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）、１０は幅４０ｎｍ程度、厚さ１００ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１１は３０ｎｍ程度のサイドウォール（ＳｉＯ２）、１２は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１３は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１４は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１５は導電プラグ（Ｗ）、１６は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１７は１０ｎｍ程度のバリアメタル（ＴａＮ）、１８は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、１９は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
同図においては、ｐ型のシリコン基板１にｐ型ウエル領域２が設けられ、ｐ型ウエル領域２内には上部、下部及び側面にシリコン酸化膜（ＳｉＯ２）３を有し、内部が空孔４に形成されたトレンチ素子分離領域（３、４）が選択的に設けられ、トレンチ素子分離領域（３、４）により画定されたｐ型ウエル領域２が設けられたｐ型のシリコン基板１上にゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０が設けられ、ゲート電極１０の側壁に上部が曲がって形成されたサイドウォール１１が設けられ、ｐ型ウエル領域２が設けられたｐ型のシリコン基板１には、ゲート電極１０に自己整合してｎ型ソースドレイン領域（６、７）及びサイドウォール１１に自己整合してｎ＋型ソースドレイン領域（５、８）が設けられ、ｎ＋型ソースドレイン領域（５、８）には、それぞれバリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を介してバリアメタル（ＴａＮ）１７を有するＣｕ配線１８が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１０にもＣｕ配線１８が接続されているが、図１では省略されている。）製造方法は後に詳述するが、上部、下部及び側面にシリコン酸化膜（ＳｉＯ２）３を有し、内部が空孔４に形成されたトレンチ素子分離領域（３、４）の直上のＰＳＧ１２の一部にはシリコン酸化膜（ＳｉＯ２）３が埋め込まれている。
したがって、ＭＩＳ電界効果トランジスタを絶縁分離する素子分離領域が、薄いシリコン酸化膜（ＳｉＯ２）及び空孔からなるトレンチ素子分離領域によって形成されているため、サイズが同じであれば、シリコン酸化膜（ＳｉＯ２）ですべて満たされたトレンチ素子分離領域の場合に比較し、シリコン酸化膜（ＳｉＯ２）幅：空孔幅が１：４程度に形成されているため、隣接するＭＩＳ電界効果トランジスタ間の容量を約３０％程度に低減することができるので、高速化が可能である。
また空孔を有するトレンチ素子分離領域を形成できるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱を放出することが可能となり、温度上昇が抑制されるので、高温での速度特性の劣化を抑えられるので、許容温度範囲における速度特性の保障が可能となる。
また高誘電率を有するＴａ２Ｏ５をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と半導体基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ空孔及び絶縁膜型トレンチ素子分離領域（ＴＲＩＣＩ）を有するＭＩＳ電界効果トランジスタを得ることができる。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。また模式平面図においては、図面を見易くするため、配線は省略している。
図１〜図７は本発明の半導体装置における第１の実施例で、図１は模式側断面図、図２〜図７は製造方法の工程断面図である。
図１はシリコン（Ｓｉ）基板を使用し、ＴＲＩＣＩにより形成した素子分離領域を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１０１６ｃｍ−３程度のｐ型ウエル領域、３は５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、４は空孔、５は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、６は１０１７ｃｍ−３程度のｎ型ドレイン領域、７は１０１７ｃｍ−３程度のｎ型ソース領域、８は１０２０ｃｍ−３程度のｎ＋型ソース領域、９は１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）、１０は幅４０ｎｍ程度、厚さ１００ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１１は３０ｎｍ程度のサイドウォール（ＳｉＯ２）、１２は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１３は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１４は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１５は導電プラグ（Ｗ）、１６は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１７は１０ｎｍ程度のバリアメタル（ＴａＮ）、１８は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、１９は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
同図においては、ｐ型のシリコン基板１にｐ型ウエル領域２が設けられ、ｐ型ウエル領域２内には上部、下部及び側面にシリコン酸化膜（ＳｉＯ２）３を有し、内部が空孔４に形成されたトレンチ素子分離領域（３、４）が選択的に設けられ、トレンチ素子分離領域（３、４）により画定されたｐ型ウエル領域２が設けられたｐ型のシリコン基板１上にゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０が設けられ、ゲート電極１０の側壁に上部が曲がって形成されたサイドウォール１１が設けられ、ｐ型ウエル領域２が設けられたｐ型のシリコン基板１には、ゲート電極１０に自己整合してｎ型ソースドレイン領域（６、７）及びサイドウォール１１に自己整合してｎ＋型ソースドレイン領域（５、８）が設けられ、ｎ＋型ソースドレイン領域（５、８）には、それぞれバリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を介してバリアメタル（ＴａＮ）１７を有するＣｕ配線１８が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１０にもＣｕ配線１８が接続されているが、図１では省略されている。）製造方法は後に詳述するが、上部、下部及び側面にシリコン酸化膜（ＳｉＯ２）３を有し、内部が空孔４に形成されたトレンチ素子分離領域（３、４）の直上のＰＳＧ１２の一部にはシリコン酸化膜（ＳｉＯ２）３が埋め込まれている。
したがって、ＭＩＳ電界効果トランジスタを絶縁分離する素子分離領域が、薄いシリコン酸化膜（ＳｉＯ２）及び空孔からなるトレンチ素子分離領域によって形成されているため、サイズが同じであれば、シリコン酸化膜（ＳｉＯ２）ですべて満たされたトレンチ素子分離領域の場合に比較し、シリコン酸化膜（ＳｉＯ２）幅：空孔幅が１：４程度に形成されているため、隣接するＭＩＳ電界効果トランジスタ間の容量を約３０％程度に低減することができるので、高速化が可能である。
また空孔を有するトレンチ素子分離領域を形成できるため、ＭＩＳ電界効果トランジスタの高速化によって発生する熱を放出することが可能となり、温度上昇が抑制されるので、高温での速度特性の劣化を抑えられるので、許容温度範囲における速度特性の保障が可能となる。
また高誘電率を有するＴａ２Ｏ５をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と半導体基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ空孔及び絶縁膜型トレンチ素子分離領域（ＴＲＩＣＩ）を有するＭＩＳ電界効果トランジスタを得ることができる。
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図７及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図２
ｐ型のシリコン基板１を９００℃程度で酸化し、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで硼素のイオン注入をおこなう。次いで1000℃程度でランニングし、閾値電圧制御用のｐ型ウエル領域２を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）及びｐ型のシリコン基板１を５００ｎｍ程度異方性ドライエッチングし、トレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２０を５００ｎｍ程度成長する。次いでｐ型のシリコン基板１上のイオン注入用のシリコン酸化膜（ＳｉＯ２）及びシリコン窒化膜（Ｓｉ３Ｎ４）２０を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２０をトレンチに埋め込み平坦化する。
図３
次いで１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を成長する。次いで化学気相成長により、多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。連続してスパッタにより、タングステンシリサイド（ＷＳｉ）膜を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド（ＷＳｉ）膜及び多結晶シリコン（ｐｏｌｙＳｉ）膜を順次異方性ドライエッチングし、幅４０ｎｍ程度、厚さ１００ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０を形成する。次いでレジスト（図示せず）を除去する。
図４
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０をマスク層として、ｎ型ソースドレイン領域（６、７）形成用の燐のイオン注入をおこなう。次いでゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を異方性ドライエッチングする。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０の側壁にのみサイドウォール（ＳｉＯ２）１１を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１１及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０をマスク層として、ｎ＋型ソースドレイン領域（５、８）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（６、７）及びｎ＋型ソースドレイン領域（５、８）を形成する。
図５
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜１２を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
図６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜１２を異方性ドライエッチングする。次いでトレンチに埋め込まれたシリコン窒化膜（Ｓｉ３Ｎ４）２０をすべて除去するように、等方性ドライエッチングし、狭い開孔部を有するトレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、内部に空孔４を有し、トレンチの上部、下部及び側面に成長させ、且つ狭い開孔部を埋め込むように、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。（こうして本願発明のＴＲＩＣＩ法によるトレンチ素子分離領域を完成する。）次いでＰＳＧ膜１２上のシリコン酸化膜（ＳｉＯ２）３を化学的機械研磨（ＣＭＰ）し、平坦化する。
図７
次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３及びＰＳＧ膜１２を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１４を成長する。次いで化学気相成長により、タングステン（Ｗ）１５を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を形成する。
図１
次いで化学気相成長により、500nm程度の層間絶縁膜（ＳｉＯＣ）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１６を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１３がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１７を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１７を有するＣｕ配線１８を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長し、本願発明の空孔及び絶縁薄膜型トレンチ素子分離（ＴＲＩＣＩ）法による微細なＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図２
ｐ型のシリコン基板１を９００℃程度で酸化し、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで硼素のイオン注入をおこなう。次いで1000℃程度でランニングし、閾値電圧制御用のｐ型ウエル領域２を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）及びｐ型のシリコン基板１を５００ｎｍ程度異方性ドライエッチングし、トレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２０を５００ｎｍ程度成長する。次いでｐ型のシリコン基板１上のイオン注入用のシリコン酸化膜（ＳｉＯ２）及びシリコン窒化膜（Ｓｉ３Ｎ４）２０を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２０をトレンチに埋め込み平坦化する。
図３
次いで１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を成長する。次いで化学気相成長により、多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。連続してスパッタにより、タングステンシリサイド（ＷＳｉ）膜を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド（ＷＳｉ）膜及び多結晶シリコン（ｐｏｌｙＳｉ）膜を順次異方性ドライエッチングし、幅４０ｎｍ程度、厚さ１００ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０を形成する。次いでレジスト（図示せず）を除去する。
図４
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０をマスク層として、ｎ型ソースドレイン領域（６、７）形成用の燐のイオン注入をおこなう。次いでゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を異方性ドライエッチングする。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０の側壁にのみサイドウォール（ＳｉＯ２）１１を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１１及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０をマスク層として、ｎ＋型ソースドレイン領域（５、８）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（６、７）及びｎ＋型ソースドレイン領域（５、８）を形成する。
図５
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜１２を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
図６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜１２を異方性ドライエッチングする。次いでトレンチに埋め込まれたシリコン窒化膜（Ｓｉ３Ｎ４）２０をすべて除去するように、等方性ドライエッチングし、狭い開孔部を有するトレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、内部に空孔４を有し、トレンチの上部、下部及び側面に成長させ、且つ狭い開孔部を埋め込むように、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。（こうして本願発明のＴＲＩＣＩ法によるトレンチ素子分離領域を完成する。）次いでＰＳＧ膜１２上のシリコン酸化膜（ＳｉＯ２）３を化学的機械研磨（ＣＭＰ）し、平坦化する。
図７
次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３及びＰＳＧ膜１２を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１４を成長する。次いで化学気相成長により、タングステン（Ｗ）１５を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を形成する。
図１
次いで化学気相成長により、500nm程度の層間絶縁膜（ＳｉＯＣ）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１６を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１３がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１７を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１７を有するＣｕ配線１８を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長し、本願発明の空孔及び絶縁薄膜型トレンチ素子分離（ＴＲＩＣＩ）法による微細なＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図８は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板上に絶縁膜（ＳｉＯ２）を介して形成したシリコン（Ｓｉ）層（ＳＯＩ基板）を使用し、ＴＲＩＣＩ法により形成した素子分離領域を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、３〜１９は図１と同じ物を、２１はＳＯＩ用のシリコン酸化膜（ＳｉＯ２）、２２はｐ型のシリコン（Ｓｉ）層（ＳＯＩ基板）を示している。
同図においては、ｐ型のＳｉ基板１上に絶縁膜（ＳｉＯ２）２１を介してｐ型のＳｉ層２２（ＳＯＩ基板）が形成されている以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、また完全空乏型のＳＯＩ基板を使用できるため、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減（低電力化）が可能である。
同図においては、ｐ型のＳｉ基板１上に絶縁膜（ＳｉＯ２）２１を介してｐ型のＳｉ層２２（ＳＯＩ基板）が形成されている以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、また完全空乏型のＳＯＩ基板を使用できるため、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減（低電力化）が可能である。
図９は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン基板上に形成したシリコンゲルマニウム（ＳｉＧｅ）層及び歪みシリコン（Ｓｉ）層を使用し、ＴＲＩＣＩ法により形成した素子分離領域を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１９は図１と同じ物を、２３はｐ型のＳｉＧe層、２４はｐ型の歪みＳｉ層を示している。
同図においては、ｐ型のシリコン基板１上にｐ型のＳｉＧe層２３を介してｐ型の歪みＳｉ層２４が形成されている以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、また歪みＳｉ層を半導体基板として使用できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
同図においては、ｐ型のシリコン基板１上にｐ型のＳｉＧe層２３を介してｐ型の歪みＳｉ層２４が形成されている以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、また歪みＳｉ層を半導体基板として使用できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
図１０〜図２２は本発明の半導体装置における第４の実施例で、図１０は模式平面図、図１１は模式側断面図(ｐ−ｐ矢視断面図)、図１２は模式側断面図(ｑ−ｑ矢視断面図)、図１３は模式側断面図(ｒ−ｒ矢視断面図)、図１４〜図２２は製造方法の工程断面図(ｐ−ｐ矢視断面図)である。
図１０〜図１３はシリコン基板上に形成したシリコンゲルマニウム（ＳｉＧｅ）層及びシリコン（Ｓｉ）層を使用し、ＴＲＩＣＩ法によりシリコン（Ｓｉ）層底部にまで延在して形成した素子分離領域（ＳｉＧｅ層は除去される）を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、３〜１９は図１と同じ物を、２２は図８と同じ物を、２５は支柱用のシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、ｐ型のＳｉ基板１上にｐ型のＳｉ層２２の直下の一部にｐ型のＳｉ層２２を下支えする支柱用のシリコン酸化膜（ＳｉＯ２）２５が形成されている箇所を除き、ｐ型のＳｉ層２２の下部にまでＴＲＩＣＩ法により形成した素子分離領域が延在して設けられている以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、また完全空乏型のＳＯＩ基板を使用したことと同様のことになり、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減によるさらなる高速化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減（低電力化）が可能である。
図１０〜図１３はシリコン基板上に形成したシリコンゲルマニウム（ＳｉＧｅ）層及びシリコン（Ｓｉ）層を使用し、ＴＲＩＣＩ法によりシリコン（Ｓｉ）層底部にまで延在して形成した素子分離領域（ＳｉＧｅ層は除去される）を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、３〜１９は図１と同じ物を、２２は図８と同じ物を、２５は支柱用のシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、ｐ型のＳｉ基板１上にｐ型のＳｉ層２２の直下の一部にｐ型のＳｉ層２２を下支えする支柱用のシリコン酸化膜（ＳｉＯ２）２５が形成されている箇所を除き、ｐ型のＳｉ層２２の下部にまでＴＲＩＣＩ法により形成した素子分離領域が延在して設けられている以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、また完全空乏型のＳＯＩ基板を使用したことと同様のことになり、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減によるさらなる高速化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減（低電力化）が可能である。
次いで本発明に係る半導体装置における第４の実施例の製造方法について図１４〜図２２及び図１１を参照して説明する。
図１４
化学気相成長により、ｐ型のシリコン基板１上に５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２５を異方性ドライエッチングし、トレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２０を５００ｎｍ程度成長する。次いでシリコン酸化膜（ＳｉＯ２）２５上のシリコン窒化膜（Ｓｉ３Ｎ４）２０を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２０をトレンチに埋め込み平坦化する。
図１５
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２５を異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型のシリコン基板１上に５００ｎｍ程度のｐ型のシリコンゲルマニウム（ＳｉＧｅ）層２３をエピタキシャル成長させる。次いでシリコン酸化膜（ＳｉＯ２）２５及びシリコン窒化膜（Ｓｉ３Ｎ４）２０の平坦面より突出したｐ型のシリコンゲルマニウム（ＳｉＧｅ）層２３を化学的機械研磨（ＣＭＰ）し、平坦化する。
図１６
次いでｐ型のシリコンゲルマニウム（ＳｉＧｅ）層２３を５０ｎｍ程度異方性ドライエッチングする。次いでシリコン酸化膜（ＳｉＯ２）２５を５０ｎｍ程度異方性ドライエッチングする。
図１７
次いでｐ型のシリコンゲルマニウム（ＳｉＧｅ）層２３上に垂直方向及び水平方向に５０ｎｍ程度のｐ型のシリコン（Ｓｉ）層２２をエピタキシャル成長させる。（この際、シリコン酸化膜（ＳｉＯ２）２５上に延在して形成されるｐ型のシリコン（Ｓｉ）層２２の部分は下地のシリコン酸化膜（ＳｉＯ２）２５の影響を受け単結晶性が劣るが、この部分にはチャネルを形成しないので特に問題はない。残されたシリコン酸化膜（ＳｉＯ２）２５はｐ型のシリコン（Ｓｉ）層２２下に空孔を作る時の支柱になるものである。）次いでシリコン窒化膜（Ｓｉ３Ｎ４）２０の平坦面より突出したｐ型のシリコン（Ｓｉ）層２２を化学的機械研磨（ＣＭＰ）し、平坦化する。
図１８
次いで１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を成長する。次いで化学気相成長により、多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。連続してスパッタにより、タングステンシリサイド（ＷＳｉ）膜を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド（ＷＳｉ）膜及び多結晶シリコン（ｐｏｌｙＳｉ）膜を順次異方性ドライエッチングし、幅４０ｎｍ程度、厚さ１００ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０を形成する。次いでレジスト（図示せず）を除去する。次いでｐ型のシリコン（Ｓｉ）層２２に閾値電圧制御用の硼素のイオン注入をおこなう。
図１９
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０をマスク層として、ｎ型ソースドレイン領域（６、７）形成用の燐のイオン注入をおこなう。次いでゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を異方性ドライエッチングする。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０の側壁にのみサイドウォール（ＳｉＯ２）１１を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１１及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０をマスク層として、ｎ＋型ソースドレイン領域（５、８）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、閾値電圧制御用の硼素を活性化し、ｎ型ソースドレイン領域（６、７）及びｎ＋型ソースドレイン領域（５、８）を形成する。
図２０
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜１２を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
図２１
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜１２を異方性ドライエッチングする。次いでトレンチに埋め込まれたシリコン窒化膜（Ｓｉ３Ｎ４）２０をすべて除去するように、等方性ドライエッチングする。次いでシリコンゲルマニウム（ＳｉＧｅ）層２３をすべて除去するように、等方性ドライエッチングし、狭い開孔部を有し、ｐ型のシリコン（Ｓｉ）層２２下にまで延在するトレンチを形成する。（ここで、シリコンゲルマニウム（ＳｉＧｅ）層２３をエッチング除去する際、シリコン（Ｓｉ）層２２及びシリコン（Ｓｉ）基板１はエッチングされない。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、内部に空孔４を有し、トレンチの上部、下部及び側面に成長させ、且つ狭い開孔部を埋め込むように、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いでＰＳＧ膜１２上のシリコン酸化膜（ＳｉＯ２）３を化学的機械研磨（ＣＭＰ）し、平坦化する。
図２２
次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３及びＰＳＧ膜１２を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１４を成長する。次いで化学気相成長により、タングステン（Ｗ）１５を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を形成する。
図１１
次いで化学気相成長により、500nm程度の層間絶縁膜（ＳｉＯＣ）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１６を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１３がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１７を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１７を有するＣｕ配線１８を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長し、本願発明の空孔及び絶縁膜型トレンチ素子分離（ＴＲＩＣＩ）による下部空孔型の微細なＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図１４
化学気相成長により、ｐ型のシリコン基板１上に５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２５を異方性ドライエッチングし、トレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２０を５００ｎｍ程度成長する。次いでシリコン酸化膜（ＳｉＯ２）２５上のシリコン窒化膜（Ｓｉ３Ｎ４）２０を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２０をトレンチに埋め込み平坦化する。
図１５
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２５を異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型のシリコン基板１上に５００ｎｍ程度のｐ型のシリコンゲルマニウム（ＳｉＧｅ）層２３をエピタキシャル成長させる。次いでシリコン酸化膜（ＳｉＯ２）２５及びシリコン窒化膜（Ｓｉ３Ｎ４）２０の平坦面より突出したｐ型のシリコンゲルマニウム（ＳｉＧｅ）層２３を化学的機械研磨（ＣＭＰ）し、平坦化する。
図１６
次いでｐ型のシリコンゲルマニウム（ＳｉＧｅ）層２３を５０ｎｍ程度異方性ドライエッチングする。次いでシリコン酸化膜（ＳｉＯ２）２５を５０ｎｍ程度異方性ドライエッチングする。
図１７
次いでｐ型のシリコンゲルマニウム（ＳｉＧｅ）層２３上に垂直方向及び水平方向に５０ｎｍ程度のｐ型のシリコン（Ｓｉ）層２２をエピタキシャル成長させる。（この際、シリコン酸化膜（ＳｉＯ２）２５上に延在して形成されるｐ型のシリコン（Ｓｉ）層２２の部分は下地のシリコン酸化膜（ＳｉＯ２）２５の影響を受け単結晶性が劣るが、この部分にはチャネルを形成しないので特に問題はない。残されたシリコン酸化膜（ＳｉＯ２）２５はｐ型のシリコン（Ｓｉ）層２２下に空孔を作る時の支柱になるものである。）次いでシリコン窒化膜（Ｓｉ３Ｎ４）２０の平坦面より突出したｐ型のシリコン（Ｓｉ）層２２を化学的機械研磨（ＣＭＰ）し、平坦化する。
図１８
次いで１０ｎｍ程度のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を成長する。次いで化学気相成長により、多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。連続してスパッタにより、タングステンシリサイド（ＷＳｉ）膜を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド（ＷＳｉ）膜及び多結晶シリコン（ｐｏｌｙＳｉ）膜を順次異方性ドライエッチングし、幅４０ｎｍ程度、厚さ１００ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０を形成する。次いでレジスト（図示せず）を除去する。次いでｐ型のシリコン（Ｓｉ）層２２に閾値電圧制御用の硼素のイオン注入をおこなう。
図１９
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０をマスク層として、ｎ型ソースドレイン領域（６、７）形成用の燐のイオン注入をおこなう。次いでゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を異方性ドライエッチングする。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０の側壁にのみサイドウォール（ＳｉＯ２）１１を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１１及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０をマスク層として、ｎ＋型ソースドレイン領域（５、８）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、閾値電圧制御用の硼素を活性化し、ｎ型ソースドレイン領域（６、７）及びｎ＋型ソースドレイン領域（５、８）を形成する。
図２０
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜１２を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
図２１
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜１２を異方性ドライエッチングする。次いでトレンチに埋め込まれたシリコン窒化膜（Ｓｉ３Ｎ４）２０をすべて除去するように、等方性ドライエッチングする。次いでシリコンゲルマニウム（ＳｉＧｅ）層２３をすべて除去するように、等方性ドライエッチングし、狭い開孔部を有し、ｐ型のシリコン（Ｓｉ）層２２下にまで延在するトレンチを形成する。（ここで、シリコンゲルマニウム（ＳｉＧｅ）層２３をエッチング除去する際、シリコン（Ｓｉ）層２２及びシリコン（Ｓｉ）基板１はエッチングされない。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、内部に空孔４を有し、トレンチの上部、下部及び側面に成長させ、且つ狭い開孔部を埋め込むように、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いでＰＳＧ膜１２上のシリコン酸化膜（ＳｉＯ２）３を化学的機械研磨（ＣＭＰ）し、平坦化する。
図２２
次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３及びＰＳＧ膜１２を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１４を成長する。次いで化学気相成長により、タングステン（Ｗ）１５を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を形成する。
図１１
次いで化学気相成長により、500nm程度の層間絶縁膜（ＳｉＯＣ）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１６を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１３がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１７を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１７を有するＣｕ配線１８を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長し、本願発明の空孔及び絶縁膜型トレンチ素子分離（ＴＲＩＣＩ）による下部空孔型の微細なＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図２３は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン基板を使用し、ＴＲＩＣＩ法により形成した素子分離領域を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１９は図１と同じ物を、２６は１０１６ｃｍ−３程度のｎ型ウエル領域、２７は１０２０ｃｍ−３程度のｐ＋型ソース領域、２８は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、２９は１０２０ｃｍ−３程度のｐ＋型ウエルコンタクト領域、３０は１０２０ｃｍ−３程度のｎ＋型ウエルコンタクト領域を示している。
同図においては、ｐ型のシリコン基板１の右半分にｐ型ウエル領域２が設けられ、ｐ型ウエル領域２内には上部、下部及び側面にシリコン酸化膜（ＳｉＯ２）３を有し、内部が空孔４に形成されたトレンチ素子分離領域（３、４）が選択的に設けられ、トレンチ素子分離領域（３、４）により画定されたｐ型ウエル領域２が設けられたｐ型のシリコン基板１上にゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０が設けられ、ゲート電極１０の側壁に上部が曲がって形成されたサイドウォール１１が設けられ、ｐ型ウエル領域２が設けられたｐ型のシリコン基板１には、ゲート電極１０に自己整合してｎ型ソースドレイン領域（６、７）及びサイドウォール１１に自己整合してｎ＋型ソースドレイン領域（５、８）が設けられ、隣り合うトレンチ素子分離領域（３、４）間にはｐ＋型ウエルコンタクト領域２９が設けられ、ｎ＋型ソースドレイン領域（５、８）及びｐ＋型ウエルコンタクト領域にはそれぞれバリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を介してバリアメタル（ＴａＮ）１７を有するＣｕ配線１８が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１の左半分にｎ型ウエル領域２６が設けられ、ｎ型ウエル領域２６内には上部、下部及び側面にシリコン酸化膜（ＳｉＯ２）３を有し、内部が空孔４に形成されたトレンチ素子分離領域（３、４）が選択的に設けられ、トレンチ素子分離領域（３、４）により画定されたｎ型ウエル領域２６が設けられたｐ型のシリコン基板１上にゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０が設けられ、ゲート電極１０の側壁に上部が曲がって形成されたサイドウォール１１が設けられ、ｎ型ウエル領域２６が設けられたｐ型のシリコン基板１には、ゲート電極１０に自己整合してｐ＋型ソースドレイン領域（２７、２８）が設けられ、隣り合うトレンチ素子分離領域（３、４）間にはｎ＋型ウエルコンタクト領域３０が設けられ、ｐ＋型ソースドレイン領域（２７、２８）及びｎ＋型ウエルコンタクト領域３０にはそれぞれバリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を介してバリアメタル（ＴａＮ）１７を有するＣｕ配線１８が接続されている構造からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１０にもＣｕ配線１８が接続されているが、図２３では省略されている。またトレンチ素子分離領域（３、４）とともにウエル分離領域も形成される。）
本実施例においては、ＣＭＯＳにおいても第１の実施例と同じ効果を得ることが可能である。
同図においては、ｐ型のシリコン基板１の右半分にｐ型ウエル領域２が設けられ、ｐ型ウエル領域２内には上部、下部及び側面にシリコン酸化膜（ＳｉＯ２）３を有し、内部が空孔４に形成されたトレンチ素子分離領域（３、４）が選択的に設けられ、トレンチ素子分離領域（３、４）により画定されたｐ型ウエル領域２が設けられたｐ型のシリコン基板１上にゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０が設けられ、ゲート電極１０の側壁に上部が曲がって形成されたサイドウォール１１が設けられ、ｐ型ウエル領域２が設けられたｐ型のシリコン基板１には、ゲート電極１０に自己整合してｎ型ソースドレイン領域（６、７）及びサイドウォール１１に自己整合してｎ＋型ソースドレイン領域（５、８）が設けられ、隣り合うトレンチ素子分離領域（３、４）間にはｐ＋型ウエルコンタクト領域２９が設けられ、ｎ＋型ソースドレイン領域（５、８）及びｐ＋型ウエルコンタクト領域にはそれぞれバリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を介してバリアメタル（ＴａＮ）１７を有するＣｕ配線１８が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１の左半分にｎ型ウエル領域２６が設けられ、ｎ型ウエル領域２６内には上部、下部及び側面にシリコン酸化膜（ＳｉＯ２）３を有し、内部が空孔４に形成されたトレンチ素子分離領域（３、４）が選択的に設けられ、トレンチ素子分離領域（３、４）により画定されたｎ型ウエル領域２６が設けられたｐ型のシリコン基板１上にゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）９を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１０が設けられ、ゲート電極１０の側壁に上部が曲がって形成されたサイドウォール１１が設けられ、ｎ型ウエル領域２６が設けられたｐ型のシリコン基板１には、ゲート電極１０に自己整合してｐ＋型ソースドレイン領域（２７、２８）が設けられ、隣り合うトレンチ素子分離領域（３、４）間にはｎ＋型ウエルコンタクト領域３０が設けられ、ｐ＋型ソースドレイン領域（２７、２８）及びｎ＋型ウエルコンタクト領域３０にはそれぞれバリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を介してバリアメタル（ＴａＮ）１７を有するＣｕ配線１８が接続されている構造からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１０にもＣｕ配線１８が接続されているが、図２３では省略されている。またトレンチ素子分離領域（３、４）とともにウエル分離領域も形成される。）
本実施例においては、ＣＭＯＳにおいても第１の実施例と同じ効果を得ることが可能である。
図２４は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン基板を使用し、ＴＲＩＣＩ法により形成した素子分離領域を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１９は図１と同じ物を、２６〜３０は図２３と同じ物を、３１は埋め込み導電膜（ＷＳｉ）を示している。
同図においては、ｐ＋型ウエルコンタクト領域２９及びｎ＋型ウエルコンタクト領域３０が埋め込み導電膜（ＷＳｉ）３１を介してトレンチ素子分離領域（３、４）の一部に形成されている以外は図２３とほぼ同じ構造に形成されている。
本実施例においても第１及び第５の実施例と同じ効果を得ることができ、製造方法はやや複雑になるが、トレンチ素子分離領域の一部でｐ型ウエルコンタクト及びｎ型ウエルコンタクトをとることができるため、さらなる高集積化を可能にすることができる。
同図においては、ｐ＋型ウエルコンタクト領域２９及びｎ＋型ウエルコンタクト領域３０が埋め込み導電膜（ＷＳｉ）３１を介してトレンチ素子分離領域（３、４）の一部に形成されている以外は図２３とほぼ同じ構造に形成されている。
本実施例においても第１及び第５の実施例と同じ効果を得ることができ、製造方法はやや複雑になるが、トレンチ素子分離領域の一部でｐ型ウエルコンタクト及びｎ型ウエルコンタクトをとることができるため、さらなる高集積化を可能にすることができる。
図２５は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン基板を使用し、ＴＲＩＣＩ法により形成した素子分離領域を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１、３〜１９は図１と同じ物を、２１、２２は図８と同じ物を、２７、２８は図２３と同じ物を、３２はｎ型のシリコン（Ｓｉ）層（ＳＯＩ基板）を示している。
同図においては、ｐ型のＳｉ基板上にシリコン酸化膜（ＳｉＯ２）２１を介してｐ型のＳｉ層（ＳＯＩ基板）２２及びｎ型のＳｉ層（ＳＯＩ基板）３２が設けられ、それぞれにＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタが形成されていること、ｐ＋型ウエルコンタクト領域及びｎ＋型ウエルコンタクト領域が形成されていないこと以外は図２３とほぼ同じ構造に形成されている。
本実施例においても第１及び第５の実施例と同じ効果を得ることができ、また完全空乏型のＳＯＩ基板を使用できるため、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減（低電力化）が可能である。
同図においては、ｐ型のＳｉ基板上にシリコン酸化膜（ＳｉＯ２）２１を介してｐ型のＳｉ層（ＳＯＩ基板）２２及びｎ型のＳｉ層（ＳＯＩ基板）３２が設けられ、それぞれにＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタが形成されていること、ｐ＋型ウエルコンタクト領域及びｎ＋型ウエルコンタクト領域が形成されていないこと以外は図２３とほぼ同じ構造に形成されている。
本実施例においても第１及び第５の実施例と同じ効果を得ることができ、また完全空乏型のＳＯＩ基板を使用できるため、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減（低電力化）が可能である。
図２６は本発明の半導体装置における第８の実施例の模式側断面図で、シリコン基板上に形成したシリコンゲルマニウム（ＳｉＧｅ）層及び歪みシリコン（Ｓｉ）層を使用し、ＴＲＩＣＩ法により形成した素子分離領域を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１９は図１と同じ物を、２３、２４は図９と同じ物を、２６〜３０は図２３と同じ物を、３３はｎ型のＳｉＧe層、３４はｎ型の歪みＳｉ層を示している。
同図においては、ｐ型のＳｉ基板上にｐ型ウエル領域を介してｐ型のＳｉＧe層２３上にｐ型の歪みＳｉ層２４を設け、ＮチャネルＭＩＳ電界効果トランジスタを形成していること及びｐ型のＳｉ基板上にｎ型ウエル領域を介してｎ型のＳｉＧe層３３上にｎ型の歪みＳｉ層３４を設け、ＰチャネルＭＩＳ電界効果トランジスタを形成していること以外は図２３とほぼ同じ構造に形成されている。
本実施例においても第１及び第５の実施例と同じ効果を得ることができ、また歪みＳｉ層を半導体基板として使用できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
同図においては、ｐ型のＳｉ基板上にｐ型ウエル領域を介してｐ型のＳｉＧe層２３上にｐ型の歪みＳｉ層２４を設け、ＮチャネルＭＩＳ電界効果トランジスタを形成していること及びｐ型のＳｉ基板上にｎ型ウエル領域を介してｎ型のＳｉＧe層３３上にｎ型の歪みＳｉ層３４を設け、ＰチャネルＭＩＳ電界効果トランジスタを形成していること以外は図２３とほぼ同じ構造に形成されている。
本実施例においても第１及び第５の実施例と同じ効果を得ることができ、また歪みＳｉ層を半導体基板として使用できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
図２７は本発明の半導体装置における第９の実施例の模式側断面図で、シリコン基板上に形成したシリコンゲルマニウム（ＳｉＧｅ）層及びシリコン（Ｓｉ）層を使用し、ＴＲＩＣＩ法によりシリコン（Ｓｉ）層底部にまで延在して形成した素子分離領域（ＳｉＧｅ層は除去される）を有するショートチャネルのＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１、３〜１９は図１と同じ物を、２２は図８と同じ物を、２５は図１１と同じ物を、２７、２８は図２３と同じ物を、３２は図２５と同じ物を示している。
同図においては、ｐ型のＳｉ基板１上にｐ型のＳｉ層２２を設け、ｐ型のＳｉ層２２の直下の一部にｐ型のＳｉ層２２を下支えする支柱用のシリコン酸化膜（ＳｉＯ２）２５が形成されている箇所を除き、ｐ型のＳｉ層２２の下部にまでＴＲＩＣＩ法により形成した素子分離領域が延在して設けられていること及びｐ型のＳｉ基板１上にｎ型のＳｉ層３２を設け、ｎ型のＳｉ層３２の直下の一部にｎ型のＳｉ層３２を下支えする支柱用のシリコン酸化膜（ＳｉＯ２）２５が形成されている箇所を除き、ｎ型のＳｉ層３２の下部にまでＴＲＩＣＩ法により形成した素子分離領域が延在して設けられていること以外は図２３とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第５の実施例と同じ効果を得ることができ、また完全空乏型のＳＯＩ基板を使用したことと同様のことになり、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減によるさらなる高速化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減（低電力化）が可能である。
同図においては、ｐ型のＳｉ基板１上にｐ型のＳｉ層２２を設け、ｐ型のＳｉ層２２の直下の一部にｐ型のＳｉ層２２を下支えする支柱用のシリコン酸化膜（ＳｉＯ２）２５が形成されている箇所を除き、ｐ型のＳｉ層２２の下部にまでＴＲＩＣＩ法により形成した素子分離領域が延在して設けられていること及びｐ型のＳｉ基板１上にｎ型のＳｉ層３２を設け、ｎ型のＳｉ層３２の直下の一部にｎ型のＳｉ層３２を下支えする支柱用のシリコン酸化膜（ＳｉＯ２）２５が形成されている箇所を除き、ｎ型のＳｉ層３２の下部にまでＴＲＩＣＩ法により形成した素子分離領域が延在して設けられていること以外は図２３とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第５の実施例と同じ効果を得ることができ、また完全空乏型のＳＯＩ基板を使用したことと同様のことになり、製造方法はやや複雑になるが、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減によるさらなる高速化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減（低電力化）が可能である。
上記実施例の説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
またトレンチ素子分離領域の上部、下部及び側面に形成する絶縁膜はシリコン酸化膜（ＳｉＯ２）に限らず、さらに比誘電率が小さい物を使用した方が効果は大きいし、絶縁膜幅に対する空孔幅の比は大きい方が効果はあるが、トレンチの幅は集積度に直結するので適宜選択する必要がある。
また半導体層をエピタキシャル成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
またトレンチ素子分離領域の上部、下部及び側面に形成する絶縁膜はシリコン酸化膜（ＳｉＯ２）に限らず、さらに比誘電率が小さい物を使用した方が効果は大きいし、絶縁膜幅に対する空孔幅の比は大きい方が効果はあるが、トレンチの幅は集積度に直結するので適宜選択する必要がある。
また半導体層をエピタキシャル成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
本願発明は、特に極めて高速で、高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、電流駆動素子、光電変換素子等に利用できる可能性がある。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、電流駆動素子、光電変換素子等に利用できる可能性がある。
１ ｐ型のシリコン（Ｓｉ）基板
２ ｐ型ウエル領域
３ 素子分離領域の絶縁膜（ＳｉＯ２）
４ 空孔
５ ｎ＋型ドレイン領域
６ ｎ型ドレイン領域
７ ｎ型ソース領域
８ ｎ＋型ソース領域
９ ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）
１０ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１１ サイドウォール（ＳｉＯ２）
１２ 燐珪酸ガラス（ＰＳＧ）膜
１３ シリコン窒化膜（Ｓｉ３Ｎ４）
１４ バリアメタル（ＴｉＮ）
１５ 導電プラグ（Ｗ）
１６ 層間絶縁膜（ＳｉＯＣ）
１７ バリアメタル（ＴａＮ）
１８ Ｃｕ配線（Ｃｕシード層含む）
１９ バリア絶縁膜（Ｓｉ３Ｎ４）
２０ シリコン窒化膜（Ｓｉ３Ｎ４）
２１ ＳＯＩ用のシリコン酸化膜（ＳｉＯ２）
２２ ｐ型のＳｉ層（ＳＯＩ基板）
２３ ｐ型のＳｉＧｅ層
２４ ｐ型の歪みＳｉ層
２５ 支柱用のシリコン酸化膜（ＳｉＯ２）
２６ ｎ型ウエル領域
２７ ｐ＋型ソース領域
２８ ｐ＋型ドレイン領域
２９ ｐ＋型ウエルコンタクト領域
３０ ｎ＋型ウエルコンタクト領域
３１ 埋め込み導電膜（Ｗ）
３２ ｎ型のＳｉ層（ＳＯＩ基板）
３３ ｎ型のＳｉＧｅ層
３４ ｎ型の歪みＳｉ層
２ ｐ型ウエル領域
３ 素子分離領域の絶縁膜（ＳｉＯ２）
４ 空孔
５ ｎ＋型ドレイン領域
６ ｎ型ドレイン領域
７ ｎ型ソース領域
８ ｎ＋型ソース領域
９ ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）
１０ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１１ サイドウォール（ＳｉＯ２）
１２ 燐珪酸ガラス（ＰＳＧ）膜
１３ シリコン窒化膜（Ｓｉ３Ｎ４）
１４ バリアメタル（ＴｉＮ）
１５ 導電プラグ（Ｗ）
１６ 層間絶縁膜（ＳｉＯＣ）
１７ バリアメタル（ＴａＮ）
１８ Ｃｕ配線（Ｃｕシード層含む）
１９ バリア絶縁膜（Ｓｉ３Ｎ４）
２０ シリコン窒化膜（Ｓｉ３Ｎ４）
２１ ＳＯＩ用のシリコン酸化膜（ＳｉＯ２）
２２ ｐ型のＳｉ層（ＳＯＩ基板）
２３ ｐ型のＳｉＧｅ層
２４ ｐ型の歪みＳｉ層
２５ 支柱用のシリコン酸化膜（ＳｉＯ２）
２６ ｎ型ウエル領域
２７ ｐ＋型ソース領域
２８ ｐ＋型ドレイン領域
２９ ｐ＋型ウエルコンタクト領域
３０ ｎ＋型ウエルコンタクト領域
３１ 埋め込み導電膜（Ｗ）
３２ ｎ型のＳｉ層（ＳＯＩ基板）
３３ ｎ型のＳｉＧｅ層
３４ ｎ型の歪みＳｉ層
Claims (4)
- 半導体基板と、前記半導体基板上に選択的に設けられた柱状構造の第１の絶縁膜と、少なくとも前記第１の絶縁膜に、かど部の底面を支えられ、選択的に設けられた半導体層と、前記第１の絶縁膜に一部側面を接し、前記半導体層の側面及び底面の一部且つ前記半導体基板の上面の一部を露出して設けられたトレンチ（溝）と、前記トレンチ（溝）の上部、下部及び側面に設けられた第２の絶縁膜と、前記第２の絶縁膜に包囲され、前記トレンチ（溝）の内部に設けられた空孔とを具備し、前記第１の絶縁膜が設けられていない箇所において、前記空孔がつながっていることを特徴とする半導体装置。
- 前記半導体層と、前記半導体層上に選択的に設けられたゲート絶縁膜と、前記ゲート絶縁膜直上に設けられたゲート電極と、前記ゲート電極に自己整合して前記半導体層に設けられたソースドレイン領域とを具備してなるＭＩＳ電界効果トランジスタが、前記半導体層に設けられていることを特徴とする請求項１に記載の半導体装置。
- 前記半導体層上を含む全面に第３の絶縁膜が設けられ、前記トレンチ（溝）上において、前記第３の絶縁膜の一部に前記第２の絶縁膜が埋め込まれていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
- 半導体基板上に第１の絶縁膜を形成する工程と、前記第1の絶縁膜に選択的にトレンチ（溝）を形成する工程と、前記トレンチ（溝）にダミー層を平坦に埋め込む工程と、残された前記第1の絶縁膜に第１の開孔部を形成し、前記半導体基板の表面の一部を露出する工程と、露出した前記半導体基板上に第1の半導体層をエピタキシャル成長し、前記第１の開孔部を平坦に埋め込む工程と、前記第1の半導体層を中途までエッチング除去する工程と、前記第1の半導体層に高さを揃えるように残された前記第1の絶縁膜を中途までエッチング除去する工程と、前記第1の半導体層上及び残された前記第1の絶縁膜上に第２の半導体層をエピタキシャル成長し、前記ダミー層の高さに平坦化する工程と、前記第２の半導体層上にゲート絶縁膜を形成する工程と、選択的にゲート電極を形成する工程と、前記ゲート電極に自己整合して、前記第２の半導体層に低濃度のソースドレイン領域を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールに自己整合して、前記第２の半導体層に高濃度のソースドレイン領域を形成する工程と、全面に第３の絶縁膜を形成し、平坦化する工程と、前記第３の絶縁膜に選択的に第２の開孔部を形成し、前記ダミー層の表面の一部を露出する工程と、前記第２の開孔部を通じ、前記ダミー層をすべてエッチング除去し、前記トレンチ（溝）を再現する工程と、連続して、側面が露出した前記第1の半導体層を横方向にエッチング除去し、前記第２の半導体層の底面の一部及び前記半導体基板の上面の一部までも露出する、横方向に延長したトレンチ（溝）を形成する工程と、前記第２の開孔部を埋め込み、前記横方向に延長したトレンチ（溝）の上部、下部及び側面に第２の絶縁膜を形成し、且つ前記横方向に延長したトレンチ（溝）の内部に前記第２の絶縁膜で包囲された空孔を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
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| JP2010033191A JP5689606B2 (ja) | 2010-02-18 | 2010-02-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010033191A JP5689606B2 (ja) | 2010-02-18 | 2010-02-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011171469A JP2011171469A (ja) | 2011-09-01 |
| JP5689606B2 true JP5689606B2 (ja) | 2015-03-25 |
Family
ID=44685283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010033191A Expired - Fee Related JP5689606B2 (ja) | 2010-02-18 | 2010-02-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5689606B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11126819A (ja) * | 1997-06-20 | 1999-05-11 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| JP4273782B2 (ja) * | 2003-02-13 | 2009-06-03 | セイコーエプソン株式会社 | 半導体装置の製造方法及び半導体基板の製造方法 |
| EP1589572B1 (fr) * | 2004-04-21 | 2020-03-11 | Nxp B.V. | Procédé de fabrication d'un circuit intégré comprenant l'élaboration de tranchées d'isolation creuses |
| JP4670524B2 (ja) * | 2005-07-22 | 2011-04-13 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
2010
- 2010-02-18 JP JP2010033191A patent/JP5689606B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011171469A (ja) | 2011-09-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130909 |
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|
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| A521 | Written amendment |
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