JP5513157B2 - 半導体装置及びその製造方法 - Google Patents
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同図においては、p型のシリコン基板51上に絶縁膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜53により島状に絶縁分離された薄膜のp型のSOI基板54が形成され、このp型のSOI基板54上にはシリコン酸化膜59を介してゲート電極60が設けられ、ゲート電極60の側壁に上部が曲がって形成されたサイドウォール61が設けられ、p型のSOI基板54には、ゲート電極60に自己整合してn型ソースドレイン領域(56、57)及びサイドウォール61に自己整合してn+型ソースドレイン領域(55、58)が設けられ、n+型ソースドレイン領域(55、58)にはそれぞれバリアメタル64を有する導電プラグ65を介してバリアメタル67を有するCu配線68が接続されている慣例的なLDD(Lightly Doped Drain)構造からなるNチャネルのMIS電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、SOI基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するMIS電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなSOI構造をつくるために、市販されている、貼り合わせSOIウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの3倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるSOI基板の安定した薄膜化が難しく、完全空乏型のSOI基板の形成が難しいため、高速特性の安定性に問題があった。
またSOI構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるSIMOX(Separation by Implanted Oxygen)法によるSOI基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のSOI基板の形成が難しいこと、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
またMIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
(1)かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと
(2)大口径ウエハーにおけるSOI基板の薄膜化の制御性が難しいため、完全空乏化させたSOI基板の形成が難しく、内蔵する多数のMIS電界効果トランジスタの特性の安定性が得られにくかったこと
(3)MIS電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと
等の問題が顕著になりつつあり、現状技術により微細なSOI構造のMIS電界効果トランジスタを形成しているだけでは、さらなる高速化及び高性能化が困難になってきたことである。
また成長するシリコン窒化膜(Si3N4)の膜厚により、SOIC基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つSOIC構造のMIS電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、MIS電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極)を微細に形成することが可能である。
またMIS電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を低減することも可能で、通常のシリコン酸化膜(SiO2、比誘電率4)のSOI構造に比較し、SOIC構造(空孔すなわち空気、比誘電率1)の場合は、容量を25%程度に低減することが可能である。
またMIS電界効果トランジスタを形成したSOIC基板下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またゲート電極に多結晶シリコン層(半導体層)を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
またSiGe層に挟まれた歪みSi層を半導体層として形成し、歪みSi層にチャネル領域を形成することも可能で、キャリア移動度を増大させることができ、さらなる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域(サリサイド層)に形成することあるいは金属層と半導体層にまたがつてソースドレイン領域を形成することにより、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またNチャネルのMIS電界効果トランジスタばかりでなく、NチャネルのMIS電界効果トランジスタとPチャネルのMIS電界効果トランジスタが共存するCMOSにも適応可能である。
またインバータ等の回路によく使用される、NチャネルのMIS電界効果トランジスタのドレイン領域とPチャネルのMIS電界効果トランジスタのドレイン領域を一体化した共通ドレイン領域を形成することもでき、高集積なCMOSを形成することも可能である。
またPチャネルのMIS電界効果トランジスタのチャネル領域のみを歪みSI層に形成し、正孔の移動度を増大させ、移動度が大きな電子に近づけるように形成することも可能で、バランスの良い高速なCMOSを得ることも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つMIS電界効果トランジスタを得ることができる。
本発明者は当該技術を空孔付き絶縁基板上の半導体層(Semiconductor On Insulator and Cavity)構造と命名し、以後この技術をSOIC(ソイック)と略称する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図11は本発明の半導体装置における第1の実施例で、図1は模式側断面図、図2〜図11は製造方法の工程断面図である。
図1はシリコン(Si)基板を使用し、SOIC構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のp型のシリコン(Si)基板、2は500nm程度のシリコン酸化膜(SiO2)、3は50nm程度の素子分離領域のシリコン窒化膜(Si3N4)、4は空孔、5は1016cm−3程度のp型のSOIC基板(Si)、6は1020cm−3程度のn+型ドレイン領域、7は1017cm−3程度のn型ドレイン領域、8は1017cm−3程度のn型ソース領域、9は1020cm−3程度のn+型ソース領域、10は5nm程度のゲート酸化膜(SiO2)、11は幅40nm程度、厚さ150nm程度のゲート電極(WSi/polySi)、12は30nm程度のサイドウォール(SiO2)、13は400nm程度の燐珪酸ガラス(PSG)膜、14は20nm程度のシリコン窒化膜(Si3N4)、15は10nm程度のバリアメタル(TiN)、16は導電プラグ(W)、17は500nm程度の層間絶縁膜(SiOC)、18は10nm程度のバリアメタル(TaN)、19は500nm程度のCu配線(Cuシード層含む)、20は20nm程度のバリア絶縁膜(Si3N4)を示している。
同図においては、p型のシリコン基板1上に、一部に空孔4を有するシリコン酸化膜(SiO2)2が設けられ、空孔4を挟んでシリコン酸化膜(SiO2)2上に延在したp型のSOIC基板(Si)5が設けられ、シリコン窒化膜(Si3N4)により素子分離されている。この空孔4に自己整合して、p型のSOIC基板(Si)5上にシリコン酸化膜(SiO2)10を介してゲート電極(WSi/polySi)11が設けられ、ゲート電極11の側壁に上部が曲がって形成されたサイドウォール12が設けられ、p型のSOIC基板(Si)5には、ゲート電極11に自己整合してn型ソースドレイン領域(7、8)及びサイドウォール12に自己整合してn+型ソースドレイン領域(6、9)が設けられ、このn+型ソースドレイン領域(6、9)には、それぞれバリアメタル(TiN)15を有する導電プラグ(W)16を介してバリアメタル(TaN)18を有するCu配線19が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。(ゲート電極11にもCu配線19が接続されているが、図1では省略されている。)ここで不純物領域の若干の横方向拡散はあるものの、MIS電界効果トランジスタの基板となるSOIC基板5のうち、空孔4の直上部の箇所はチャネル領域となり、シリコン酸化膜2直上部の箇所は低濃度及び高濃度のソースドレイン領域(6,7,8,9)となっている。
したがって、貼り合わせSOI構造の半導体基板を使用することなく、通常の半導体基板を使用して、容易なプロセスにより、一部に空孔を有する絶縁膜上に形成した、膜厚を自由に設定できる薄膜の横方向エピタキシャル半導体層をSOIC基板とし、この横方向エピタキシャル半導体層のうち、空孔直上部にチャネル領域を、絶縁膜直上部にソースドレイン領域を、チャネル領域の半導体層部の直上にゲート酸化膜を介してゲート電極を、それぞれ自己整合して形成できるため、完全空乏化した単結晶(少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層)のSOIC構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜(Si3N4)の膜厚により、SOIC基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つSOIC構造のMIS電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、MIS電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極)を微細に形成することが可能である。
またMIS電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を低減することも可能で、通常のシリコン酸化膜(SiO2、比誘電率4)のSOI構造に比較し、SOIC構造(空孔すなわち空気、比誘電率1)の場合は、容量を25%程度に低減することが可能である。
またMIS電界効果トランジスタを形成したSOIC基板下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つMIS電界効果トランジスタを得ることができる。
図2
p型のシリコン基板1を1000℃程度で酸化し、500nm程度のシリコン酸化膜(SiO2)2を成長する。次いで化学気相成長により、シリコン窒化膜(Si3N4)3を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)3及びシリコン酸化膜(SiO2)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
図3
次いで露出したp型のシリコン基板1上にp型の縦(垂直)方向エピタキシャルSi層21を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、シリコン窒化膜(Si3N4)3の平坦面より突出したp型の縦(垂直)方向エピタキシャルSi層21を平坦化する。次いで選択化学気相成長法によりダミーゲート電極となる、厚さ150nm程度、幅40nm程度のタングステン膜22を形成する。
図4
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)3を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
図5
次いで露出したp型の縦(垂直)方向エピタキシャルSi層21の側面にp型の横(水平)方向エピタキシャルSi層23を成長し、シリコン窒化膜(Si3N4)3の開孔部を埋め込む。ここで残されたシリコン窒化膜(Si3N4)3は素子分離領域となる。
図6
次いで化学気相成長により、150nm程度のシリコン酸化膜(SiO2)24を成長する。次いでタングステン膜22上のシリコン酸化膜(SiO2)24を化学的機械研磨(CMP)し、平坦化する。
図7
次いで酸化膜(SiO2)24をマスク層として、タングステン膜22及びp型の縦(垂直)方向エピタキシャルSi層21を順次異方性ドライエッチングし、開孔部を形成する。この際、p型のシリコン基板1も若干エッチングされるが問題ない。
図8
次いで露出したp型の横(水平)方向エピタキシャルSi層23の側面間にp型の横(水平)方向エピタキシャルSi層を成長し、一部の下部に空孔4を有するp型のSOIC基板(Si)5を形成する。この際、p型のシリコン基板1上にも若干エピタキシャルSi層が成長してしまうが、特に問題はない。次いで図示されてはいないが、露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、以後の工程でゲート電極の配線部となる箇所のシリコン酸化膜(SiO2)24を異方性ドライエッチングする。次いでレジストを除去する。
図9
次いで酸化し、露出したp型のSOIC基板(Si)5の表面に5nm程度のゲート酸化膜(SiO2)10を成長する。次いで化学気相成長により、60nm程度の多結晶シリコン(polySi)膜を成長する。次いで化学的機械研磨(CMP)し、開孔部に多結晶シリコン(polySi)膜を平坦に埋め込む。ここで開孔部の深さは150nm程度であるが、ゲート配線の最大幅は120nm程度なので埋め込み可能である。次いで多結晶シリコン(polySi)膜を100nm程度エッチングし、段差部を形成する。次いでスパッタにより、60nm程度のタングステンシリサイド(WSi)膜を成長する。次いで化学的機械研磨(CMP)し、段差部にタングステンシリサイド(WSi)膜を平坦に埋め込み、ゲート電極(WSi/polySi)11を形成する。こうして空孔4の直上部に自己整合してゲート電極(WSi/polySi)11を形成することができる。次いでp型のSOIC基板(Si)5に閾値電圧制御用の硼素のイオン注入をおこなう。
図10
次いでゲート電極(WSi/polySi)11をマスク層として、シリコン酸化膜(SiO2)24をエッチング除去する。次いで10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでゲート電極(WSi/polySi)11をマスク層として、n型ソースドレイン領域(7、8)形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ゲート電極(WSi/polySi)11の側壁にのみサイドウォール(SiO2)12を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)12及びゲート電極(WSi/polySi)11をマスク層として、n+型ソースドレイン領域(6、9)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP(Rapid Thermal Processing)法によりアニールをおこない、n型ソースドレイン領域(7、8)及びn+型ソースドレイン領域(6、9)を形成する。
図11
次いで化学気相成長により、400nm程度のPSG膜13を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)14を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)14及びPSG膜13を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN15を成長する。次いで化学気相成長により、タングステン(W)16を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)15を有する導電プラグ(W)16を形成する。
図1
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)17を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)17を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)14がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)18を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)18を有するCu配線19を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)20を成長し、本願発明のSOIC構造のNチャネルのMIS電界効果トランジスタを完成する。
同図においては、燐珪酸ガラス(PSG)膜が2層に形成されていること及びゲート電極が低抵抗のAlにより形成されていること(いわゆるダマシンプロセスにより形成)以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ゲート電極の抵抗を低減できるため、より高速化が可能である。
図13はシリコン(Si)基板を使用し、SOIC構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜4、6〜20は図1と同じ物を、27はp型のSOIC基板(SiGe/歪みSi/SiGe)を示している。
同図においては、p型のSOIC基板(Si)5の替りにp型のSOIC基板(SiGe/歪みSi/SiGe)27が形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、またチャネル領域を歪みSi層で形成できるため、格子定数の大きなSiGe層の引っ張り応力により、歪みSi層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
図14
p型のシリコン基板1を1000℃程度で酸化し、500nm程度のシリコン酸化膜(SiO2)2を成長する。次いで化学気相成長により、シリコン窒化膜(Si3N4)3を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)3及びシリコン酸化膜(SiO2)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
図15
次いで露出したp型のシリコン基板1上にp型の縦(垂直)方向エピタキシャルSiGe層28(Ge濃度30%程度)を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)3の平坦面より突出したp型の縦(垂直)方向エピタキシャルSiGe層28を平坦化する。次いで選択化学気相成長法によりダミーゲート電極となる、厚さ150nm程度、幅40nm程度のタングステン膜22を形成する。
図16
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)3を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
図17
次いで露出したp型の縦(垂直)方向エピタキシャルSiGe層28の側面にp型の横(水平)方向エピタキシャルSiGe層29を成長し、シリコン窒化膜(Si3N4)3の開孔部を埋め込む。ここで残されたシリコン窒化膜(Si3N4)3は素子分離領域となる。
図18
次いで化学気相成長により、150nm程度のシリコン酸化膜(SiO2)24を成長する。次いでタングステン膜22上のシリコン酸化膜(SiO2)24を化学的機械研磨(CMP)し、平坦化する。
図19
次いで酸化膜(SiO2)24をマスク層として、タングステン膜22及びp型の縦(垂直)方向エピタキシャルSiGe層28を順次異方性ドライエッチングし、開孔部を形成する。この際Si基板1がエッチングのストッパー膜となるのでSi基板1はエッチングされない。
図20
次いで露出したp型の横(水平)方向エピタキシャルSiGe層29の側面間にp型の横(水平)方向エピタキシャルSi層を成長し、一部の下部に空孔4を有するp型のSOIC基板(SiGe/歪みSi/SiGe)27を形成する。この際、p型のシリコン基板1上にも若干エピタキシャルSi層が成長してしまうが、特に問題はない。次いで図示されてはいないが、露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、以後の工程でゲート電極の配線部となる箇所のシリコン酸化膜(SiO2)24を異方性ドライエッチングする。次いでレジストを除去する。
図21
次いで酸化し、露出したp型のSOIC基板(SiGe/歪みSi/SiGe)27の歪みSi部の表面に5nm程度のゲート酸化膜(SiO2)10を成長する。次いで化学気相成長により、60nm程度の多結晶シリコン(polySi)膜を成長する。次いで化学的機械研磨(CMP)し、開孔部に多結晶シリコン(polySi)膜を平坦に埋め込む。ここで開孔部の深さは150nm程度であるが、ゲート配線の最大幅は120nm程度なので埋め込み可能である。次いで多結晶シリコン(polySi)膜を100nm程度エッチングし、段差部を形成する。次いでスパッタにより、60nm程度のタングステンシリサイド(WSi)膜を成長する。次いで化学的機械研磨(CMP)し、段差部にタングステンシリサイド(WSi)膜を平坦に埋め込み、ゲート電極(WSi/polySi)11を形成する。こうして空孔4の直上部に自己整合してゲート電極(WSi/polySi)11を形成することができる。次いでp型のSOIC基板(SiGe/歪みSi/SiGe)27に閾値電圧制御用の硼素のイオン注入をおこなう。
図22
次いでゲート電極(WSi/polySi)11をマスク層として、シリコン酸化膜(SiO2)24をエッチング除去する。次いで10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでゲート電極(WSi/polySi)11をマスク層として、n型ソースドレイン領域(7、8)形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ゲート電極(WSi/polySi)11の側壁にのみサイドウォール(SiO2)12を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)12及びゲート電極(WSi/polySi)11をマスク層として、n+型ソースドレイン領域(6、9)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP法によりアニールをおこない、n型ソースドレイン領域(7、8)及びn+型ソースドレイン領域(6、9)を形成する。この際若干の横方向拡散はあるが、概略歪みSi部がチャネル領域となる。
図23
次いで化学気相成長により、400nm程度のPSG膜13を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)14を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)14及びPSG膜13を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN15を成長する。次いで化学気相成長により、タングステン(W)16を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)15を有する導電プラグ(W)16を形成する。
図13
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)17を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)17を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)14がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)18を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)18を有するCu配線19を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)20を成長し、本願発明のSOIC構造のNチャネルのMIS電界効果トランジスタを完成する。
同図においては、ポリサイドゲート電極(CoSi2/polySi)30が形成されていること及びメタルソースドレインとなるサリサイド層(CoSi2)31が形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
図25は本発明の半導体装置における第5の実施例の模式側断面図で、シリコン(Si)基板を使用し、SOIC構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜20は図1と同じ物を、32は金属膜(W)を示している。
同図においては、ソースドレイン領域の一部に金属膜(W)32が形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
図26
p型のシリコン基板1を1000℃程度で酸化し、500nm程度のシリコン酸化膜(SiO2)2を成長する。次いで化学気相成長により、シリコン窒化膜(Si3N4)3を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)3を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、50nm程度のタングステン(W)膜32を成長する。次いで化学的機械研磨(CMP)し、開孔部にタングステン(W)膜32を平坦に埋め込む。次いで化学気相成長により、150nm程度のシリコン酸化膜(SiO2)24を成長する。
図27
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2)24、タングステン(W)膜32及びシリコン酸化膜(SiO2)2を順次異方性ドライエッチングし、p型のシリコン基板1を露出する開孔部を形成する。次いでタングステン(W)膜32を横方向に50nm程度等方性ドライエッチングする。次いでレジスト(図示せず)を除去する。こうして上部及び下部に比較し中間が幅広になった開孔部が形成される。
図28
次いで露出したp型のシリコン基板1上にp型の縦(垂直)方向エピタキシャルSi層21を成長する。この際、幅広の開孔部にもエピタキシャルSi層21は横方向に形成され、開孔部を隙間なく埋めるように形成される。次いで化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)24の平坦面より突出したp型の縦(垂直)方向エピタキシャルSi層21を平坦化する。
図29
次いで酸化膜(SiO2)24をマスク層として、p型の縦(垂直)方向エピタキシャルSi層21を異方性ドライエッチングし、開孔部を形成する。この際、p型のシリコン基板1も若干エッチングされるが問題ない。こうしてタングステン(W)膜32の側面のみにエピタキシャルSi層21を残すことができる。
図30
次いで残されたエピタキシャルSi層21の側面間にp型の横(水平)方向エピタキシャルSi層を成長し、一部の下部に空孔4を有するp型のSOIC基板(Si)5を形成する。この際、p型のシリコン基板1上にも若干エピタキシャルSi層が成長してしまうが、特に問題はない。次いで図示されてはいないが、露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、以後の工程でゲート電極の配線部となる箇所のシリコン酸化膜(SiO2)24を異方性ドライエッチングする。次いでレジストを除去する。
図31
次いで酸化し、露出したp型のSOIC基板(Si)5の表面に5nm程度のゲート酸化膜(SiO2)10を成長する。次いで化学気相成長により、60nm程度の多結晶シリコン(polySi)膜を成長する。次いで化学的機械研磨(CMP)し、開孔部に多結晶シリコン(polySi)膜を平坦に埋め込む。ここで開孔部の深さは150nm程度であるが、ゲート配線の最大幅は120nm程度なので埋め込み可能である。次いで多結晶シリコン(polySi)膜を100nm程度エッチングし、段差部を形成する。次いでスパッタにより、60nm程度のタングステンシリサイド(WSi)膜を成長する。次いで化学的機械研磨(CMP)し、段差部にタングステンシリサイド(WSi)膜を平坦に埋め込み、ゲート電極(WSi/polySi)11を形成する。こうして空孔4の直上部に自己整合してゲート電極(WSi/polySi)11を形成することができる。次いでp型のSOIC基板(Si)5に閾値電圧制御用の硼素のイオン注入をおこなう。
図32
次いでゲート電極(WSi/polySi)11をマスク層として、シリコン酸化膜(SiO2)24をエッチング除去する。次いで10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでゲート電極(WSi/polySi)11をマスク層として、n型ソースドレイン領域(7、8)形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いで化学気相成長により、30nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、ゲート電極(WSi/polySi)11の側壁にのみサイドウォール(SiO2)12を形成する。次いで化学気相成長により、10nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)12及びゲート電極(WSi/polySi)11をマスク層として、n+型ソースドレイン領域(6、9)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP法によりアニールをおこない、n型ソースドレイン領域(7、8)及びn+型ソースドレイン領域(6、9)を形成する。
図33
次いで化学気相成長により、400nm程度のPSG膜13を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)14を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)14及びPSG膜13を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN15を成長する。次いで化学気相成長により、タングステン(W)16を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)15を有する導電プラグ(W)16を形成する。
図25
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)17を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)17を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)14がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)18を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)18を有するCu配線19を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)20を成長し、本願発明のSOIC構造のNチャネルのMIS電界効果トランジスタを完成する。
同図においては、ソースドレイン領域の一部に金属膜(W)32が形成されていること及びp型のSOIC基板(Si)5の替りにp型のSOIC基板(SiGe/歪みSi/SiGe)27が形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できること及びチャネル領域を歪みSi層で形成できるため、格子定数の大きなSiGe層の引っ張り応力により、歪みSi層のキャリアの移動度を増すことができること等により、さらなる高速化が可能である。
同図においては、p型のシリコン基板1上の右半分には、一部に空孔4を有するにシリコン酸化膜(SiO2)2が設けられ、空孔4を挟んでシリコン酸化膜(SiO2)2上に延在したp型のSOIC基板(Si)5が設けられている。この空孔4に自己整合してp型のSOIC基板(Si)5上にシリコン酸化膜(SiO2)10を介してゲート電極(WSi/polySi)11が設けられ、ゲート電極11の側壁に上部が曲がって形成されたサイドウォール12が設けられ、p型のSOIC基板(Si)5には、ゲート電極11に自己整合してn型ソースドレイン領域(7、8)及びサイドウォール12に自己整合してn+型ソースドレイン領域(6、9)が設けられ、n+型ソースドレイン領域(6、9)には、それぞれバリアメタル(TiN)15を有する導電プラグ(W)16を介してバリアメタル(TaN)18を有するCu配線19が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。一方、p型のシリコン基板1上の左半分には、一部に空孔4を有するにシリコン酸化膜(SiO2)2が設けられ、空孔4を挟んでシリコン酸化膜(SiO2)2上に延在したn型のSOIC基板(Si)33が設けられている。この空孔4に自己整合してn型のSOIC基板(Si)33上にシリコン酸化膜(SiO2)10を介してゲート電極(WSi/polySi)11が設けられ、ゲート電極11の側壁に上部が曲がって形成されたサイドウォール12が設けられ、n型のSOIC基板(Si)33には、ゲート電極11に自己整合してp+型ソースドレイン領域(34、35)が設けられ、p+型ソースドレイン領域(34、35)には、それぞれバリアメタル(TiN)15を有する導電プラグ(W)16を介してバリアメタル(TaN)18を有するCu配線19が接続されている構造からなるPチャネルのMIS電界効果トランジスタが形成されている。(ゲート電極11にもCu配線19が接続されているが、図35では省略されている。)
本実施例においては、PチャネルのMIS電界効果トランジスタを形成する工程が追加されるため、製造工程はやや増加するが、CMOSにおいても第1の実施例と同様の効果を得ることが可能である。
同図においては、燐珪酸ガラス(PSG)膜が2層に形成されていること及びゲート電極が低抵抗のAlにより形成されていること(いわゆるダマシンプロセスにより形成)以外は図35とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1及び第7の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ゲート電極の抵抗を低減できるため、より高速化が可能である。
同図においては、n型のSOIC基板(Si)33の替りにn型のSOIC基板(SiGe/歪みSi/SiGe)36が形成されていること以外は図35とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1及び第7の実施例と同様の効果を得ることができ、またPチャネルMIS電界効果トランジスタのチャネル領域を歪みSi層で形成できるため、格子定数の大きなSiGe層の引っ張り応力により、歪みSi層の正孔の移動度を増すことができるので、PチャネルMIS電界効果トランジスタの高速化が可能で、バランスのよい高速なCMOS回路の形成が可能である。ここでNチャネルMIS電界効果トランジスタも歪みSi層で形成しない理由はPチャネルMIS電界効果トランジスタの正孔の移動度を増すSi層の面方位ではNチャネルMIS電界効果トランジスタの電子の移動度が低下してしまうからである。
同図においては、ポリサイドゲート電極(CoSi2/polySi)30が形成されていること及びメタルソースドレインとなるサリサイド層(CoSi2)31が形成されていること以外は図35とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1及び第7の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
同図においては、ソースドレイン領域の一部に金属膜(W)32が形成されていること及びNチャネルMIS電界効果トランジスタとPチャネルMIS電界効果トランジスタのドレイン領域が共通のドレイン領域として微細に形成されていること以外は図35とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1及び第7の実施例と同様の効果を得ることができ、また製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能であり、さらに共通のドレイン領域を形成できるため、より高集積化が可能である。
同図においては、ソースドレイン領域の一部に金属膜(W)32が形成されていること、NチャネルMIS電界効果トランジスタとPチャネルMIS電界効果トランジスタのドレイン領域が共通のドレイン領域として微細に形成されていること及びn型のSOIC基板(Si)33の替りにn型のSOIC基板(SiGe/歪みSi/SiGe)36が形成されていること以外は図35とほぼ同じ構造のNチャネル及びPチャネルMIS電界効果トランジスタが形成されている。
本実施例においても第1及び第7の実施例と同様の効果を得ることができ、また製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できること及びPチャネルMIS電界効果トランジスタのチャネル領域を歪みSi層で形成できるため、正孔の移動度を増すことができること等により、高速化が可能であり、また微細な共通のドレイン領域を形成できるため、より高集積化が可能である。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法(MBE)によっても、有機金属気相成長法(MOCVD)によっても、原子層結晶成長法(ALE)によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、シリコン酸化膜に形成する空孔を使用しているが、シリコン酸化膜に限らず、空孔形成絶縁膜は素子分離領域の絶縁膜と異なるエッチング耐性を有する絶縁膜であれば、どのような絶縁膜を使用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のTFT(Thin Film Transistor)、電流駆動素子、光電変換素子等に利用できる可能性がある。
2 シリコン酸化膜(SiO2)
3 素子分離領域のシリコン窒化膜(Si3N4)
4 空孔
5 p型のSOIC基板(Si)
6 n+型ドレイン領域
7 n型ドレイン領域
8 n型ソース領域
9 n+型ソース領域
10 ゲート酸化膜(SiO2)
11 ゲート電極(WSi/polySi)
12 サイドウォール(SiO2)
13 燐珪酸ガラス(PSG)膜
14 シリコン窒化膜(Si3N4)
15 バリアメタル(TiN)
16 導電プラグ(W)
17 層間絶縁膜(SiOC)
18 バリアメタル(TaN)
19 Cu配線(Cuシード層含む)
20 バリア絶縁膜(Si3N4)
21 p型の縦(垂直)方向エピタキシャルSi層
22 ダミーゲート電極(選択化学気相成長タングステン膜)
23 p型の横(水平)方向エピタキシャルSi層
24 シリコン酸化膜(SiO2)
25 燐珪酸ガラス(PSG)膜
26 ゲート電極(Al)
27 p型のSOIC基板(SiGe/歪みSi/SiGe)
28 p型の縦(垂直)方向エピタキシャルSiGe層
29 p型の横(水平)方向エピタキシャルSiGe層
30 ポリサイドゲート電極(CoSi2/polySi)
31 サリサイド層(CoSi2)
32 金属膜(W)
33 n型のSOIC基板(Si)
34 p+型ソース領域
35 p+型ドレイン領域
36 n型のSOIC基板(SiGe/歪みSi/SiGe)
Claims (4)
- 半導体基板と、前記半導体基板上に選択的に設けられた絶縁膜と、前記絶縁膜間に、前記半導体基板の表面の一部を露出して設けられた空孔と、前記空孔直上に設けられた第1の半導体層と、前記第1の半導体層の対向する両側面にそれぞれ側面を接し、前記絶縁膜上に選択的に設けられた一対の第2の半導体層と、前記第1の半導体層の直上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極に自己整合し、前記第2の半導体層に設けられたソースドレイン領域と、を備え、且つチャネル長方向において、前記空孔と前記絶縁膜が接触する側面、前記第1の半導体層と前記第2の半導体層が接触する側面及び前記ゲート電極の側面が、垂直方向に一致していることを特徴とする半導体装置。
- 前記第1の半導体層と前記第2の半導体層が異なる半導体からなることを特徴とする請求項1に記載の半導体装置。
- 前記第1の半導体層の側面に接している前記第2の半導体層の対向する側面に金属層が接して設けられ、前記金属層にもソースドレイン領域が設けられていることを特徴とする請求項1あるいは請求項2に記載の半導体装置。
- 半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、選択的に前記第2の絶縁膜及び前記第1の絶縁膜を除去し、前記半導体基板の一部を露出する第1の開孔部を形成する工程と、露出した前記半導体基板上に縦(垂直)方向のエピタキシャル半導体層を形成し、前記第1の開孔部を平坦に埋め込む工程と、前記縦方向のエピタキシャル半導体層の直上に選択化学気相成長導電膜を形成する工程と、選択的に前記第2の絶縁膜を除去し、前記縦方向のエピタキシャル半導体層の対向する2側面の一部を露出する第2の開孔部を形成する工程と、露出した前記縦方向のエピタキシャル半導体層の対向する2側面に第1の横(水平)方向のエピタキシャル半導体層を形成し、前記第2の開孔部を埋め込む工程と、前記選択化学気相成長導電膜を平坦に埋め込む第3の絶縁膜を形成する工程と、前記選択化学気相成長導電膜及び前記縦方向のエピタキシャル半導体層を除去し、前記第1の横方向のエピタキシャル半導体層の対向する2側面を露出する第3の開孔部を形成する工程と、露出した前記第1の横方向のエピタキシャル半導体層の対向する2側面に第2の横方向のエピタキシャル半導体層を形成して前記第1の横方向のエピタキシャル半導体層と一体化し、前記第2の横方向のエピタキシャル半導体層の直下部に空孔を形成し、且つ前記第2の横方向のエピタキシャル半導体層の直上部に第4の開孔部を形成する工程と、前記第4の開孔部にゲート絶縁膜を介して、ゲート電極を平坦に埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010033192A JP5513157B2 (ja) | 2010-02-18 | 2010-02-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010033192A JP5513157B2 (ja) | 2010-02-18 | 2010-02-18 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011171470A JP2011171470A (ja) | 2011-09-01 |
JP5513157B2 true JP5513157B2 (ja) | 2014-06-04 |
Family
ID=44685284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010033192A Active JP5513157B2 (ja) | 2010-02-18 | 2010-02-18 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5513157B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5715037B2 (ja) * | 2011-12-09 | 2015-05-07 | 猛英 白土 | 半導体装置及びその製造方法 |
CN106941121B (zh) * | 2017-05-16 | 2019-11-26 | 厦门天马微电子有限公司 | 一种薄膜晶体管及其制备方法、阵列基板和显示装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003060202A (ja) * | 2001-08-21 | 2003-02-28 | Takehide Shirato | Mis電界効果トランジスタ及びその製造方法 |
JP2003298047A (ja) * | 2002-04-02 | 2003-10-17 | Takehide Shirato | 半導体装置及びその製造方法 |
JP4561419B2 (ja) * | 2005-03-16 | 2010-10-13 | ソニー株式会社 | 半導体装置の製造方法 |
JP5350655B2 (ja) * | 2007-04-27 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2010
- 2010-02-18 JP JP2010033192A patent/JP5513157B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011171470A (ja) | 2011-09-01 |
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JP6273406B2 (ja) | 半導体装置及びその製造方法 |
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