JP2012039003A - 半導体装置 - Google Patents
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Abstract
【課題】ＳＯＩ構造の単結晶半導体層（ＳｉＧｅ層／歪みＳｉ層／ＳｉＧｅ層）上のＭＩＳＦＥＴの提供
【解決手段】半導体基板１に選択的に設けられた第１のトレンチの下部側面及び底面に絶縁膜３が設けられ、側面絶縁膜３間の底面絶縁膜３上に空孔４が設けられ、空孔４及び側面絶縁膜３上には単結晶半導体層が設けられ、半導体層は絶縁膜２が埋め込まれた第２のトレンチにより、島状に絶縁分離され、歪みＳｉ層６直上にはゲート酸化膜１１を介してゲート電極１２が設けられ、半導体層には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）が、ゲート電極１２の側壁のサイドウォール１３に自己整合して、ｎ＋型ソースドレイン領域（７、１０）がそれぞれ設けられ、ゲート電極１２（配線図示せず）及びｎ＋型ソースドレイン領域にはバリアメタル１６を有する導電プラグ１７を介してバリアメタル１９を有する配線２０が接続されているＭＩＳＦＥＴ。
【選択図】図１
【解決手段】半導体基板１に選択的に設けられた第１のトレンチの下部側面及び底面に絶縁膜３が設けられ、側面絶縁膜３間の底面絶縁膜３上に空孔４が設けられ、空孔４及び側面絶縁膜３上には単結晶半導体層が設けられ、半導体層は絶縁膜２が埋め込まれた第２のトレンチにより、島状に絶縁分離され、歪みＳｉ層６直上にはゲート酸化膜１１を介してゲート電極１２が設けられ、半導体層には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）が、ゲート電極１２の側壁のサイドウォール１３に自己整合して、ｎ＋型ソースドレイン領域（７、１０）がそれぞれ設けられ、ゲート電極１２（配線図示せず）及びｎ＋型ソースドレイン領域にはバリアメタル１６を有する導電プラグ１７を介してバリアメタル１９を有する配線２０が接続されているＭＩＳＦＥＴ。
【選択図】図１
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
図３８は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン（Ｓｉ）基板、６２は絶縁膜、６３は素子分離領域の埋め込み絶縁膜、６４はｐ型のＳＯＩ基板（張り合わせＳｉ基板）、６５はｎ＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ＋型ドレイン領域、６９はゲート酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３は絶縁膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に絶縁膜６２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなＳＯＩ構造をつくるために、市販されている、貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
またＳＯＩ構造のＭＩＳ電界効果トランジスタを形成した場合、動作時において、チャネル領域と半導体基板間に浮遊容量がつき、チャネル長を微細化している割には高速化が達成できなくなりつつあった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
同図においては、ｐ型のシリコン基板６１上に絶縁膜６２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなＳＯＩ構造をつくるために、市販されている、貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
またＳＯＩ構造のＭＩＳ電界効果トランジスタを形成した場合、動作時において、チャネル領域と半導体基板間に浮遊容量がつき、チャネル長を微細化している割には高速化が達成できなくなりつつあった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、単結晶半導体基板によるＳＯＩ構造は形成できるが、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと
（３）ＳＯＩ構造のＭＩＳ電界効果トランジスタがオンしている状態でチャネル領域と半導体基板間に容量がつきチャネル長を微細化している割には高速化になっていないこと
（４）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び高性能化が困難になってきたことである。
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと
（３）ＳＯＩ構造のＭＩＳ電界効果トランジスタがオンしている状態でチャネル領域と半導体基板間に容量がつきチャネル長を微細化している割には高速化になっていないこと
（４）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び高性能化が困難になってきたことである。
上記課題は、半導体基板と、前記半導体基板に選択的に設けられた第１のトレンチと、前記第１のトレンチの下部側面に設けられた側面絶縁膜と、前記第１のトレンチの底面に設けられた底面絶縁膜と、前記側面絶縁膜間の前記底面絶縁膜上に設けられた空孔と、前記空孔上及び前記側面絶縁膜上に設けられた単結晶半導体層と、前記第１のトレンチの側面に接し、前記半導体基板に設けられた第２のトレンチと、前記第２のトレンチに埋め込まれた素子分離絶縁膜と、前記単結晶半導体層に設けられたＭＩＳ電界効果トランジスタと、を備えてなる本発明の半導体装置によって解決される。
以上説明のように本発明によれば、高価な、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の安価な半導体基板を使用して、半導体基板の溝（トレンチ）掘り技術及びエピタキシャル半導体層成長技術により、半導体基板に第１のトレンチ（製造方法は別途記載するが、２段階で形成）を設け、この第１のトレンチの下部側面及び底面にそれぞれ絶縁膜を設け、側面絶縁膜間の底面絶縁膜上に空孔を設け、この空孔及び側面絶縁膜上に単結晶半導体層（中央の歪みＳｉ層を左右からＳｉＧe層で挟んだ構造）を設け、この単結晶半導体層を絶縁膜が埋め込まれた第２のトレンチにより、島状に絶縁分離しており、歪みＳｉ層に自己整合してゲート酸化膜を介してゲート電極が設けられ、単結晶半導体層には、ゲート電極に自己整合して低濃度のソースドレイン領域が、ゲート電極の側壁に設けられたサイドウォールに自己整合して、高濃度のソースドレイン領域がそれぞれ設けられ、ゲート電極及び高濃度のソースドレイン領域にはバリアメタルを有する導電プラグを介してバリアメタルを有する配線が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、完全空乏化した薄膜の単結晶半導体層（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層）にＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また第１のトレンチの１段階目の深さにより、容易に単結晶半導体の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部（歪みＳｉ層）にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また微細な歪みＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の電流リークを、絶縁膜を設けることにより完全に防止することが可能である。
またＭＩＳ電界効果トランジスタを形成した単結晶半導体層下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またゲート電極に多結晶シリコン層（半導体層）を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
また左右のＳｉＧｅ層より極めて薄い歪みＳｉ層を形成することも可能で、ＳｉＧe層の引っ張り応力により歪みＳｉ層の格子定数を広げることによるキャリアの移動度の増大に加え、薄いチャネル領域により電子の散乱を防止できるので、さらなる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳにも適応可能である。
またＰチャネルのＭＩＳ電界効果トランジスタのチャネル領域のみを歪みＳｉ層に形成し、正孔の移動度を増大させ、移動度が大きな電子に近づけるように形成することも可能で、バランスの良い高速なＣＭＯSを得ることも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を溝掘り技術による部分空孔付き絶縁膜上の半導体層（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ ｗｉｔｈ Ｐａｒｔｉａｌ Ｃａｖｉｔｙ ｂｙ Ｔｒｅｎｃｈ ｔｅｃｈｎｏｌｏｇｙ）構造と命名し、以後この技術をＳＯＩＰＡＣＴ（ソイパックティ）と略称する。
したがって、完全空乏化した薄膜の単結晶半導体層（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層）にＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また第１のトレンチの１段階目の深さにより、容易に単結晶半導体の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部（歪みＳｉ層）にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また微細な歪みＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の電流リークを、絶縁膜を設けることにより完全に防止することが可能である。
またＭＩＳ電界効果トランジスタを形成した単結晶半導体層下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またゲート電極に多結晶シリコン層（半導体層）を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
また左右のＳｉＧｅ層より極めて薄い歪みＳｉ層を形成することも可能で、ＳｉＧe層の引っ張り応力により歪みＳｉ層の格子定数を広げることによるキャリアの移動度の増大に加え、薄いチャネル領域により電子の散乱を防止できるので、さらなる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳにも適応可能である。
またＰチャネルのＭＩＳ電界効果トランジスタのチャネル領域のみを歪みＳｉ層に形成し、正孔の移動度を増大させ、移動度が大きな電子に近づけるように形成することも可能で、バランスの良い高速なＣＭＯSを得ることも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を溝掘り技術による部分空孔付き絶縁膜上の半導体層（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ ｗｉｔｈ Ｐａｒｔｉａｌ Ｃａｖｉｔｙ ｂｙ Ｔｒｅｎｃｈ ｔｅｃｈｎｏｌｏｇｙ）構造と命名し、以後この技術をＳＯＩＰＡＣＴ（ソイパックティ）と略称する。
半導体基板に選択的に２段階で設けられた第１のトレンチの下部側面及び底面にシリコン酸化膜が設けられ、側面シリコン酸化膜間の底面シリコン酸化膜上には空孔が設けられ、空孔及び側面シリコン酸化膜上には単結晶半導体層（中央の歪みＳｉ層を左右からＳｉＧe層で挟んだ構造）が設けられ、単結晶半導体層（中央の歪みＳｉ層を左右からＳｉＧe層で挟んだ構造）はシリコン酸化膜が埋め込まれた第２のトレンチにより、島状に絶縁分離されている。歪みＳｉ層直上にはゲート酸化膜を介してゲート電極が設けられ、単結晶半導体層（中央の歪みＳｉ層を左右からＳｉＧe層で挟んだ構造）には、ゲート電極に自己整合して低濃度のソースドレイン領域が、ゲート電極の側壁に設けられたサイドウォールに自己整合して、高濃度のソースドレイン領域がそれぞれ設けられ、ゲート電極及び高濃度のソースドレイン領域にはバリアメタルを有する導電プラグを介してバリアメタルを有する配線が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１２は本発明の半導体装置における第１の実施例で、図１は模式側断面図（チャネル長方向）、図２は模式側断面図（チャネル幅方向）図３〜図１２は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣＴ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は幅１００ｎｍ程度、深さ２５０ｎｍ程度の素子分離領域（第２のトレンチ）及び埋め込みシリコン酸化膜（ＳｉＯ２）、３は５０ｎｍ程度の第1のトレンチの側面及び底面の絶縁膜（ＳｉＯ２）、４は空孔、５は１０１６ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉＧｅ層、６は１０１６ｃｍ−３程度のｐ型の横（水平）方向エピタキシャル歪みＳｉ層、７は１０２０ｃｍ−３程度のｎ＋型ソース領域、８は１０１７ｃｍ−３程度のｎ型ソース領域、９は１０１７ｃｍ−３程度のｎ型ドレイン領域、１０は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１１は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１２は長さ４０ｎｍ程度、厚さ１５０ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１３は３０ｎｍ程度のサイドウォール（ＳｉＯ２）、１４は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１７は導電プラグ（Ｗ）、１８は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１９は１０ｎｍ程度のバリアメタル（ＴａＮ）、２０は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２１は２０ｎｍ程度のバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板１に選択的に２段階で設けられた第１のトレンチの下部側面及び底面にシリコン酸化膜（ＳｉＯ２）３が設けられ、側面のシリコン酸化膜（ＳｉＯ２）３間の底面のシリコン酸化膜（ＳｉＯ２）３上には、空孔４が設けられ、空孔４及び側面のシリコン酸化膜（ＳｉＯ２）３上にはｐ型の横（水平）方向エピタキシャル単結晶半導体層が設けられ、この単結晶半導体層は中央の歪みＳｉ層６を挟んで左右にＳｉＧｅ層５が形成された構造からなっている。また単結晶半導体層は周囲を第２のトレンチにより包囲され、シリコン酸化膜（ＳｉＯ２）２が埋め込まれ、島状に素子分離されている。歪みＳｉ層６に自己整合し、歪みＳｉ層６直上にはゲート酸化膜（ＳｉＯ２）１１を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２が設けられ、ゲート電極１２の側壁にはサイドウォール１３が設けられ、ＳｉＧｅ層５には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）及びサイドウォール１３に自己整合してｎ＋型ソースドレイン領域（７、１０）が設けられ（若干不純物の横方向拡散のため、実際には歪みＳｉ層６にも若干ｎ型ソースドレイン領域（８、９）が形成されているが、少なくともチャネル領域は歪みＳｉ層６に形成される。）、ｎ＋型ソースドレイン領域（７、１０）には、それぞれバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。ここで図２より明白であるが、歪みＳｉ層６は完全に空孔４上に設けられている。
したがって、高価な、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の安価な半導体基板を使用して、半導体基板の溝掘り技術及び半導体層の横方向エピタキシャル成長技術を利用して、半導体基板に、一部に空孔を有するＳＯＩ構造の単結晶半導体層（中央の歪みＳｉ層を左右からＳｉＧe層で挟んだ構造）を形成することができるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また２段階で形成する第1のトレンチの、１段階目のトレンチ深さにより、ＳＯＩ構造の単結晶半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部（歪みＳｉ層）にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の電流リークを、絶縁膜を設けることにより完全に防止することが可能である。
またＭＩＳ電界効果トランジスタを形成した単結晶半導体層（中央の歪みＳｉ層を左右からＳｉＧe層で挟んだ構造）下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１２は本発明の半導体装置における第１の実施例で、図１は模式側断面図（チャネル長方向）、図２は模式側断面図（チャネル幅方向）図３〜図１２は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣＴ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は幅１００ｎｍ程度、深さ２５０ｎｍ程度の素子分離領域（第２のトレンチ）及び埋め込みシリコン酸化膜（ＳｉＯ２）、３は５０ｎｍ程度の第1のトレンチの側面及び底面の絶縁膜（ＳｉＯ２）、４は空孔、５は１０１６ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉＧｅ層、６は１０１６ｃｍ−３程度のｐ型の横（水平）方向エピタキシャル歪みＳｉ層、７は１０２０ｃｍ−３程度のｎ＋型ソース領域、８は１０１７ｃｍ−３程度のｎ型ソース領域、９は１０１７ｃｍ−３程度のｎ型ドレイン領域、１０は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１１は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１２は長さ４０ｎｍ程度、厚さ１５０ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１３は３０ｎｍ程度のサイドウォール（ＳｉＯ２）、１４は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１７は導電プラグ（Ｗ）、１８は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１９は１０ｎｍ程度のバリアメタル（ＴａＮ）、２０は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２１は２０ｎｍ程度のバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板１に選択的に２段階で設けられた第１のトレンチの下部側面及び底面にシリコン酸化膜（ＳｉＯ２）３が設けられ、側面のシリコン酸化膜（ＳｉＯ２）３間の底面のシリコン酸化膜（ＳｉＯ２）３上には、空孔４が設けられ、空孔４及び側面のシリコン酸化膜（ＳｉＯ２）３上にはｐ型の横（水平）方向エピタキシャル単結晶半導体層が設けられ、この単結晶半導体層は中央の歪みＳｉ層６を挟んで左右にＳｉＧｅ層５が形成された構造からなっている。また単結晶半導体層は周囲を第２のトレンチにより包囲され、シリコン酸化膜（ＳｉＯ２）２が埋め込まれ、島状に素子分離されている。歪みＳｉ層６に自己整合し、歪みＳｉ層６直上にはゲート酸化膜（ＳｉＯ２）１１を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２が設けられ、ゲート電極１２の側壁にはサイドウォール１３が設けられ、ＳｉＧｅ層５には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）及びサイドウォール１３に自己整合してｎ＋型ソースドレイン領域（７、１０）が設けられ（若干不純物の横方向拡散のため、実際には歪みＳｉ層６にも若干ｎ型ソースドレイン領域（８、９）が形成されているが、少なくともチャネル領域は歪みＳｉ層６に形成される。）、ｎ＋型ソースドレイン領域（７、１０）には、それぞれバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。ここで図２より明白であるが、歪みＳｉ層６は完全に空孔４上に設けられている。
したがって、高価な、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の安価な半導体基板を使用して、半導体基板の溝掘り技術及び半導体層の横方向エピタキシャル成長技術を利用して、半導体基板に、一部に空孔を有するＳＯＩ構造の単結晶半導体層（中央の歪みＳｉ層を左右からＳｉＧe層で挟んだ構造）を形成することができるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また２段階で形成する第1のトレンチの、１段階目のトレンチ深さにより、ＳＯＩ構造の単結晶半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部（歪みＳｉ層）にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の電流リークを、絶縁膜を設けることにより完全に防止することが可能である。
またＭＩＳ電界効果トランジスタを形成した単結晶半導体層（中央の歪みＳｉ層を左右からＳｉＧe層で挟んだ構造）下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
次いで本発明に係る半導体装置における第１の実施例の製造方法について図３〜図１２及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図３
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２２を２０ｎｍ程度成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２３を成長する。
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２２を２０ｎｍ程度成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２３を成長する。
図４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２２を順次異方性ドライエッチングする。次いで露出したｐ型のシリコン基板１を８０ｎｍ程度異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２４を２０ｎｍ程度成長する。次いで全面異方性ドライエッチングし、露出したｐ型のシリコン基板１の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２４を残す。次いでシリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２４をマスク層として、露出したｐ型のシリコン基板１を１５０ｎｍ程度異方性ドライエッチングし、２段階により第1のトレンチ２５を形成する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２２を順次異方性ドライエッチングする。次いで露出したｐ型のシリコン基板１を８０ｎｍ程度異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２４を２０ｎｍ程度成長する。次いで全面異方性ドライエッチングし、露出したｐ型のシリコン基板１の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２４を残す。次いでシリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２４をマスク層として、露出したｐ型のシリコン基板１を１５０ｎｍ程度異方性ドライエッチングし、２段階により第1のトレンチ２５を形成する。
図５
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２４を耐酸化マスク層として、９００℃程度で酸化し、シリコン窒化膜（Ｓｉ３Ｎ４）２４下の第1のトレンチ２５の側面及び底面に５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を形成する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２４を異方性ドライエッチングする。
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２４を耐酸化マスク層として、９００℃程度で酸化し、シリコン窒化膜（Ｓｉ３Ｎ４）２４下の第1のトレンチ２５の側面及び底面に５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を形成する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２４を異方性ドライエッチングする。
図６
次いで露出したｐ型のシリコン基板１の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５（Ｇｅ濃度３０％程度）を成長する。この際、直下に空孔４ができる。
次いで露出したｐ型のシリコン基板１の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５（Ｇｅ濃度３０％程度）を成長する。この際、直下に空孔４ができる。
図７
ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５をマスク層として、シリコン酸化膜（ＳｉＯ２）２３をエッチング除去する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２２を耐酸化マスク層として、ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。
ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５をマスク層として、シリコン酸化膜（ＳｉＯ２）２３をエッチング除去する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２２を耐酸化マスク層として、ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。
図８
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びシリコン酸化膜（ＳｉＯ２）２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２及びｐ型のシリコン基板１を３００ｎｍ程度順次異方性ドライエッチングし、第２のトレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いでｐ型のシリコン基板１及びｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の平坦面上のシリコン酸化膜（ＳｉＯ２）２６、シリコン酸化膜（ＳｉＯ２）２及びシリコン窒化膜（Ｓｉ３Ｎ４）２２を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン酸化膜（ＳｉＯ２）２を第２のトレンチに平坦に埋め込みトレンチ素子分離領域２を形成する。ここで第２のトレンチ幅は最大１５０ｎｍ程度なので、シリコン酸化膜（ＳｉＯ２）２は十分埋め込み可能である。（上記実施例においては、露光描画装置による通常のリソグラフィー技術を利用してトレンチ素子分離領域を形成しており、ｐ型のシリコン基板１表面に保護回路用の素子等を形成できる構成をとっているが、ｐ型のシリコン基板１表面にはｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５以外は形成せず、トレンチ素子分離領域のみを形成する場合は、リソグラフィー技術は必要なく、シリコン酸化膜（ＳｉＯ２）２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２及びｐ型のシリコン基板１を順次異方性ドライエッチングし、第２のトレンチを形成してもよい。）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びシリコン酸化膜（ＳｉＯ２）２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２及びｐ型のシリコン基板１を３００ｎｍ程度順次異方性ドライエッチングし、第２のトレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いでｐ型のシリコン基板１及びｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の平坦面上のシリコン酸化膜（ＳｉＯ２）２６、シリコン酸化膜（ＳｉＯ２）２及びシリコン窒化膜（Ｓｉ３Ｎ４）２２を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン酸化膜（ＳｉＯ２）２を第２のトレンチに平坦に埋め込みトレンチ素子分離領域２を形成する。ここで第２のトレンチ幅は最大１５０ｎｍ程度なので、シリコン酸化膜（ＳｉＯ２）２は十分埋め込み可能である。（上記実施例においては、露光描画装置による通常のリソグラフィー技術を利用してトレンチ素子分離領域を形成しており、ｐ型のシリコン基板１表面に保護回路用の素子等を形成できる構成をとっているが、ｐ型のシリコン基板１表面にはｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５以外は形成せず、トレンチ素子分離領域のみを形成する場合は、リソグラフィー技術は必要なく、シリコン酸化膜（ＳｉＯ２）２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２及びｐ型のシリコン基板１を順次異方性ドライエッチングし、第２のトレンチを形成してもよい。）
図９
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７を異方性ドライエッチングし、開孔部を形成する。次いで直下のｐ型のＳｉＧｅ層５を異方性ドライエッチングする。次いで図示されていないが、直下の側面絶縁膜（ＳｉＯ２）３を２０ｎｍ程度異方性ドライエッチングする。（チャネル幅方向の側断面図、図２参照、以後成長する歪みＳｉ層６の直下はすべて空孔４となる。）次いでレジスト（図示せず）を除去する。次いで露出したｐ型のＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６を成長し、一部の下部に空孔４を有するｐ型の単結晶半導体層（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）を形成する。（この際、ＳｉＧｅ層５の底面にも若干の歪みＳｉ層６が成長するが、特に問題はない。）次いで１０００℃程度でアニールをおこない歪みＳｉ層６を緩和する。
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７を異方性ドライエッチングし、開孔部を形成する。次いで直下のｐ型のＳｉＧｅ層５を異方性ドライエッチングする。次いで図示されていないが、直下の側面絶縁膜（ＳｉＯ２）３を２０ｎｍ程度異方性ドライエッチングする。（チャネル幅方向の側断面図、図２参照、以後成長する歪みＳｉ層６の直下はすべて空孔４となる。）次いでレジスト（図示せず）を除去する。次いで露出したｐ型のＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６を成長し、一部の下部に空孔４を有するｐ型の単結晶半導体層（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）を形成する。（この際、ＳｉＧｅ層５の底面にも若干の歪みＳｉ層６が成長するが、特に問題はない。）次いで１０００℃程度でアニールをおこない歪みＳｉ層６を緩和する。
図１０
次いでｐ型の歪みＳｉ層６の表面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いでｐ型の歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、６０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２７の開孔部に平坦に埋め込む。（開孔部幅は最大１００ｎｍ程度なので十分埋め込める。）次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を７５ｎｍ程度異方性ドライエッチングする。次いでスパッタにより、６０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２７の開孔部に平坦に埋め込み、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２を形成する。
次いでｐ型の歪みＳｉ層６の表面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いでｐ型の歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、６０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２７の開孔部に平坦に埋め込む。（開孔部幅は最大１００ｎｍ程度なので十分埋め込める。）次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を７５ｎｍ程度異方性ドライエッチングする。次いでスパッタにより、６０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２７の開孔部に平坦に埋め込み、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２を形成する。
図１１
次いでシリコン酸化膜（ＳｉＯ２）２７をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（８、９）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２の側壁にのみサイドウォール（ＳｉＯ２）１３を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１３及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（７、１０）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（８、９）及びｎ＋型ソースドレイン領域（７、１０）を形成する。
次いでシリコン酸化膜（ＳｉＯ２）２７をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（８、９）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２の側壁にのみサイドウォール（ＳｉＯ２）１３を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１３及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（７、１０）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（８、９）及びｎ＋型ソースドレイン領域（７、１０）を形成する。
図１２
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
図１
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図１３は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣＴ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２１は図１と同じ物を、２２はシリコン窒化膜（Ｓｉ３Ｎ４）を示している。
同図においては、エピタキシャル歪みＳｉ層を左右から挟んだエピタキシャルＳｉＧｅ層からなる単結晶半導体層の替りにエピタキシャルＳｉＧｅ層上にエピタキシャル歪みＳｉ層を積層させた構造からなる単結晶半導体層が形成されていること及びエピタキシャル歪みＳｉ層の膜厚を規定するシリコン窒化膜（Ｓｉ３Ｎ４）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、下層のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができるため、高速化が可能であり、また第１の実施例と同様の効果を得ることができる。
同図においては、エピタキシャル歪みＳｉ層を左右から挟んだエピタキシャルＳｉＧｅ層からなる単結晶半導体層の替りにエピタキシャルＳｉＧｅ層上にエピタキシャル歪みＳｉ層を積層させた構造からなる単結晶半導体層が形成されていること及びエピタキシャル歪みＳｉ層の膜厚を規定するシリコン窒化膜（Ｓｉ３Ｎ４）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、下層のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができるため、高速化が可能であり、また第１の実施例と同様の効果を得ることができる。
次いで本発明に係る半導体装置における第２の実施例の製造方法について図１４〜図１９及び図１３を参照して説明する。
図１４
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２２を５０ｎｍ程度成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２２を順次異方性ドライエッチングする。次いで露出したｐ型のシリコン基板１を３０ｎｍ程度異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２４を２０ｎｍ程度成長する。次いで全面異方性ドライエッチングし、露出したｐ型のシリコン基板１の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２４を残す。次いでシリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２４をマスク層として、露出したｐ型のシリコン基板１を１５０ｎｍ程度異方性ドライエッチングし、２段階により第1のトレンチ２５を形成する。
図１４
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２２を５０ｎｍ程度成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２２を順次異方性ドライエッチングする。次いで露出したｐ型のシリコン基板１を３０ｎｍ程度異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２４を２０ｎｍ程度成長する。次いで全面異方性ドライエッチングし、露出したｐ型のシリコン基板１の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２４を残す。次いでシリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２４をマスク層として、露出したｐ型のシリコン基板１を１５０ｎｍ程度異方性ドライエッチングし、２段階により第1のトレンチ２５を形成する。
図１５
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２４を耐酸化マスク層として、９００℃程度で酸化し、シリコン窒化膜（Ｓｉ３Ｎ４）２４下の第1のトレンチ２５の側面及び底面に５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を形成する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２４を異方性ドライエッチングする。
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２４を耐酸化マスク層として、９００℃程度で酸化し、シリコン窒化膜（Ｓｉ３Ｎ４）２４下の第1のトレンチ２５の側面及び底面に５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を形成する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２４を異方性ドライエッチングする。
図１６
次いで露出したｐ型のシリコン基板１の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５（Ｇｅ濃度３０％程度）を成長する。この際、直下に空孔４ができる。次いでＳｉＧｅ層５をマスク層として、シリコン酸化膜（ＳｉＯ２）２３をエッチング除去する。次いでＳｉＧｅ層５上にｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層６を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２２の平坦面より突出した歪みＳｉ層６を平坦化する。次いで１０００℃程度でアニールをおこない歪みＳｉ層６を緩和する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２２を耐酸化マスク層として、歪みＳｉ層６の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。
次いで露出したｐ型のシリコン基板１の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５（Ｇｅ濃度３０％程度）を成長する。この際、直下に空孔４ができる。次いでＳｉＧｅ層５をマスク層として、シリコン酸化膜（ＳｉＯ２）２３をエッチング除去する。次いでＳｉＧｅ層５上にｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層６を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２２の平坦面より突出した歪みＳｉ層６を平坦化する。次いで１０００℃程度でアニールをおこない歪みＳｉ層６を緩和する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２２を耐酸化マスク層として、歪みＳｉ層６の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。
図１７
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びシリコン酸化膜（ＳｉＯ２）２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２及びｐ型のシリコン基板１を２５０ｎｍ程度順次異方性ドライエッチングし、第２のトレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いでｐ型の歪みＳｉ層６の平坦面上のシリコン酸化膜（ＳｉＯ２）２６及びシリコン酸化膜（ＳｉＯ２）２を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２を第２のトレンチに平坦に埋め込みトレンチ素子分離領域２を形成する。（上記実施例においては、露光描画装置による通常のリソグラフィー技術を利用してトレンチ素子分離領域を形成しており、ｐ型のシリコン基板１表面に保護回路用の素子等を形成できる構成をとっているが、ｐ型のシリコン基板１表面にはｐ型のＳｉＧｅ層５及び歪みＳｉ層６以外は形成せず、トレンチ素子分離領域のみを形成する場合は、リソグラフィー技術は必要なく、シリコン酸化膜（ＳｉＯ２）２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２及びｐ型のシリコン基板１を順次異方性ドライエッチングし、第２のトレンチを形成してもよい。）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びシリコン酸化膜（ＳｉＯ２）２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２及びｐ型のシリコン基板１を２５０ｎｍ程度順次異方性ドライエッチングし、第２のトレンチを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いでｐ型の歪みＳｉ層６の平坦面上のシリコン酸化膜（ＳｉＯ２）２６及びシリコン酸化膜（ＳｉＯ２）２を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２を第２のトレンチに平坦に埋め込みトレンチ素子分離領域２を形成する。（上記実施例においては、露光描画装置による通常のリソグラフィー技術を利用してトレンチ素子分離領域を形成しており、ｐ型のシリコン基板１表面に保護回路用の素子等を形成できる構成をとっているが、ｐ型のシリコン基板１表面にはｐ型のＳｉＧｅ層５及び歪みＳｉ層６以外は形成せず、トレンチ素子分離領域のみを形成する場合は、リソグラフィー技術は必要なく、シリコン酸化膜（ＳｉＯ２）２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２２及びｐ型のシリコン基板１を順次異方性ドライエッチングし、第２のトレンチを形成してもよい。）
図１８
次いでｐ型の歪みＳｉ層６の表面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いでｐ型の歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、７０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いでスパッタにより、７５ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層としてタングステンシリサイド膜（ＷＳｉ）及び多結晶シリコン膜（ｐｏｌｙＳｉ）を順次異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２を形成する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（８、９）形成用の燐のイオン注入をおこなう。次いで不要部のゲート酸化膜（ＳｉＯ２）１１をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２の側壁にのみサイドウォール（ＳｉＯ２）１３を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１３及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（７、１０）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（８、９）及びｎ＋型ソースドレイン領域（７、１０）を形成する。
次いでｐ型の歪みＳｉ層６の表面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いでｐ型の歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、７０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いでスパッタにより、７５ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層としてタングステンシリサイド膜（ＷＳｉ）及び多結晶シリコン膜（ｐｏｌｙＳｉ）を順次異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２を形成する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（８、９）形成用の燐のイオン注入をおこなう。次いで不要部のゲート酸化膜（ＳｉＯ２）１１をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２の側壁にのみサイドウォール（ＳｉＯ２）１３を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１３及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（７、１０）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（８、９）及びｎ＋型ソースドレイン領域（７、１０）を形成する。
図１９
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
図１３
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図２０は本発明の半導体装置における第３の実施例で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣＴ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２１は図１と同じ物を、２２は図１３と同じ物を、２８はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層を示している。
同図においては、エピタキシャル歪みＳｉ層を左右から挟んだエピタキシャルＳｉＧｅ層からなる単結晶半導体層の替りにエピタキシャルＳｉＧｅ層上にエピタキシャル歪みＳｉ層を左右から挟んだエピタキシャルＳｉＧｅ層を積層させた構造からなる単結晶半導体層が形成されていること及びエピタキシャル歪みＳｉ層の膜厚を規定するシリコン窒化膜（Ｓｉ３Ｎ４）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、製造方法はやや複雑になるが、下層のＳｉＧｅ層及び左右のＳｉＧｅ層から歪みＳｉ層の格子定数をより広げることが可能で、キャリアの移動度を増加させることができるため、より高速化が可能であり、また第１の実施例と同様の効果を得ることができる。
同図においては、エピタキシャル歪みＳｉ層を左右から挟んだエピタキシャルＳｉＧｅ層からなる単結晶半導体層の替りにエピタキシャルＳｉＧｅ層上にエピタキシャル歪みＳｉ層を左右から挟んだエピタキシャルＳｉＧｅ層を積層させた構造からなる単結晶半導体層が形成されていること及びエピタキシャル歪みＳｉ層の膜厚を規定するシリコン窒化膜（Ｓｉ３Ｎ４）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、製造方法はやや複雑になるが、下層のＳｉＧｅ層及び左右のＳｉＧｅ層から歪みＳｉ層の格子定数をより広げることが可能で、キャリアの移動度を増加させることができるため、より高速化が可能であり、また第１の実施例と同様の効果を得ることができる。
次いで本発明に係る半導体装置における第３の実施例の製造方法について図２１〜図２４及び図２０を参照して説明する。
第２の実施例に示される図１４〜図１７の工程をおこなった後、次の図２１の工程をおこなう。
第２の実施例に示される図１４〜図１７の工程をおこなった後、次の図２１の工程をおこなう。
図２１
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７及び歪みＳｉ層６を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７及び歪みＳｉ層６を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図２２
次いで露出したｐ型のＳｉＧｅ層５上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を成長する。次いで化学的機械研磨（ＣＭＰ）し、歪みＳｉ層６の平坦面より突出したＳｉＧｅ層２８及びシリコン酸化膜（ＳｉＯ２）２７を除去し、平坦化する。次いで１０００℃程度でアニールをおこない歪みＳｉ層６を緩和する。
次いで露出したｐ型のＳｉＧｅ層５上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を成長する。次いで化学的機械研磨（ＣＭＰ）し、歪みＳｉ層６の平坦面より突出したＳｉＧｅ層２８及びシリコン酸化膜（ＳｉＯ２）２７を除去し、平坦化する。次いで１０００℃程度でアニールをおこない歪みＳｉ層６を緩和する。
図２３
次いで歪みＳｉ層６及びＳｉＧｅ層５の表面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いでｐ型の歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、７０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いでスパッタにより、７５ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層としてタングステンシリサイド膜（ＷＳｉ）及び多結晶シリコン膜（ｐｏｌｙＳｉ）を順次異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２を形成する。（ここでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２は歪みＳｉ層６に自己整合して形成できないため、位置合わせ余裕を考慮し、歪みＳｉ層６長をゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２長より幾分長く形成しておく。）次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（８、９）形成用の燐のイオン注入をおこなう。次いで不要部のゲート酸化膜（ＳｉＯ２）１１をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２の側壁にのみサイドウォール（ＳｉＯ２）１３を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１３及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（７、１０）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（８、９）及びｎ＋型ソースドレイン領域（７、１０）を形成する。
次いで歪みＳｉ層６及びＳｉＧｅ層５の表面を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いでｐ型の歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、７０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いでスパッタにより、７５ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層としてタングステンシリサイド膜（ＷＳｉ）及び多結晶シリコン膜（ｐｏｌｙＳｉ）を順次異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２を形成する。（ここでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２は歪みＳｉ層６に自己整合して形成できないため、位置合わせ余裕を考慮し、歪みＳｉ層６長をゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２長より幾分長く形成しておく。）次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ型ソースドレイン領域（８、９）形成用の燐のイオン注入をおこなう。次いで不要部のゲート酸化膜（ＳｉＯ２）１１をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２の側壁にのみサイドウォール（ＳｉＯ２）１３を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１３及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２をマスク層として、ｎ＋型ソースドレイン領域（７、１０）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（８、９）及びｎ＋型ソースドレイン領域（７、１０）を形成する。
図２４
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
図２０
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図２５は本発明の半導体装置における第４の実施例で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣＴ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２１は図１と同じ物を、２８は図２０と同じ物を、２９はシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、ｎ＋型ソースドレイン領域（７、１０）を形成する単結晶半導体層（ＳｉＧｅ層２８／ＳｉＧｅ層５）が下層のＳｉＧｅ層５の底面及び側面に酸化膜２９を有し、厚く形成され、ｎ型ソースドレイン領域（８、９）及びチャネル領域を形成する単結晶半導体層（歪みＳｉ層６）が極めて薄く形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができるため、高速化が可能であり、また極めて薄い歪みＳｉ層のチャネル領域を形成できるため、電子の散乱を防止できるので、さらなる高速化を可能とすることが期待できる。
同図においては、ｎ＋型ソースドレイン領域（７、１０）を形成する単結晶半導体層（ＳｉＧｅ層２８／ＳｉＧｅ層５）が下層のＳｉＧｅ層５の底面及び側面に酸化膜２９を有し、厚く形成され、ｎ型ソースドレイン領域（８、９）及びチャネル領域を形成する単結晶半導体層（歪みＳｉ層６）が極めて薄く形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができるため、高速化が可能であり、また極めて薄い歪みＳｉ層のチャネル領域を形成できるため、電子の散乱を防止できるので、さらなる高速化を可能とすることが期待できる。
次いで本発明に係る半導体装置における第４の実施例の製造方法について図２６〜図３０及び図２５を参照して説明する。
第１の実施例に示される図３〜図８の工程をおこなった後、次の図２６の工程をおこなう。ただしＳｉＧｅ層５（Ｇｅ濃度３０％程度）の膜厚は５０ｎｍ程度とする。
図２６
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）３０を１７０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３０を異方性ドライエッチングし、ＳｉＧｅ層５の一部上にのみシリコン窒化膜（Ｓｉ３Ｎ４）３０を残す。次いでレジスト（図示せず）を除去する。次いで露出したｐ型のＳｉＧｅ層５上に２０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を成長する。
第１の実施例に示される図３〜図８の工程をおこなった後、次の図２６の工程をおこなう。ただしＳｉＧｅ層５（Ｇｅ濃度３０％程度）の膜厚は５０ｎｍ程度とする。
図２６
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）３０を１７０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３０を異方性ドライエッチングし、ＳｉＧｅ層５の一部上にのみシリコン窒化膜（Ｓｉ３Ｎ４）３０を残す。次いでレジスト（図示せず）を除去する。次いで露出したｐ型のＳｉＧｅ層５上に２０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を成長する。
図２７
次いで化学気相成長により、１７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３０上のシリコン酸化膜（ＳｉＯ２）を除去し、平坦化する。
次いで化学気相成長により、１７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３０上のシリコン酸化膜（ＳｉＯ２）を除去し、平坦化する。
図２８
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３０をエッチング除去し、開孔部を形成する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３１を成長する。次いで異方性ドライエッチングし、開孔部の側壁のみにシリコン窒化膜（Ｓｉ３Ｎ４）３１を残す。
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３０をエッチング除去し、開孔部を形成する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３１を成長する。次いで異方性ドライエッチングし、開孔部の側壁のみにシリコン窒化膜（Ｓｉ３Ｎ４）３１を残す。
図２９
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１及びシリコン酸化膜（ＳｉＯ２）２７をマスク層として、露出したｐ型のＳｉＧｅ層５を異方性ドライエッチングする。連続して２５ｎｍ程度横方向にｐ型のＳｉＧｅ層５を等方性ドライエッチングする。次いで８００℃程度で熱酸化し、露出したｐ型のＳｉＧｅ層５の側面及び底面に１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２９を成長する。
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１及びシリコン酸化膜（ＳｉＯ２）２７をマスク層として、露出したｐ型のＳｉＧｅ層５を異方性ドライエッチングする。連続して２５ｎｍ程度横方向にｐ型のＳｉＧｅ層５を等方性ドライエッチングする。次いで８００℃程度で熱酸化し、露出したｐ型のＳｉＧｅ層５の側面及び底面に１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２９を成長する。
図３０
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１をエッチング除去する。次いで露出したｐ型のＳｉＧｅ層２８の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６を成長する。次いで１０００℃程度でアニールし、歪みＳｉ層６を緩和する。
以後図１０〜図１２の工程をおこなう。
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１をエッチング除去する。次いで露出したｐ型のＳｉＧｅ層２８の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６を成長する。次いで１０００℃程度でアニールし、歪みＳｉ層６を緩和する。
以後図１０〜図１２の工程をおこなう。
図２５
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図３１は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣＴ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１１、１３〜２１は図１と同じ物を、３２はサリサイド層（ＣｏＳｉ２）、３３はポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）を示している。
同図においては、ソースドレイン領域がサリサイド層（ＣｏＳｉ２）を有するいわゆるメタルソースドレイン領域として形成されていること及びゲート電極がポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）に形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるがソースドレイン領域の低抵抗化ができるので、さらなる高速化が可能である。
同図においては、ソースドレイン領域がサリサイド層（ＣｏＳｉ２）を有するいわゆるメタルソースドレイン領域として形成されていること及びゲート電極がポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）に形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるがソースドレイン領域の低抵抗化ができるので、さらなる高速化が可能である。
図３２は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣＴ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１０、１３〜２１は図１と同じ物を、３４はゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）、３５はゲート電極（Ａｌ）、３６は燐珪酸ガラス（ＰＳＧ）膜を示している。
同図においては、側壁のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）厚を含むゲート電極長が歪みＳｉ層長に一致して自己整合に形成されていること、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること、ゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のＡｌによりゲート電極の抵抗を低減できるので、さらなる高速化が可能である。
同図においては、側壁のゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）厚を含むゲート電極長が歪みＳｉ層長に一致して自己整合に形成されていること、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること、ゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のＡｌによりゲート電極の抵抗を低減できるので、さらなる高速化が可能である。
図３３は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣＴ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、２、４〜２１は図１と同じ物を、３７は第1のトレンチの側面絶縁膜（Ｓｉ３Ｎ４）、３８は第1のトレンチの底面絶縁膜（ＳｉＯ２）を示している。
同図においては、第1のトレンチの側面及び底面の絶縁膜（ＳｉＯ２）３の替りに第1のトレンチの側面絶縁膜（Ｓｉ３Ｎ４）３７及び第1のトレンチの底面絶縁膜（ＳｉＯ２）３８が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができる。
同図においては、第1のトレンチの側面及び底面の絶縁膜（ＳｉＯ２）３の替りに第1のトレンチの側面絶縁膜（Ｓｉ３Ｎ４）３７及び第1のトレンチの底面絶縁膜（ＳｉＯ２）３８が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができる。
次いで本発明に係る半導体装置における第７の実施例の製造方法について図３４〜図３６及び図３３を参照して説明する。
図３４
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２２を２０ｎｍ程度成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２３を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２２を順次異方性ドライエッチングする。次いで露出したｐ型のシリコン基板１を２００ｎｍ程度異方性ドライエッチングし、第１のトレンチを形成する。次いでレジスト（図示せず）を除去する。
図３４
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２２を２０ｎｍ程度成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２３を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２３及びシリコン窒化膜（Ｓｉ３Ｎ４）２２を順次異方性ドライエッチングする。次いで露出したｐ型のシリコン基板１を２００ｎｍ程度異方性ドライエッチングし、第１のトレンチを形成する。次いでレジスト（図示せず）を除去する。
図３５
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３７を４０ｎｍ程度成長する。次いで全面異方性ドライエッチングし、第１のトレンチの側面にのみシリコン窒化膜（Ｓｉ３Ｎ４）３７を残す。 次いでシリコン窒化膜（Ｓｉ３Ｎ４）３７を耐酸化マスク層として、露出したｐ型のシリコン基板１を９００℃程度で酸化し、第1のトレンチ２５の底面に５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３８を形成する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）３７を１２０ｎｍ程度異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）３７上部のｐ型のシリコン基板１の側面を露出する。
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３７を４０ｎｍ程度成長する。次いで全面異方性ドライエッチングし、第１のトレンチの側面にのみシリコン窒化膜（Ｓｉ３Ｎ４）３７を残す。 次いでシリコン窒化膜（Ｓｉ３Ｎ４）３７を耐酸化マスク層として、露出したｐ型のシリコン基板１を９００℃程度で酸化し、第1のトレンチ２５の底面に５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３８を形成する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）３７を１２０ｎｍ程度異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）３７上部のｐ型のシリコン基板１の側面を露出する。
図３６
次いで露出したｐ型のシリコン基板１の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５（Ｇｅ濃度３０％程度）を成長する。この際、直下に空孔４ができる。
以後図７〜図１２の工程をおこなう。
次いで露出したｐ型のシリコン基板１の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５（Ｇｅ濃度３０％程度）を成長する。この際、直下に空孔４ができる。
以後図７〜図１２の工程をおこなう。
図３３
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＯＩＰＡＣＴ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図３７は本発明の半導体装置における第８の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＰＡＣＴ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜４、７〜２１は図１と同じ物を、３９はｐ型の横（水平）方向エピタキシャルＳｉ層、４０はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層、４１はｎ型の横（水平）方向エピタキシャル歪みＳｉ層、４２はｐ＋型ドレイン領域、４３はｐ＋型ソース領域を示している。
同図においては、ｐ型のシリコン基板１の左半分には、選択的に２段階で設けられた第１のトレンチの下部側面及び底面にシリコン酸化膜（ＳｉＯ２）３が設けられ、側面のシリコン酸化膜（ＳｉＯ２）３間の底面のシリコン酸化膜（ＳｉＯ２）３上には、空孔４が設けられ、空孔４及び側面のシリコン酸化膜（ＳｉＯ２）３上にはｐ型の横（水平）方向エピタキシャルＳｉ層３９が設けられ、Ｓｉ層３９は周囲を第２のトレンチにより包囲され、シリコン酸化膜（ＳｉＯ２）２が埋め込まれ、島状に素子分離されている。Ｓｉ層３９にはゲート酸化膜（ＳｉＯ２）１１を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２が設けられ、ゲート電極１２の側壁にはサイドウォール１３が設けられ、Ｓｉ層３９には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）及びサイドウォール１３に自己整合してｎ＋型ソースドレイン領域（７、１０）が設けられ、ｎ＋型ソースドレイン領域（７、１０）には、それぞれバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１の右半分には、選択的に２段階で設けられた第１のトレンチの下部側面及び底面にシリコン酸化膜（ＳｉＯ２）３が設けられ、側面のシリコン酸化膜（ＳｉＯ２）３間の底面のシリコン酸化膜（ＳｉＯ２）３上には、空孔４が設けられ、空孔4及び側面のシリコン酸化膜（ＳｉＯ２）３上にはｎ型の横（水平）方向エピタキシャル単結晶半導体層（４０，４１）が設けられ、この単結晶半導体層（４０，４１）は中央の歪みＳｉ層４１を挟んで左右にＳｉＧｅ層４０が形成された構造からなっている。また単結晶半導体層（４０，４１）は周囲を第２のトレンチにより包囲され、シリコン酸化膜（ＳｉＯ２）２が埋め込まれ、島状に素子分離されている。歪みＳｉ層４１に自己整合し、歪みＳｉ層４１直上にはゲート酸化膜（ＳｉＯ２）１１を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２が設けられ、ゲート電極１２の側壁にはサイドウォール１３が設けられ、ＳｉＧｅ層４０には、ゲート電極１２に自己整合してｐ＋型ソースドレイン領域（４２、４３）が設けられ（若干不純物の横方向拡散のため、実際には歪みＳｉ層４１にも若干ｐ＋型ソースドレイン領域（４２、４３）が形成されているが、少なくともチャネル領域は歪みＳｉ層４１に形成される。）、ｐ＋型ソースドレイン領域（４２、４３）には、それぞれバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０が接続されているＰチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１２にもＣｕ配線２０が接続されているが、図３７では省略されている。）
本実施例においては、ＰチャネルのＭＩＳ電界効果トランジスタを形成する工程が追加されるため、製造工程はやや増加するが、ＣＭＯＳにおいても第１の実施例と同様の効果を得ることが可能である。またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の正孔の移動度を増すことができるので、ＰチャネルＭＩＳ電界効果トランジスタの高速化が可能で、バランスのよい高速なＣＭＯＳ回路の形成が可能である。ここでＮチャネルＭＩＳ電界効果トランジスタも歪みＳｉ層で形成しない理由はＰチャネルＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうからである。
同図においては、ｐ型のシリコン基板１の左半分には、選択的に２段階で設けられた第１のトレンチの下部側面及び底面にシリコン酸化膜（ＳｉＯ２）３が設けられ、側面のシリコン酸化膜（ＳｉＯ２）３間の底面のシリコン酸化膜（ＳｉＯ２）３上には、空孔４が設けられ、空孔４及び側面のシリコン酸化膜（ＳｉＯ２）３上にはｐ型の横（水平）方向エピタキシャルＳｉ層３９が設けられ、Ｓｉ層３９は周囲を第２のトレンチにより包囲され、シリコン酸化膜（ＳｉＯ２）２が埋め込まれ、島状に素子分離されている。Ｓｉ層３９にはゲート酸化膜（ＳｉＯ２）１１を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２が設けられ、ゲート電極１２の側壁にはサイドウォール１３が設けられ、Ｓｉ層３９には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）及びサイドウォール１３に自己整合してｎ＋型ソースドレイン領域（７、１０）が設けられ、ｎ＋型ソースドレイン領域（７、１０）には、それぞれバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１の右半分には、選択的に２段階で設けられた第１のトレンチの下部側面及び底面にシリコン酸化膜（ＳｉＯ２）３が設けられ、側面のシリコン酸化膜（ＳｉＯ２）３間の底面のシリコン酸化膜（ＳｉＯ２）３上には、空孔４が設けられ、空孔4及び側面のシリコン酸化膜（ＳｉＯ２）３上にはｎ型の横（水平）方向エピタキシャル単結晶半導体層（４０，４１）が設けられ、この単結晶半導体層（４０，４１）は中央の歪みＳｉ層４１を挟んで左右にＳｉＧｅ層４０が形成された構造からなっている。また単結晶半導体層（４０，４１）は周囲を第２のトレンチにより包囲され、シリコン酸化膜（ＳｉＯ２）２が埋め込まれ、島状に素子分離されている。歪みＳｉ層４１に自己整合し、歪みＳｉ層４１直上にはゲート酸化膜（ＳｉＯ２）１１を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１２が設けられ、ゲート電極１２の側壁にはサイドウォール１３が設けられ、ＳｉＧｅ層４０には、ゲート電極１２に自己整合してｐ＋型ソースドレイン領域（４２、４３）が設けられ（若干不純物の横方向拡散のため、実際には歪みＳｉ層４１にも若干ｐ＋型ソースドレイン領域（４２、４３）が形成されているが、少なくともチャネル領域は歪みＳｉ層４１に形成される。）、ｐ＋型ソースドレイン領域（４２、４３）には、それぞれバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０が接続されているＰチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１２にもＣｕ配線２０が接続されているが、図３７では省略されている。）
本実施例においては、ＰチャネルのＭＩＳ電界効果トランジスタを形成する工程が追加されるため、製造工程はやや増加するが、ＣＭＯＳにおいても第１の実施例と同様の効果を得ることが可能である。またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の正孔の移動度を増すことができるので、ＰチャネルＭＩＳ電界効果トランジスタの高速化が可能で、バランスのよい高速なＣＭＯＳ回路の形成が可能である。ここでＮチャネルＭＩＳ電界効果トランジスタも歪みＳｉ層で形成しない理由はＰチャネルＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうからである。
また上記実施例においては、シリコン基板にシリコン系のエピタキシャル半導体層を形成する場合を説明しているが、シリコン基板にシリコン系以外の半導体層あるいは化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例のすべてにおける配線はＣｕ配線の単層配線からなっているが、Ｃｕ配線の多層配線を使用しても、Ｃｕ配線と他の金属配線の多層配線を使用してもよい。
また上記実施例においては、すべて第１のトレンチより第２のトレンチを深く形成しているが、逆であってもよい。要は単結晶半導体層が島状に絶縁分離されていればよい。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例のすべてにおける配線はＣｕ配線の単層配線からなっているが、Ｃｕ配線の多層配線を使用しても、Ｃｕ配線と他の金属配線の多層配線を使用してもよい。
また上記実施例においては、すべて第１のトレンチより第２のトレンチを深く形成しているが、逆であってもよい。要は単結晶半導体層が島状に絶縁分離されていればよい。
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
１ ｐ型のシリコン（Ｓｉ）基板
２ 素子分離領域（第２のトレンチ）及び埋め込みシリコン酸化膜（ＳｉＯ２）
３ 第1のトレンチの側面及び底面の絶縁膜（ＳｉＯ２）
４ 空孔
５ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
６ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層
７ ｎ＋型ソース領域
８ ｎ型ソース領域
９ ｎ型ドレイン領域
１０ ｎ＋型ドレイン領域
１１ ゲート酸化膜（ＳｉＯ２）
１２ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１３ サイドウォール（ＳｉＯ２）
１４ 燐珪酸ガラス（ＰＳＧ）膜
１５ シリコン窒化膜（Ｓｉ３Ｎ４）
１６ バリアメタル（ＴｉＮ）
１７ 導電プラグ（Ｗ）
１８ 層間絶縁膜（ＳｉＯＣ）
１９ バリアメタル（ＴａＮ）
２０ Ｃｕ配線（Ｃｕシード層含む）
２１ バリア絶縁膜（Ｓｉ３Ｎ４）
２２ シリコン窒化膜（Ｓｉ３Ｎ４）
２３ シリコン酸化膜（ＳｉＯ２）
２４ シリコン窒化膜（Ｓｉ３Ｎ４）
２５ 第1のトレンチ（ＳＯＩＰＡＣＴ構造形成領域）
２６ シリコン酸化膜（ＳｉＯ２）
２７ シリコン酸化膜（ＳｉＯ２）
２８ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
２９ シリコン酸化膜（ＳｉＯ２）
３０ シリコン窒化膜（Ｓｉ３Ｎ４）
３１ シリコン窒化膜（Ｓｉ３Ｎ４）
３２ サリサイド層（ＣｏＳｉ２）
３３ ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）
３４ ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）
３５ ゲート電極（Ａｌ）
３６ 燐珪酸ガラス（ＰＳＧ）膜
３７ 第1のトレンチの側面絶縁膜（Ｓｉ３Ｎ４）
３８ 第1のトレンチの底面絶縁膜（ＳｉＯ２）
３９ ｐ型の横（水平）方向エピタキシャルＳｉ層
４０ ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層
４１ ｎ型の横（水平）方向エピタキシャル歪みＳｉ層
４２ ｐ＋型ドレイン領域
４３ ｐ＋型ソース領域
２ 素子分離領域（第２のトレンチ）及び埋め込みシリコン酸化膜（ＳｉＯ２）
３ 第1のトレンチの側面及び底面の絶縁膜（ＳｉＯ２）
４ 空孔
５ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
６ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層
７ ｎ＋型ソース領域
８ ｎ型ソース領域
９ ｎ型ドレイン領域
１０ ｎ＋型ドレイン領域
１１ ゲート酸化膜（ＳｉＯ２）
１２ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１３ サイドウォール（ＳｉＯ２）
１４ 燐珪酸ガラス（ＰＳＧ）膜
１５ シリコン窒化膜（Ｓｉ３Ｎ４）
１６ バリアメタル（ＴｉＮ）
１７ 導電プラグ（Ｗ）
１８ 層間絶縁膜（ＳｉＯＣ）
１９ バリアメタル（ＴａＮ）
２０ Ｃｕ配線（Ｃｕシード層含む）
２１ バリア絶縁膜（Ｓｉ３Ｎ４）
２２ シリコン窒化膜（Ｓｉ３Ｎ４）
２３ シリコン酸化膜（ＳｉＯ２）
２４ シリコン窒化膜（Ｓｉ３Ｎ４）
２５ 第1のトレンチ（ＳＯＩＰＡＣＴ構造形成領域）
２６ シリコン酸化膜（ＳｉＯ２）
２７ シリコン酸化膜（ＳｉＯ２）
２８ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
２９ シリコン酸化膜（ＳｉＯ２）
３０ シリコン窒化膜（Ｓｉ３Ｎ４）
３１ シリコン窒化膜（Ｓｉ３Ｎ４）
３２ サリサイド層（ＣｏＳｉ２）
３３ ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）
３４ ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）
３５ ゲート電極（Ａｌ）
３６ 燐珪酸ガラス（ＰＳＧ）膜
３７ 第1のトレンチの側面絶縁膜（Ｓｉ３Ｎ４）
３８ 第1のトレンチの底面絶縁膜（ＳｉＯ２）
３９ ｐ型の横（水平）方向エピタキシャルＳｉ層
４０ ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層
４１ ｎ型の横（水平）方向エピタキシャル歪みＳｉ層
４２ ｐ＋型ドレイン領域
４３ ｐ＋型ソース領域
Claims (4)
- 半導体基板と、前記半導体基板に選択的に設けられた第１のトレンチと、前記第１のトレンチの下部側面に設けられた側面絶縁膜と、前記第１のトレンチの底面に設けられた底面絶縁膜と、前記側面絶縁膜間の前記底面絶縁膜上に設けられた空孔と、前記空孔上及び前記側面絶縁膜上に設けられた単結晶半導体層と、前記第１のトレンチの側面に接し、前記半導体基板に設けられた第２のトレンチと、前記第２のトレンチに埋め込まれた素子分離絶縁膜と、前記単結晶半導体層に設けられたＭＩＳ電界効果トランジスタと、を備えてなることを特徴とする半導体装置。
- 前記単結晶半導体層が格子定数を異にする２種の半導体層からなることを特徴とする請求項１に記載の半導体装置。
- 前記単結晶半導体層が、ゲート電極直下部は格子定数の小さな半導体層からなり、ゲート電極直下部以外は格子定数の大きな半導体層からなることを特徴とする請求項１及び請求項２に記載の半導体装置。
- 前記側面絶縁膜と前記底面絶縁膜が異なる絶縁膜からなることを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010179533A JP2012039003A (ja) | 2010-08-10 | 2010-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010179533A JP2012039003A (ja) | 2010-08-10 | 2010-08-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012039003A true JP2012039003A (ja) | 2012-02-23 |
Family
ID=45850644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2010179533A Pending JP2012039003A (ja) | 2010-08-10 | 2010-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012039003A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013258258A (ja) * | 2012-06-12 | 2013-12-26 | Takehide Shirato | 半導体装置及びその製造方法 |
| JP2015103530A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置及びその製造方法 |
| JP2015103531A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置 |
-
2010
- 2010-08-10 JP JP2010179533A patent/JP2012039003A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013258258A (ja) * | 2012-06-12 | 2013-12-26 | Takehide Shirato | 半導体装置及びその製造方法 |
| JP2015103530A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置及びその製造方法 |
| JP2015103531A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置 |
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