JP5592281B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP5592281B2 JP5592281B2 JP2011000723A JP2011000723A JP5592281B2 JP 5592281 B2 JP5592281 B2 JP 5592281B2 JP 2011000723 A JP2011000723 A JP 2011000723A JP 2011000723 A JP2011000723 A JP 2011000723A JP 5592281 B2 JP5592281 B2 JP 5592281B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- insulating film
- layer
- epitaxial
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、キャリア移動度を増加させた低コストの歪みＳＯＩ基板を形成し、この歪みＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
図２４は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はp型のシリコン基板、６２は埋め込み酸化膜（ＳＩＭＯＸ形成したＳｉＯ２）、６３は素子分離領域の酸化膜、６４はｐ型のエピタキシャルシリコンゲルマニウム（ＳｉＧｅ）層、６５はｐ型のエピタキシャル歪みシリコン（Ｓｉ）層、６６はｎ＋型ソース領域、６７はｎ型ソース領域、６８はｎ型ドレイン領域、６９はｎ＋型ドレイン領域、７０はゲート酸化膜、７１はゲート電極、７２はサイドウォール、７３はＰＳＧ膜、７４は絶縁膜、７５はバリアメタル、７６は導電プラグ、７７は層間絶縁膜、７８はバリアメタル、７９はＣｕ配線、８０はバリア絶縁膜を示している。
同図においては、p型のシリコン基板６１上にp型のエピタキシャルＳｉＧｅ層６４が積層され、このＳｉＧｅ層６４に酸素イオンを注入し、高温の熱処理によりＳｉＧｅ層６４内部に埋め込み酸化膜６２を形成した後、残されたＳｉＧｅ層６４上にp型のエピタキシャル歪みＳｉ層６５が積層され、素子分離領域形成用トレンチ及び埋め込み絶縁膜６３により島状に絶縁分離された薄膜のＳＯＩ構造の歪みＳｉ層６５が設けられている。この歪みＳｉ層６５上にはゲート酸化膜７０を介してゲート電極７１が設けられ、ゲート電極７１の側壁に形成されたサイドウォール７２が設けられ、歪みＳｉ層６５には、ゲート電極７１に自己整合してｎ型ソースドレイン領域（６７、６８）及びサイドウォール７２に自己整合してｎ＋型ソースドレイン領域（６６、６９）が設けられ、ｎ＋型ソースドレイン領域（６６、６９）にはそれぞれバリアメタル７５を有する導電プラグ７６を介してバリアメタル７８を有するＣｕ配線７９が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去による微細化、歪みシリコン基板を形成できることによるキャリア移動度の増大・・・等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、酸素イオンの注入により形成するシリコン酸化膜厚の制御が難しく、完全空乏型の薄膜のＳＯＩ基板の形成が難しいことによる速度特性の不安定性、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復による特性の不安定性等の欠点があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
同図においては、p型のシリコン基板６１上にp型のエピタキシャルＳｉＧｅ層６４が積層され、このＳｉＧｅ層６４に酸素イオンを注入し、高温の熱処理によりＳｉＧｅ層６４内部に埋め込み酸化膜６２を形成した後、残されたＳｉＧｅ層６４上にp型のエピタキシャル歪みＳｉ層６５が積層され、素子分離領域形成用トレンチ及び埋め込み絶縁膜６３により島状に絶縁分離された薄膜のＳＯＩ構造の歪みＳｉ層６５が設けられている。この歪みＳｉ層６５上にはゲート酸化膜７０を介してゲート電極７１が設けられ、ゲート電極７１の側壁に形成されたサイドウォール７２が設けられ、歪みＳｉ層６５には、ゲート電極７１に自己整合してｎ型ソースドレイン領域（６７、６８）及びサイドウォール７２に自己整合してｎ＋型ソースドレイン領域（６６、６９）が設けられ、ｎ＋型ソースドレイン領域（６６、６９）にはそれぞれバリアメタル７５を有する導電プラグ７６を介してバリアメタル７８を有するＣｕ配線７９が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去による微細化、歪みシリコン基板を形成できることによるキャリア移動度の増大・・・等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、酸素イオンの注入により形成するシリコン酸化膜厚の制御が難しく、完全空乏型の薄膜のＳＯＩ基板の形成が難しいことによる速度特性の不安定性、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復による特性の不安定性等の欠点があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
応用物理 第７２巻 第９号 （２００３）１１３０〜１１３５
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、あるいは、従来例には示していないが、貼り合わせＳＯＩウエハーを使用しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
上記課題は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられ、底部に前記第２の絶縁膜を有しない、前記第１の半導体層と異なる半導体からなり且つ前記第１の半導体層と相対する側面のサイズが一致している第２の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第１の半導体層に概略設けられたソースドレイン領域と、前記第２の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極に接続された配線体と、を備え、前記包囲型ゲート電極のゲート長と前記第２の半導体層の長さが一致している本発明の半導体装置によって解決される。
以上説明のように本発明によれば、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して第２の半導体層（歪みＳｉ層）を左右から挟んだ第１の半導体層（ＳｉＧｅ層）を有する構造からなる完全空乏型の半導体層を設け、第２の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略第１の半導体層にソースドレイン領域を設け、概略第２の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、第１及び第２の半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＤＯＬＥＳＳＵＧ構造（呼称の詳細は後述）のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細な歪みＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さな第２の半導体層（歪みＳｉ層）を、左右から格子定数の大きな第１の半導体層（ＳｉＧｅ層）により挟んだ構造の単結晶半導体層を形成できるため、左右の第１の半導体層（ＳｉＧｅ層）から第２の半導体層（歪みＳｉ層）の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート電極に多結晶シリコン層（半導体）を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、包囲型ゲート電極付き２段階横（水平）方向エピタキシャル半導体層（Ｄｏｕｂｌｅ Ｌａｔｅｒａｌ Ｅｐｉｔａｘｉａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ）と命名し、ＤＯＬＥＳＳＵＧ（ドルサッグ）と略称する。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、第１及び第２の半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＤＯＬＥＳＳＵＧ構造（呼称の詳細は後述）のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細な歪みＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さな第２の半導体層（歪みＳｉ層）を、左右から格子定数の大きな第１の半導体層（ＳｉＧｅ層）により挟んだ構造の単結晶半導体層を形成できるため、左右の第１の半導体層（ＳｉＧｅ層）から第２の半導体層（歪みＳｉ層）の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またゲート電極に多結晶シリコン層（半導体）を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、包囲型ゲート電極付き２段階横（水平）方向エピタキシャル半導体層（Ｄｏｕｂｌｅ Ｌａｔｅｒａｌ Ｅｐｉｔａｘｉａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ）と命名し、ＤＯＬＥＳＳＵＧ（ドルサッグ）と略称する。
半導体基板上に、第１の絶縁膜が設けられ、第１の絶縁膜上に第２の絶縁膜が選択的に設けられ、第２の絶縁膜上に設けられた第１の半導体層間に、第２の絶縁膜が設けられていない部分上に設けられた第２の半導体層が挟まれた構造からなる半導体層が島状に絶縁分離されて設けられ、第２の半導体層の周囲にはゲート絶縁膜を介して包囲型ゲート電極が設けられ、包囲型ゲート電極の上面部の側壁にはサイドウォールが設けられ、第１の半導体層には概略高濃度及び低濃度のソースドレイン領域が設けられ、第２の半導体層には概略チャネル領域が設けられており、高濃度のソースドレイン領域及び包囲型ゲート電極には配線体が接続されているＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１４は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図１４は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＤＯＬＥＳＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第１の半導体層）、６は１０１７ｃｍ−３程度のｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第２の半導体層）、７は埋め込みシリコン酸化膜（ＳｉＯ２）、８は１０２０ｃｍ−３程度のｎ＋型ソース領域、９は５×１０１７ｃｍ−３程度のｎ型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１１は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１２は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１３は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１４は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１５は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１８は導電プラグ（Ｗ）、１９は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２０は１０ｎｍ程度のバリアメタル（ＴａＮ）、２１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２２は２０ｎｍ程度のバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上に設けられたｐ型のＳｉＧｅ層５間に、シリコン酸化膜（ＳｉＯ２）３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層の周囲にはゲート酸化膜（ＳｉＯ２）１２を介して包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が設けられ、包囲型ゲート電極１３の上面部の側壁にはサイドウォール１４が設けられ、ｐ型のＳｉＧｅ層５には、概略ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）が設けられ、ｐ型の歪みＳｉ層６には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（９、１０）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（８、１１）及び包囲型ゲート電極１３には、それぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して歪みＳｉ層（第２の半導体層）を左右から挟んだＳｉＧｅ層（第１の半導体層）を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略ＳｉＧｅ層にソースドレイン領域を設け、概略歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、歪みＳｉ層及びＳｉＧｅ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＤＯＬＥＳＳＵＧ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により歪みＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細な歪みＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１４は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図１４は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＤＯＬＥＳＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第１の半導体層）、６は１０１７ｃｍ−３程度のｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第２の半導体層）、７は埋め込みシリコン酸化膜（ＳｉＯ２）、８は１０２０ｃｍ−３程度のｎ＋型ソース領域、９は５×１０１７ｃｍ−３程度のｎ型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１１は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１２は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１３は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１４は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１５は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１８は導電プラグ（Ｗ）、１９は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２０は１０ｎｍ程度のバリアメタル（ＴａＮ）、２１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２２は２０ｎｍ程度のバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上に設けられたｐ型のＳｉＧｅ層５間に、シリコン酸化膜（ＳｉＯ２）３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層の周囲にはゲート酸化膜（ＳｉＯ２）１２を介して包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が設けられ、包囲型ゲート電極１３の上面部の側壁にはサイドウォール１４が設けられ、ｐ型のＳｉＧｅ層５には、概略ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）が設けられ、ｐ型の歪みＳｉ層６には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（９、１０）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（８、１１）及び包囲型ゲート電極１３には、それぞれバリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を介してバリアメタル（ＴａＮ）２０を有するＣｕ配線２１が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して歪みＳｉ層（第２の半導体層）を左右から挟んだＳｉＧｅ層（第１の半導体層）を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略ＳｉＧｅ層にソースドレイン領域を設け、概略歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、歪みＳｉ層及びＳｉＧｅ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＤＯＬＥＳＳＵＧ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により歪みＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細な歪みＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図１４を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図３
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図４
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３（Ｇｅ濃度３０％程度）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３（Ｇｅ濃度３０％程度）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図５
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５（Ｇｅ濃度３０％程度）を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５（Ｇｅ濃度３０％程度）を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
図６
次いでｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜２４及びｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の平坦面上のシリコン酸化膜（ＳｉＯ２）７及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）７を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
次いでｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜２４及びｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２３を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の平坦面上のシリコン酸化膜（ＳｉＯ２）７及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）７を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
図７（チャネル長方向）及び図８（チャネル幅方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２５を成長する。
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２５を成長する。
図９（チャネル長方向）及び図１０（チャネル幅方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２５、ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１０における破線は、紙面の前後のｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５を示している。）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２５、ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１０における破線は、紙面の前後のｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５を示している。）
図１１（チャネル長方向）及び図１２（チャネル幅方向）
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６を成長し、一部の下部に空孔を有するｐ型の横（水平）方向エピタキシャル歪みＳｉ層６を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているｐ型の横（水平）方向エピタキシャル歪みＳｉ層６の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１２を成長する。次いでｐ型の横（水平）方向エピタキシャル歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１２の全周囲を含む全面に２５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２５上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が形成される。
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６を成長し、一部の下部に空孔を有するｐ型の横（水平）方向エピタキシャル歪みＳｉ層６を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているｐ型の横（水平）方向エピタキシャル歪みＳｉ層６の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１２を成長する。次いでｐ型の横（水平）方向エピタキシャル歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１２の全周囲を含む全面に２５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２５上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が形成される。
図１３
次いでシリコン酸化膜（ＳｉＯ２）２５をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ型ソースドレイン領域（９、１０）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３の上面部の側壁にのみサイドウォール（ＳｉＯ２）１４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１４及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ＋型ソースドレイン領域（８、１１）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）を形成する。
次いでシリコン酸化膜（ＳｉＯ２）２５をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ型ソースドレイン領域（９、１０）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３の上面部の側壁にのみサイドウォール（ＳｉＯ２）１４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１４及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ＋型ソースドレイン領域（８、１１）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）を形成する。
図１４
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
図１（チャネル長方向）及び図２（チャネル幅方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＤＯＬＥＳＳＵＧ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＤＯＬＥＳＳＵＧ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
図１５は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＯＬＥＳＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１２、１４〜２２は図１と同じ物を、２６はポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）、２７はポリシリコンゲート電極（ｐｏｌｙＳｉ）、２８はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、包囲型ゲート電極の上面部がポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）、それ以外の側面部及び下面部がポリシリコンゲート電極（ｐｏｌｙＳｉ）に形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
同図においては、包囲型ゲート電極の上面部がポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）、それ以外の側面部及び下面部がポリシリコンゲート電極（ｐｏｌｙＳｉ）に形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
図１６は本発明の半導体装置における第３の実施例で、シリコン（Ｓｉ）基板を使用し、ＤＯＬＥＳＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１１、１４〜２２は図１と同じ物を、２９はゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）、３０はゲート電極（Ａｌ）、３１は燐珪酸ガラス（ＰＳＧ）膜を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること、ゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のＡｌによりゲート電極の抵抗を低減できるため、より高速化が可能である。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること、ゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のＡｌによりゲート電極の抵抗を低減できるため、より高速化が可能である。
図１７は本発明の半導体装置における第４の実施例で、シリコン（Ｓｉ）基板を使用し、ＤＯＬＥＳＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、７〜２２は図１と同じ物を、３２はｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）、３３はｐ型の横（水平）方向エピタキシャルＳｉ層（第２の半導体層）を示している。
同図においては、第１の半導体層及び第２の半導体層共にエピタキシャルＳｉ層で形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや簡単になるが、歪みＳｉ層を使用しないため、高速性にやや劣ることになる。
同図においては、第１の半導体層及び第２の半導体層共にエピタキシャルＳｉ層で形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや簡単になるが、歪みＳｉ層を使用しないため、高速性にやや劣ることになる。
図１８〜図２３は本発明の半導体装置における第５の実施例で、図１８はチャネル長方向の模式側断面図、図１９はチャネル幅方向の模式側断面図、図２０〜図２３は製造方法の工程断面図である。
図１８及び図１９はシリコン（Ｓｉ）基板を使用し、ＤＯＬＥＳＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、７〜２２は図１と同じ物を、３４はｐ型の第２の横（水平）方向エピタキシャルＳｉＧｅ層、３５はｐ型の包囲構造のエピタキシャル歪みＳｉ層を示している。
同図においては、包囲型ゲート電極に相対する第２の半導体層が第２の横（水平）方向エピタキシャルＳｉＧｅ層及び包囲構造のエピタキシャル歪みＳｉ層により形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては製造方法がやや複雑になるが、第１の実施例と同様の効果を得ることができる。
図１８及び図１９はシリコン（Ｓｉ）基板を使用し、ＤＯＬＥＳＳＵＧ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜５、７〜２２は図１と同じ物を、３４はｐ型の第２の横（水平）方向エピタキシャルＳｉＧｅ層、３５はｐ型の包囲構造のエピタキシャル歪みＳｉ層を示している。
同図においては、包囲型ゲート電極に相対する第２の半導体層が第２の横（水平）方向エピタキシャルＳｉＧｅ層及び包囲構造のエピタキシャル歪みＳｉ層により形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては製造方法がやや複雑になるが、第１の実施例と同様の効果を得ることができる。
次いで本発明に係る半導体装置における第５の実施例の製造方法について図１８〜図２３を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も追加して説明する。
第１の実施例に示される図３〜図１０の工程をおこなった後、図２０の工程をおこなう。
第１の実施例に示される図３〜図１０の工程をおこなった後、図２０の工程をおこなう。
図２０（チャネル長方向）及び図２１（チャネル幅方向）
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３４を成長し、一部の下部に空孔を有するｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３４を形成する。（この際、空孔直上は下地の影響が全くない単結晶ＳｉＧｅ層となる。）次いで露出しているｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３４の全表面を包囲するようにｐ型のエピタキシャル歪みＳｉ層３５を成長する。次いで露出しているｐ型の包囲構造のエピタキシャル歪みＳｉ層３５の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１２を成長する。次いでｐ型の包囲構造のエピタキシャル歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１２の全周囲を含む全面に２５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２５上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が形成される。
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３４を成長し、一部の下部に空孔を有するｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３４を形成する。（この際、空孔直上は下地の影響が全くない単結晶ＳｉＧｅ層となる。）次いで露出しているｐ型の横（水平）方向エピタキシャルＳｉＧｅ層３４の全表面を包囲するようにｐ型のエピタキシャル歪みＳｉ層３５を成長する。次いで露出しているｐ型の包囲構造のエピタキシャル歪みＳｉ層３５の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１２を成長する。次いでｐ型の包囲構造のエピタキシャル歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１２の全周囲を含む全面に２５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２５上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が形成される。
図２２
次いでシリコン酸化膜（ＳｉＯ２）２５をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ型ソースドレイン領域（９、１０）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３の上面部の側壁にのみサイドウォール（ＳｉＯ２）１４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１４及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ＋型ソースドレイン領域（８、１１）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）を形成する。
次いでシリコン酸化膜（ＳｉＯ２）２５をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ型ソースドレイン領域（９、１０）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３の上面部の側壁にのみサイドウォール（ＳｉＯ２）１４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１４及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ＋型ソースドレイン領域（８、１１）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）を形成する。
図２３
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１７を成長する。次いで化学気相成長により、タングステン（Ｗ）１８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１７を有する導電プラグ（Ｗ）１８を形成する。
図１８（チャネル長方向）及び図１９（チャネル幅方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＤＯＬＥＳＳＵＧ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２０を有するＣｕ配線２１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２２を成長し、本願発明のＤＯＬＥＳＳＵＧ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ ｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第１の半導体層）
６ ｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第２の半導体層）
７ 埋め込みシリコン酸化膜（ＳｉＯ２）
８ ｎ＋型ソース領域
９ ｎ型ソース領域
１０ ｎ型ドレイン領域
１１ ｎ＋型ドレイン領域
１２ ゲート酸化膜（ＳｉＯ２）
１３ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１４ サイドウォール（ＳｉＯ２）
１５ 燐珪酸ガラス（ＰＳＧ）膜
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ バリアメタル（ＴｉＮ）
１８ 導電プラグ（Ｗ）
１９ 層間絶縁膜（ＳｉＯＣ）
２０ バリアメタル（ＴａＮ）
２１ Ｃｕ配線（Ｃｕシード層含む）
２２ バリア絶縁膜（Ｓｉ３Ｎ４）
２３ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
２４ 選択化学気相成長導電膜（Ｗ）
２５ シリコン酸化膜（ＳｉＯ２）
２６ ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）
２７ ポリシリコンゲート電極（ｐｏｌｙＳｉ）
２８ サリサイド層（ＣｏＳｉ２）
２９ ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）
３０ ゲート電極（Ａｌ）
３１ 燐珪酸ガラス（ＰＳＧ）膜
３２ ｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）
３３ ｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第２の半導体層）
３４ ｐ型の第２の横（水平）方向エピタキシャルＳｉＧｅ層
３５ ｐ型の包囲構造のエピタキシャル歪みＳｉ層
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ ｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第１の半導体層）
６ ｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第２の半導体層）
７ 埋め込みシリコン酸化膜（ＳｉＯ２）
８ ｎ＋型ソース領域
９ ｎ型ソース領域
１０ ｎ型ドレイン領域
１１ ｎ＋型ドレイン領域
１２ ゲート酸化膜（ＳｉＯ２）
１３ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１４ サイドウォール（ＳｉＯ２）
１５ 燐珪酸ガラス（ＰＳＧ）膜
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ バリアメタル（ＴｉＮ）
１８ 導電プラグ（Ｗ）
１９ 層間絶縁膜（ＳｉＯＣ）
２０ バリアメタル（ＴａＮ）
２１ Ｃｕ配線（Ｃｕシード層含む）
２２ バリア絶縁膜（Ｓｉ３Ｎ４）
２３ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
２４ 選択化学気相成長導電膜（Ｗ）
２５ シリコン酸化膜（ＳｉＯ２）
２６ ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）
２７ ポリシリコンゲート電極（ｐｏｌｙＳｉ）
２８ サリサイド層（ＣｏＳｉ２）
２９ ゲート酸化膜（Ｔａ２Ｏ５／ＳｉＯ２）
３０ ゲート電極（Ａｌ）
３１ 燐珪酸ガラス（ＰＳＧ）膜
３２ ｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）
３３ ｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第２の半導体層）
３４ ｐ型の第２の横（水平）方向エピタキシャルＳｉＧｅ層
３５ ｐ型の包囲構造のエピタキシャル歪みＳｉ層
Claims (3)
- 半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられ、底部に前記第２の絶縁膜を有しない、前記第１の半導体層と異なる半導体からなり且つ前記第１の半導体層と相対する側面のサイズが一致している第２の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第１の半導体層に概略設けられたソースドレイン領域と、前記第２の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極に接続された配線体と、を備え、前記包囲型ゲート電極のゲート長と前記第２の半導体層の長さが一致していることを特徴とする半導体装置。
- 前記第１の半導体層の格子定数が、前記第２の半導体層の格子定数より大きいことを特徴とする請求項１に記載の半導体装置。
- 半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３、第２及び第１の絶縁膜を選択的にエッチング除去する工程と、露出した前記半導体基板上に縦（垂直）方向エピタキシャル半導体層を形成する工程と、前記縦（垂直）方向エピタキシャル半導体層上に選択化学気相成長導電膜を形成する工程と、前記第３の絶縁膜を選択的にエッチング除去し、前記縦（垂直）方向エピタキシャル半導体層の側面の一部を露出する工程と、露出した前記縦（垂直）方向エピタキシャル半導体層の側面に第１の横（水平）方向エピタキシャル半導体層を形成する工程と、前記第１の横（水平）方向エピタキシャル半導体層を酸化し、シリコン酸化膜を形成する工程と、前記シリコン酸化膜及び残された前記第３の絶縁膜をマスク層として、前記選択化学気相成長導電膜及び前記縦（垂直）方向エピタキシャル半導体層をエッチング除去し、第１の開孔部を形成する工程と、前記第１の開孔部に第４の絶縁膜を平坦に埋め込む工程と、全面に第５の絶縁膜を形成する工程と、選択的に前記第５の絶縁膜をエッチング除去する工程と、露出した前記第１の横（水平）方向エピタキシャル半導体層及び前記第１の横（水平）方向エピタキシャル半導体層近傍の前記第３の絶縁膜をエッチング除去する工程と、露出した前記第２の絶縁膜をエッチング除去し、第２の開孔部を形成する工程と、露出した前記第１の横（水平）方向エピタキシャル半導体層の２側面間に第２の横（水平）方向エピタキシャル半導体層を形成する工程と、前記第２の横（水平）方向エピタキシャル半導体層の周囲にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を包囲して、前記第２の開孔部に平坦にゲート電極を埋め込む工程とをおこない、包囲型ゲート電極を有する半導体層を形成したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011000723A JP5592281B2 (ja) | 2011-01-05 | 2011-01-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011000723A JP5592281B2 (ja) | 2011-01-05 | 2011-01-05 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012142492A JP2012142492A (ja) | 2012-07-26 |
| JP5592281B2 true JP5592281B2 (ja) | 2014-09-17 |
Family
ID=46678452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011000723A Expired - Fee Related JP5592281B2 (ja) | 2011-01-05 | 2011-01-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5592281B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6204162B2 (ja) * | 2013-11-20 | 2017-09-27 | 猛英 白土 | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4943576B2 (ja) * | 2000-10-19 | 2012-05-30 | 白土 猛英 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| US7067868B2 (en) * | 2004-09-29 | 2006-06-27 | Freescale Semiconductor, Inc. | Double gate device having a heterojunction source/drain and strained channel |
| FR2895835B1 (fr) * | 2005-12-30 | 2008-05-09 | Commissariat Energie Atomique | Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain |
| WO2009072984A1 (en) * | 2007-12-07 | 2009-06-11 | Agency For Science, Technology And Research | A silicon-germanium nanowire structure and a method of forming the same |
-
2011
- 2011-01-05 JP JP2011000723A patent/JP5592281B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012142492A (ja) | 2012-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5722571B2 (ja) | 半導体装置及びその製造方法 | |
| JP6022781B2 (ja) | 半導体装置及びその製造方法 | |
| JP5529766B2 (ja) | 半導体装置及びその製造方法 | |
| JP2012039003A (ja) | 半導体装置 | |
| JP5513157B2 (ja) | 半導体装置及びその製造方法 | |
| JP5592281B2 (ja) | 半導体装置及びその製造方法 | |
| JP5956310B2 (ja) | 半導体装置及びその製造方法 | |
| JP6162583B2 (ja) | 半導体装置 | |
| JP6022816B2 (ja) | 半導体装置の製造方法 | |
| JP5513416B2 (ja) | 半導体装置及びその製造方法 | |
| JP5185061B2 (ja) | Ｍｉｓ電界効果トランジスタ及び半導体基板の製造方法 | |
| JP6271982B2 (ja) | 半導体装置及びその製造方法 | |
| JP2011228596A (ja) | 半導体装置及びその製造方法 | |
| JP6125802B2 (ja) | 半導体装置 | |
| JP5650576B2 (ja) | 半導体装置及びその製造方法 | |
| JP6083783B2 (ja) | 半導体装置及びその製造方法 | |
| JP2018107230A (ja) | 半導体装置及びその製造方法 | |
| JP6050034B2 (ja) | 半導体装置及びその製造方法 | |
| JP2017204622A (ja) | 半導体装置及びその製造方法 | |
| JP2009260099A (ja) | 半導体装置及びその製造方法 | |
| JP2016225353A (ja) | 半導体装置及びその製造方法 | |
| JP6273406B2 (ja) | 半導体装置及びその製造方法 | |
| JP6204162B2 (ja) | 半導体装置及びその製造方法 | |
| JP2017117962A (ja) | 半導体装置及びその製造方法 | |
| JP2017117820A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140722 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5592281 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5592281 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |