JP2018206798A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】全周囲等しいチャネル長を有する半導体基板上のＭＩＳＦＥＴの提供【解決手段】一部に溝（トレンチ）を有するＳｉ基板１上に一対のＳｉＧｅ層４（第１の半導体層）を設け、ＳｉＧｅ層４間に１側面をそれぞれ接して一対のＳｉＧｅ層５（第２の半導体層）を設け、ＳｉＧｅ層５間に対向する側面をそれぞれ接して歪みＳｉ層６（第３の半導体層）を挟んで設け、歪みＳｉ層６の全周囲にゲート絶縁膜８を介し、側面及び下面に絶縁膜７が形成された溝を埋め込んだ包囲型ゲート電極９を設け、ＳｉＧｅ層４には、端部がＳｉ基板１の主面に対し垂直な平面を有する、ｎ＋型ソースドレイン領域（１０、１３）を、ＳｉＧｅ層５には、端部がＳｉ基板１の主面に対し垂直な平面を有する、ｎ型ソースドレイン領域（１１、１２）をそれぞれ設け、歪みＳｉ層６には全周囲等しいチャネル長のチャネル領域を設けたＭＩＳＦＥＴ。【選択図】図１
Description
本発明は半導体集積回路に係り、特に半導体基板に容易な製造プロセスにより、包囲型ゲート電極を有し、且半導体基板の主面に対し、垂直（深さ）方向にチャネル長（ソースドレイン領域間隔）が一定である（等しい）構造のソースドレイン領域を形成した、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
図３１は従来の半導体装置の模式側断面図で、半導体基板に半導体層のエピタキシャル成長法を利用して形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６０はｐ型のシリコン基板、６１はｐ＋型チャネルストッパー領域、６２はｐ型のＳｉＧｅ層、６３はｐ型の歪みＳｉ層、６４はトレンチ素子分離領域のシリコン酸化膜、６５はｎ＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ＋型ドレイン領域、６９はゲート酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３はシリコン窒化膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６０上に選択的にｐ型のＳｉＧｅ層６２が設けられ、ｐ型のＳｉＧｅ層６２直上にｐ型の歪みＳｉ層６３が設けられ、積層されたＳｉＧｅ層６２及び歪みＳｉ層６３が素子分離領域形成用のトレンチ及び埋め込みシリコン酸化膜（ＳｉＯ２）６４により絶縁分離されている。歪みＳｉ層６３上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、歪みＳｉ層６３には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、シリコン基板に直接形成する慣例的なＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタに比較し、シリコン基板上に、格子定数の大きなＳｉＧｅ層上に格子定数の小さなＳｉ層を積層した構造の半導体基板を形成し、この半導体基板に慣例的なＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、ＳｉＧｅ層からの引っ張り応力によりＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能であった。
しかしゲート電極に自己整合して、積層構造の半導体基板の上面から不純物を注入して低濃度及び高濃度のソースドレイン領域を形成するため、上部においては不純物の横方向拡散が大きく、下部に近づくほど（不純物拡散層が深くなるほど）小さくなるので（チャネル長が最小である半導体基板表面近傍のソースドレイン領域の間隔を実行チャネル長と称し、それより深い領域ではチャネル長が徐々に長くなるので）、垂直（深さ）方向において等しいチャネル長（一定したチャネル長）を得ることができないため、ゲート電極に印加する電圧に対し、理想的な（損失のない）電流値を得ることができなかったこと、ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量が大きかったこと及びソースドレイン領域間の耐圧が十分とれないこと等の問題があった。
またチャネル領域ばかりでなく、大きな半導体基板に流れる微少な漏れ電流に対してはゲート電極で制御することはできなかった。
同図においては、ｐ型のシリコン基板６０上に選択的にｐ型のＳｉＧｅ層６２が設けられ、ｐ型のＳｉＧｅ層６２直上にｐ型の歪みＳｉ層６３が設けられ、積層されたＳｉＧｅ層６２及び歪みＳｉ層６３が素子分離領域形成用のトレンチ及び埋め込みシリコン酸化膜（ＳｉＯ２）６４により絶縁分離されている。歪みＳｉ層６３上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、歪みＳｉ層６３には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、シリコン基板に直接形成する慣例的なＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタに比較し、シリコン基板上に、格子定数の大きなＳｉＧｅ層上に格子定数の小さなＳｉ層を積層した構造の半導体基板を形成し、この半導体基板に慣例的なＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、ＳｉＧｅ層からの引っ張り応力によりＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能であった。
しかしゲート電極に自己整合して、積層構造の半導体基板の上面から不純物を注入して低濃度及び高濃度のソースドレイン領域を形成するため、上部においては不純物の横方向拡散が大きく、下部に近づくほど（不純物拡散層が深くなるほど）小さくなるので（チャネル長が最小である半導体基板表面近傍のソースドレイン領域の間隔を実行チャネル長と称し、それより深い領域ではチャネル長が徐々に長くなるので）、垂直（深さ）方向において等しいチャネル長（一定したチャネル長）を得ることができないため、ゲート電極に印加する電圧に対し、理想的な（損失のない）電流値を得ることができなかったこと、ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量が大きかったこと及びソースドレイン領域間の耐圧が十分とれないこと等の問題があった。
またチャネル領域ばかりでなく、大きな半導体基板に流れる微少な漏れ電流に対してはゲート電極で制御することはできなかった。
本願発明が解決しょうとする課題は、半導体基板にＭＩＳ電界効果トランジスタのソースドレイン領域を形成する場合、ゲート電極に自己整合して、半導体基板の上面から不純物を注入し、熱処理して不純物を活性化及び拡散してソースドレイン領域を形成するため、不純物拡散層が深くなるほど、半導体基板表面近傍の横方向拡散が大きくなるので、
（１）半導体基板の主面に対し、垂直（深さ）方向において、等しい（一定した）チャネル長を有するチャネル領域が得られなかったため、ゲート電極に印加する電圧に対し、理想的な（損失のない）電流値を得ることができなかったこと。
（２）ソースドレイン領域の抵抗を低減化するため、可能な限り拡散層を深く形成するので、ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量の低減化が難しかったこと。
（３）チャネル長が等しい（一定した）チャネル領域が得られなかったため、微細化するほど安定した耐圧を持つソースドレイン領域を得ることが難しかったこと。
（４）慣例的なゲート電極では半導体基板に流れる微少な漏れ電流を制御することが難しかったこと。
等の問題が顕著になりつつあり、拡散層の深さに依存せず、横方向拡散が極めて少ない、等しい（一定した）チャネル長が得られるソースドレイン領域の形成法及び漏れ電流を制御可能なゲート電極構造が期待されている。
（１）半導体基板の主面に対し、垂直（深さ）方向において、等しい（一定した）チャネル長を有するチャネル領域が得られなかったため、ゲート電極に印加する電圧に対し、理想的な（損失のない）電流値を得ることができなかったこと。
（２）ソースドレイン領域の抵抗を低減化するため、可能な限り拡散層を深く形成するので、ゲート電極とソースドレイン領域の重なりが大きく、浮遊容量の低減化が難しかったこと。
（３）チャネル長が等しい（一定した）チャネル領域が得られなかったため、微細化するほど安定した耐圧を持つソースドレイン領域を得ることが難しかったこと。
（４）慣例的なゲート電極では半導体基板に流れる微少な漏れ電流を制御することが難しかったこと。
等の問題が顕著になりつつあり、拡散層の深さに依存せず、横方向拡散が極めて少ない、等しい（一定した）チャネル長が得られるソースドレイン領域の形成法及び漏れ電流を制御可能なゲート電極構造が期待されている。
上記課題は、半導体基板と、前記半導体基板の一部に設けられた溝（トレンチ）と、前記溝（トレンチ）の側面及び下面に設けられた絶縁膜と、前記溝（トレンチ）を除く前記半導体基板上に選択的に積層された、前記半導体基板とは異なる半導体からなる一対の第１の半導体層と、前記一対の第１の半導体層間に、１側面をそれぞれ接して設けられた一対の第２の半導体層と、前記一対の第２の半導体層間に、対向する側面をそれぞれ接して挟まれて設けられた第３の半導体層と、前記第３の半導体層の全周囲にゲート絶縁膜を介し、前記溝（トレンチ）を埋め込んで設けられた包囲型ゲート電極と、前記一対の第１の半導体層に設けられた高濃度のソース領域あるいはドレイン領域と、前記一対の第２の半導体層に設けられた低濃度のソース領域あるいはドレイン領域と、前記第３の半導体層に設けられたチャネル領域と、を備え、少なくとも対向するソース領域及びドレイン領域の側面が、前記半導体基板の主面に対し、垂直な平面を有し且つ全周囲等しいチャネル長を有している本発明の半導体装置によって解決される。
以上説明のように本発明によれば、通常の安価な半導体基板（Ｓｉ）を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に一対の第１の半導体層（ＳｉＧｅ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、第３の半導体層の全周囲にゲート絶縁膜を介して、シリコン酸化膜（ＳｉＯ２）に包囲されたシリコン基板１の溝部（トレンチ）及びトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）の一部に埋め込まれた包囲型ゲート電極を設け、一対の第１の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する高濃度のソース領域あるいはドレイン領域を設け、一対の第２の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する低濃度のソース領域あるいはドレイン領域を設け、第３の半導体層には、全周囲チャネル長が等しいチャネル領域を設けた構造を有するＭＩＳ電界効果トランジスタを、半導体基板に微細に形成することが可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第３の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第１及び第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第１及び第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体基板に形成するＭＩＳ電界効果トランジスタに包囲型ゲート電極を設けることができるため（一般的にはＳＯＩ構造のＭＩＳ電界効果トランジスタのみに包囲型ゲート電極を形成している）、半導体基板への漏れ電流を除去できることによる高性能化及び低電力化、４面（第３の半導体層の上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることができることによる高速化等が可能である。
また包囲型ゲート電極を設ける替りに、第３の半導体層の上面のみにゲート電極を設け、第３の半導体層の直下に空孔を形成することも可能で、第３の半導体層の上面にしかチャネル領域は形成できないが、空孔の存在により、動作時のチャネル領域と半導体基板間の容量を低減化できることによる高速化を可能にすることもできる。
またドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらに高速な非対称ＭＩＳ電界効果トランジスタを形成することも可能である。
また階段状接合を形成する砒素の替りに不純物分布が緩やかに変化する傾斜接合を形成する燐により高濃度のソースドレイン領域を形成し、若干チャネル長は短くなりがちであるが、第２の半導体層及び低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善した、ＬＤＤ構造を有しない、微細なＮチャネルＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、全周囲等チャネル長を有する半導体基板上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｓａｍｅ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｂｓｔｒａｔｅ）と命名し、ＳＳＡＣＬＯＳ（サックロス）構造と略称する。
なおソースドレイン領域の構造においては、詳細は製造方法の記載により説明するが、先に設けられた半導体層に形成された不純物領域を、ゲート電極（正確には、ゲート電極を形成するための開孔）により２分割してソースドレイン領域として形成するため、ソース領域とドレイン領域の対向する側面を、半導体基板の主面に対し、垂直な平面にして対向させることが可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第３の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第１及び第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第１及び第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体基板に形成するＭＩＳ電界効果トランジスタに包囲型ゲート電極を設けることができるため（一般的にはＳＯＩ構造のＭＩＳ電界効果トランジスタのみに包囲型ゲート電極を形成している）、半導体基板への漏れ電流を除去できることによる高性能化及び低電力化、４面（第３の半導体層の上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることができることによる高速化等が可能である。
また包囲型ゲート電極を設ける替りに、第３の半導体層の上面のみにゲート電極を設け、第３の半導体層の直下に空孔を形成することも可能で、第３の半導体層の上面にしかチャネル領域は形成できないが、空孔の存在により、動作時のチャネル領域と半導体基板間の容量を低減化できることによる高速化を可能にすることもできる。
またドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減でき、さらに高速な非対称ＭＩＳ電界効果トランジスタを形成することも可能である。
また階段状接合を形成する砒素の替りに不純物分布が緩やかに変化する傾斜接合を形成する燐により高濃度のソースドレイン領域を形成し、若干チャネル長は短くなりがちであるが、第２の半導体層及び低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善した、ＬＤＤ構造を有しない、微細なＮチャネルＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、全周囲等チャネル長を有する半導体基板上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｓａｍｅ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｂｓｔｒａｔｅ）と命名し、ＳＳＡＣＬＯＳ（サックロス）構造と略称する。
なおソースドレイン領域の構造においては、詳細は製造方法の記載により説明するが、先に設けられた半導体層に形成された不純物領域を、ゲート電極（正確には、ゲート電極を形成するための開孔）により２分割してソースドレイン領域として形成するため、ソース領域とドレイン領域の対向する側面を、半導体基板の主面に対し、垂直な平面にして対向させることが可能である。
本願発明は、特に、
（１）完全単結晶からなる半導体基板（Ｓｉ）上に縦（垂直）方向にエピタキシャル成長させることによる第１の半導体層（ＳｉＧｅ層）の全面形成。
（２）第１の半導体層及び直下の半導体基板（Ｓｉ）の一部をパターニングし、開孔部に絶縁膜を平坦に埋め込むことによる素子分離領域の形成。
（３）第１の半導体層への活性化した高濃度不純物領域の形成。
（４）第１の半導体層上を含む全面へのマスク材の積層。
（５）高濃度不純物領域が形成された第１の半導体層をゲート電極形成用の開孔により２分割することによる高濃度ソース領域及び高濃度ドレイン領域の形成。
（６）第１の半導体層を含む開孔部の側壁への耐酸化性膜（Ｓｉ３Ｎ４）の形成。
（７）耐酸化性膜（Ｓｉ３Ｎ４）下に露出した半導体基板（Ｓｉ）への溝部（トレンチ）の形成。
（８）半導体基板（Ｓｉ）の溝部（トレンチ）の側面及び下面への熱酸化によるシリコン酸化膜（ＳｉＯ２）の形成。
（９）耐酸化性膜（Ｓｉ３Ｎ４）のエッチング除去。
（１０）側面が露出している第１の半導体層への横方向エッチング（等方性エッチング）による微細な間隙部の形成。
（１１）残された第１の半導体層の側面間への横方向エピタキシャル成長による低濃度不純物を含む第２の半導体層（ＳｉＧｅ層）の形成。
（１２）開孔部を通して第２の半導体層を２分割することによる低濃度ソース領域及び低濃度ドレイン領域の形成。
（１３）残された第２の半導体層の側面間への横方向エピタキシャル成長による第３の半導体層（歪みＳｉ層）の形成。
（１４）閾値電圧を制御した第３の半導体層にゲート絶縁膜を介した包囲型ゲート電極の形成。
（１５）高濃度ソースドレイン領域及びゲート電極への配線体の形成。
等の技術を使用し、
半導体基板（Ｓｉ）上に一対の第１の半導体層（ＳｉＧｅ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、第３の半導体層下には、側面及び下面を絶縁膜で包囲された半導体基板の溝部（トレンチ）を設け、第３の半導体層の全周囲にゲート絶縁膜を介して、半導体基板の溝部等を埋め込んだ包囲型ゲート電極を設け、第１の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する高濃度のソースドレイン領域を設け、第２の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する低濃度のソースドレイン領域を設け、第３の半導体層には、全周囲等しいチャネル長のチャネル領域を設けた構造を有するＭＩＳ電界効果トランジスタを形成したものである。
（１）完全単結晶からなる半導体基板（Ｓｉ）上に縦（垂直）方向にエピタキシャル成長させることによる第１の半導体層（ＳｉＧｅ層）の全面形成。
（２）第１の半導体層及び直下の半導体基板（Ｓｉ）の一部をパターニングし、開孔部に絶縁膜を平坦に埋め込むことによる素子分離領域の形成。
（３）第１の半導体層への活性化した高濃度不純物領域の形成。
（４）第１の半導体層上を含む全面へのマスク材の積層。
（５）高濃度不純物領域が形成された第１の半導体層をゲート電極形成用の開孔により２分割することによる高濃度ソース領域及び高濃度ドレイン領域の形成。
（６）第１の半導体層を含む開孔部の側壁への耐酸化性膜（Ｓｉ３Ｎ４）の形成。
（７）耐酸化性膜（Ｓｉ３Ｎ４）下に露出した半導体基板（Ｓｉ）への溝部（トレンチ）の形成。
（８）半導体基板（Ｓｉ）の溝部（トレンチ）の側面及び下面への熱酸化によるシリコン酸化膜（ＳｉＯ２）の形成。
（９）耐酸化性膜（Ｓｉ３Ｎ４）のエッチング除去。
（１０）側面が露出している第１の半導体層への横方向エッチング（等方性エッチング）による微細な間隙部の形成。
（１１）残された第１の半導体層の側面間への横方向エピタキシャル成長による低濃度不純物を含む第２の半導体層（ＳｉＧｅ層）の形成。
（１２）開孔部を通して第２の半導体層を２分割することによる低濃度ソース領域及び低濃度ドレイン領域の形成。
（１３）残された第２の半導体層の側面間への横方向エピタキシャル成長による第３の半導体層（歪みＳｉ層）の形成。
（１４）閾値電圧を制御した第３の半導体層にゲート絶縁膜を介した包囲型ゲート電極の形成。
（１５）高濃度ソースドレイン領域及びゲート電極への配線体の形成。
等の技術を使用し、
半導体基板（Ｓｉ）上に一対の第１の半導体層（ＳｉＧｅ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、第３の半導体層下には、側面及び下面を絶縁膜で包囲された半導体基板の溝部（トレンチ）を設け、第３の半導体層の全周囲にゲート絶縁膜を介して、半導体基板の溝部等を埋め込んだ包囲型ゲート電極を設け、第１の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する高濃度のソースドレイン領域を設け、第２の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する低濃度のソースドレイン領域を設け、第３の半導体層には、全周囲等しいチャネル長のチャネル領域を設けた構造を有するＭＩＳ電界効果トランジスタを形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２４は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図２４は製造方法の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２４は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図２４は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＳＳＡＣＬＯＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１６ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１０１８ｃｍ−３程度のｐ＋型チャネルストッパー領域、３は深さ３００ｎｍ程度のトレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）、４は１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉＧｅ層（第１の半導体層、高濃度のソースドレイン領域形成部）、５は５×１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）、６は１０１７ｃｍ−３程度のｐ型のエピタキシャル歪みＳｉ層（第３の半導体層、チャネル領域形成部）、７は２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、８は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、９はゲート長２０ｎｍ程度、膜厚１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１０は１０２０ｃｍ−３程度のｎ＋型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ソース領域、１２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１４は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１７は導電プラグ（Ｗ）、１８は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１９は１０ｎｍ程度のバリアメタル（ＴａＮ）、２０は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２１は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
図１（チャネル長方向）においては、ｐ型のシリコン基板１の一部直上に一対のｎ型のＳｉＧｅ層４（第１の半導体層）が選択的に設けられ、一対のＳｉＧｅ層４間には１側面をそれぞれ接して一対のｎ型のＳｉＧｅ層５（第２の半導体層）が設けられ、一対のＳｉＧｅ層５間には対向する側面をそれぞれ接してｐ型の歪みＳｉ層６（第３の半導体層）が挟まれて設けられ、一対のＳｉＧｅ層４、一対のＳｉＧｅ層５及び歪みＳｉ層６からなる半導体層がトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）３により島状に絶縁分離されている。一対のＳｉＧｅ層４には上面、下面及び４側面がすべて平面からなるｎ＋型ソース領域１０あるいはｎ＋型ドレイン領域１３が設けられ、一対のＳｉＧｅ層５には上面、下面及び４側面がすべて平面からなるｎ型ソース領域１１あるいはｎ型ドレイン領域１２が設けられ、歪みＳｉ層６にはチャネル領域が設けられ、歪みＳｉ層６の全周囲にはゲート酸化膜（ＳｉＯ２）８を介して包囲型ゲート電極９が、シリコン酸化膜（ＳｉＯ２）７に包囲されたシリコン基板１の溝部（トレンチ）に埋め込まれて設けられ、トレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）３直下にはｐ＋型チャネルストッパー領域２が設けられており、ｎ＋型ソースドレイン領域（１０、１３）には、それぞれバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。（ソースドレイン領域の構造に関する詳細は製造方法で記載するが、ソースドレイン領域は半導体基板に接触するか、あるいは一部が半導体基板中に延在して形成されているため、本願のＭＩＳ電界効果トランジスタは、いわゆるＳＯＩ構造の素子ではなく、半導体基板に形成された慣例的なＭＩＳ電界効果トランジスタに属するものである。）
図２（チャネル幅方向）においては、ｐ型のシリコン基板１の一部直上にｐ型の歪みＳｉ層６（第３の半導体層）が選択的に設けられ、底部にｐ＋型チャネルストッパー領域２を有するトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）３により島状に絶縁分離されている。歪みＳｉ層６の全周囲にはゲート酸化膜（ＳｉＯ２）８を介して、シリコン酸化膜（ＳｉＯ２）７上及びトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）３の一部上に延在した包囲型ゲート電極（ＷＳｉ）９が設けられ、包囲型ゲート電極（ＷＳｉ）９にはバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部でチャネル幅方向の側断面図が示されている。
したがって、通常の安価な半導体基板（Ｓｉ）を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に一対の第１の半導体層（ＳｉＧｅ層）を設け、一対の第１の半導体層間に、１側面をそれぞれ接して一対の第２の半導体層（ＳｉＧｅ層）を設け、一対の第２の半導体層間に、対向する側面をそれぞれ接して第３の半導体層（歪みＳｉ層）を挟んで設け、第３の半導体層の全周囲にゲート絶縁膜を介して、シリコン酸化膜（ＳｉＯ２）に包囲されたシリコン基板１の溝部（トレンチ）及びトレンチ素子分離領域のシリコン酸化膜（ＳｉＯ２）の一部に埋め込まれた包囲型ゲート電極を設け、一対の第１の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する高濃度のソース領域あるいはドレイン領域を設け、一対の第２の半導体層には、対向する側面が半導体基板の主面に対し、垂直な平面を有する低濃度のソース領域あるいはドレイン領域を設け、第３の半導体層には、全周囲チャネル長が等しいチャネル領域を設けた構造を有するＭＩＳ電界効果トランジスタを、半導体基板に微細に形成することが可能である。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第３の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第１及び第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第１及び第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体基板に形成するＭＩＳ電界効果トランジスタに包囲型ゲート電極を設けることができるため（一般的にはＳＯＩ構造のＭＩＳ電界効果トランジスタのみに包囲型ゲート電極を形成している）、半導体基板への漏れ電流を除去できることによる高性能化及び低電力化、４面（第３の半導体層の上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることができることによる高速化等が可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
また低濃度及び高濃度のソースドレイン領域の対向する側面を、半導体基板の主面に対し垂直平面をなして形成できるため、電界集中を防ぐことができることによるソースドレイン領域間の耐圧の向上及び第３の半導体層の全周囲に等しいチャネル長を有するチャネル領域を設けることができることにより、ゲート電極に印加される電圧に対し、理想的な（損失のない）駆動電流を得ることができることによる高速化が可能である。
またソースドレイン領域の拡散層の深さに依存しないチャネル領域を形成できるため、ソースドレイン領域の抵抗を低減化できることによる高速化が可能である。
また横方向の不純物拡散を抑えた低濃度及び高濃度のソースドレイン領域を形成できるため、ゲート電極とソースドレイン領域との重なりを抑えて（ほぼゼロ）形成できることにより、浮遊容量の低減化による高速化及びチャネル長をさらに減縮できることによる微細化等が可能である。
また格子定数の小さな歪みＳｉ層（第３の半導体層）を、左右から格子定数の大きなＳｉＧｅ層（第１及び第２の半導体層）により挟んだ構造に形成できるため、左右のＳｉＧｅ層（第１及び第２の半導体層）から歪みＳｉ層（第３の半導体層、チャネル領域）の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体基板に形成するＭＩＳ電界効果トランジスタに包囲型ゲート電極を設けることができるため（一般的にはＳＯＩ構造のＭＩＳ電界効果トランジスタのみに包囲型ゲート電極を形成している）、半導体基板への漏れ電流を除去できることによる高性能化及び低電力化、４面（第３の半導体層の上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることができることによる高速化等が可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
次いで本発明に係る半導体装置における第１の実施例の製造方法について、図１〜図２４を参照し、主にチャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図３（チャネル長方向）
ｐ型のシリコン（Ｓｉ）基板１上に５０ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層４（第１の半導体層、Ｇｅ濃度２０％程度）を成長する。
ｐ型のシリコン（Ｓｉ）基板１上に５０ｎｍ程度のｎ型の縦（垂直）方向エピタキシャルＳｉＧｅ層４（第１の半導体層、Ｇｅ濃度２０％程度）を成長する。
図４（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＧｅ層４を異方性エッチングする。次いで露出したシリコン基板１の一部を２５０ｎｍ程度異方性エッチングし、溝（トレンチ）を形成する。次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域２形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（この時点ではイオン注入領域は活性化されていないが、ｐ＋型チャネルストッパー領域２として図示しておく。）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＧｅ層４を異方性エッチングする。次いで露出したシリコン基板１の一部を２５０ｎｍ程度異方性エッチングし、溝（トレンチ）を形成する。次いでレジスト（図示せず）をマスク層として、露出したシリコン基板１にチャネルストッパー領域２形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（この時点ではイオン注入領域は活性化されていないが、ｐ＋型チャネルストッパー領域２として図示しておく。）
図５（チャネル長方向）
次いで化学気相成長により、３００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、ＳｉＧｅ層４の平坦面上のシリコン酸化膜（ＳｉＯ２）を除去し、トレンチにシリコン酸化膜（ＳｉＯ２）３を平坦に埋め込む。
次いで化学気相成長により、３００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、ＳｉＧｅ層４の平坦面上のシリコン酸化膜（ＳｉＯ２）を除去し、トレンチにシリコン酸化膜（ＳｉＯ２）３を平坦に埋め込む。
図６（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型不純物領域形成用の砒素のイオン注入をおこなう。次いで１０００℃程度でアニールをおこない、ＳｉＧｅ層４にｎ＋型不純物領域２２（最終的には高濃度のソースドレイン領域となる）を形成する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでｎ＋型不純物領域形成用の砒素のイオン注入をおこなう。次いで１０００℃程度でアニールをおこない、ＳｉＧｅ層４にｎ＋型不純物領域２２（最終的には高濃度のソースドレイン領域となる）を形成する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
図７（チャネル長方向）
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長する。次いで化学気相成長により、２０ｎｍ程度のエッチングのマスク層となるタングステンシリサイド膜（ＷＳｉ）２４を成長する。
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２３を成長する。次いで化学気相成長により、２０ｎｍ程度のエッチングのマスク層となるタングステンシリサイド膜（ＷＳｉ）２４を成長する。
図８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）２４、シリコン窒化膜（Ｓｉ３Ｎ４）２３及びＳｉＧｅ層４を順次異方性エッチングし、シリコン基板１の表面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）２４、シリコン窒化膜（Ｓｉ３Ｎ４）２３及びＳｉＧｅ層４を順次異方性エッチングし、シリコン基板１の表面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
図９（チャネル長方向）
次いで化学気相成長により、５ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長する。次いで全面異方性エッチングし、開孔部の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２５を形成する。
次いで化学気相成長により、５ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長する。次いで全面異方性エッチングし、開孔部の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）２５を形成する。
図１０（チャネル長方向）
次いで開孔部の側壁のシリコン窒化膜（Ｓｉ３Ｎ４）２５をマスク層として露出しているシリコン基板１を１００ｎｍ程度異方性エッチングする。連続して１５ｎｍ程度等方性エッチングし、シリコン基板１に溝（トレンチ）を形成する。この際ｎ＋型不純物領域２２は２分割され、端部がシリコン基板１の主面に垂直な側面を有し、相対するｎ＋型ソース領域１０及びｎ＋型ドレイン領域１３となる。
次いで開孔部の側壁のシリコン窒化膜（Ｓｉ３Ｎ４）２５をマスク層として露出しているシリコン基板１を１００ｎｍ程度異方性エッチングする。連続して１５ｎｍ程度等方性エッチングし、シリコン基板１に溝（トレンチ）を形成する。この際ｎ＋型不純物領域２２は２分割され、端部がシリコン基板１の主面に垂直な側面を有し、相対するｎ＋型ソース領域１０及びｎ＋型ドレイン領域１３となる。
図１１（チャネル長方向）
次いで露出しているシリコン基板１のトレンチの側面及び下面を８００℃程度で熱酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を形成する。
次いで露出しているシリコン基板１のトレンチの側面及び下面を８００℃程度で熱酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を形成する。
図１２（チャネル長方向）
次いでタングステンシリサイド膜（ＷＳｉ）２４をマスク層として、開孔部の側壁に残されたシリコン窒化膜（Ｓｉ３Ｎ４）２５を異方性エッチング除去する。
次いでタングステンシリサイド膜（ＷＳｉ）２４をマスク層として、開孔部の側壁に残されたシリコン窒化膜（Ｓｉ３Ｎ４）２５を異方性エッチング除去する。
図１３（チャネル長方向）
次いで側面が露出しているＳｉＧｅ層４を２０ｎｍ程度等方性エッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２３下に間隙部を形成する。
次いで側面が露出しているＳｉＧｅ層４を２０ｎｍ程度等方性エッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２３下に間隙部を形成する。
図１４（チャネル長方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ ｃｏｕｐｌｉｎｇ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｙｓｔｅｍ）により、露出したＳｉＧｅ層４の側面間にｎ型の横（水平）方向エピタキシャルＳｉＧｅ層５（第２の半導体層、Ｇｅ濃度２０％程度、５×１０１７ｃｍ−３程度のｎ型の不純物で充満されている）を成長する。この際ＳｉＧｅ層５直下には側面及び下面をシリコン酸化膜（ＳｉＯ２）７により包囲された空孔２６が形成されている。
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ ｃｏｕｐｌｉｎｇ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｙｓｔｅｍ）により、露出したＳｉＧｅ層４の側面間にｎ型の横（水平）方向エピタキシャルＳｉＧｅ層５（第２の半導体層、Ｇｅ濃度２０％程度、５×１０１７ｃｍ−３程度のｎ型の不純物で充満されている）を成長する。この際ＳｉＧｅ層５直下には側面及び下面をシリコン酸化膜（ＳｉＯ２）７により包囲された空孔２６が形成されている。
図１５（チャネル長方向）
次いでタングステンシリサイド膜（ＷＳｉ）２４をマスク層として、開孔部に露出しているＳｉＧｅ層５を異方性エッチングし、下面にシリコン酸化膜（ＳｉＯ２）７を有するトレンチを露出する。この際ｎ型のＳｉＧｅ層５は２分割されて、端部がシリコン基板１の主面に垂直な平面を有し、相対するｎ型ソース領域１１及びｎ型ドレイン領域１２となる。
次いでタングステンシリサイド膜（ＷＳｉ）２４をマスク層として、開孔部に露出しているＳｉＧｅ層５を異方性エッチングし、下面にシリコン酸化膜（ＳｉＯ２）７を有するトレンチを露出する。この際ｎ型のＳｉＧｅ層５は２分割されて、端部がシリコン基板１の主面に垂直な平面を有し、相対するｎ型ソース領域１１及びｎ型ドレイン領域１２となる。
図１６（チャネル長方向）及び図１７（チャネル幅方向）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６（第３の半導体層）を成長する。この際ＳｉＧｅ層６直下には側面及び下面をシリコン酸化膜（ＳｉＯ２）７により包囲された空孔２６が再び形成される。（チャネル幅方向においては、空孔２６は側面をシリコン酸化膜（ＳｉＯ２）３により包囲され、下面をシリコン酸化膜（ＳｉＯ２）７により包囲されている。）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉＧｅ層５の側面間にｐ型の横（水平）方向エピタキシャル歪みＳｉ層６（第３の半導体層）を成長する。この際ＳｉＧｅ層６直下には側面及び下面をシリコン酸化膜（ＳｉＯ２）７により包囲された空孔２６が再び形成される。（チャネル幅方向においては、空孔２６は側面をシリコン酸化膜（ＳｉＯ２）３により包囲され、下面をシリコン酸化膜（ＳｉＯ２）７により包囲されている。）
図１８（チャネル幅方向）
次いでタングステンシリサイド膜（ＷＳｉ）２４間に露出しているシリコン酸化膜（ＳｉＯ２）３を１５０ｎｍ程度異方性エッチングする。（チャネル長方向においては、露出しているシリコン酸化膜（ＳｉＯ２）３は存在しないので図１６に同じ）
次いでタングステンシリサイド膜（ＷＳｉ）２４間に露出しているシリコン酸化膜（ＳｉＯ２）３を１５０ｎｍ程度異方性エッチングする。（チャネル長方向においては、露出しているシリコン酸化膜（ＳｉＯ２）３は存在しないので図１６に同じ）
図１９（チャネル長方向）及び図２０（チャネル幅方向）
次いで露出している歪みＳｉ層６の全周囲を熱酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）８を成長する。次いで歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。（歪みＳｉ層６をエピタキシャル成長する際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。）次いで比較的低温（７００℃程度）でアニールをおこない、チャネル領域となる歪みＳｉ層６の閾値電圧制御用の硼素を活性化させる。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２３の平坦面上に成長したタングステンシリサイド膜（ＷＳｉ）（タングステンシリサイド膜（ＷＳｉ）２４を含む）を除去して、開孔部を平坦に埋め込んだゲート電極（ＷＳｉ）９（包囲型ゲート電極）を形成する。こうして歪みＳｉ層６の全周囲において、垂直（深さ）方向にチャネル長の等しいチャネル領域が形成される。（即ち、垂直（深さ）方向において、ソース領域とドレイン領域の間隔が等しい。）
次いで露出している歪みＳｉ層６の全周囲を熱酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）８を成長する。次いで歪みＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。（歪みＳｉ層６をエピタキシャル成長する際、閾値電圧を制御した濃度にエピタキシャル成長をしてもよい。）次いで比較的低温（７００℃程度）でアニールをおこない、チャネル領域となる歪みＳｉ層６の閾値電圧制御用の硼素を活性化させる。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２３の平坦面上に成長したタングステンシリサイド膜（ＷＳｉ）（タングステンシリサイド膜（ＷＳｉ）２４を含む）を除去して、開孔部を平坦に埋め込んだゲート電極（ＷＳｉ）９（包囲型ゲート電極）を形成する。こうして歪みＳｉ層６の全周囲において、垂直（深さ）方向にチャネル長の等しいチャネル領域が形成される。（即ち、垂直（深さ）方向において、ソース領域とドレイン領域の間隔が等しい。）
図２１（チャネル長方向）
次いで包囲型ゲート電極（ＷＳｉ）９をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２３をエッチング除去する。
次いで包囲型ゲート電極（ＷＳｉ）９をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２３をエッチング除去する。
図２２（チャネル長方向）
次いで化学気相成長により、３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。
次いで化学気相成長により、３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。
図２３（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性エッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性エッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
図２４（チャネル長方向）
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
図１（チャネル長方向）及び図２（チャネル幅方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性エッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＳＡＣＬＯＳ構造の半導体装置（ＮチャネルのＭＩＳ電界効果トランジスタ）を完成する。
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性エッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明のＳＳＡＣＬＯＳ構造の半導体装置（ＮチャネルのＭＩＳ電界効果トランジスタ）を完成する。
図２５（チャネル長方向）及び図２６（チャネル幅方向）は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＳＡＣＬＯＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜８、１０〜２１は図１と同じ物を、２６は空孔、２７はゲート電極（ＷＳｉ）（上面部のみ）を示している。
同図においては、包囲型ゲート電極の替りに上面部のみのゲート電極及び第３の半導体層６の直下に空孔２６が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、第３の半導体層の上面にしかチャネル領域は形成できないが、空孔の存在により、動作時のチャネル領域と半導体基板間の容量を低減化できることによる高速化を可能にすることができる。
同図においては、包囲型ゲート電極の替りに上面部のみのゲート電極及び第３の半導体層６の直下に空孔２６が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、第３の半導体層の上面にしかチャネル領域は形成できないが、空孔の存在により、動作時のチャネル領域と半導体基板間の容量を低減化できることによる高速化を可能にすることができる。
図２７（チャネル長方向）は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＳＡＣＬＯＳ構造に形成した非対称のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１０、１２〜２１は図１と同じ物を示している。
同図においては、ソース領域側に第２の半導体層５及びｎ型ソース領域１１が設けられていないこと以外は図１とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能であり、またｎ型ソース領域が設けられない分、微細なＭＩＳ電界効果トランジスタを形成することも可能である。
同図においては、ソース領域側に第２の半導体層５及びｎ型ソース領域１１が設けられていないこと以外は図１とほぼ同じ構造のＮチャネルの非対称ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、さらにドレイン領域はホットエレクトロン効果を改善したＬＤＤ構造に形成でき、ソース領域は不必要な低濃度領域が存在しない、高濃度ソース領域構造に自己整合して形成できるため、ソース領域の抵抗を低減できることによる高速化が可能であり、またｎ型ソース領域が設けられない分、微細なＭＩＳ電界効果トランジスタを形成することも可能である。
図２８は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＳＡＣＬＯＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜３、７〜２１は図１と同じ物を、２８は５×１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉ層（第２の半導体層、低濃度のソースドレイン領域形成部）、２９は１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉ層（第３の半導体層、チャネル領域形成部）を示している。
同図においては、ＳｉＧｅ層４（第１の半導体層、高濃度のソースドレイン領域形成部）が設けられておらずにｐ型のＳｉ基板に直接ｎ＋型ソースドレイン領域（１０、１３）が形成されていること、ＳｉＧｅ層５（第２の半導体層、低濃度のソースドレイン領域形成部）の替りにＳｉ層２８が設けられていること及び歪Ｓｉ層６（第３の半導体層、チャネル領域形成部）の替りにＳｉ層２９が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またチャネル領域が歪み構造に形成されていないため、移動度の向上による高速化は達成できないが、製造工程はやや簡略化することが可能である。
同図においては、ＳｉＧｅ層４（第１の半導体層、高濃度のソースドレイン領域形成部）が設けられておらずにｐ型のＳｉ基板に直接ｎ＋型ソースドレイン領域（１０、１３）が形成されていること、ＳｉＧｅ層５（第２の半導体層、低濃度のソースドレイン領域形成部）の替りにＳｉ層２８が設けられていること及び歪Ｓｉ層６（第３の半導体層、チャネル領域形成部）の替りにＳｉ層２９が設けられていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またチャネル領域が歪み構造に形成されていないため、移動度の向上による高速化は達成できないが、製造工程はやや簡略化することが可能である。
図２９は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＳＡＣＬＯＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、６〜１０、１３〜２１は図１と同じ物を示している。
同図においては、ＳｉＧｅ層５（第２の半導体層、低濃度のソースドレイン領域形成部）が設けられておらず、ｎ型ソース領域１１とｎ型ドレイン領域１２が設けられていない（即ちＬＤＤ構造ではない）こと及びｎ＋型ソース領域１０とｎ＋型ドレイン領域１３が高濃度の燐により形成されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、不純物分布が緩やかに変化する傾斜接合が可能な燐により高濃度のソースドレイン領域を形成できるため、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＭＩＳ電界効果トランジスタを形成できるので、微細化及び製造工程の簡略化が可能である。
同図においては、ＳｉＧｅ層５（第２の半導体層、低濃度のソースドレイン領域形成部）が設けられておらず、ｎ型ソース領域１１とｎ型ドレイン領域１２が設けられていない（即ちＬＤＤ構造ではない）こと及びｎ＋型ソース領域１０とｎ＋型ドレイン領域１３が高濃度の燐により形成されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、不純物分布が緩やかに変化する傾斜接合が可能な燐により高濃度のソースドレイン領域を形成できるため、低濃度のソースドレイン領域を設けずにホットエレクトロン効果を改善したショートチャネルのＭＩＳ電界効果トランジスタを形成できるので、微細化及び製造工程の簡略化が可能である。
図３０は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＳＡＣＬＯＳ構造に形成したＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、６〜２１は図１と同じ物を、３０はサイドウォール（ＳｉＯ２）を示している。
同図においては、サイドウォール（ＳｉＯ２）３０が形成されていること、ｎ型のエピタキシャルＳｉＧｅ層５（第２の半導体層、低濃度のソースドレイン領域形成部）が設けられておらず、ｎ型ソース領域１１とｎ型ドレイン領域１２は概略ＳｉＧｅ層４（第１の半導体層、高濃度のソースドレイン領域形成部）に形成されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、またソースドレイン領域を包囲型ゲート電極形成後に慣例的な手法で形成しているため、不純物の横方向拡散により、全周囲等しいチャネル長は形成できず、ソースドレイン耐圧はやや劣るが、やや製造工程の簡略化を可能にすることはできる。
同図においては、サイドウォール（ＳｉＯ２）３０が形成されていること、ｎ型のエピタキシャルＳｉＧｅ層５（第２の半導体層、低濃度のソースドレイン領域形成部）が設けられておらず、ｎ型ソース領域１１とｎ型ドレイン領域１２は概略ＳｉＧｅ層４（第１の半導体層、高濃度のソースドレイン領域形成部）に形成されていること以外は図１とほぼ同じ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、またソースドレイン領域を包囲型ゲート電極形成後に慣例的な手法で形成しているため、不純物の横方向拡散により、全周囲等しいチャネル長は形成できず、ソースドレイン耐圧はやや劣るが、やや製造工程の簡略化を可能にすることはできる。
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成する場合については、ホットキャリア効果を改善する低濃度のソースドレイン領域を形成する第２の半導体層を省略し、導電型をすべて反対にして形成すればよい。またＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、標準的な電源電圧で動作するＭＩＳ電界効果トランジスタを扱っているが、オフセット領域（高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ）を長くとる高耐圧のＭＩＳ電界効果トランジスタに応用することも可能である。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成する場合については、ホットキャリア効果を改善する低濃度のソースドレイン領域を形成する第２の半導体層を省略し、導電型をすべて反対にして形成すればよい。またＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、標準的な電源電圧で動作するＭＩＳ電界効果トランジスタを扱っているが、オフセット領域（高濃度ドレイン領域からゲート電極の端部までの距離、概略低濃度ドレイン領域の長さ）を長くとる高耐圧のＭＩＳ電界効果トランジスタに応用することも可能である。
本願発明は、特に極めて高速で、高性能且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
１ ｐ型のシリコン（Ｓｉ）基板
２ ｐ＋型チャネルストッパー領域
３ トレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）
４ ｎ型のＳｉＧｅ層（第１の半導体層、高濃度のソースドレイン領域形成部）
５ ｎ型のＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）
６ ｐ型の歪みＳｉ層（第３の半導体層、チャネル領域形成部）
７ シリコン酸化膜（ＳｉＯ２）
８ ゲート酸化膜（ＳｉＯ２）
９ 包囲型ゲート電極（ＷＳｉ）
１０ ｎ＋型ソース領域
１１ ｎ型ソース領域
１２ ｎ型ドレイン領域
１３ ｎ＋型ドレイン領域
１４ 燐珪酸ガラス（ＰＳＧ）膜
１５ シリコン窒化膜（Ｓｉ３Ｎ４）
１６ バリアメタル（ＴｉＮ）
１７ 導電プラグ（Ｗ）
１８ 層間絶縁膜（ＳｉＯＣ）
１９ バリアメタル（ＴａＮ）
２０ Ｃｕ配線（Ｃｕシード層含む）
２１ バリア絶縁膜（Ｓｉ３Ｎ４）
２２ ｎ＋型不純物領域
２３ シリコン窒化膜（Ｓｉ３Ｎ４）
２４ マスク層（ＷＳｉ）
２５ シリコン窒化膜（Ｓｉ３Ｎ４）
２６ 空孔
２７ ゲート電極（ＷＳｉ）（上面部のみ）
２８ ｎ型のＳｉ層（第２の半導体層、低濃度のソースドレイン領域形成部）
２９ ｐ型のＳｉ層（第３の半導体層、チャネル領域形成部）
３０ サイドウォール（ＳｉＯ２）
２ ｐ＋型チャネルストッパー領域
３ トレンチ素子分離領域の埋め込みシリコン酸化膜（ＳｉＯ２）
４ ｎ型のＳｉＧｅ層（第１の半導体層、高濃度のソースドレイン領域形成部）
５ ｎ型のＳｉＧｅ層（第２の半導体層、低濃度のソースドレイン領域形成部）
６ ｐ型の歪みＳｉ層（第３の半導体層、チャネル領域形成部）
７ シリコン酸化膜（ＳｉＯ２）
８ ゲート酸化膜（ＳｉＯ２）
９ 包囲型ゲート電極（ＷＳｉ）
１０ ｎ＋型ソース領域
１１ ｎ型ソース領域
１２ ｎ型ドレイン領域
１３ ｎ＋型ドレイン領域
１４ 燐珪酸ガラス（ＰＳＧ）膜
１５ シリコン窒化膜（Ｓｉ３Ｎ４）
１６ バリアメタル（ＴｉＮ）
１７ 導電プラグ（Ｗ）
１８ 層間絶縁膜（ＳｉＯＣ）
１９ バリアメタル（ＴａＮ）
２０ Ｃｕ配線（Ｃｕシード層含む）
２１ バリア絶縁膜（Ｓｉ３Ｎ４）
２２ ｎ＋型不純物領域
２３ シリコン窒化膜（Ｓｉ３Ｎ４）
２４ マスク層（ＷＳｉ）
２５ シリコン窒化膜（Ｓｉ３Ｎ４）
２６ 空孔
２７ ゲート電極（ＷＳｉ）（上面部のみ）
２８ ｎ型のＳｉ層（第２の半導体層、低濃度のソースドレイン領域形成部）
２９ ｐ型のＳｉ層（第３の半導体層、チャネル領域形成部）
３０ サイドウォール（ＳｉＯ２）
Claims (5)
- 半導体基板と、前記半導体基板の一部に設けられた溝（トレンチ）と、前記溝（トレンチ）の側面及び下面に設けられた絶縁膜と、前記溝（トレンチ）を除く前記半導体基板上に選択的に積層された、前記半導体基板とは異なる半導体からなる一対の第１の半導体層と、前記一対の第１の半導体層間に、１側面をそれぞれ接して設けられた一対の第２の半導体層と、前記一対の第２の半導体層間に、対向する側面をそれぞれ接して挟まれて設けられた第３の半導体層と、前記第３の半導体層の全周囲にゲート絶縁膜を介し、前記溝（トレンチ）を埋め込んで設けられた包囲型ゲート電極と、前記一対の第１の半導体層に設けられた高濃度のソース領域あるいはドレイン領域と、前記一対の第２の半導体層に設けられた低濃度のソース領域あるいはドレイン領域と、前記第３の半導体層に設けられたチャネル領域と、を備え、少なくとも対向するソース領域及びドレイン領域の側面が、前記半導体基板の主面に対し、垂直な平面を有し且つ全周囲等しいチャネル長を有していることを特徴とする半導体装置。
- 前記第１及び第２の半導体層の格子定数が、前記第３の半導体層の格子定数より大きいことを特徴とする請求項１に記載の半導体装置。
- 前記包囲型ゲート電極の替りに、前記第３の半導体層の上面にのみゲート絶縁膜を介してゲート電極が設けられ、前記第３の半導体層の直下には側面及び下面に絶縁膜を有する溝（トレンチ）からなる空孔が設けられていることを特徴とする請求項１に記載の半導体装置。
- 前記第２の半導体層が設けられず、前記一対の第１の半導体層間に前記第３の半導体層が挟まれて設けられていることを特徴とする請求項１に記載の半導体装置。
- 半導体基板上に選択的に設けられた、活性化された高濃度の不純物領域が形成された第１の半導体層において、前記第１の半導体層上にマスク材料を形成する工程と、前記マスク材料及び前記高濃度の不純物領域が形成された第１の半導体層を選択的に順次異方性エッチングして開孔部を形成することにより、前記高濃度の不純物領域が左右に分割された高濃度のソース領域及びドレイン領域を形成する工程と、前記開孔部の側壁に耐酸化性膜を形成する工程と、前記耐酸化性膜下に露出している半導体基板をエッチング除去し、溝（トレンチ）を形成する工程と、熱酸化して溝（トレンチ）の側面及び下面に酸化膜を形成する工程と、前記耐酸化性膜をエッチング除去する工程と、側面が露出している前記第１の半導体層を等方性エッチングし、微細な間隙部を形成する工程と、残された前記第１の半導体層の側面間に低濃度の不純物を含む第２の半導体層をエピタキシャル成長する工程と、前記開孔部を通して前記第２の半導体層を異方性エッチングすることにより、低濃度の不純物領域が左右に分割された低濃度のソース領域及びドレイン領域を形成する工程と、露出している前記第２の半導体層の側面間に第３の半導体層をエピタキシャル成長する工程と、前記第３の半導体層の周囲の絶縁膜を除去し、前記溝（トレンチ）に達する大きな開孔部を形成する工程と、前記第３の半導体層の全周囲にゲート酸化膜を形成する工程と、前記大きな開孔部に包囲型ゲート電極を平坦に埋め込む工程と、をおこなうことを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017106666A JP2018206798A (ja) | 2017-05-30 | 2017-05-30 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2017106666A Pending JP2018206798A (ja) | 2017-05-30 | 2017-05-30 | 半導体装置及びその製造方法 |
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