JP2005085938A - メモリセルユニット、不揮発性半導体装置およびそれを備えてなる液晶表示装置 - Google Patents

Abstract

【課題】メモリセルの電荷蓄積層へ電子注入を行う際に非選択メモリセルユニットに印加される書き込み阻止電圧に対して十分な耐圧を持った選択トランジスタを備え、非選択メモリセルへの誤書き込みを確実に防止する。
【解決手段】ソース拡散層１１を有する半導体基板１３と、最上部にドレイン拡散層７を有する柱状半導体層１２と、第１不純物拡散層９を介して垂直方向に直列接続したメモリセル列と、第２不純物拡散層８を介してメモリセル列の一端とドレイン拡散層７とを接続する第１選択トランジスタと、第３不純物拡散層１０を介してメモリセル列の他端とソース拡散層１１とを接続する第２選択トランジスタとを備え、第３不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されることによりソース拡散層−第１不純物拡散層間に書き込み阻止電圧が印加された場合に第２選択トランジスタのパンチスルーが回避し得るメモリセルユニット。
【選択図】図１

Description

この発明は、メモリセルユニット、不揮発性半導体記憶装置およびそれを備えてなる液晶表示装置に関するものである。

ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートをもち、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のものが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。
例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子を注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。逆に、浮遊ゲートの電子を放出させるには、制御ゲートに負電圧を与えソース、ドレイン拡散層と基板を接地する。このとき浮遊ゲートからトンネル電流によって基板側へ電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。前記の動作において、電子注入と放出、すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート、及び浮遊ゲートと基板との間の容量結合の関係が重要である。言いかえると、浮遊ゲートと制御ゲートとの間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。

しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。したがって、メモリセル面積が小さくて、かつ浮遊ゲートと制御ゲートとの間の容量をいかに大きく確保するかが重要な問題となっている。浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか又は浮遊ゲートと制御ゲートとの対向面積を大きくすることが必要である。しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。また、ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。したがって、十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。メモリセル面積が小さくて、かつ浮遊ゲートと制御ゲートとの間の容量を大きく確保できる手法が望まれていた。

これに対し、図４０に示すように、柱状半導体層１２にメモリセルが２つ形成され、その上下に選択トランジスタが配置されたＥＥＰＲＯＭが知られている（例えば、特許文献１参照）。半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層１２の側壁を利用してメモリトランジスタが構成される。すなわちメモリトランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層７、溝底部に形成された共通ソース拡散層１１及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層１、３と制御ゲート２、４とをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となっている。また、制御ゲート線と交差する方向の複数のメモリトランジスタのドレイン拡散層に接続されたビット線が設けられる。また、１トランジスタ／１セル構成では、メモリトランジスタが過消去の状態、すなわち、読出し電位が０Ｖであって、しきい値が負の状態になると、非選択でもセル電流が流れることになり不都合である（誤読み出し）。これを確実に防止するために、メモリトランジスタに直列に重ねて、柱状半導体層の上部、または下部にその周囲の少なくとも一部を取り囲むようにゲート電極５、６が形成された選択ゲートトランジスタが設けられている。
これにより、従来例であるＥＥＰＲＯＭのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。

しかし、１つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルのしきい値電圧が同じであると考えた場合、制御ゲート（ＣＧ）に読み出し電位を与えて、電流の有無により“０”、“１”判別を行う読み出し動作の際、一つの半導体層上で直列に接続された両端に位置するメモリセルにおいては、基板からのバックバイアス効果、即ち半導体層に流れる電流が半導体層の抵抗成分によって電位差を生じると、それに起因して各メモリセルのしきい値電圧が不均一になる現象により、しきい値電圧の変動の影響が顕著となる。これにより直列に接続するメモリセルの個数がデバイス上制約されるため、大容量化を行った際に問題となる。また、このことは、１つの柱状半導体層に複数のデバイスを直列に接続する場合のみならず、１つの柱状半導体層に１つのメモリセルが形成されている場合においても、面内方向における基板からのバックバイアス効果のばらつきに伴って、各メモリセルのしきい値電圧の変動が生じるという問題もある。このように、メモリセルの配置場所によりしきい値電圧が変化するということは、メモリセルへの書き込み／消去／読み出し電圧等への悪影響をもたらす。従って、前記の基板のバックバイアス効果の問題を改善する方法が望まれていた。

これに対して、図４１に示すように、柱状半導体層と半導体基板が電気的に絶縁されるよう構成されたＥＥＰＲＯＭが知られている（例えば、特許文献２参照）。柱状半導体層と半導体基板が電気的に絶縁されたことで、バックバイアス効果による影響が低減され、集積度が向上し、メモリセルの占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比を一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制されたＥＥＰＲＯＭを提供することができる。
特開平４−７９３６９号公報 特開２００２−５７２３１号公報

前記特許文献１及び２に記載されたＥＥＰＲＯＭでは、書き込み動作で制御ゲートに正の高電圧を印加する。このとき、前記電圧が印加された制御ゲートと共通の制御ゲート線に接続され、且つ電荷蓄積層へ電子注入を行わないメモリセルに対しては、それらのセルに接続されたビット線にビット線書き込み阻止電圧を印加する。しかし従来は、ビット線書き込み阻止電圧に対して選択トランジスタが備えるべき耐圧が明らかにされていなかった。

従来のＥＥＰＲＯＭの等価回路を図４２に示す。図４２のように複数のメモリセルの両端に選択トランジスタ２つを直列に配列して形成された不揮発性半導体記憶素子は、ＮＡＮＤ型メモリセルユニットと呼ばれる。図４３は、ＮＡＮＤ型メモリセルユニットをマトリクス状に配置したメモリセルアレイの例であり、図４４は、その等価回路図である。ここでは、制御ゲート線ＣＧ１ａを選択し、ＮＡＮＤ型メモリセルユニットＰａａの下段メモリセルに書き込みを行い、メモリセルユニットＰａｂの下段メモリセルに書き込みを行わない場合の各端子に印加する電圧を示している。この場合、制御ゲート線ＣＧ１ａに正の高電圧ＶＨ１、書き込み非選択セルのある柱状半導体層Ｐａｂのビット線ＢＬｂには、ビット線書き込み阻止電圧ＶＨ４を印加する。図４５は、ビット線ＢＬｂへ書き込み阻止電圧を印加する際の下段、および上段メモリセルのチャネル電位Ｖｃｈ１、Ｖｃｈ２の時間変化を示すグラフである。書き込み阻止電圧ＶＨ４の印加に伴い、書き込み非選択セルのチャネル電位Ｖｃｈ１は上昇するが、ソース拡散層側の選択トランジスタのソース−ドレイン間電圧がこの選択トランジスタの耐圧ＶＢ１より高くなるとブレークダウンが起こり、非選択セルのチャネル電位Ｖｃｈ１は前記ソース−ドレイン間電圧、すなわちチャネル電位Ｖｃｈ１とソース拡散層の接地電位の差が耐圧ＶＢ１と等しくなるまで低下する。ここでは、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａへ電圧を印加した後にビット線ＢＬｂへ電圧を印加する場合を示しているが、どちらが前後してもチャネル電位Ｖｃｈ１は耐圧ＶＢ１となるまで低下する。書き込みを行わないためにはチャネル電位Ｖｃｈ１がビット線書き込み阻止電圧ＶＨ４以上となる必要があるが、制御ゲート線ＣＧ１ａと浮遊チャネルの間の電圧は高電圧ＶＨ１−耐圧ＶＢ１となり、耐圧ＶＢ１がＶＨ４より低い場合には誤書き込みが起こるおそれがある。

一方、制御ゲート線ＣＧ２ａを選択し、ＮＡＮＤ型メモリセルユニットＰａａの上段メモリセルに書き込みを行い、ＮＡＮＤ型メモリセルユニットＰａｂの上段メモリセルに書き込みを行わない場合、制御ゲート線ＣＧ２ａに正の高電圧ＶＨ１、書き込み非選択セルのある柱状半導体層Ｐａｂのビット線ＢＬｂにはビット線書き込み阻止電圧ＶＨ４を印加する。ビット線ＢＬｂへ書き込み阻止電圧を印加する際の下段および上段メモリセルのチャネル電位Ｖｃｈ１、Ｖｃｈ２の時間変化は図４５と同様になり、耐圧ＶＢ１と等しくなるまで低下する。ここでは、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａへ電圧を印加した後にビット線へ電圧を印加する場合を示しているが、どちらが前後してもチャネル電位Ｖｃｈ２は耐圧ＶＢ１となるまで低下する。書き込みを行わないためにはチャネル電位Ｖｃｈ２がビット線書き込み阻止電圧ＶＨ４以上となる必要があるが、制御ゲート線ＣＧ２ａと浮遊チャネルの間の電圧は高電圧ＶＨ１−耐圧ＶＢ１となり、耐圧ＶＢ１がＶＨ４より低い場合には誤書き込みが起こるおそれがある。

図４６は、ＮＡＮＤ型メモリセルをマトリクス状に配置し複数の制御ゲート線を共通とするメモリセルアレイのブロック図である。また、図４７は、その等価回路である。ここで共通制御ゲート線ＣＧ１ａを選択し、柱状半導体層Ｐａａの下段メモリセルに書き込みを行い、柱状半導体層Ｐａｂの下段メモリセルに書き込みを行わない場合の各端子の電圧を示している。

図４３に示すメモリセルアレイでは、制御ゲート線方向の柱状半導体層１行に対して、前記柱状半導体層１行分のビット線方向（図の垂直方向）のスペースに、１つの制御ゲートセレクタトランジスタを配置しなければならないが（即ち、制御ゲート１本に対して１つの制御ゲート選択トランジスタが必要）、図４６に示すメモリセルアレイでは、２本の制御ゲート線同士を接続して１本の共通線で引き出すことにより制御ゲート線の引き出し配線ピッチを広げ、柱状半導体層２行分のビット線方向のスペースに１つの制御ゲートセレクタトランジスタを配置できるという利点がある（この例では２本の制御ゲート線に対し、１つの制御ゲート選択トランジスタ）。しかし、複数の制御ゲート線を共通とするため、選択ゲート線ＳＧｂ１、ＳＧｂ２が非選択である柱状半導体層Ｐｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの下段メモリセルの制御ゲートにも正の高電圧ＶＨ１が印加される。図４８は、柱状半導体層Ｐｂａの単純化した容量ネットワークを示す回路図である。前記ＥＥＰＲＯＭでは柱状半導体層と半導体基板が電気的に絶縁されているため、下段メモリセルのチャネル電位Ｖｃｈ１は、浮遊ゲートと制御ゲート及びチャネル層との間の容量Ｃｉ＿ｐｏｌｙ、Ｃｏｘ、チャネル層と逆導電型の不純物層との接合部に形成される空乏層の容量Ｃ１、Ｃ２、Ｃ３の結合関係により決まる。図４９は、制御ゲート線ＣＧ１ａに正の高電圧ＶＨ１を印加する際、書き込み非選択メモリセルのチャネル電位Ｖｃｈ１の変化を示すグラフである。制御ゲート線ＣＧ１ａの正の高電圧ＶＨ１印加に伴い、浮遊ゲートと制御ゲート及びチャネル層との間の容量Ｃｉ＿ｐｏｌｙ、Ｃｏｘの結合により、はじめは、書き込み非選択セルのチャネル電位Ｖｃｈ１は上昇するが、ソース線側の選択トランジスタのソース−ドレイン間電圧がソース−ドレイン間耐圧ＶＢ１より高くなるとブレークダウンが起こり、チャネル電位Ｖｃｈ１は前記ソース−ドレイン間電圧が耐圧ＶＢ１と等しくなるまで低下する。ここでは、ビット線に接地電位が印加される柱状半導体層Ｐｂａの下段メモリセルに対して示しているが、ビット線に書き込み阻止電圧ＶＨ４が印加されても同様で、柱状半導体層Ｐｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの下段メモリセルのチャネル電位Ｖｃｈ１は耐圧ＶＢ１まで低下する。書き込みを行わないためには、チャネル電位Ｖｃｈ１がビット線書き込み阻止電圧ＶＨ４以上となる必要があるが、制御ゲート線ＣＧ１ａと浮遊チャネルの間の電圧は高電圧ＶＨ１−耐圧ＶＢ１となり、耐圧ＶＢ１がＶＨ４より低い場合には誤書き込みが起こるおそれがある。

一方、制御ゲート線ＣＧ２ａを選択し、ＮＡＮＤ型メモリセルユニットＰａａの上段メモリセルに書き込みを行い、ＮＡＮＤ型メモリセルユニットＰａｂの上段メモリセルに書き込みを行わない場合、制御ゲート線ＣＧ２ａに正の高電圧ＶＨ１、制御ゲート線ＣＧ１ａに書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）を印加し、書き込み選択セルのある柱状半導体層Ｐａａのビット線ＢＬａは接地電位、書き込み非選択セルのある柱状半導体層Ｐａｂのビット線ＢＬｂにはビット線書き込み阻止電圧ＶＨ４を印加する。また、制御ゲート線ＣＧ２ａが接続されるＰｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの選択ゲート線ＳＧ１ｂ、ＳＧ２ｂは接地電位とする。複数の制御ゲートを共通とするため、選択ゲート線ＳＧｂ１、ＳＧｂ２が接地電位で非選択である柱状半導体層Ｐｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの上段メモリセルの制御ゲートにも正の高電圧ＶＨ１が印加される。図５０は、柱状半導体層Ｐｂａの単純化した容量ネットワークを示す回路図である。上段メモリセルのチャネル電位Ｖｃｈ２は、浮遊ゲートと制御ゲート及びチャネル層との間の容量Ｃｉ＿ｐｏｌｙ、Ｃｏｘ、チャネル層と逆導電型の不純物層との接合部に形成される空乏層の容量Ｃ１、Ｃ２、Ｃ３の結合関係により決まる。制御ゲート線ＣＧ２ａに正の高電圧ＶＨ１を印加する際、メモリセルのチャネル電位Ｖｃｈ２の変化を図５１に示す。制御ゲート線ＣＧ２ａの正の高電圧ＶＨ１印加に伴い、浮遊ゲートと制御ゲート及びチャネル層との間の容量Ｃｉ＿ｐｏｌｙ、Ｃｏｘの結合により、はじめチャネル電位Ｖｃｈ２は上昇するが、ビット線側の選択トランジスタのソース−ドレイン間電圧がソース−ドレイン間耐圧ＶＢ２より高くなるとブレークダウンが起こり、チャネル電位Ｖｃｈ２は前記ソース−ドレイン間電圧が耐圧ＶＢ２と等しくなるまで低下する。書き込みを行わないためには、チャネル電位Ｖｃｈ２がビット線書き込み阻止電圧ＶＨ４以上となる必要があるが、制御ゲート線ＣＧ２ａと浮遊チャネルの間の電圧は高電圧ＶＨ１−耐圧ＶＢ２となり、耐圧ＶＢ２がＶＨ４より低い場合には誤書き込みが起きるおそれがある。

この発明はこのような事情を考慮してなされたもので、メモリセルの電荷蓄積層へ電子注入を行う際に印加されるビット線書き込み阻止電圧に対して十分な耐圧を持った選択トランジスタを備え、非選択メモリセルへの誤書き込みが確実に防止できる不揮発性半導体記憶装置を提供するものである。より詳細には、ソース線側の選択トランジスタが、ビット線へ印加する書き込み阻止電圧とソース拡散層へ印加する電圧との差以上の不純物拡散層間耐圧を持つこと特徴とする半導体記憶装置を提供するものである。

この発明は、表面にソース拡散層を有する半導体基板と、ソース拡散層上に垂直方向に設けられ最上部にドレイン拡散層を有する柱状半導体層と、電荷蓄積層と制御ゲートとを有するメモリセルを第１不純物拡散層を介して柱状半導体層上に基板と垂直方向に複数直列接続したメモリセル列と、第２不純物拡散層を介してメモリセル列の一端とドレイン拡散層とを接続する第１選択トランジスタと、第３不純物拡散層を介してメモリセル列の他端とソース拡散層とを接続する第２選択トランジスタとを備え、第３不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されることによりソース拡散層−第１不純物拡散層間に書き込み阻止電圧が印加された場合に第２選択トランジスタのパンチスルーが回避し得るメモリセルユニットを提供するものである。

あるいはこの発明は、表面の一部にソース拡散層を有する半導体基板と、半導体基板上に垂直方向に設けられ底部の一部がソース拡散層に接し他の部分が半導体基板と導通し最上部にドレイン拡散層を有する柱状半導体層と、電荷蓄積層と制御ゲートとを有するメモリセルを第１不純物拡散層を介して柱状半導体層上に基板と垂直方向に複数直列接続したメモリセル列と、第２不純物拡散層を介してメモリセル列の一端とドレイン拡散層とを接続する第１選択トランジスタと、第３不純物拡散層を介してメモリセル列の他端とソース拡散層とを接続する第２選択トランジスタとを備え、第３不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されることによりソース拡散層−第１不純物拡散層間に書き込み阻止電圧が印加された場合に第２選択トランジスタのパンチスルーが回避し得るメモリセルユニットを提供するものである。

この発明によれば、メモリセルユニットが半導体基板と電気的に絶縁されている場合に、第３不純物拡散層とソース拡散層の距離が、第３不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層−第１不純物拡散層間距離よりも長く設定され、ソース拡散層−第３不純物拡散層間に書き込み阻止電圧が印加された場合に第２選択トランジスタのパンチスルーが回避し得るように距離が確保されるので、第３不純物拡散層に隣接するメモリセルへの書き込み時に非選択メモリセルのチャネル電位を書き込み阻止電圧に保つことができる。従って、非選択メモリセルへの誤書き込みを確実に防止することができ、信頼性が高く動作の安定したメモリセルユニットが得られる。
さらに、ドレイン拡散層と第２不純物拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されていれば、ドレイン拡散層−第２不純物拡散層間に書き込み阻止電圧が印加された場合に第１選択トランジスタのパンチスルーを回避し得るように距離が確保されるので、第２不純物拡散層に隣接するメモリセルへの書き込み時に非選択メモリセルのチャネル電位を書き込み阻止電圧に保つことができる。従って、非選択メモリセルへの誤書き込みを確実に防止することができ、信頼性が高く動作の安定したメモリセルユニットが得られる。

また、この発明によれば、メモリセルユニットが半導体基板と電気的に導通している場合に、第３不純物拡散層とソース拡散層の距離が、第３不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定され、ソース拡散層−第３不純物拡散層間に書き込み阻止電圧が印加された場合に第２選択トランジスタのパンチスルーが回避し得るように距離が確保されるので、第３不純物拡散層に隣接するメモリセルへの書き込み時に非選択メモリセルのチャネル電位を書き込み阻止電圧に保つことがでる。従って、非選択メモリセルへの誤書き込みを確実に防止することができ、信頼性が高く動作の安定したメモリセルユニットが得られる。
さらに、ドレイン拡散層と第２不純物拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されていれば、ドレイン拡散層−第２不純物拡散層間に書き込み阻止電圧が印加された場合に第１選択トランジスタのパンチスルーを回避し得るように距離が確保されるので、第２不純物拡散層に隣接するメモリセルへの書き込み時に非選択メモリセルのチャネル電位を書き込み阻止電圧に保つことができる。従って、非選択メモリセルへの誤書き込みを確実に防止することができ、信頼性が高く動作の安定したメモリセルユニットが得られる。

複数のメモリセルユニットがマトリクス状に配置され、各メモリセルユニットが前記のメモリセルユニットからなるようにすれば、各メモリセルユニットの選択トランジスタがドレイン拡散層とソース拡散層との間に印加される書き込み阻止電圧以上の耐圧を持つので、特に第３不純物拡散層に隣接するメモリセルへの書き込み時に非選択メモリセルのチャネル電位を書き込み阻止電圧に保つことができ、非選択メモリセルへの誤書き込みを確実に防止することができ、信頼性が高く動作の安定した不揮発性半導体装置が得られる。
あるいは、複数のメモリセルユニットが縦横にマトリクス状に配置され、縦方向の柱状半導体層に含まれるメモリセルの各制御ゲートが連続的に配置されて制御ゲート線を構成し、複数の制御ゲート線が共通接続され、横方向のドレイン拡散層が共通接続されてビット線を構成し、各メモリセルユニットが前記メモリセルユニット構成されるようにすれば、各メモリセルユニットのドレイン拡散層とソース拡散層との間に印加される書き込み阻止電圧以上になるように設定されるので、特に第３不純物拡散層に隣接するメモリセルへの書き込み時に非選択メモリセルのチャネル電位を書き込み阻止電圧以上に保つことができ、非選択メモリセルへの誤書き込みを確実に防止することができ、信頼性が高く動作の安定した不揮発性半導体装置が得られる。
また、この発明の液晶表示装置が前記の半導体記憶装置を備えるようにすれば、半導体装置の誤書き込みを確実に防止できるので、信頼性が高く、動作の安定した液晶表示装置を製造することが可能になる。

この発明のメモリセルユニットは、半導体基板と電気的に絶縁されもしくは導通している柱状半導体層に形成され、第３不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されてなり、これによってソース拡散層−第１不純物拡散層間に書き込み阻止電圧が印加された場合に第２選択トランジスタのパンチスルーが回避得る距離が確保される。
さらに、この発明のメモリセルユニットは、ドレイン拡散層と第２不純物拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されてなり、これによってドレイン拡散層−第２不純物拡散層間に書き込み阻止電圧が印加された場合に第１選択トランジスタのパンチスルーが回避し得る距離が確保されていてもよい。

ここで、第３不純物拡散層とソース拡散層の距離とは、図１に示す第３不純物拡散層１０と符号ソース拡散層１１との間の最短の距離をいう。
また、各メモリセルを挟んで隣り合う不純物拡散層間距離とは、図１に示す第１不純物拡散層９と第２不純物拡散層８との距離あるいは第１不純物拡散層９と第３不純物拡散層１０との間の最短の距離をいう。
また、書き込み阻止電圧とは、メモリセルへの書き込み動作時に、非選択のメモリセルユニットのドレイン拡散層に印加される電圧を言う。選択されたメモリセルの電荷蓄積層に電子の注入（書き込み）を行う際に、選択されたメモリセルの制御ゲートが接続される制御ゲート線に正の電圧である書き込み電圧が印加される。従って、書き込み電圧は制御ゲート線に共通接続された非選択メモリセルの制御ゲートにも印加されるが、非選択メモリセル対しては書き込みを阻止する必要がある。このため、非選択メモリセルが含まれるメモリセルユニットのドレイン拡散層へ正の高電圧が印加され、これによって制御ゲートとの電圧差によって電子の注入が起こらないようにする。この場合のドレイン拡散層に印加される電圧が、前記の書き込み阻止電圧である。
また、パンチスルーとは、特にソース−ドレイン間距離（チャネル長）の短いトランジスタに高電圧が印加された場合に、ドレイン側の空乏層がソース側の空乏層と繋がってしまい、ゲート下にチャネルが形成されていなくてもソース−ドレイン間に電流が流れる現象をいう。一般に、トランジスタのソース−ドレイン間の耐圧、即ちトランジスタがオフ状態のときにソース−ドレイン間に印加し得る最大電圧を超えた電圧が印加されると、オフ状態にもかかわらずソース−ドレイン端子間に流れる電流が急激に増加する（ブレークダウン）。ブレークダウンが発生すると、ソース−ドレイン間の電圧が耐圧と等しい電圧まで低下する。微細でチャネル長の短いトランジスタでは前記のパンチスルーによってトランジスタの耐圧が決まる。パンチスルーに対する耐圧（パンチスルー耐圧）を向上させるには、トランジスタのチャネル長を長くすればよい。チャネル長が長ければ、高い電圧を印加しなければドレイン側とソース側にできる空乏層が互いに繋がらず、したがってパンチスルーが発生しないからである。
第１選択トランジスタの耐圧は、第１選択トランジスタがオフ状態のときに第２不純物拡散層に対してドレイン拡散層が保持し得る最大電圧のことであり、第２選択トランジスタの耐圧は、第２選択トランジスタがオフ状態のときにソース拡散層に対して第３不純物拡散層が保持し得る最大電圧のことである。
従って、第１選択トランジスタのパンチスルーとは、前記トランジスタがオフ状態のときに第２不純物拡散層側とドレイン拡散層側との空乏層が繋がって前記トランジスタのチャネル間に電流が流れてしまう現象のことをいう。また、第２選択トランジスタのパンチスルーとは、前記トランジスタがオフ状態のときにソース拡散層側と第３不純物拡散層側との空乏層が繋がって前記トランジスタのチャネル間に電流が流れてしまう現象のことをいう。

換言すれば、この発明のメモリセルの特徴は、第２選択トランジスタが、書き込み動作においてメモリセルの電荷蓄積層に電子の注入を行わないメモリセルユニットのドレイン拡散層へ印加される書き込み阻止のための電圧とソース拡散層へ印加される電圧との差以上の耐圧を持つことにあり、また、第１選択トランジスタが、書き込み動作においてメモリセルの電荷蓄積層に電子の注入を行わないメモリセルユニットのドレイン拡散層へ印加される書き込み阻止のための電圧とソース拡散層へ印加される電圧との差以上の耐圧を持ってもよい。

また、この発明の不揮発性半導体記憶装置は、複数のメモリセルユニットが縦横にマトリクス配置され、各メモリセルユニットが前記のメモリセルユニットからなっていてもよい。
また、この発明の不揮発性半導体記憶装置は、複数のメモリセルユニットが縦横にマトリクス配置され、縦方向の柱状半導体層に含まれるメモリセルの各制御ゲートが連続的に配置されて制御ゲート線を構成し、複数の制御ゲート線が共通接続され、横方向のドレイン拡散層が共通接続されてビット線を構成し、各メモリセルユニットが前記のメモリセルユニットからなっていてもよい。
また、この発明の液晶表示装置は、前記何れかの不揮発性半導体記憶装置を備えてなる。

以下、図面に示す実施形態に基づいてこの発明を詳述する。なお、この発明は、これによって限定されるのもではない。
（実施の形態１）
まず、この発明の不揮発性半導体記憶装置が備えるＮＡＮＤ型メモリセルユニットの構造を形成するための製造工程の一例を図５〜図２４を参照して説明する。この実施の形態で形成するＮＡＮＤ型メモリセルユニットは、半導体基板を、例えば島状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローティング状態とし、各々のメモリセルの活性領域を電気的にフローティング状態とする不揮発性メモリ素子において、島状半導体層の上部と下部に選択トランジスタを配置し、選択トランジスタに挟まれてメモリセルを複数個、例えば２個配置し、各々メモリセルを該島状半導体層に沿って直列に接続した構造である。図４は、この発明に係るＮＡＮＤ型メモリセルユニットを複数配列してなるメモリセルアレイの平面図である。また、図５〜図２４は、図４のメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。
まず、半導体基板として、例えばｐ型シリコン基板１００の表面に、第一の絶縁膜として、例えばシリコン窒化膜３１０を２００〜２０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングして、マスク層としてレジストを形成する（図５）。

レジストをマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングする。そして第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるｐ型シリコン基板１００を２，０００〜２０，０００ｎｍエッチングして、格子縞状の第一の溝部２１０を形成する。これにより、半導体基板であるｐ型シリコン基板１００は、島状をなして複数の島状半導体層１１０に分離される。その後、島状半導体層１１０の表面を酸化することで第二の絶縁膜となる（図６）。

次に、例えば等方性エッチングにより各島状半導体層１１０の周囲の第二の絶縁膜である熱酸化膜４１０をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。あるいはチャネルイオン注入に代って、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図７）。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜もしくは、窒素酸化膜でもよい。また、この第三絶縁膜は、島状半導体層１１０の側面、上面、半導体基板１００の表面の上全面に形成してもよいが、少なくとも島状半導体層１００の活性領域となる領域上に形成されていればよい。
続いて第一の導電膜となる、例えば多結晶シリコン膜５１０を堆積する（図８）。この第一の導電膜は、島状半導体層１１０の側面、上面、半導体基板１００の表面の上全面に形成してもよいが、少なくとも島状半導体層１００の側壁上に形成されていればよい。その後、ＣＶＤ法により第四の絶縁膜として、例えばシリコン窒化膜３２１を堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜３２１を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に残存させる（図９）。

格子縞状の第一の溝部２１０にＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜４３１を堆積する（図１０）。格子縞状の第一の溝部２１０の所望の深さまで第五の絶縁膜であるシリコン酸化膜４３１を埋めこむ（図１１）。第五の絶縁膜であるシリコン酸化膜４３１をマスクに第四の絶縁膜であるシリコン窒化膜３２１を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜４３１と第一の導電膜である多結晶シリコン膜５１０の間にのみ第四の絶縁膜であるシリコン窒化膜３２１残存させるようエッチングを行う（図１２）。この際、第五の絶縁膜であるシリコン酸化膜４３１の上面より第四の絶縁膜であるシリコン窒化膜３２１が窪みを生じた状態となり、この窪みに第六の絶縁膜としてシリコン酸化膜４４１を堆積する。この際、第六の絶縁膜であるシリコン酸化膜４４１の膜厚は第四の絶縁膜であるシリコン窒化膜３２１の約半分程度以上の膜であれば上記窪みが埋まる。また、第一の導電膜である多結晶シリコン膜５１０の側壁にも酸化膜４４１堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁の酸化膜４４１を除去する。前記窪み部には第六の絶縁膜であるシリコン酸化膜４４１が残存し、第四の絶縁膜であるシリコン窒化膜３２１は第五の絶縁膜であるシリコン酸化膜４３１、第六の絶縁膜であるシリコン酸化膜４４１によって埋没する。

続いて、同様にＣＶＤ法により第四の絶縁膜であるシリコン窒化膜３２２を堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜３２２を残存させる（図１３）。その後、同様に第五の絶縁膜であるシリコン酸化膜４３２を埋めこんだ後、サイドウォールスペーサ状の第四の絶縁膜であるシリコン窒化膜３２２の上部に、第六の絶縁膜と同様に第六の絶縁膜であるシリコン酸化膜４４２を配置する。次いで、同様に第一の導電膜である多結晶シリコン膜５１０の側壁に第四の絶縁膜であるシリコン窒化膜３２３のサイドウォールスペーサを形成する（図１４）。

これらを繰り返すことにより第一の導電膜である多結晶シリコン膜５１０の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールスペーサを形成させる（図１５）。等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う（図１６）。第一の導電膜である多結晶シリコン膜５１０を第一の導電膜である多結晶シリコン膜５１１〜５１４に分割形成する手段として、第四の絶縁膜であるシリコン窒化膜３２１〜３２４をマスクに、例えば熱酸化により分離形成を行ってもよい。また、エッチングと熱酸化を組み合わせて分離形成を行ってもよい。分割された第一の導電膜である多結晶シリコン膜５１１〜５１４及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。この際、第一の配線層（ソース）となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図１６）。

第一の配線層である不純物拡散層７１０の形成するタイミングはＮ型半導体層７２１〜７２４の形成と同時でなくてもよい。例えば第二の絶縁膜である熱酸化膜４１０形成後に、例えばイオン注入法などにより第一の配線層である不純物拡散層７１０の形成を行ってもよいし、第三の絶縁膜であるシリコン酸化膜４２０の形成後に行ってもよい。また、先に述べたタイミングを組み合わせて複数回行ってもよい。その後、第一の導電膜である多結晶シリコン膜５１１〜５１４の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜４５０を選択的に形成する。この際、熱処理を施すことにより不純物拡散層７１０〜７２４を拡散させ島状半導体層１１０のＰ型領域を電気的にフローティング状態とする（図１７）。第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時に行ってもよいし、島状半導体層１１０に不純物導入を行う際に行ってもよいし、導電膜となれば導入時期は制限されない。

その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３２１〜３２４を、例えば等方性エッチングにより除去した後、ＣＶＤ法により第八の絶縁膜となるシリコン酸化膜４６１を堆積し異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の側部を埋設するように酸化膜４６１を埋めこむ。次いで、第一の導電膜である多結晶シリコン膜５１２〜５１４及び第七の絶縁膜であるシリコン酸化膜４５０に第九の絶縁膜となる、例えばシリコン窒化膜３３１を堆積しサイドウォールスペーサを形成する（図１８）。

続いて、第一の導電膜である多結晶シリコン膜５１１の側部を露出する程度に第八の絶縁膜であるシリコン酸化膜４６１をエッチバックして、第二の導電膜となる、例えば多結晶シリコン膜５２１を堆積する（図１９）。その後、第二の導電膜である多結晶シリコン膜５２１と自己整合で半導体基板であるｐ型シリコン基板１００に第二の溝部２２０を形成し、不純物拡散層７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。続いて、第一の導電膜である多結晶シリコン膜５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２１をエッチバックし、選択ゲートとする。その際、島状半導体層１１０の間隔を、図４のＡ−Ａ′方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。その後、第八の絶縁膜であるシリコン酸化膜４６２を堆積し異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２１の側部及び上部を埋設するように第八の絶縁膜であるシリコン酸化膜４６１を埋めこむ。その後、等方性エッチングにより第九の絶縁膜であるシリコン窒化膜３３１のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜５１２〜５１４の表面に層間絶縁膜６１２を形成する（図２０）。この層間絶縁膜６１２は、例えばＯＮＯ膜とする。

続いて同様に第二の導電膜となる多結晶シリコン膜５２２を堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜５１２の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置させる（図２１）。このとき、図４のＡ−Ａ′方向について予め所定の値以下に設定しておくことによって、マスク工程を用い
ることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。その後、第八の絶縁膜であるシリコン酸化膜４６３を堆積し異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２２の側部及び上部を埋設するように第八の絶縁膜である酸化膜４６３を埋めこむ。同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１３の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置させる（図２２）。

第二の導電膜である多結晶シリコン膜５２２の側部及び上部を埋設するように酸化膜４６３を埋めこむ。最上段第一の導電膜である多結晶シリコン膜５１４においては最下段第一の導電膜である多結晶シリコン膜５１１と同様に第一の導電膜である多結晶シリコン膜５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２４をエッチバックする。第二の導電膜である多結晶シリコン膜５２４の上層に第十の絶縁膜となる、例えばシリコン酸化膜４６５を堆積し、エッチバックもしくはＣＭＰ法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、ビット線として第四の配線層８４０を第二もしくは第三の配線層と方向が交差するよう形成し、島状半導体層１１０の上部と接続する（図２３）。なお、図２３では、第四の配線層８４０がアライメントズレなく不純物拡散層７２４上に配置されている状態を示しているが、アライメントズレが発生しても、図２４に示すように、第四の配線層８４０は不純物拡散層７２４に接続させることができる。

その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に注入される電荷状態によってメモリ機能を有するＮＡＮＤ型メモリセルユニットが実現する。
図１は、この実施の形態によって製造される不揮発性半導体装置が備えるメモリセルユニットの半導体基板に対して垂直な方向の断面図である。また、図２はその等価回路図である。図３は、図１に示すメモリセルユニットの物理的形状を示す斜視図である。ＮＡＮＤ型メモリセルユニットには、フラッシュメモリのメモリセル（Ｍ１、Ｍ２）が２つ直列に配列され、その両端に選択トランジスタ（Ｎ１、Ｎ２）が直列に配列される。

前記のＮＡＮＤ型メモリセルユニットは、書き込み動作を行う際のビット線書き込み阻止電圧とソース線印加電圧の差に等しい電圧以上のソース−ドレイン間耐圧ＶＢ１を持つトランジスタをソース線側の選択トランジスタに備える。ＮＡＮＤ型メモリセルユニットのソース側選択トランジスタが必要な耐圧備えるためには、ソース側選択トランジスタのチャネル長を少なくともメモリセルトランジスタのチャネル長より長くすればよい。これによって、パンチスルー耐圧を向上させることが可能である。

この実施の形態に説明した製造工程で製造されるＮＡＮＤ型メモリセルユニットにおいては、サイドウォールスペーサ状のシリコン窒化膜３２１の垂直方向の長さをシリコン窒化膜３２２、３２３の垂直方向の長さより長くすることによって、多結晶シリコン膜５１１の垂直方向の長さ（選択トランジスタのチャネル長となる）が多結晶シリコン膜５１２，５１３の垂直方向の長さ（メモリセルトランジスタのチャネル長となる）より長くなり、その結果選択トランジスタのチャネル長をメモリセルトランジスタのチャネル長より長くすることが出来る。

上記のように、選択トランジスタの不純物拡散層間耐圧は選択トランジスタのチャネル長で決定される。チャネル長はサイドウォールスペーサ状のシリコン窒化膜の設計／製造パラメータを調整することによって最適化することができ、これによって所望の特性を持った選択トランジスタが得られる。
上記の説明はソース側選択トランジスタが必要な耐圧を備えるようにするための設計／製造方法に関して述べたものであるが、ドレイン側選択トランジスタについても、ソース側トランジスタと同様である。

この実施の形態のメモリセルユニットは、図１に示すように半導体基板と逆導電型の不純物拡散層により柱状半導体層が半導体基板から電気的に絶縁されている。しかし、この発明によれば、柱状半導体層が半導体基板から電気的に絶縁されている場合だけでなく、図４０に示す構造のように柱状半導体層が半導体基板と電気的に導通していてもよい。
（実施の形態２）
図２５は、図１に示すＮＡＮＤ型メモリセルユニットがマトリクス状に配列されたメモリセルアレイを示すブロック図である。また、図２６はその等価回路図である。図２５、図２６に示すように、この実施の形態のメモリセルアレイ中には、選択ゲート線ＳＧ１ａ、ＳＧ２ａと制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択されるＮＡＮＤ型メモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄと、選択ゲート線ＳＧ１ｂ、ＳＧ２ｂと制御ゲート線ＣＧ１ｂ、ＣＧ２ｂにより選択されるＮＡＮＤ型メモリセルユニットＰｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄと、選択ゲート線ＳＧ１ｃ、ＳＧ２ｃと制御ゲート線ＣＧ１ｃ、ＣＧ２ｃにより選択されるＮＡＮＤ型メモリセルユニットＰｃａ、Ｐｃｂ〜Ｐｃｃ、Ｐｃｄと、選択ゲート線ＳＧ１ｄ、ＳＧ２ｄと制御ゲート線ＣＧ１ｄ、ＣＧ２ｄにより選択されるＮＡＮＤ型メモリセルユニットＰｄａ、Ｐｄｂ〜Ｐｄｃ、Ｐｄｄの４つのＮＡＮＤ型メモリセルユニットが存在する。また、選択ゲート線、制御ゲート線とは交差する方向に並んだビット線ＢＬａ〜ＢＬｄ、共通ソース線ＳＬが存在する。この実施の形態における不揮発性半導体素子のメモリセルの書き込み動作と選択トランジスタの耐圧との関係について以下に説明する。
＜書き込み動作１＞ソース電位がＧＮＤの場合
図２５に示すメモリセルアレイにおいて、選択ゲート線ＳＧ１ａ、ＳＧ２ａと制御ゲート線ＣＧ１ａ、ＣＧ２ａが選択されており、その他の選択ゲート線ＳＧ１ｂ、ＳＧ２ｂ、ＳＧ１ｃ、ＳＧ２ｃ、ＳＧ１ｄ、ＳＧ２ｄと制御ゲート線ＣＧ１ｂ、ＣＧ２ｂ、ＣＧ１ｃ、ＣＧ２ｃ、ＣＧ１ｄ、ＣＧ２ｄは非選択とする。この選択されたメモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄの下段メモリセルＭ１に対して書き込み動作を行う際に、制御ゲート線ＣＧ１ａ（制御ゲート２）に高電圧ＶＨ１、制御ゲート線ＣＧ２ａ（制御ゲート４）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）、選択ゲート線ＳＧ２ａ（選択ゲート６）に正電圧ＶＨ３を印加し、選択ゲート線ＳＧ１ａ（選択ゲート５）とソース線ＳＬ（ソース端子１１）は接地する場合について説明する。
制御ゲート線ＣＧ１ａに接続されたセルのうち、電子注入を行うメモリセルに対しては、ビット線（ドレイン端子７）を接地することで、Ｎ型拡散層８、９、１０が接地電圧となる。そして浮遊チャネルが接地電位となり、制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間に高電圧ＶＨ１が発生する。このとき浮遊チャネルからトンネル電流により電荷蓄積層１へ電子が注入される。この電子注入によりメモリセルＭ１のしきい値電圧は正方向に移動する。一方、メモリセルＭ２については、制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間の電圧は書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）となり、書き込みが行われずしきい値は変動しない。

制御ゲート線ＣＧ１ａに接続されたセルのうち、電子注入を行わないメモリセルに対しては、ビット線を書き込み阻止電圧ＶＨ４とすることで書き込みを阻止する。図２７は、ビット線へビット線書き込み阻止電圧ＶＨ４の印加する際のメモリセルＭ１、Ｍ２のチャネル電位Ｖｃｈ１、Ｖｃｈ２の時間変化を示すグラフである。ここでは、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａへ電圧を印加した後にビット線へ電圧を印加する場合を示しているが、どちらが前後してもチャネル電位Ｖｃｈ１は書き込み阻止電圧ＶＨ４まで上昇する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間に書き込み電圧ＶＨ４−接地電位の電位差が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧の差に等しい電圧、すなわちビット線書き込み阻止電圧ＶＨ４以上であるため、Ｎ型拡散層１１及び浮遊チャネルの電位Ｖｃｈ１はビット線書き込み阻止電圧ＶＨ４に等しいままであり、制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間の電圧は高電圧ＶＨ１−ビット線書き込み阻止電圧ＶＨ４となり、電荷蓄積層１へ電子が誤って注入されることがない。

次に、この選択されたメモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄの上段メモリセルＭ２に対して書き込み動作を行う際に、制御ゲート線ＣＧ２ａ（制御ゲート４）に高電圧ＶＨ１、制御ゲート線ＣＧ１ａ（制御ゲート２）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）、選択ゲート線ＳＧ２ａ（選択ゲート６）に正電圧ＶＨ３を印加し、選択ゲート線ＳＧ１ａ（選択ゲート５）とソース線ＳＬ（ソース端子１１）は接地する場合について説明する。制御ゲート線ＣＧ２ａに接続されたセルのうち、電子注入を行うメモリセルに対しては、ビット線（ドレイン端子７）を接地することで、Ｎ型拡散層８、９、１０が接地電圧となる。そして浮遊チャネルが接地電位となり、制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間に高電圧ＶＨ１が発生する。このとき浮遊チャネルからトンネル電流により電荷蓄積層３へ電子が注入される。この電子注入によりメモリセルＭ２のしきい値電圧は正方向に移動する。一方、メモリセルＭ１については、制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間の電圧は書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）となり、書き込みが行われずしきい値は変動しない。

制御ゲート線ＣＧ２ａに接続されたセルのうち、電子注入を行わないメモリセルに対しては、ビット線を書き込み阻止電圧ＶＨ４とすることで書き込みを阻止する。ビット線へビット線書き込み阻止電圧ＶＨ４の印加する際のメモリセルＭ１、Ｍ２のチャネル電位Ｖｃｈ１、Ｖｃｈ２の時間変化は図２７と同様になり、チャネル電位Ｖｃｈ２は書き込み阻止電圧ＶＨ４まで上昇する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間に書き込み電圧ＶＨ４−接地電位の電位差が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧の差に等しい電圧、すなわちビット線書き込み阻止電圧ＶＨ４以上であるため、Ｎ型拡散層１１及びメモリセルＭ１、Ｍ２の浮遊チャネルの電位Ｖｃｈ１、Ｖｃｈ２はビット線書き込み阻止電圧ＶＨ４に等しいままであり、制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間の電圧は高電圧ＶＨ１−ビット線書き込み阻止電圧ＶＨ４となり、電荷蓄積層３へ電子が注入されない。
＜書き込み動作２＞ソース電位が正の場合
次に、図２５に示すメモリセルアレイで、選択されたメモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄの下段メモリセルＭ１に対して書き込み動作を行う際に、制御ゲート線ＣＧ１ａ（制御ゲート２）に高電圧ＶＨ１、制御ゲート線ＣＧ２ａ（制御ゲート４）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）、選択ゲート線ＳＧ２ａ（選択ゲート６）に正電圧ＶＨ３、ソース線ＳＬ（ソース端子１１）に正電圧を印加し、選択ゲート線ＳＧ１ａ（選択ゲート５）は接地電位とする場合について説明する。ここでは、ソース線ＳＬ（ソース端子１１）にビット線書き込み阻止電圧ＶＨ４の１／２電圧ＶＨ５を印加するものとする。制御ゲート線ＣＧ１ａに接続されたセルのうち、電子注入を行うメモリセルに対しては、ビット線（ドレイン端子７）を接地することで、Ｎ型拡散層８、９、１０が接地電圧となる。そして浮遊チャネルが接地電位となり、制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間に高電圧ＶＨ１が発生する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間にソース線印加電圧ＶＨ５−接地電位の電位差ＶＨ５が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧ＶＨ５の差に等しい電圧、すなわちソース線印加電圧ＶＨ５以上であるため、Ｎ型拡散層１１及び浮遊チャネルの電位Ｖｃｈ１は接地電位に等しいままであり、浮遊チャネルからトンネル電流により電荷蓄積層１へ電子が注入される。この電子注入によりメモリセルＭ１のしきい値電圧は正方向に移動する。一方、メモリセルＭ２については、制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間の電圧は書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）となり、書き込みが行われずしきい値は変動しない。

一方、制御ゲート線ＣＧ１ａに接続されたセルのうち、電子注入を行わないメモリセルに対しては、ビット線を書き込み阻止電圧ＶＨ４とすることで書き込みを阻止する。図２８は、ビット線へビット線書き込み阻止電圧ＶＨ４の印加する際のメモリセルＭ１、Ｍ２のチャネル電位Ｖｃｈ１、Ｖｃｈ２の時間変化を示すグラフである。ここでは、選択ゲート線ＳＧ２ａ、制御ゲート線ＣＧ１ａ、ＣＧ２ａへ電圧を印加した後にビット線へ電圧を印加する場合を示しているが、どちらが前後してもチャネル電位Ｖｃｈ１は書き込み阻止電圧ＶＨ４まで上昇する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間に書き込み電圧ＶＨ４−ソース線印加電圧ＶＨ５の電位差ＶＨ５が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧ＶＨ５の差に等しい電圧、すなわちソース線印加電圧ＶＨ５以上であるため、Ｎ型拡散層１１及び浮遊チャネルの電位Ｖｃｈ１はビット線書き込み阻止電圧ＶＨ４に等しいままであり、制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間の電圧は高電圧ＶＨ１−書き込み阻止電圧ＶＨ４となり、電荷蓄積層１へ電子が注入されない。
次に、この選択されたメモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄの上段メモリセルＭ２に対して書き込み動作を行う際に、制御ゲート線ＣＧ２ａ（制御ゲート４）に高電圧ＶＨ１、制御ゲート線ＣＧ１ａ（制御ゲート２）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）、選択ゲート線ＳＧ２ａ（選択ゲート６）に正電圧ＶＨ３、選択ゲート線ＳＧ１ａ（選択ゲート５）に接地電位、ソース線ＳＬ（ソース端子１１）に正電圧を印加する。ここでは、ソース線ＳＬ（ソース端子１１）にビット線書き込み阻止電圧ＶＨ４の１／２電圧ＶＨ５を印加するものとする。制御ゲート線ＣＧ２ａに接続されたセルのうち、電子注入を行うメモリセルに対しては、ビット線（ドレイン端子７）を接地することで、Ｎ型拡散層８、９、１０が接地電圧となる。そして浮遊チャネルが接地電位となり、制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間に高電圧ＶＨ１が発生する。このとき浮遊チャネルからトンネル電流により電荷蓄積層３へ電子が注入される。この電子注入によりメモリセルＭ２のしきい値電圧は正方向に移動する。一方、メモリセルＭ１については、制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間の電圧は書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）となり、書き込みが行われずしきい値は変動しない。また、この時選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間にソース線印加電圧ＶＨ５−接地電位の電位差ＶＨ５が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧ＶＨ５の差に等しい電圧、すなわちソース線印加電圧ＶＨ５以上であるため、Ｎ型拡散層１１及びメモリセルＭ１、Ｍ２の浮遊チャネルの電位Ｖｃｈ１、Ｖｃｈ２は接地電位に等しいままである。

一方、制御ゲート線ＣＧ２ａに接続されたセルのうち、電子注入を行わないメモリセルに対しては、ビット線を書き込み阻止電圧ＶＨ４とすることで書き込みを阻止する。ビット線へビット線書き込み阻止電圧ＶＨ４の印加する際のメモリセルＭ１、Ｍ２のチャネル電位Ｖｃｈ１、Ｖｃｈ２の時間変化は図２８と同様になり、チャネル電位Ｖｃｈ２は書き込み阻止電圧ＶＨ４まで上昇する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間に書き込み電圧ＶＨ４−ソース線印加電圧ＶＨ５の電位差ＶＨ５が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧ＶＨ５の差に等しい電圧、すなわちソース線印加電圧ＶＨ５以上であるため、Ｎ型拡散層１１及びメモリセルＭ１、Ｍ２の浮遊チャネルの電位Ｖｃｈ１、Ｖｃｈ２はビット線書き込み阻止電圧ＶＨ４に等しいままであり、制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間の電圧は高電圧ＶＨ１−ビット線書き込み阻止電圧ＶＨ４となり、電荷蓄積層３へ電子が注入されない。
（実施の形態３）
図２９は、図２５に示すメモリセルアレイの複数の制御ゲート線を共通接続して構成されるメモリセルアレイの例である。図３０は、その等価回路図である。図２５に示すメモリセルアレイは、制御ゲート線方向の柱状半導体層１行に対して、前記柱状半導体層１行分のビット線方向のスペースに１つの制御ゲートセレクタトランジスタを配置しなければならないが、図２９に示すこの実施の形態のメモリセルアレイは、２本の制御ゲート線同士を接続して１本の共通線で引き出すことにより制御ゲート線引き出し配線ピッチを広げ、柱状半導体層２行分のビット線方向のスペースに１つの制御ゲートセレクタトランジスタを配置できるという利点がある。ここでは、２本の制御ゲート線を共通とする場合を例とする。このメモリセルアレイの例では、選択ゲート線ＳＧ１ａ、ＳＧ２ａと共通制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択されるＮＡＮＤ型メモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄと、選択ゲート線ＳＧ１ｂ、ＳＧ２ｂと共通制御ゲート線ＣＧ１ａ、ＣＧ２ａにより選択されるＮＡＮＤ型メモリセルユニットＰｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄと、選択ゲート線ＳＧ１ｃ、ＳＧ２ｃと共通制御ゲート線ＣＧ１ｃ、ＣＧ２ｃと選択されるＮＡＮＤ型メモリセルユニットＰｃａ、Ｐｃｂ〜Ｐｃｃ、Ｐｃｄと、選択ゲート線ＳＧ１ｄ、ＳＧ２ｄと共通制御ゲート線ＣＧ１ｃ、ＣＧ２ｃにより選択されるＮＡＮＤ型メモリセルユニットＰｄａ、Ｐｄｂ〜Ｐｄｃ、Ｐｄｄの４つのＮＡＮＤ型メモリセルユニットが存在する。また、選択ゲート線、制御ゲート線とは交差する方向に並んだビット線ＢＬａ〜ＢＬｄ、共通ソース線ＳＬが存在する。なお、この実施の形態のメモリセルアレイを構成するメモリセルユニットは図１に示すように、半導体基板と逆導電型の不純物拡散層により柱状半導体層が半導体基板から電気的に絶縁されていてもよいが、不純物拡散層を形成し、半導体基板または柱状半導体層との接合部における空乏層を利用したタイプのものでもよいし、例えばＳｉＯ２などの絶縁膜で電気的に絶縁したものでもよい。以下にこのメモリセルの書き込み動作について説明する。
＜書き込み動作３＞共通制御ゲート線配置、ソース電位がＧＮＤの場合
図２９に示すメモリセルアレイにおいて、選択ゲート線ＳＧ１ａ、ＳＧ２ａと共通制御ゲート線ＣＧ１ａ、ＣＧ２ａが選択されており、その他の選択ゲート線ＳＧ２ｂ、ＳＧ１ｃ、ＳＧ２ｃ、ＳＧ１ｄ、ＳＧ２ｄと制御ゲート線ＣＧ１ｃ、ＣＧ２ｃ、ＣＧ１ｄ、ＣＧ２ｄは非選択とする。選択されたメモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄの下段メモリセルＭ１に対して書き込み動作を行う際に、共通制御ゲート線ＣＧ１ａ（制御ゲート２）に高電圧ＶＨ１、共通制御ゲート線ＣＧ２ａ（制御ゲート４）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）、選択ゲート線ＳＧ２ａ（選択ゲート６）に正電圧ＶＨ３を印加し、選択ゲート線ＳＧ１ａ（選択ゲート５）とソース線ＳＬ（ソース端子１１）、共通制御ゲート線ＣＧ１ａが接続されるＰｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの選択ゲート線ＳＧ１ｂは接地する場合について説明する。

選択ゲート線ＳＧ１ａ、ＳＧ２ａで選択され、共通制御ゲート線ＣＧ１ａに接続されたセルのうち、電子注入を行うメモリセルに対しては、ビット線（ドレイン端子７）を接地することで、Ｎ型拡散層８、９、１０が接地電圧となる。そして浮遊チャネルが接地電位となり、共通制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間に高電圧ＶＨ１が発生する。このとき浮遊チャネルからトンネル電流により電荷蓄積層１へ電子が注入される。この電子注入によりメモリセルＭ１のしきい値電圧は正方向に移動する。一方、メモリセルＭ２については、制御ゲート線ＣＧ１ａ（制御ゲート４）と浮遊チャネルの間の電圧は書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）となり、書き込みが行われずしきい値は変動しない。

一方、選択ゲート線ＳＧ１ａ、ＳＧ２ａで選択され、共通制御ゲート線ＣＧ１ａに接続されたセルのうち、電子注入を行わないメモリセルに対しては、ビット線を書き込み阻止電圧ＶＨ４とすることで書き込みを阻止する。書き込み阻止電圧ＶＨ４の印加に伴い、書き込み非選択セルのチャネル電位Ｖｃｈ１はＶＨ４に等しい電位まで上昇する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間に書き込み電圧ＶＨ４−接地電位の電位差が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧の差に等しい電圧、すなわちビット線書き込み阻止電圧ＶＨ４以上であるため、Ｎ型拡散層１１及び浮遊チャネルの電位Ｖｃｈ１はビット線書き込み阻止電圧ＶＨ４に等しいままであり、共通制御ゲート線ＣＧ１ａ（制御ゲート４）と浮遊チャネルの間の電圧は高電圧ＶＨ１−ビット線書き込み阻止電圧ＶＨ４となり、電荷蓄積層１へ電子が誤って注入されることがない。
図３１は、選択セル群と共通の制御ゲート線ＣＧ１ａ、ＣＧ２ａを持つＮＡＮＤ型メモリセルユニットＰｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの単純化した容量ネットワークを示す回路図である。図３２は、メモリセルＭ１のチャネル電位Ｖｃｈ１の時間変化を示すグラフである。制御ゲート線ＣＧ１ａに高電圧ＶＨ１が印加されるのに伴い、浮遊ゲートと制御ゲート線及びチャネル層との間の容量Ｃｉ＿ｐｏｌｙ、ＣＯＸの結合によりメモリセルＭ１の浮遊チャネル電位Ｖｃｈ１は上昇する。ここでは、ビット線に接地電位が印加される場合を示しているが、ビット線に書き込み阻止電圧ＶＨ４が印加される場合でもチャネル電位Ｖｃｈ１は同様に上昇する。この時、Ｎ型拡散層１０とソース線１１の間に選択トランジスタＮ１の耐圧ＶＢ１以上の電圧がかかると、耐圧と同じ電圧となるまでＮ型拡散層及びメモリセルＭ１の浮遊チャネルの電位Ｖｃｈ１は低下するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧の差に等しい電圧、すなわちビット線書き込み阻止電圧ＶＨ４以上であるため、浮遊チャネルの電位Ｖｃｈ１はＶＨ４以上となり、メモリセルＭ１に書き込みは行われない。

また、メモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄの上段メモリセルＭ２に対して書き込み動作を行う際には、共通制御ゲート線ＣＧ２ａ（制御ゲート４）に高電圧ＶＨ１、共通制御ゲート線ＣＧ１ａ（制御ゲート２）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）、選択ゲート線ＳＧ２ａ（選択ゲート６）に正電圧ＶＨ３を印加し、選択ゲート線ＳＧ１ａ（選択ゲート５）とソース線ＳＬ（ソース端子１１）は接地する。

選択ゲート線ＳＧ１ａ、ＳＧ２ａで選択され、共通制御ゲート線ＣＧ２ａに接続されたセルのうち、電子注入を行うメモリセルに対しては、ビット線（ドレイン端子７）を接地することで、Ｎ型拡散層８、９、１０が接地電圧となる。そして浮遊チャネルが接地電位となり、共通制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間に高電圧ＶＨ１が発生する。このとき浮遊チャネルからトンネル電流により電荷蓄積層３へ電子が注入される。この電子注入によりメモリセルＭ２のしきい値電圧は正方向に移動する。一方、メモリセルＭ１については、制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間の電圧は書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）となり、書き込みが行われずしきい値は変動しない。

一方、選択ゲート線ＳＧ１ａ、ＳＧ２ａで選択され、共通制御ゲート線ＣＧ２ａに接続されたセルのうち、電子注入を行わないメモリセルに対しては、ビット線を書き込み阻止電圧ＶＨ４とすることで書き込みを阻止する。書き込み阻止電圧ＶＨ４の印加に伴い、書き込み非選択セルのチャネル電位Ｖｃｈ２はＶＨ４に等しい電位まで上昇する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間に書き込み電圧ＶＨ４−接地電位の電位差が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧の差に等しい電圧、すなわちビット線書き込み阻止電圧ＶＨ４以上であるため、Ｎ型拡散層１１及び浮遊チャネルの電位Ｖｃｈ１、Ｖｃｈ２はビット線書き込み阻止電圧ＶＨ４に等しいままであり、共通制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間の電圧は高電圧ＶＨ１−ビット線書き込み阻止電圧ＶＨ４となり、電荷蓄積層３へ誤って電子が注入されることがない。
図３３は、この時の選択セル群と共通の制御ゲート線ＣＧ１ａ、ＣＧ２ａを持つＮＡＮＤ型メモリセルユニットＰｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの単純化した容量ネットワークを示す回路図である。図３４は、メモリセルＭ２のチャネル電位Ｖｃｈ２の時間変化を示すグラフである。制御ゲート線ＣＧ２ａにＶＨ１が印加されるのに伴い、浮遊ゲートと制御ゲート及びチャネル層との間の容量Ｃｉ＿ｐｏｌｙ、ＣＯＸの結合によりメモリセルＭ２の浮遊チャネル電位Ｖｃｈ２は上昇する。この時、ビット線７とＮ型拡散層８の間に選択トランジスタＮ２の耐圧ＶＢ２以上の電圧がかかると、耐圧と同じ電圧となるまでＮ型拡散層及びメモリセルＭ２の浮遊チャネルの電位Ｖｃｈ２は低下するが、耐圧ＶＢ２がビット線書き込み阻止電圧ＶＨ４以上であるため、浮遊チャネルの電位Ｖｃｈ２はＶＨ４以上となり、メモリセルＭ２に書き込みは行われない。
＜書き込み動作４＞ 共通制御ゲート線配置、ソース電位が正の場合
次に、図２９のメモリセルアレイで、この選択されたメモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄの下段メモリセルＭ１に対して書き込み動作を行う際に、共通制御ゲート線ＣＧ１ａ（制御ゲート２）に高電圧ＶＨ１、共通制御ゲート線ＣＧ２ａ（制御ゲート４）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）、選択ゲート線ＳＧ２ａ（選択ゲート６）に正電圧ＶＨ３、共通制御ゲート線ＣＧ１ａが接続されるＰｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの選択ゲート線ＳＧ１ｂとソース線ＳＬ（ソース端子１１）に正電圧を印加し、選択ゲート線ＳＧ１ａ（選択ゲート５）は接地する場合について説明する。ここでは、ＳＧ１ｂ（選択ゲート５）とソース線ＳＬ（ソース端子１１）にビット線書き込み阻止電圧ＶＨ４の１／２電圧ＶＨ５を印加するものとする。
選択ゲート線ＳＧ１ａ、ＳＧ２ａで選択され、共通制御ゲート線ＣＧ１ａに接続されたセルのうち、電子注入を行うメモリセルに対しては、ビット線（ドレイン端子７）を接地することで、Ｎ型拡散層８、９、１０が接地電圧となる。そして浮遊チャネルが接地電位となり、共通制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間に高電圧ＶＨ１が発生する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間にソース線印加電圧ＶＨ５−接地電位の電位差ＶＨ５が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧ＶＨ５の差に等しい電圧、すなわちソース線印加電圧ＶＨ５以上であるため、Ｎ型拡散層１１及び浮遊チャネルの電位Ｖｃｈ１は接地電位に等しいままであり、浮遊チャネルからトンネル電流により電荷蓄積層１へ電子が注入される。この電子注入によりメモリセルＭ１のしきい値電圧は正方向に移動する。

一方、メモリセルＭ２については、制御ゲート線ＣＧ１ａ（制御ゲート４）と浮遊チャネルの間の電圧は書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）となり、書き込みが行われずしきい値は変動しない。

選択ゲート線ＳＧ１ａ、ＳＧ２ａで選択され、共通制御ゲート線ＣＧ１ａに接続されたセルのうち、電子注入を行わないメモリセルに対しては、ビット線を書き込み阻止電圧ＶＨ４とすることで書き込みを阻止する。書き込み阻止電圧ＶＨ４の印加に伴い、チャネル電位Ｖｃｈ１はＶＨ４に等しい電位まで上昇する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間に書き込み電圧ＶＨ４−ソース線印加電圧ＶＨ５の電位差ＶＨ５が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧の差に等しい電圧、すなわちソース線印加電圧ＶＨ５以上であるため、Ｎ型拡散層１１及び浮遊チャネルの電位Ｖｃｈ１はビット線書き込み阻止電圧ＶＨ４に等しいままであり、共通制御ゲート線ＣＧ１ａ（制御ゲート４）と浮遊チャネルの間の電圧は高電圧ＶＨ１−ビット線書き込み阻止電圧ＶＨ４となり、電荷蓄積層１へ電子が注入されない。

一方、選択セル群と共通の制御ゲート線ＣＧ１ａ、ＣＧ２ａを持つＮＡＮＤ型メモリセルユニットＰｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの単純化した容量ネットワークを示す回路図を図３５に、メモリセルＭ１のチャネル電位Ｖｃｈ１の時間変化のグラフを図３６に示す。制御ゲート線ＣＧ１ａに高電圧ＶＨ１が印加されるのに伴い、浮遊ゲートと制御ゲート線及びチャネル層との間の容量Ｃｉ＿ｐｏｌｙ、ＣＯＸの結合によりメモリセルＭ１の浮遊チャネル電位Ｖｃｈ１は上昇する。ここでは、ビット線に接地電位が印加される場合を示しているが、ビット線に書き込み阻止電圧が印加される場合でもチャネル電位Ｖｃｈ１は同様に上昇する。この時、Ｎ型拡散層１０とソース線１１の間に選択トランジスタＮ１の耐圧ＶＢ１以上の電圧がかかると、耐圧と同じ電圧となるまでＮ型拡散層及びメモリセルＭ１の浮遊チャネルの電位Ｖｃｈ１は低下するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧の差に等しい電圧、すなわちソース線印加電圧ＶＨ５以上であるため、浮遊チャネルの電位Ｖｃｈ１はＶＨ４以上となり、メモリセルＭ１に誤って書き込みが行われることはない。

また、メモリセルユニットＰａａ、Ｐａｂ〜Ｐａｃ、Ｐａｄの上段メモリセルＭ２に対して書き込み動作を行う際には、共通制御ゲート線ＣＧ２ａ（制御ゲート４）に高電圧ＶＨ１、共通制御ゲート線ＣＧ１ａ（制御ゲート２）に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）、選択ゲート線ＳＧ２ａ（選択ゲート６）に正電圧ＶＨ３、ソース線ＳＬ（ソース端子１１）に正電圧ＶＨ５を印加し、選択ゲート線ＳＧ１ａ（選択ゲート５）は接地電位とする。選択ゲート線ＳＧ１ａ、ＳＧ２ａで選択され、共通制御ゲート線ＣＧ２ａに接続されたセルのうち、電子注入を行うメモリセルに対しては、ビット線（ドレイン端子７）を接地することで、Ｎ型拡散層８、９、１０が接地電圧となる。そして浮遊チャネルが接地電位となり、共通制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間に高電圧ＶＨ１が発生する。このとき浮遊チャネルからトンネル電流により電荷蓄積層３へ電子が注入される。この電子注入によりメモリセルＭ２のしきい値電圧は正方向に移動する。一方、メモリセルＭ１については、制御ゲート線ＣＧ１ａ（制御ゲート２）と浮遊チャネルの間の電圧は書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ２＜ＶＨ１）となり、書き込みが行われずしきい値は変動しない。
選択ゲート線ＳＧ１ａ、ＳＧ２ａで選択され、共通制御ゲート線ＣＧ２ａに接続されたセルのうち、電子注入を行わないメモリセルに対しては、ビット線を書き込み阻止電圧ＶＨ４とすることで書き込みを阻止する。書き込み阻止電圧ＶＨ４の印加に伴い、書き込み非選択セルのチャネル電位Ｖｃｈ２はＶＨ４に等しい電位まで上昇する。この時、選択トランジスタＮ１のソース（ソース端子１１）−ドレイン（Ｎ型拡散層１０）間に書き込み電圧ＶＨ４−ソース印加電圧ＶＨ５の電位差ＶＨ５が発生するが、耐圧ＶＢ１がビット線書き込み阻止電圧ＶＨ４とソース線印加電圧ＶＨ５の差に等しい電圧、すなわちソース印加電圧ＶＨ５以上であるため、Ｎ型拡散層１１及び浮遊チャネルの電位Ｖｃｈ１、Ｖｃｈ２はビット線書き込み阻止電圧ＶＨ４に等しいままであり、共通制御ゲート線ＣＧ２ａ（制御ゲート４）と浮遊チャネルの間の電圧は高電圧ＶＨ１−ビット線書き込み阻止電圧ＶＨ４となり、電荷蓄積層３へ電子が注入されない。
一方、この時の選択セル群と共通の制御ゲート線ＣＧ１ａ、ＣＧ２ａを持ち、制御ゲート線ＳＧ１ｂ、ＳＧ２ｂが非選択であるＮＡＮＤ型メモリセルユニットＰｂａ、Ｐｂｂ〜Ｐｂｃ、Ｐｂｄの単純化した容量ネットワークを示す回路図を図３７に、メモリセルＭ２のチャネル電位Ｖｃｈ２の時間変化のグラフを図３８に示す。制御ゲート線ＣＧ２ａにＶＨ１が印加されるのに伴い、浮遊ゲートと制御ゲート及びチャネル層との間の容量Ｃｉ＿ｐｏｌｙ、ＣＯＸの結合によりメモリセルＭ２の浮遊チャネル電位Ｖｃｈ２は上昇する。この時、ビット線７ とＮ型拡散層８の間に選択トランジスタＮ２の耐圧ＶＢ２以上の電圧がかかると、耐圧と同じ電圧となるまでＮ型拡散層及びメモリセルＭ２の浮遊チャネルの電位Ｖｃｈ２は低下するが、耐圧ＶＢ２がビット線書き込み阻止電圧ＶＨ４以上であるため、浮遊チャネルの電位Ｖｃｈ２はＶＨ４以上となり、メモリセルＭ２に誤って書き込みが行われることはない。
（実施の形態４）
上述した半導体記憶装置の応用例として、例えば、図３９に示したような液晶表示装置における、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。

液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、この発明の不揮発性半導体記憶装置、より好ましくは実施の形態２に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。

不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行うことができる。

液晶ドライバ１００２は、図３９に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。

液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行うことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとしてこの発明の半導体記憶装置を用いるのが好ましい。この発明の半導体記憶装置を用いれば、半導体装置の誤書き込みを確実に防止できるので、信頼性が高く、動作の安定した液晶表示装置を製造することが可能になる。

この発明のメモリセルユニットの半導体基板と垂直な面の断面図である。 この発明のメモリセルユニットの等価回路図である。 この発明の不揮発性半導体記憶装置が備えるＮＡＮＤ型メモリセルユニットの斜視図である。 この発明に係る不揮発性メモリ素子を複数配列してなるメモリセルアレイの平面図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明に係るメモリセルアレイの製造例を示す断面（図４のＡ−Ａ′線）工程図である。 この発明の実施の形態２のメモリセルアレイのブロック図である。 図２５に示すメモリセルアレイの等価回路図である。 この発明の実施の形態２の書き込み動作１におけるメモリセルのチャネル電位の時間変化を示すグラフである。 この発明の実施の形態２の書き込み動作２におけるメモリセルのチャネル電位の時間変化を示すグラフである。 この発明の実施の形態３のメモリセルアレイのブロック図である。 図２９に示すメモリセルアレイの等価回路図である。 この発明の実施の形態３の書き込み動作３における柱状半導体層の第１の容量ネットワークを示す回路図である。 この発明の実施の形態３の書き込み動作３におけるメモリセルＭ１のチャネル電位の時間変化を示すグラフである。 この発明の実施の形態３の書き込み動作３における柱状半導体層の第２の容量ネットワークを示す回路図である。 この発明の実施の形態３の書き込み動作３におけるメモリセルＭ２のチャネル電位の時間変化を示すグラフである。 この発明の実施の形態３の書き込み動作４における柱状半導体層の第１の容量ネットワークを示す回路図である。 この発明の実施の形態３の書き込み動作４におけるメモリセルＭ１のチャネル電位の時間変化を示すグラフである。 この発明の実施の形態３の書き込み動作４における柱状半導体層の第２の容量ネットワークを示す回路図である。 この発明の実施の形態３の書き込み動作４におけるメモリセルＭ２のチャネル電位の時間変化を示すグラフである。 この発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態４）の概略構成図である。 従来のＥＥＰＲＯＭで柱状半導体層と半導体基板が導通している例を示す断面図である。 従来のＥＥＰＲＯＭで柱状半導体層と半導体基板が絶縁された例を示す断面図である。 従来のＮＡＮＤ型メモリセルユニットの等価回路図である。 従来のメモリセルアレイのブロック図である。 図４３に示すメモリセルアレイの等価回路図である。 図４３に示すメモリセルアレイを構成するメモリセルへ書き込む際のチャネル電位の時間変化を示すグラフである。 従来のメモリセルアレイの別の実施態様を示すブロック図である。 図４６に示すメモリセルアレイの等価回路図である。 図４６のメモリセルアレイを構成するメモリセルの柱状半導体層の第１の容量ネットワークを示す回路図である。 図４８のネットワーク図で示されるメモリセルに書き込む場合のチャネル電位の時間変化を示すグラフである。 図４６のメモリセルアレイを構成するメモリセルの柱状半導体層の第２の容量ネットワークを示す回路図である。 図５０のネットワーク図で示されるメモリセルに書き込む場合のチャネル電位の時間変化を示すグラフである。

符号の説明

１、３ 電荷蓄積層
２、４ 制御ゲート
５、６ 選択ゲート
７ ドレイン拡散層（Ｎ型拡散層）
８ 第２不純物拡散層
９ 第１不純物拡散層
１０ 第３不純物拡散層
１１ ソース拡散層（Ｎ型拡散層）
１２ Ｐ型柱状半導体層
１３ Ｐ型半導体基板
１００ ｐ型シリコン基板
１１０ 島状半導体層
２１０ 第一の溝部
２２０ 第二の溝部
３１０ 第一の絶縁膜（シリコン窒化膜）
３２１〜３２４ 第四の絶縁膜（シリコン窒化膜）
３３１ 第九の絶縁膜（シリコン窒化膜）
４１０ 第二の絶縁膜（熱酸化膜）
４２０ 第三の絶縁膜（シリコン窒化膜）
４３１、４３２、４３３ 第五の絶縁膜（シリコン酸化膜）
４４１、４４２、４４３ 第六の絶縁膜（シリコン酸化膜）
４５０ 第七の絶縁膜（シリコン酸化膜）
４６１、４６２、４６３、４６４ 第八の絶縁膜（シリコン酸化膜）
４６５ 第十の絶縁膜（シリコン酸化膜）
５１０〜５１４ 第一の導電膜（多結晶シリコン膜）
５２１〜５２４ 第二の導電膜（多結晶シリコン膜）
６１２、６１３ 層間絶縁膜
７１０、７２１〜７２４ Ｎ型半導体層（不純物拡散層）
８１０ 第一の配線層（不純物拡散層）
８２１、８２４ 第二の配線層
８３２、８３３ 第三の配線層
８４０ 第四の配線層（ビット線）
９１０ 第一のコンタクト部
９２１、９２４ 第二のコンタクト部
９３２、９３３ 第三のコンタクト部
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
Ｐａａ、Ｐａｂ、Ｐａｃ、Ｐａｄ、Ｐｂａ、Ｐｂｂ、Ｐｂｃ、Ｐｂｄ、Ｐｃａ、Ｐｃｂ、Ｐｃｃ、Ｐｃｄ、Ｐｄａ、Ｐｄｂ、Ｐｄｃ、Ｐｄｄ Ｐ型柱状半導体層
ＣＧ１ａ、ＣＧ２ａ、ＣＧ１ｃ、ＣＧ２ｃ、ＣＧ１ｄ、ＣＧ２ｄ 制御ゲート線
ＳＧ１ａ、ＳＧ２ａ、ＳＧ１ｂ、ＳＧ２ｂ、ＳＧ１ｃ、ＳＧ２ｃ、ＳＧ１ｄ、ＳＧ２ｄ 選択ゲート線
ＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄ ビット線
ＳＬ ソース線
ＶＨ１ 書き込み用正の高電圧
ＶＨ２ 制御ゲート線書き込み阻止高電圧
ＶＨ３ 選択ゲート用正電圧
ＶＨ４ ビット線書き込み阻止電圧
ＶＨ５ ビット線書き込み阻止電圧の１／２電圧
ＶＣＧ１、ＶＣＧ２ 制御ゲート線電圧
ＶＢＬ ビット線電圧
ＶＳＬ ソース線電圧
Ｖｃｈ１、Ｖｃｈ２ メモリセルの浮遊チャネル電位
ＶＢ１ ソース線側の選択トランジスタの耐圧
Ｃｉ＿ｐｏｌｙ 浮遊ゲートと制御ゲートの間の容量
Ｃｏｘ 浮遊ゲートとチャネル層の間の容量
Ｃ１、Ｃ２、Ｃ３ チャネル層と逆導電型の不純物層との接合部に形成される空乏層の容量
Ｍ１、Ｍ２ メモリセル
Ｎ１、Ｎ２ 選択トランジスタ

Claims (6)

1. 表面にソース拡散層を有する半導体基板と、
   ソース拡散層上に垂直方向に設けられ最上部にドレイン拡散層を有する柱状半導体層と、
   電荷蓄積層と制御ゲートとを有するメモリセルを第１不純物拡散層を介して柱状半導体層上に基板と垂直方向に複数直列接続したメモリセル列と、
   第２不純物拡散層を介してメモリセル列の一端とドレイン拡散層とを接続する第１選択トランジスタと、
   第３不純物拡散層を介してメモリセル列の他端とソース拡散層とを接続する第２選択トランジスタとを備え、
   第３不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されることによりソース拡散層−第１不純物拡散層間に書き込み阻止電圧が印加された場合に第２選択トランジスタのパンチスルーが回避し得るメモリセルユニット。
2. 表面の一部にソース拡散層を有する半導体基板と、
   半導体基板上に垂直方向に設けられ底部の一部がソース拡散層に接し他の部分が半導体基板と導通し最上部にドレイン拡散層を有する柱状半導体層と、
   電荷蓄積層と制御ゲートとを有するメモリセルを第１不純物拡散層を介して柱状半導体層上に基板と垂直方向に複数直列接続したメモリセル列と、
   第２不純物拡散層を介してメモリセル列の一端とドレイン拡散層とを接続する第１選択トランジスタと、
   第３不純物拡散層を介してメモリセル列の他端とソース拡散層とを接続する第２選択トランジスタとを備え、
   第３不純物拡散層とソース拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されることによりソース拡散層−第１不純物拡散層間に書き込み阻止電圧が印加された場合に第２選択トランジスタのパンチスルーが回避し得るメモリセルユニット。
3. ドレイン拡散層と第２不純物拡散層との距離が、各メモリセルを挟んで隣り合う不純物拡散層間距離よりも長く設定されることによりドレイン拡散層−第２不純物拡散層間に書き込み阻止電圧が印加された場合に第１選択トランジスタのパンチスルーが回避し得る請求項１または２記載のメモリセルユニット。
4. 複数のメモリセルユニットが縦横にマトリクス状に配置され、
   メモリセルユニットが請求項１〜３の何れか１つに記載のメモリセルユニットからなる不揮発性半導体装置。
5. 複数のメモリセルユニットが縦横にマトリクス状に配置され、
   縦方向の柱状半導体層に含まれるメモリセルの各制御ゲートが連続的に配置されて制御ゲート線を構成し、
   複数の制御ゲート線が共通接続され、
   横方向のドレイン拡散層が共通接続されてビット線を構成し、
   各メモリセルユニットが請求項１〜３の何れか１つに記載のメモリセルユニットからなる不揮発性半導体装置。
6. 請求項４又は５に記載の不揮発性半導体記憶装置を備えてなる液晶表示装置。

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