KR100582516B1 - 메모리셀 유닛, 비휘발성 반도체장치 및 그것을 구비한액정표시장치 - Google Patents
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Abstract
메모리셀 유닛은, 표면에 제공된 소스 확산층을 갖는 반도체기판; 상기 소스 확산층에 제공되고 그 최상부에 제공된 드레인 확상층을 갖는 주상 반도체층; 전하 축적층과 제어 게이트를 각각 갖는 메모리셀로서, 제1 불순물 확산층을 통해 직렬로 배열된 복수의 메모리셀을 포함하는 메모리셀 배열; 제2 불순물 확산층을 통해 상기 메모리셀 배열의 일단과 드레인 확산층에 접속되는 제1 선택 트랜지스터; 및 제3 불순물 확산층을 통해 상기 메모리셀 배열의 타단과 소스 확산층에 접속되는 제2 선택 트랜지스터를 구비하며: 상기 제3 불순물 확산층과 상기 소스 확산층 사이의 거리는 각각의 상기 메모리셀의 대향면에 배치된 불순물 확산층 사이의 거리보다 더 길기 때문에, 기록방지전압이 상기 소스 확산층과 상기 제1 불순물 확산층 사이에 인가되는 경우 상기 제2 선택 트랜지스터의 펀치-스루가 회피되는 것을 특징으로 한다.
메모리셀 유닛, 비휘발성 반도체장치, 액정표시장치, 기록방지전압
Description
도 1은 반도체기판에 수직의 본 발명의 메모리셀 유닛의 단면도이다.
도 2는 본 발명의 메모리셀 유닛의 등가회로도이다.
도 3은 본 발명의 비휘발성 반도체 기억장치에 제공된 NAND 메모리셀 유닛의 사시도이다.
도 4는 본 발명에 따른 복수의 비휘발성 메모리소자를 포함하는 메모리셀 유닛 어레이의 평면도이다.
도 5 내지 도 24는 본 발명에 따른 메모리셀 유닛 어레이에 대한 전형적인 제조 프로세스를 설명하기 위한 도 4의 A-A'선에 따른 단면도이다.
도 25는 본 발명의 제2 실시예에 따른 메모리셀 유닛 어레이의 블록도이다.
도 26은 도 25에 도시된 메모리셀 유닛 어레이의 등가회로도이다.
도 27은 제2 실시예에 따른 제1 기록 동작에서 메모리셀의 채널전위의 변화를 나타내는 그래프이다.
도 28은 제2 실시예에 따른 제2 기록 동작에서 메모리셀의 채널전위의 변화를 나타내는 그래프이다.
도 29는 본 발명의 제3 실시예에 따른 메모리셀 유닛 어레이의 블록도이다.
도 30은 도 29에 도시된 메모리셀 유닛 어레이의 등가회로도이다.
도 31은 제3 실시예에 따른 제3 기록 동작에서 주상 반도체층에 형성된 제1 용량 네트워크를 나타내는 회로도이다.
도 32는 제3 실시예에 따른 제3 기록 동작에서 메모리셀(M1)의 채널전위의 변화를 나타내는 그래프이다.
도 33은 제3 실시예에 따른 제3 기록 동작에서 주상 반도체층에 형성된 제2 용량 네트워크를 나타내는 회로도이다.
도 34는 제3 실시예에 따른 제3 기록 동작에서 메모리셀(M2)의 채널전위의 변화를 나타내는 그래프이다.
도 35는 제3 실시예에 따른 제4 기록 동작에서 주상 반도체층에 형성된 제1 용량 네트워크를 나타내는 회로도이다.
도 36은 제3 실시예에 따른 제4 기록 동작에서 메모리셀(M1)의 채널전위의 변화를 나타내는 그래프이다.
도 37은 제3 실시예에 따른 제4 기록 동작에서 주상 반도체층에 형성된 제2 용량 네트워크를 나타내는 회로도이다.
도 38은 제3 실시예에 따른 제4 기록 동작에서 메모리셀(M2)의 채널전위의 변화를 나타내는 그래프이다.
도 39는 본 발명의 반도체 기억장치를 포함하는 액정표시장치(제4 실시예)의 구성을 나타내는 개략도이다.
도 40은 주상 반도체층이 반도체기판에 전기적으로 접속되어 있는 종래의 EEPROM을 나타내는 단면도이다.
도 41은 주상 반도체층이 반도체기판으로부터 전기적으로 분리되어 있는 종래의 EEPROM을 나타내는 단면도이다.
도 42는 종래의 NAND 메모리셀 유닛의 등가회로도이다.
도 43은 종래의 메모리셀 유닛 어레이의 블록도이다.
도 44는 도 43에 도시된 메모리셀 유닛 어레이의 등가회로도이다.
도 45는 기록 동작이 도 43에 도시된 메모리셀 유닛 어레이의 메모리셀 상에 수행되는 경우 시간에 따른 채널전위의 변화를 나타내는 그래프이다.
도 46은 종래의 다른 메모리셀 유닛 어레이를 나타내는 블록도이다.
도 47은 도 46에 도시된 메모리셀 유닛 어레이의 등가회로도이다.
도 48은 도 46의 메모리셀 유닛 어레이의 메모리셀 유닛의 주상 반도체층에 형성된 제1 용량 네트워크를 나타내는 회로도이다.
도 49는 기록 동작이 도 48의 회로도에서 도시된 메모리셀 상에 수행되는 경우 시간에 따른 채널전위의 변화를 나타내는 그래프이다.
도 50은 도 46의 메모리셀 유닛 어레이의 메모리셀 유닛의 주상 반도체층에 형성된 제2 용량 네트워크를 나타내는 회로도이다.
도 51은 기록 동작이 도 50의 회로도에서 도시된 메모리셀 상에 수행되는 경우 시간에 따른 채널전위의 변화를 나타내는 그래프이다.
본 발명은 메모리셀 유닛, 비휘발성 반도체 기억장치 및 상기 비휘발성 반도체 기억장치를 구비한 액정표시장치에 관한 것이다.
공지의 EEPROM의 전형적인 메모리셀은, 전하 축적층과 제어 게이트를 구비한 게이트부를 포함하고 터널전류를 이용하여 전하 축적층으로 전하를 주입하고 전하 축적층으로부터 전하를 방출하도록 된 MOS 트랜지스터 구조로 이루어져 있다. 메모리셀 각각은 전하 축적층의 전하 축적상태의 차이에 따른 임계전압(threshold voltage)에서의 차이를 기초로 하여 데이터 "0"과 "1"를 기억한다.
전하 축적층으로서 부동 게이트를 갖는 n채널 메모리셀의 경우에 있어서, 예컨대, 부동 게이트로 전자를 주입하기 위해 소스 및 드레인 확산층과 기판이 접지되어 양의 고전압이 제어 게이트에 인가된다. 이 때, 전자가 터널전류에 의해 기판으로부터 부동 게이트로 주입된다. 따라서, 메모리셀의 임계전압이 전자의 주입에 의해 양의 방향으로 이동된다. 부동 게이트로부터 전자가 방출되는, 한편, 소스 및 드레인 확산층과 기판이 접지되어 음의 전압이 제어 게이트에 인가된다. 이 때, 전자가 터널전류에 의해 부동 게이트로부터 기판으로 방출된다. 따라서, 메모리셀의 임계전압이 전자의 방출에 의해 음의 방향으로 이동된다. 상기 언급된 동작에서, 전자 주입과 전자 방출을 효율적으로 행하기 위해, 즉, 기록과 삭제를 위해 부동 게이트와 제어 게이트 사이의 용량결합과 부동 게이트와 기판 사이의 용량결합의 관계가 중요하다. 즉, 부동 게이트와 제어 게이트 사이의 용량이 증가함에 따라, 제어 게이트의 전위가 더욱 효율적으로 부동 게이트로 전송될 수 있기 때문에, 기록과 삭제가 용이하다.
최근의 반도체 기술의 진보, 특히 마이크로-프로세싱 기술에 의해, EEPROM의 메모리셀의 소형화와 대용량화가 급속도로 진행된다. 따라서, 메모리셀의 면적을 감소시키는 방법과 부동 게이트와 제어 게이트 사이의 용량을 증가시키는 방법이 중요한 문제이다. 부동 게이트와 제어 게이트 사이의 용량을 증가시키기 위해, 부동 게이트와 제어 게이트 사이에 제공된 게이트 절연막의 두께를 감소시키고, 게이트 절연막의 유전율을 증가시키고, 또는 부동 게이트와 제어 게이트의 대향면의 면적을 증가시킬 필요가 있다. 그러나, 게이트 절연막의 두께 감소는 신뢰성을 고려함에 있어 한계가 있다. 게이트 절연막의 유전율을 증가시키기 위한 가능한 접근법은 실리콘 산화막을 대신하여 실리콘 질화막 등을 사용하는 것이다. 그러나, 이 접근법는 신뢰성과 연관된 문제가 있으므로, 실용적이지 않다. 따라서, 충분한 용량을 제공하기 위해 소정의 면적 이상으로 부동 게이트와 제어 게이트 사이의 오버랩을 증가시킬 필요가 있다. 그러나, 이는 EEPROM의 기억용량의 증가에 대한 메모리셀의 면적의 감소에 장애가 된다. 따라서, 메모리셀 면적의 감소와 부동 게이트와 제어 게이트 사이의 용량의 증가를 실현하기 위한 수단이 요구된다.
한편, 도 40에 도시된 바와 같은 EEPROM은 공지되어 있으며, 이는 주상 반도체층(12)에 제공된 2개의 메모리셀과 이 메모리셀의 상하에 배치된 선택 트랜지스터를 각각 구비하는 복수의 메모리셀 유닛(메모리 트랜지스터)을 포함한다[예컨대, 일본국 무심사의 특허공개 평4-79369(1992)호 공보 참조]. 메모리 트랜지스터는 반 도체기판에 형성된 격자 트렌치에 의해 상호 분리되어 메트릭스형으로 배열된 복수의 주상 반도체층(12)의 주변벽을 이용함으로써 구성된다. 즉, 메모리 트랜지스터 각각은 주상 반도체층 각각의 상면에 제공된 드레인 확산층(7), 트렌치의 저부(bottom)에 제공된 공통 소스 확산층(11), 및 주상 반도체층의 주변면을 전체적으로 둘러싸는 전하 축적층(1, 3)과 제어 게이트(2, 4)에 의해 구성된다. 제어 게이트 라인 각각은 주상 반도체층 주변에 제공되고 한 방향으로 직렬 배치된 제어 게이트를 연속적으로 접속함으로써 제공된다. 비트 라인 각각은 제어 게이트 라인과 교차하도록 배치된 메모리 트랜지스터의 드레인 확산층에 접속된다. 하나의 트랜지스터/하나의 셀 구조를 각각 갖는 메모리셀에 있어서, 메모리 트랜지스터가 0V의 판독전위와 음의 임계전압으로 과삭제된다면 셀 전류는 비선택된 셀로 흐른다(또는 판독 에러가 발생한다). 이러한 현상을 확실하게 방지하기 위해, 선택 게이트 트랜지스터는 주상 반도체층의 주변면을 적어도 부분적으로 둘러싸는 게이트 전극(5, 6)을 가지며 주상 반도체층의 상부와 하부에서 메모리셀과 직렬로 배치된다.
따라서, 종래의 EEPROM의 메모리셀 각각은 주상 반도체층의 주변벽을 이용하여 주상 반도체층을 둘러싸는 것과 같이 형성된 전하 축적층과 제어 게이트를 구비한다. 따라서, 더 작아진 메모리셀 점유면적과 더불어 전하 축적층과 제어 게이트 사이의 용량이 충분하게 증가될 수 있다. 또한, 비트 라인에 접속된 드레인 확산층이 주상 반도체층의 상면에 각각 제공되고, 트렌치에 의해 상호 전기적으로 분리된다. 따라서, 소자분리영역이 감소될 수 있어 메모리셀 사이즈가 더욱 감소된다. 따라서, 우수한 기록/삭제 효율을 갖는 메모리셀 각각이 집적된 대기억용량 EEPROM을 제공하는 것이 가능하다.
여기서, 각각의 주상 반도체층에 직렬로 접속된 메모리셀이 동일한 임계전압을 갖는 것으로 가정된다. 여기서, 판독 동작이 전류의 유무에 따른 "0" 또는 "1"의 판별에 대해 판독 전위를 메모리셀의 제어 게이트 라인(CG)에 인가함으로써 수행된다. 반도체층의 저항성분으로 인해 반도체층을 통해 흐르는 전류가 하나의 반도체 상에 직렬 메모리셀 배열의 양단에 배치된 메모리셀 사이에 전위차를 발생시킨다면, 이 전위차는 각 메모리셀의 임계전압을 불균일하게 한다(역방향 바이어스 효과). 이는 임계전압에서의 변동을 촉진시킨다. 이 역방향 바이어스 효과는 장치 상에 직렬로 접속되는 메모리셀의 개수를 제한하므로, 기억용량의 증가와 연관된 문제가 발생된다. 또한, 역방향 바이어스 효과는, 하나의 주상 반도체층에 복수의 메모리셀이 직렬로 접속되는 경우뿐만 아니라, 하나의 메모리셀이 하나의 주상 반도체층에 제공되는 경우에도 발생할 수 있다. 즉, 각 메모리셀의 임계전압이 반도체 기판의 면내(in-plane) 역방향 바이어스 효과에서의 변화로 인해 불균일하게 된다. 메모리셀의 위치에 따른 임계전압의 변화는 메모리셀에 대한 기록, 삭제 및 판독 동작을 위해 인가되는 기록/삭제/판독 전압에 악영향을 미친다. 따라서, 기판의 역방향 바이어스 효과와 연관된 문제의 해결책이 요구된다.
한편, 도 41에 도시된 바와 같이 주상 반도체층이 반도체기판으로부터 전기적으로 분리된 EEPROM이 또한 공지되어 있다(예컨대, 일본국 무심사의 특허공개 제2002-57231호 공보 참조). 따라서, 반도체기판으로부터 주상 반도체층을 전기적으로 분리함으로써, 역방향 바이어스 효과가 억제될 수 있다. 따라서, 메모리셀의 점 유면적을 증가시키지 않고 부동 게이트와 제어 게이트의 결합용량비가 한층 증가되고, 제조 프로세스에 따른 셀 특성에서의 변화가 억제되는 향상된 집적도를 갖는 EEPROM이 제공될 수 있다.
상기 특허공개문헌에서 설명된 EEPROM 중 어느 하나에 있어서, 양의 고전압이 기록 동작을 받게 될 메모리셀의 제어 게이트에 인가된다. 이 때, 양의 고전압이 인가된 메모리셀의 제어 게이트와 함께 제어 게이트 라인을 공유하고 전하 축적층으로 전자주입이 없는 메모리셀에 접속된 비트 라인에 비트 라인 기록방지전압이 인가된다. 그러나, 상기에 언급된 특허공개문헌은 비트 라인 기록방지전압과 관련하여 선택 트랜지스터의 항복전압(breakdown voltage)에 관한 언급이 없다.
종래의 EEPROM의 등가회로는 도 42에 도시된다. 도 42에 도시된 바와 같이 메모리셀의 양측에 제공된 복수의 메모리셀과 2개의 선택 트랜지스터를 포함하는 비휘발성 반도체 기억장치는 일반적으로 "NAND 메모리셀 유닛"으로서 언급된다. 매트릭스 구조로 배열된 복수의 이러한 NAND 메모리셀 유닛을 포함하는 전형적인 메모리셀 유닛 어레이가 도 43에 도시되고, 이 메모리셀 유닛 어레이의 등가회로 다이어그램이 도 44에 도시된다. 또한, 도 44에서는, 제어 게이트 라인(CG1a)이 선택됨으로써 기록 동작이 NAND 메모리셀 유닛(Paa)의 하부 메모리셀에서 수행되지만, 메모리셀 유닛(Pab)의 하부 메모리셀에 수행되지 않는 경우의 각 단자에 인가되는 전압이 도시된다. 이 경우에 있어서, 양의 고전압(VH1)이 제어 게이트 라인(CG1a)에 인가되고, 비트 라인 기록방지전압(VH4)이 비선택 셀을 갖는 메모리셀 유닛(Pab)의 비트 라인(BLb)에 인가된다. 도 45는 기록방지전압이 비트 라인(BLb)에 인 가되는 경우 하부 및 상부 메모리셀의 채널전위(Vch1, Vch2)의 시간에 따른 변화를 나타내는 그래프이다. 기록방지전압(VH4)의 인가에 따라, 비선택 셀의 채널전위(Vch1)가 상승된다. 소스 확산층에 근접한 선택 트랜지스터의 소스-드레인 전압이 선택 트랜지스터의 항복전압(VB1)보다 더 상승한다면, 항복이 발생한다. 결과로서, 소스-드레인 전압[즉, 소스 확산층의 채널전위(Vch1)와 접지전위 사이의 차]이 항복전압(VB1)과 동일하게 될 때까지 비선택 셀의 채널전위(Vch1)가 저하된다. 여기서, 선택 게이트 라인(SG2a)과 제어 게이트 라인(CG1a, CG2a)에 전압이 인가된 후 비트 라인(BLb)에 전압이 인가된다. 그러나, 비트 라인(BLb)으로의 전압인가가 선택 게이트 라인(SG2a)과 제어 게이트 라인(CG1a, CG2a)으로의 전압인가 전후인지의 여부에 따라 채널전위(Vch1)가 항복전압(VB1)까지 저하된다. 기록방지를 위해 채널전위(Vch1)는 비트 라인 기록방지전압(VH4) 이상이어야 한다. 그러나, 제어 게이트 라인(CG1)과 부동 채널 사이의 전압은 고전압(VH1)과 항복전압(VB1) 사이의 차와 동일하다. 따라서, 항복전압(VB1)이 전압(VH4)보다 작다면 기록 오류가 발생할 가능성이 있다.
한편, 제어 게이트 라인(CG2a)이 선택됨으로써 기록 동작이 NAND 메모리셀 유닛(Paa)의 상부 메모리셀에서 수행되지만 NAND 메모리셀 유닛(Pab)의 상부 메모리셀에 수행되지 않는 경우, 양의 고전압(VH1)이 제어 게이트 라인(CG2a)에 인가되고, 비트 라인 기록방지전압(VH4)이 비선택 셀을 갖는 메모리셀 유닛(Pab)의 비트 라인(BLb)에 인가된다. 기록방지전압이 비트 라인(BLb)에 인가되는 경우, 하부 및 상부 메모리셀의 채널전위(Vch1, Vch2)는 도45에서와 동일한 방식으로 시간에 따라 변하고, 항복전압(VB1)까지 저하된다. 여기서, 선택 게이트 라인(SG2a)과 제어 게이트 라인(CG1a, CG2a)에 전압이 인가된 후 비트 라인에 전압이 인가된다. 그러나, 비트 라인으로의 전압인가가 선택 게이트 라인(SG2a)과 제어 게이트 라인(CG1a, CG2a)으로의 전압인가 전후인지의 여부에 따라 채널전위(Vch2)가 항복전압(VB1)까지 저하된다. 기록방지를 위해 채널전위(Vch2)는 비트 라인 기록방지전압(VH4) 이상이어야 한다. 그러나, 제어 게이트 라인(CG2)과 부동 채널 사이의 전압은 고전압(VH1)과 항복전압(VB1) 사이의 차와 동일하다. 따라서, 항복전압(VB1)이 기록방지전압(VH4)보다 작다면 기록 오류가 발생할 가능성이 있다.
도 46은 복수의 제어 게이트 라인을 공유하면서 매트릭스 구조로 배열된 NAND 메모리셀을 포함하는 메모리셀 유닛 어레이의 블록도이다. 도 47은 메모리셀 유닛 어레이의 등가회로이다. 또한, 도 47에서는, 공통 제어 게이트 라인(CG1a)이 선택됨으로써 기록 동작이 메모리셀 유닛(Paa)의 하부 메모리셀에서 수행되지만 메모리셀 유닛(Pab)의 하부 메모리셀에서는 수행되지 않는 경우의 각 단자에 인가되는 전압이 도시된다.
도 43에 도시된 메모리셀 유닛 어레이에 있어서, 메모리셀 유닛의 행에 대한 비트 라인을 따라 도 43에서 수직으로 측정된 폭을 갖는 공간에서 제어 게이트 라인을 따라 배열된 메모리셀 유닛의 각 행에 하나의 제어 게이트 선택 트랜지스터가 제공되어야 된다(즉, 하나의 제어 게이트 선택 트랜지스터가 각 제어 게이트 라인에 대해 요구됨). 한편, 하나의 공통 라인에 제어 게이트 라인을 2개씩 접속시킴으로써 제어 게이트 라인의 상호접속 루팅 피치가 증가되고, 하나의 제어 게이트 선택 트랜지스터가 메모리셀 유닛의 2개의 행에 대한 비트 라인을 따라 측정된 폭을 갖는 공간에 배치된다(이 경우, 하나의 제어 선택 트랜지스터가 각각의 두 제어 게이트 라인에 필요함)는 점에서 도 46에 도시된 메모리셀 유닛 어레이는 유익하다. 그러나, 복수의 제어 게이트 라인이 공유되기 때문에, 양의 고전압(VH1)이 선택 게이트 라인(SGb1, SGb2)이 비선택된 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd)의 하부 메모리셀의 제어 게이트에 인가된다. 도 48은 메모리셀 유닛(Pba)의 단순화된 용량 네트워크를 나타내는 회로도이다. 메모리셀 유닛의 주상 반도체층이 EEPROM에서의 반도체기판으로부터 전기적으로 분리되어 있기 때문에, 하부 메모리셀의 채널전위(Vch1)가 부동 게이트와 제어 게이트 사이의 용량(Ci_poly), 부동 게이트와 채널층 사이의 용량(Cox), 및 채널층과 이 채널층의 도전성과 반대되는 도전성을 각기 갖는 불순물층 사이의 접합에 형성된 공핍층의 용량(C1, C2, C3)의 결합관계에 의해 결정된다. 도 49는 양의 고전압(VH1)이 제어 게이트 라인(CG1a)에 인가되는 경우 비선택 메모리셀의 채널전위(Vch1)에서의 변화를 설명하는 그래프이다. 제어 게이트 라인(CG1a)에 양의 고전압(VH1)을 인가함으로써, 초기에 비선택 셀의 채널전위(Vch1)가 부동 게이트와 제어 게이트 사이의 용량(Ci_poly)과 부동 게이트와 채널층 사이의 용량(Cox)의 결합에 의해 상승된다. 소스 라인에 근접한 선택 트랜지스터의 소스-드레인 전압이 소스-드레인 항복전압(VB1)보다 더 높게 상승된다면, 항복이 발생한다. 결과로서, 소스-드레인 전압이 항복전압(VB1)과 동일하게 될 때까지 채널전위(Vch1)가 저하된다. 여기서, 메모리셀 유닛(Pba)의 하부 메모리셀의 비트 라인이 접지전위인 경우에 대한 설명이 주어진다. 또한, 기록방지전압(VH4)이 비트 라인에 인가되는 경우, 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd)의 하부 메모리셀의 채널전위(Vch1)가 항복전압(VB1)까지 저하된다. 기록방지를 위해 채널전위(Vch1)는 비트 라인 기록방지전압(VH4) 이상이어야 한다. 그러나, 제어 게이트 라인(CG1a)와 부동 채널 사이의 전압은 고전압(VH1)과 항복전압(VB1) 사이의 차와 동일하다. 여기서, 항복전압(VB1)이 기록방지전압(VH4)보다 작다면 기록 오류가 발생할 가능성이 있다.
한편, 제어 게이트 라인(CG2a)이 선택됨으로써 기록 동작이 NAND 메모리셀 유닛(Paa)의 상부 메모리셀에서 수행되지만 NAND 메모리셀 유닛(Pab)의 상부 메모리셀에서 수행되지 않는 경우, 양의 고전압(VH1)이 제어 게이트 라인(CG2a)에 인가되고, 기록방지를 위한 전압(VH2)(VH2<VH1)이 제어 게이트 라인(CG1a)에 인가된다. 또한, 선택 셀을 갖는 메모리셀 어레이(Paa)의 비트 라인(BLa)이 접지전위에서 유지되고, 비트 라인 기록방지전압(VH4)이 비선택 셀을 갖는 메모리셀 유닛(Pab)의 비트 라인(BLb)에 인가된다. 제어 게이트 라인(CG2a)에 접속된 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd)의 선택 게이트 라인(SG1b, SG2b)이 접지전위에서 유지된다. 또한, 복수의 제어 게이트 라인이 공유되기 때문에, 선택 게이트 라인(SGb1, SGb2)이 접지전위에서 유지됨으로써 양의 고전압(VH1)이 비선택 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd)의 상부 메모리셀의 제어 게이트에 인가된다. 도 50은 주상 반도체층(Pba)의 단순화된 용량 네트워크를 나타내는 회로도이다. 상부 메모리셀의 채널전위(Vch2)가 부동 게이트와 제어 게이트 사이의 용량(Ci_poly), 부동 게이트와 채널층 사이의 용량(Cox), 및 채널층과 이 채널층의 도전성과 반대되는 도전성을 각기 갖는 불순물층 사이의 접합에 형성된 공핍층의 용량(C1, C2, C3)의 결합관계에 의해 결정된다. 도 51은 양의 고전압(VH1)이 제어 게이트 라인(CG2a)에 인가되는 경우 관측되는 메모리셀의 채널전위(Vch2)에서의 변화를 설명하는 그래프이다. 제어 게이트 라인(CG2a)에 양의 고전압(VH1)을 인가함으로써, 초기에 채널전위(Vch2)가 부동 게이트와 제어 게이트 사이의 용량(Ci_poly)과, 부동 게이트와 채널층 사이의 용량(Cox)의 결합에 의해 상승된다. 소스 라인에 근접한 선택 트랜지스터의 소스-드레인 전압이 소스-드레인 항복전압(VB2)보다 더 높게 상승된다면, 항복이 발생한다. 결과적으로, 소스-드레인 전압이 항복전압(VB2)과 동일하게 될 때까지 채널전위(Vch2)가 저하된다. 기록방지를 위해 채널전위(Vch2)는 비트 라인 기록방지전압(VH4) 이상이어야 한다. 그러나, 제어 게이트 라인(CG2a)과 부동 채널 사이의 전압은 고전압(VH1)과 항복전압(VB2) 사이의 차와 동일하다. 따라서, 항복전압(VB2)이 기록방지전압(VH4)보다 작다면 기록 오류가 발생할 가능성이 있다.
상기 관점에서, 본 발명은 소스 확산층에 접속된 선택 트랜지스터가 비트 라인에 인가되는 기록방지전압과 소스 확산층에 인가되는 전압 사이의 차와 동일한 레벨 이상인 내부 확산층 항복전압을 갖는 메모리셀 유닛을 제공한다.
본 발명의 제1 실시형태에 따르면, 메모리셀 유닛은, 표면에 제공된 소스 확산층을 갖는 반도체기판; 상기 소스 확산층에 제공되고 그 최상부에 제공된 드레인 확산층을 갖는 주상 반도체층; 전하 축적층과 제어 게이트를 각각 갖는 메모리셀로서, 상기 기판에 수직방향으로 주상 반도체층상에 제1 불순물 확산층을 통해 직렬 로 배열된 복수의 메모리셀을 포함하는 메모리셀 배열; 제2 불순물 확산층을 통해 상기 메모리셀 배열의 일단과 상기 드레인 확산층에 접속되는 제1 선택 트랜지스터; 및 제3 불순물 확산층을 통해 상기 메모리셀 배열의 타단과 상기 소스 확산층에 접속되는 제2 선택 트랜지스터를 구비하며: 상기 제3 불순물 확산층과 상기 소스 확산층 사이의 거리는 각각의 상기 메모리셀의 양측에 배치된 불순물 확산층 사이의 거리보다 더 길기 때문에, 기록방지전압이 상기 소스 확산층과 상기 제1 불순물 확산층 사이에 인가되는 경우 상기 제2 선택 트랜지스터의 펀치-스루가 회피되는 것을 특징으로 한다.
본 발명의 제2 실시형태에 따르면, 메모리셀 유닛은, 상기 반도체기판상에 제공되며, 저부의 일부가 상기 소스 확산층과 접촉되며, 저부의 타부가 상기 반도체기판에 전기적으로 접속된 주상 반도체층으로서, 최상부에 제공된 주상 반도체층; 전하 축적층과 제어 게이트를 각각 갖는 메모리셀로서, 상기 기판에 수직방향으로 상기 주상 반도체층상에 제1 불순물 확산층을 통해 직렬로 배열된 복수의 메모리셀을 포함하는 메모리셀 배열; 제2 불순물 확산층을 통해 상기 메모리셀 배열의 일단과 상기 드레인 확산층에 접속되는 제1 선택 트랜지스터; 및 제3 불순물 확산층을 통해 상기 메모리셀 배열의 타단과 상기 소스 확산층에 접속되는 제2 선택 트랜지스터를 구비하며: 상기 제3 불순물 확산층과 상기 소스 확산층 사이의 거리는 각각의 상기 메모리셀의 양측에 배치된 불순물 확산층 사이의 거리보다 더 길기 때문에, 기록방지전압이 상기 소스 확산층과 상기 제1 불순물 확산층 사이에 인가되는 경우 상기 제2 선택 트랜지스터의 펀치-스루가 회피되는 것을 특징으로 한다.
제1 실시형태에 따르면, 메모리셀 유닛은 반도체기판으로부터 전기적으로 절연되고, 제3 불순물 확산층과 소스 확산층 사이의 거리는 제1 불순물 확산층과 제1 불순물 확산층으로부터 대향하는 메모리셀의 일측에 배치된 불순물 확산층 사이의 거리보다 더 길다. 따라서, 기록방지전압이 소스 확산층과 제3 불순물 확산층 사이에 인가되는 경우 제2 선택 트랜지스터의 펀치-스루는 회피될 수 있다. 따라서, 기록 동작이 제3 불순물 확산층에 근접한 메모리셀에 수행되는 경우, 다른 비선택 메모리셀의 채널전위는 기록방지전압으로 유지될 수 있다. 그러므로, 비선택 메모리셀에 대한 기록 오류가 확실하게 방지될 수 있어, 메모리셀 유닛은 신뢰성이 높고 안정적으로 작동할 수 있다.
드레인 확산층과 제2 불순물 확산층 사이의 거리가 각각의 메모리셀의 대향면에 배치된 불순물 확산층 사이의 거리보다 더 긴 경우, 기록방지전압이 드레인 확산층과 제2 불순물 확산층 사이에 인가되는 경우 제1 선택 트랜지스터의 펀치-스루는 회피될 수 있다. 따라서, 기록 동작이 제2 불순물 확산층에 근접한 메모리셀에 수행되는 경우, 다른 비선택 메모리셀의 채널전위가 기록방지전압으로 유지될 수 있다. 그러므로, 비선택 메모리셀에 대한 기록 오류가 확실하게 방지될 수 있어, 메모리셀 유닛은 신뢰성이 높고 안정적으로 작동할 수 있다.
제2 실시형태에 따르면, 메모리셀 유닛은 반도체기판에 전기적으로 접속되어 있고, 제3 불순물 확산층과 소스 확산층 사이의 거리는 각각의 메모리셀의 대향면에 배치된 불순물 확산층 사이의 거리보다 더 길다. 따라서, 기록방지전압이 소스 확산층과 제3 불순물 확산층 사이에 인가되는 경우 제2 선택 트랜지스터의 펀치-스 루는 회피될 수 있다. 따라서, 기록 동작이 제3 불순물 확산층에 근접한 메모리셀에 수행되는 경우, 다른 비선택 메모리셀의 채널전위는 기록방지전압으로 유지될 수 있다. 그러므로, 비선택 메모리셀에 대한 기록 오류가 확실하게 방지될 수 있어, 메모리셀 유닛은 신뢰성이 높고 안정적으로 작동할 수 있다.
드레인 확산층과 제2 불순물 확산층 사이의 거리가 각각의 메모리셀의 대향면에 배치된 불순물 확산층 사이의 거리보다 더 긴 경우, 기록방지전압이 드레인 확산층과 제2 불순물 확산층 사이에 인가되는 경우 제1 선택 트랜지스터의 펀치-스루는 회피될 수 있다. 따라서, 기록 동작이 제2 불순물 확산층에 근접한 메모리셀에 수행되는 경우, 다른 비선택 메모리셀의 채널전위가 기록방지전압으로 유지될 수 있다. 그러므로, 비선택 메모리셀에 대한 기록 오류가 확실하게 방지될 수 있어, 메모리셀 유닛은 신뢰성이 높고 안정적으로 작동할 수 있다.
복수의 메모리셀 유닛은 매트릭스 구조로 배열되어 있고 상기 언급된 메모리셀 유닛 중 하나로 각각 이루어지는 경우, 메모리셀 유닛의 선택 트랜지스터 각각은 드레인 확산층과 소스 확산층 사이에 인가되는 기록방지전압 이상의 항복전압을 갖는다. 실제로, 기록 동작이 제3 불순물 확산층에 근접한 메모리셀에 수행되는 경우, 비선택 메모리셀의 채널전위가 기록방지전압으로 유지될 수 있다. 그러므로, 비선택 메모리셀에 대한 기록 오류가 확실하게 방지될 수 있다. 따라서, 메모리셀 유닛은 신뢰성이 높고 안정적으로 작동할 수 있다.
상기 언급된 바와 같이, 본 발명은, 전자가 메모리셀의 전하 축적층으로 주입되는 경우 인가되는 비트 라인 기록방지전압과 관련하여 충분히 높은 항복전압을 갖는 선택 트랜지스터를 포함하고, 비선택 메모리셀에 대한 기록 오류를 확실하게 방지할 수 있는 비휘발성 반도체 기억장치를 또한 제공한다.
대안으로, 복수의 메모리셀 유닛은 매트릭스 구조에서 종횡으로 배열되며, 각각은 상기 언급된 메모리셀 중 하나로 이루어진다. 복수의 제어 게이트 라인 각각이 제공되어 매트릭스 구조의 각 열에서 종방향으로 배열된 주상 반도체층에 제공된 메모리셀의 제어 게이트를 연속적으로 접속시키고, 공통 접속된다. 복수의 비트 라인 각각이 제공되어 매트릭스 구조의 각 행에서 횡방향으로 배열된 주상 반도체층에 제공된 메모리셀 유닛의 드레인 확산층을 접속시킨다. 이 경우에 있어서, 메모리셀 유닛의 선택 트랜지스터 각각은 메모리셀 유닛의 드레인 확산층과 소스 확산층 사이에 인가되는 기록방지전압 이상의 항복전압을 갖는다. 실제로, 기록 동작이 제3 불순물 확산층에 근접한 메모리셀에 수행되는 경우, 비선택 메모리셀의 채널전위가 기록방지전압 이상으로 유지될 수 있다. 그러므로, 비선택 메모리셀에 대한 기록 오류가 확실하게 방지될 수 있다. 따라서, 메모리셀 유닛은 신뢰성이 높고 안정적으로 작동할 수 있다.
본 발명의 액정표시장치가 상기 언급된 반도체 기억장치 중 하나로 이루어지는 경우, 반도체장치에 대한 기록 오류가 확실하게 방지될 수 있다. 따라서, 액정표시장치는 신뢰성이 높고 안정적으로 작동할 수 있다.
본 발명에 따른 메모리셀 유닛은 표면에 제공된 소스 확산층을 갖는 반도체기판; 상기 소스 확산층에 제공되고 그 최상부에 제공된 드레인 확산층을 갖는 주 상 반도체층; 전하 축적층과 제어 게이트를 각각 갖는 메모리셀로서, 상기 기판에 수직방향으로 주상 반도체층상에 제1 불순물 확산층을 통해 직렬로 배열된 복수의 메모리셀을 포함하는 메모리셀 배열; 제2 불순물 확산층을 통해 상기 메모리셀 배열의 일단과 상기 드레인 확산층에 접속되는 제1 선택 트랜지스터; 및 제3 불순물 확산층을 통해 상기 메모리셀 배열의 타단과 상기 소스 확산층에 접속되는 제2 선택 트랜지스터를 구비하며, 상기 제3 불순물 확산층과 상기 소스 확산층 사이의 거리는 각각의 상기 메모리셀의 양측에 배치된 불순물 확산층 사이의 거리보다 더 길기 때문에, 기록방지전압이 상기 소스 확산층과 상기 제1 불순물 확산층 사이에 인가되는 경우 상기 제2 선택 트랜지스터의 펀치-스루가 회피되는 것을 특징으로 한다.
본 발명의 메모리셀 유닛에 있어서, 주상 반도체층이 전기적으로 반도체기판으로부터 분리되거나 반도체기판에 접속될 수 있다. 제3 불순물 확산층과 소스 확산층 사이의 거리는 메모리셀 각각의 양측에 배치된 불순물 확산층 사이의 거리보다 더 길다. 따라서, 기록방지전압이 소스 확산층과 제1 불순물 확산층 사이에 인가되는 경우 제2 선택 트랜지스터의 펀치-스루가 회피될 수 있다.
또한, 드레인 확산층과 소스 확산층 사이의 거리가 메모리셀 각각의 양측에 배치된 불순물 확산층 사이의 거리보다 더 길 수 있다. 따라서, 기록방지전압이 드레인 확산층과 제2 불순물 확산층 사이에 인가되는 경우 제1 선택 트랜지스터의 펀치-스루가 회피될 수 있다.
여기서, 제3 불순물 확산층과 소스 확산층 사이의 거리는 도 1에 도시된 바 와 같이 제3 불순물 확산층(10)과 소스 확산층(11) 사이의 최소 거리를 의미한다.
여기서, 메모리셀 각각의 양측에 배치된 불순물 확산층 사이의 거리는 도 1에 도시된 바와 같이 제1 불순물 확산층(9)과 제2 불순물 확산층(8) 사이의 최소 거리 또는 제1 불순물 확산층과 제3 불순물 확산층(10) 사이의 최소 거리를 의미한다.
여기서, 기록방지전압은, 기록 동작이 메모리셀에서 수행되는 경우 비선택 메모리셀 유닛의 드레인 확산층에 인가되는 전압을 의미한다. 기록을 위해 전자가 선택 메모리셀의 전하 축적층으로 주입되는 경우, 기록전압으로서 양의 전압이 선택 메모리셀의 제어 게이트에 접속된 제어 게이트 라인에 인가된다. 따라서, 기록전압이 선택 메모리셀과 제어 게이트 라인을 공유하는 비선택 메모리셀의 제어 게이트에 인가되어, 비선택 메모리셀에 대한 기록이 방지되어야 한다. 그러므로, 비선택 메모리셀을 포함하는 메모리셀 유닛의 드레인 확산층에 양의 고전압이 인가되어 드레인 확산층과 제어 게이트 사이의 전압차에 의해 달리 발생할 수 있는 전자주입이 일어나지 않는다. 이 경우에 있어서, 드레인 확산층에 인가된 전압은 기록방지전압이다.
여기서, 펀치-스루는, 고전압이 짧은 소스-드레인 거리(채널 길이)를 갖는 트랜지스터에 인가되는 경우, 드레인측 공핍층과 소스측 공핍층이 상호 접속되고 게이트 아래에 채널을 형성하지 않고 소스와 드레인 사이에 전류가 흐르는 현상을 의미한다. 일반적으로, 트랜지스터의 소스-드레인 항복전압보다 더 큰 전압(즉, 트랜지스터가 오프인 경우 소스와 드레인 사이에 인가되는 최대 허용전압)이 인가되 는 경우, 트랜지스터가 오프임에도 불구하고 소스와 드레인 사이에 흐르는 전류가 급속하게 증가된다. 이는 트랜지스터의 항복을 야기한다. 항복이 발생하는 경우, 소스-드레인 전압이 항복전압과 동일한 레벨로 감소된다. 짧은 채널 길이를 갖는 미세한 트랜지스터의 경우에 있어서, 항복전압이 펀치-스루에 의해 결정된다. 펀치-스루에 대한 항복전압(펀치-스루 항복전압)의 향상을 위해, 트랜지스터의 채널 길이를 증가시키는 것이 필요하다. 채널 길이를 길게 함으로써, 드레인측 공핍층과 소스측 공핍층 사이의 접속은 고전압이 인가되는 경우에만 발생한다. 따라서, 펀치-스루가 방지될 수 있다.
여기서, 제1 선택 트랜지스터의 항복전압은, 제1 선택 트랜지스터가 오프인 경우, 드레인 확산층과 제2 불순물 확산층 사이의 유지되는 최대 전압을 의미한다. 여기서, 제2 선택 트랜지스터의 항복전압은, 제2 선택 트랜지스터가 오프인 경우, 제3 불순물 확산층과 소스 확산층 사이에 유지되는 최대 전압을 의미한다.
따라서, 여기서, 제1 선택 트랜지스터의 펀치-스루는, 트랜지스터가 오프인 경우, 제2 불순물 확산층측의 공핍층과 드레인 확산층측의 공핍층이 상호 접속되고, 트랜지스터의 채널을 통해 전류가 흐르는 현상을 의미한다. 여기서, 제2 선택 트랜지스터의 펀치-스루는, 트랜지스터가 오프인 경우, 소스 확산층측의 공핍층과 제3 불순물 확산층측의 공핍층이 상호 접속되고, 트랜지스터의 채널을 통해 전류가 흐르는 현상을 의미한다.
즉, 본 발명의 메모리셀 유닛의 특징은, 제2 선택 트랜지스터가 전자주입이 되지 않은 메모리셀을 갖는 메모리셀 유닛의 드레인 확산층에 인가되는 기록방지전 압과 기록 동작에서 소스 확산층에 인가되는 전압 사이의 전압차와 동일한 레벨 이상인 항복전압을 갖는 것이다. 또한, 제1 선택 트랜지스터는 전자주입이 되지 않은 메모리셀을 갖는 메모리셀 유닛의 드레인 확산층에 인가되는 기록방지전압과 기록 동작에서 소스 확산층에 인가되는 전압 사이의 전압차와 동일한 레벨 이상인 항복전압을 갖는다.
본 발명에 따른 비휘발성 반도체 기억장치는 매트릭스 구조에서 종횡으로 배열된 복수의 메모리셀 유닛을 구비하며, 이 메모리셀 유닛 각각은 상기 언급된 메모리셀 유닛을 포함한다.
본 발명에 따른 비휘발성 반도체 기억장치는 매트릭스 구조에서 종횡으로 배열된 복수의 메모리셀 유닛을 구비하고 각각은 상기 언급된 메모리셀 유닛을 포함하며, 여기서 복수의 제어 게이트 라인은 매트릭스 구조의 각 열에서 종방향으로 배열된 주상 반도체층에 제공된 메모리셀의 제어 게이트를 연속적으로 접속시켜 각기 제공되고, 공통 접속되고, 복수의 비트 라인은 매트릭스 구조의 각 행에서 횡방향으로 배열된 주상 반도체층에 제공된 메모리셀 유닛의 드레인 확산층을 접속시킴으로써 각기 제공된다.
본 발명에 따른 액정표시장치는 비휘발성 반도체 기억장치 중 어느 하나를 포함한다.
첨부된 도면을 참조하여, 이하 본 발명이 실시예에 의해 상세하게 설명된다. 그러나, 본 발명이 이들 실시예에 한정되지 않음을 이해되어야 한다.
제1
실시예
도 5 내지 도 24를 참조하여, 본 발명에 따른 비휘발성 반도체 기억장치에 제공된 NAND 메모리셀 유닛을 제조하기 위한 전형적인 제조 프로세스가 설명된다. 이 실시예에서 제조되는 NAND 메모리셀 유닛 각각은, 예컨대, 반도체기판을 씨-아일랜드(sea-island) 구조로 가공함으로써 형성되고 활성영역으로서 작용하는 주변면을 갖는 아일랜드 반도체층, 아일랜드 반도체층의 상부 및 하부와 연관되어 제공된 선택 트랜지스터, 및 선택 트랜지스터 사이의 아일랜드 반도체 층을 따라 직렬로 배열된 복수의 메모리셀(예컨대, 2개의 메모리셀)을 구비하며, 터널 산화막에 의해 구성된 부동 게이트와 아일랜드 반도체층의 활성영역에 제공된 전하 축적층을 각각 포함한다. 아일랜드 반도체층이 반도체기판으로부터 전기적으로 부동되고, 메모리셀의 활성영역이 서로로부터 전기적으로 부동된다. 도 4는 본 발명에 따른 복수의 NAND 메모리셀 유닛을 포함하는 메모리셀 유닛 어레이의 평면도이다. 도 5 내지 도 24는 도 4에 도시된 메모리셀 유닛 어레이에 대한 제조 프로세스를 설명하기 위한 도 4에서의 A-A'선에 따른 단면도이다.
200~2,000nm의 두께를 갖는 실리콘 질화막(제1 절연막)(310)이 P형 실리콘기판(반도체기판)(100)의 표면에 먼저 형성된다. 이어서, 저항막이 실리콘 질화막(310) 상에 형성되고 저항 마스크(R1)의 형성을 위해 공지의 포토리소그래피 기술에 의해 패턴닝된다(도 5).
저항 마스크(R1)를 이용함으로써, 실리콘 질화막(제1 절연막)(310)이 반응성 이온 에칭에 의해 에칭된다. 이어서, 마스크로서 실리콘 질화막(제1 절연막)(310)을 이용하여 P형 실리콘기판(반도체기판)(100)이 반응성 이온 에칭에 의해 2,000~20,000nm의 깊이로 에칭됨으로써, 제1 격자 트렌치가 형성된다. 따라서, P형 실리콘기판(100)의 일부가 씨-아일랜드 구조로 배열된 복수의 아일랜드 반도체층(110)으로 분리된다. 그 후, P형 실리콘기판(100)의 상면과 각 아일랜드 반도체층(110)의 주변면이 열적으로 산화됨으로써, 열 산화막(제2 절연막)(410)이 형성된다(도 6).
아일랜드 반도체층(110)의 주변면에 존재하는 열 산화막(제2 절연막)(410)의 일부가, 예컨대, 등방성 에칭에 의해 선택적으로 에칭제거된 후, 필요에 따라 경사 이온 주입에 의해 각 아일랜드 반도체층(110)의 주변면으로 채널 이온이 주입된다. 대안으로, CVD에 의해 아일랜드 반도체층(110)의 주변면에 붕소를 함유한 산화막을 형성하여 채널 이온 주입에 의한 것보다는 산화막으로부터 주변면으로 붕소를 확산시킴으로써 채널 이온의 주입이 실현될 수 있다. 이어서, 대략 10m의 두께를 각각 갖는 실리콘 산화막(제3 절연막)(420)이, 예컨대, 열산화에 의해 각 아일랜드 반도체층(110)의 주변면에 터널 산화막으로서 형성된다(도 7). 터널 산화막이 열 산화막으로 제한되지 않고, CVD 산화막 또는 산화질소막으로 될 수 있다. 단지 아일랜드 반도체층(110)의 적어도 활성영역 상에 제3 절연막을 형성할 필요가 있으나, 이 제3 절연막이 아일랜드 반도체층(110)의 주변면 및 상면과 반도체기판(100)의 표면을 전체적으로 피복하도록 형성될 수 있다.
이어서, 다결정 실리콘막(제1 도전막)(510)이 아일랜드 반도체층(110)의 주변벽 및 상면과 반도체기판(100)의 표면을 전체적으로 피복하도록 형성된다(도 8). 그러나, 단지 아일랜드 반도체층(110)의 주변면에 적어도 제1 도전막을 형성하는 것이 필요하다. 그 후, 실리콘 질화막(제4 절연막)(321)이 CVD에 의해 형성된 후, 예컨대, 반응성 이온 에칭에 의해 선택적으로 에칭제거되어, 실리콘 질화막(제4 절연막)(321)의 일부가 다결정 실리콘막(제1 도전막)(510)의 주변면부 상에 주변벽 스페이서(spacer)로서 남게 된다(도 9).
실리콘 산화막(제5 절연막)(431)이 CVD에 의해 제1 격자 트렌치(210)에 형성된다(도 10). 실리콘 산화막(제5 절연막)(431)이 부분적으로 제거되어 제1 격자 트렌치를 소망의 깊이까지 채운다(도 11). 마스크로서 실리콘 산화막(제5 절연막)을 이용하여 실리콘 질화막(제4 절연막)(321)이 등방성 에칭에 의해 부분적으로 에칭제거되어, 실리콘 산화막(제5 절연막)(431)과 다결정 실리콘막(제1 도전막)(510) 사이에 존재하는 실리콘 질화막(제4 절연막)(321)의 일부가 남겨진다(도 12). 이 때, 실리콘 질화막(제4 절연막)(321)이 실리콘 산화막(제5 절연막)(431)의 상면으로부터 리세싱(recessing)된다. 이어서, 실리콘 산화막(제6 절연막)(441)이 리세스에 형성된다. 이 때, 실리콘 산화막(제6 절연막)(441) 각각은 실리콘 질화막(제4 절연막)(321) 두께의 대략 1/2 이상인 두께를 가져 리세스를 채운다. 또한, 리세스 외부의 다결정 실리콘막(제1 도전막)(510) 상에 존재하는 산화막(441)의 일부가, 예컨대, 등방성 에칭에 의해 제거된다. 실리콘 산화막(제6 절연막)(441)이 리세스에 존재하기 때문에, 실리콘 질화막(제4 절연막)(321)이 실리콘 산화막(제5 절연막)(431)과 실리콘 산화막(제6 절연막)(441)에 의해 매몰된다.
이어서, 실리콘 질화막(제4 절연막)(322)이 상기 언급된 동일한 방식으로 CVD에 의해 형성되고, 반응성 이온 에칭에 의해 선택적으로 에칭제거되어, 실리콘 질화막(제4 절연막)(322)의 부분이 다결정 실리콘막(제1 도전막)(510)의 주변면부에 주변벽 스페이서로서 존재하게 된다(도 13). 실리콘 산화막(제5 절연막)(432)이 상기 언급된 바와 같이 실질적으로 동일한 방식으로 제1 격자 트렌치(210)에 형성된 후, 실리콘 산화막(제6 절연막)(442)이 상기 언급된 바와 동일한 방식으로 주변벽 스페이서로서 제공된 실리콘 질화막(제4 절연막)(322)의 위에 있는 리세스에 형성된다. 이어서, 실리콘 질화막(제4 절연막)(323)이 상기 언급된 바와 동일한 방식으로 다결정 실리콘막(제1 도전막)(510)의 주변면부 상의 주변벽 스페이서로서 형성된다(도 14).
이들 단계를 반복함으로써, 복수의 실리콘 질화막(제4 절연막)(321~324)이 다결정 실리콘막(제1 도전막)(510)의 각 주변면부 상의 주변벽 스페이서로서 형성된다(도 15). 이어서, 다결정 실리콘막(제1 도전막)(510)의 주변면부 각각이 등방성 에칭에 의해 복수의 다결정 실리콘막(제1 도전막)(511~514)으로 분리된다. 대안으로, 다결정 실리콘막(제1 도전막)(510)의 분리가 마스크로서 실리콘 질화막(제4 절연막)(321~324)을 이용하여 열산화에 의해 실현될 수 있다. 또한, 에칭과 열산화가 다결정 실리콘막(510)의 분리를 위해 조합하여 이용될 수 있다. N형 반도체층(721~724)과 불순물 확산층(710)을 형성하기 위해 다결정 실리콘막(제1 도전막)(511~514)과 실리콘 질화막(제1 절연막)(310)의 자기정합에 의해 불순물이 아일랜드 반도체층(110)의 일부와 반도체기판(100)의 일부로 주입된다. 이 때, 이후에 제1 배선층(first interconnection layer)(소스)으로서 작용하는 불순물 확산층(710)의 불순물농도가 이온주입법에 의해 조정될 수 있다(도 16).
제1 배선층을 위한 불순물 확산층(710)의 형성이 반드시 N형 반도체층(721~724)의 형성과 동시에 행해질 필요는 없다. 예컨대, 제1 배선층을 위한 불순물 확산층(710)의 형성이 열 산화막(제2 절연막)(410)의 형성 후 또는 실리콘 산화막(제3 절연막)(420)의 형성 후 이온주입에 의해 실현될 수 있다. 또한, 이온주입이 상기 언급된 시간 포인트에서 복수회 반복될 수 있다. 그 후, 실리콘 산화막(제7 절연막)(450)이, 예컨대, 열산화에 의해 다결정 실리콘막(제1 도전막)(511~514)의 노출면에 형성된다. 이 때, 열처리가 불순물 확산층(710, 721~724)을 아일랜드 반도체층(110)으로 확산시키므로, 결과적으로 아일랜드 반도체층(110)에서의 P형 영역이 전기적으로 부동된다(도 17). 다결정 실리콘막(제1 도전막)(510)이 형성된 경우, 또는 불순물이 아일랜드 반도체층(110)으로 주입되는 경우 다결정 실리콘막(제1 도전막)(511~514)에서의 불순물의 주입이 행해질 수 있다. 다결정 실리콘막(511~514)에 도전성을 갖게 하는 것이 가능하다면, 불순물 주입의 시기는 특히 제한되지 않는다.
실리콘 질화막 주변벽 스페이서(제4 절연막)(321~324)가, 예컨대, 등방성 에칭에 의해 제거된 후, 실리콘 산화막(제8 절연막)(461)이 CVD에 의해 형성되고 비등방성 에칭과 등방성 에칭에 의해 부분적으로 에칭됨으로써, 다결정 실리콘막(제1 도전막)(511)의 주변면이 실리콘 산화막(제8 절연막)(461)으로 피복된다. 다음, 실리콘 질화막(제9 절연막)(331)이 다결정 실리콘막(제1 도전막)(512~514)과 실리콘 산화막(제7 절연막)(450) 상의 주변벽 스페이서로서 형성된다(도 18).
이어서, 실리콘 산화막(제8 절연막)(461)이 에칭백(etching back)되어 다결 정 실리콘막(제1 도전막)(511)의 주변면이 노출된 후, 다결정 실리콘막(제2 도전막)(521)이 다결정 실리콘막(제1 도전막)(511)의 주변면에 형성된다(도 19). 그 후, 불순물 확산층(710)의 분리를 위해 제2 트렌치(220)가 다결정 실리콘막(제2 도전막)(521)과 자기정합을 하여 P형 실리콘기판(반도체기판)(100)에 형성된다. 즉, 제1 배선층에 대한 분리부가 제2 도전막에 대한 분리부와 자기정합하여 형성된다. 차례로, 다결정 실리콘막(제2 도전막)(521)이 다결정 실리콘막(제1 도전막)(511)과 각각 접촉하도록 에칭백된다. 이 다결정 실리콘막(제2 도전막)(521) 각각은 선택 게이트로서 작용한다. 이 때, 선택 게이트 라인(제2 배선층)이 마스킹 단계없이 도 4의 A-A'선을 따라 계속적으로 연장되어 형성되며, A-A'선에 따라 측정된 아일랜드 반도체층(110) 사이의 거리는 소정의 거리 이하로 설정된다. 그 후, 실리콘 산화막(제8 절연막)(462)이 형성되고 비등방성 에칭과 등방성 에칭에 의해 부분적으로 에칭되어, 다결정 실리콘막(제2 도전막)(521)의 주변면과 상면이 실리콘 산화막(제8 절연막)(462)으로 피복된다. 이어서, 실리콘 질화막 주변벽 스페이서(제9 절연막)(331)이 등방성 에칭에 의해 제거되고, 층간 절연막(612)이 다결정 실리콘막(제1 도전막)(512~514)의 노출된 주변면에 형성된다(도 20). 층간 절연막(612)은, 예컨대, ONO막이 될 수 있다.
다음, 다결정 실리콘막(제2 도전막)(522)이 형성되고 상기에 언급된 바와 동일한 방식으로 에칭백되어, 다결정 실리콘막(제1 도전막)(512)의 주변면이 층간 절연막(612)을 통해 다결정 실리콘막(제2 도전막)(522)으로 피복된다(도 21). 이 때, 제어 게이트 라인(제3 배선층)이 마스킹 단계없이 도 4의 A-A'선을 따라 계속해서 연장되어 형성되며, A-A'선에 따라 측정된 아일랜드 반도체층(110) 사이의 거리는 소정의 거리 이하로 설정된다. 그 후, 실리콘 산화막(제8 절연막)(463)이 형성되고 비등방성 에칭과 등방성 에칭에 의해 부분적으로 에칭되어, 다결정 실리콘막(제2 도전막)(522)의 주변면과 상면이 실리콘 산화막(제8 절연막)(463)으로 피복된다. 이러한 단계를 반복함으로써, 다결정 실리콘막(제2 도전막)(523)이 층간 절연막(613)을 통해 다결정 실리콘막(제1 도전막)(513)의 주변면에 형성된다(도 22).
이어서, 산화막(제8 절연막)(464)이 형성되어 다결정 실리콘막(제2 도전막)(523)의 주변면과 상면을 피복하게 된다. 다결정 실리콘막(제2 도전막)(524)이 최상부 다결정 실리콘막(제1 도전막)(514)의 주변면에 형성되고, 최하부 다결정 실리콘막(제1 도전막)(511)과 동일하게 최상부 다결정 실리콘막(제1 도전막)(514)에 각각 접촉하도록 에칭백된다. 실리콘 산화막(제10 절연막)(465)이 다결정 실리콘막(제2 도전막)(524)의 상면에 형성되고, CMP에 의해 에칭백되거나 부분적으로 마멸되어, 불순물 확산층(724)을 각각 구비한 각 아일랜드 반도체층(110)의 상면이 노출된다. 이어서, 비트 라인(제4 배선층)(840)이 제2 및 제3 배선층과 교차하도록 형성되고 아일랜드 반도체층((110)의 상부에 접속된다(도 23). 도 23에 있어서, 제4 배선층(840)이 부정합없이 불순물 확산층(724) 상에 배치된 것으로 설명된다. 부정합이 발생할지라도, 제4 배선층(840)이 도 24에 도시된 바와 같이 확실하게 불순물 확산층(724)에 접속될 수 있다.
그 후, 공지의 기술에 의해 층간 절연막이 형성된 후, 접촉 홀(contact hole)과 금속 배선이 형성된다. 따라서, NAND 메모리셀 유닛이 제조되고, 각각은 부동 게이트로서 제1 도전막(다결정 실리콘막)을 각각 구비한 전하 축적층을 포함하고 전하 축적층의 전하 주입상태에 기초하여 메모리기능을 갖는다.
도 1은 반도체기판에 수직으로 도시되며 본 실시예에서 제조된 비휘발성 반도체장치의 메모리셀 유닛의 단면도이고, 도 2는 메모리셀 유닛의 등가회로도이다. 도 3은 도 1에 도시된 메모리셀 유닛의 물리적인 형태를 나타내는 사시도이다. NAND 메모리셀 유닛(플래시 메모리)은 직렬로 배열된 2개의 메모리셀(M1, M2)과, 메모리셀의 양측에 배치된 선택 트랜지스터(N1, N2)를 포함한다.
NAND 메모리셀 유닛에 있어서, 소스 라인측 상에 배치된 선택 트랜지스터는, 기록 동작이 수행되는 경우 비트 라인에 인가되는 기록방지전압과 소스 라인에 인가되는 전압 사이의 차와 동일한 레벨 이상인 소스-드레인 항복전압(VB1)을 갖는다. 소스측 선택 트랜지스터가 메모리셀 트랜지스터의 채널길이보다 적어도 더 큰 채널길이를 갖게 함으로써, NAND 메모리셀 유닛의 소스측 선택 트랜지스터는 소망의 항복전압을 갖는다. 따라서, 펀치-스루 항복전압은 증가될 수 있다.
본 실시예에 따른 제조 프로세스에 의해 제조된 NAND 메모리셀 유닛에 있어서, 실리콘 질화막 주변벽 스페이서(321)의 수직 길이는 실리콘 질화막 주변벽 스페이서(322, 323)의 수직 길이보다 더 길게 설정되므로, 다결정 실리콘막(511)의 수직 길이(선택 트랜지스터의 채널 길이)가 다결정 실리콘막(512, 513)의 수직 길이(메모리셀 트랜지스터의 채널 길이)보다 더 길게 증가된다. 결과로서, 선택 트랜지스터의 채널 길이는 메모리셀 트랜지스터의 채널 길이보다 더 길게 설정될 수 있다.
상기에 언급된 바와 같이, 선택 트랜지스터의 내부 확산층 항복전압이 선택 트랜지스터의 채널 길이에 의해 결정된다. 실리콘 질화막 주변벽 스페이서에 대한 설계 및 제조 파라미터를 조정함으로써 채널 길이는 최적화될 수 있다. 따라서, 선택 트랜지스터는 소망의 특징을 가질 수 있다.
소스측 선택 트랜지스터가 소망의 항복전압을 갖도록 하는 설계와 제조가 설명되었지만, 드레인측 선택 트랜지스터는 소스측 선택 트랜지스터와 동일한 방식으로 설계 및 제조될 수 있다.
본 실시예에 따른 메모리셀 유닛에 있어서, 주상 반도체층이, 도 1에 도시된 바와 같이 반도체기판의 도전성과 반대되는 도전성을 갖는 불순물 확산층에 의해 반도체기판으로부터 전기적으로 분리된다. 그러나, 본 발명은, 주상 반도체층이 반도체기판으로부터 전기적으로 분리되는 경우뿐만 아니라 도 40에 도시된 바와 같이 주상 반도체층이 반도체기판에 전기적으로 접속되어 있는 경우에도 적용될 수 있다.
제2
실시예
도 25는 매트릭스 구조로 배열된 도 1의 NAND 메모리셀 유닛을 구비한 메모리셀 유닛 어레이를 나타내는 블록도이다. 도 26은 메모리셀 유닛 어레이의 등가회로도이다. 도 25 및 도 26에 도시된 바와 같이, 선택 게이트 라인(SG1a, SG2a)과 제어 게이트 라인(CG1a, CG2a)에 의해 선택된 NAND 메모리셀 유닛(Paa, Pab 내지 Pac, Pad), 선택 게이트 라인(SG1b, SG2b)과 제어 게이트 라인(CG1b, CG2b)에 의해 선택된 NAND 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd), 선택 게이트 라인(SG1c, SG2c)과 제어 게이트 라인(CG1c, CG2c)에 의해 선택된 NAND 메모리셀 유닛(Pca, Pcb 내지 Pcc, Pcd), 및 선택 게이트 라인(SG1d, SG2d)과 제어 게이트 라인(CG1d, CG2d)에 의해 선택된 NAND 메모리셀 유닛이 있다. 또한, 선택 게이트 라인 및 제어 게이트 라인과 교차하는 비트 라인(BLa~BLd)과 공통 소스 라인(SL)이 제공된다. 이하, 비휘발성 반도체장치의 메모리셀에서 수행될 기록 동작과 선택 트랜지스터의 항복전압이 설명된다.
제1 기록 동작[소스전위가 접지 레벨(
GND
)인 경우]
도 25에 도시된 메모리셀 유닛 어레이에 있어서, 선택 게이트 라인(SG1a, SG2a)과 제어 게이트 라인(CG1a, CG2a)이 선택되고, 다른 선택 게이트 라인(SG1b, SG2b, SG1c, SG2c, SG1d, SG2d)과 다른 제어 게이트 라인(CG1b, CG2b, CG1c, CG2c, CG1d, CG2d)이 비선택된다. 기록 동작이 선택 메모리셀 유닛(Paa, Pab, Pac, Pad) 중 어느 하나의 하부 메모리셀(M1)에서 수행되는 경우, 고전압(VH1)이 제어 게이트 라인(CG1a)[제어 게이트(2)]에 인가되고, 기록을 방지하도록 전압(VH2)(VH2<VH1)이 제어 게이트 라인(CG2a)[제어 게이트(4)]에 인가된다. 양의 전압(VH3)이 선택 게이트 라인(SG2a)[선택 게이트(6)]에 인가되고, 선택 게이트 라인(SG1a)[선택 게이트(5)]과 소스 라인(SL)[소스단자(11)]은 접지된다.
제어 게이트 라인(CG1)에 접속된 셀로부터 전자주입이 될 메모리셀의 비트 라인[드레인 단자(7)]은 접지되므로, N형 확산층(8, 9, 10)이 접지전위로 유지된다. 이어서, 부동 채널이 접지전위로 되기 때문에, 제어 게이트 라인(CG1a)[제어 게이트(2)]과 부동 채널 사이에 고전압(VH1)이 발생한다. 이 때, 터널전류에 의해 전자가 부동 채널로부터 전하 축적층(1)으로 주입된다. 메모리셀(M1)의 임계전압이 전자주입에 의해 양의 방향으로 이동된다. 한편, 메모리셀(M2)의 제어 게이트 라인(CG2)[제어 게이트(4)]과 부동 채널 사이의 전압이 기록을 방지하는 전압(VH2)(VH2<VH1)으로 유지된다. 그러므로, 메모리셀(M2)의 임계전압이 변화되지 않아 메모리셀(M2)로의 기록이 방지된다.
기록방지전압(VH4)을 대응 비트 라인에 인가함으로써, 제어 게이트 라인(CG1a)에 접속된 셀로부터 전자주입이 되지 않은 메모리셀로의 기록이 방지된다. 도 27은 비트 라인 기록방지전압(VH4)이 비트 라인에 인가되는 경우 메모리셀(M1, M2)의 채널전위(Vch1, Vch2)에서의 시간에 따른 변화를 나타내는 그래프이다. 여기서, 선택 게이트 라인(SG2a)과 제어 게이트 라인(CG1a, CG2a)에 전압이 인가된 후 비트 라인에 전압이 인가된다. 비트 라인으로의 전압인가가 선택 게이트 라인(SG2a)과 제어 게이트 라인(CG1a, CG2a)으로의 전압인가 전후인지의 여부에 따라, 채널전위(Vch1)가 기록방지전압(VH4)까지 상승된다. 이 때, 기록방지전압(VH4)과 접지전위 사이의 차와 동일한 전위차가 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에 발생된다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압 사이의 차와 동일한 레벨 이상, 즉, 비트 라인 기록방지전압(VH4) 이상이기 때문에, N형 확산층(11)의 전위와 부동 채널전위(Vch1)가 비트 라인 기록방지전압(VH4)으로 유지된다. 따라서, 제어 게이트 라인(CG1a)[제어 게이트(2)]과 부동 채널 사이의 전압이 고전압(VH1)과 비트 라인 기록방지전압(VH4) 사이의 차와 동일한 레벨로 유지된다. 그러므로, 전 하 축적층(1)으로의 잘못된 전자주입이 방지된다.
기록 동작이 선택 메모리셀 유닛(Paa, Pab 내지 Pac, Pad) 중 어느 하나의 상부 메모리셀(M2)에서 수행되는 경우, 고전압(VH1)이 제어 게이트 라인(CG2a)[제어 게이트(4)]에 인가되고, 기록을 방지하는 전압(VH2)(VH2<VH1)이 제어 게이트 라인(CG1a)[제어 게이트(2)]에 인가된다. 양의 전압(VH3)이 선택 게이트 라인(SG2a)[선택 게이트(6)]에 인가되고, 선택 게이트 라인(SG1a)[선택 게이트(5)]와 소스 라인(SL)[소스단자(11)]이 접지된다. 제어 게이트 라인(CG2a)에 접속된 셀로부터 전자주입될 메모리셀의 비트 라인[드레인단자(7)]이 접지되므로, N형 확산층(8, 9, 10)은 접지전위로 유지된다. 이어서, 부동 채널이 접지전위가 되기 때문에, 고전압(VH1)이 제어 게이트 라인(CG2a)[제어 게이트(4)]과 부동 채널 사이에 발생한다. 이 때, 터널전류에 의해 전자가 부동 채널로부터 전하 축적층(3)으로 주입된다. 메모리셀(M2)의 임계전압이 전자주입에 의해 양의 방향으로 이동된다. 한편, 메모리셀(M1)의 제어 게이트 라인(CG1a)[제어 게이트(2)]과 부동 채널 사이의 전압이 기록을 방지하는 전압(VH2)(VH2<VH1)으로 유지된다. 그러므로, 메모리셀(M1)의 임계전압이 변화되지 않아 메모리셀(M1)로의 기록이 방지된다.
기록방지전압(VH4)을 대응 비트 라인에 인가함으로써, 제어 게이트 라인(CG2a)에 접속된 셀로부터 전자주입이 되지 않는 메모리셀로의 기록이 방지된다. 비트 라인 기록방지전압(VH4)이 비트 라인에 인가되는 경우, 메모리셀(M1, M2)의 채널전위(Vch1, Vch2)는 도 27에 도시된 바와 같이 시간에 따라 변한다. 채널전위(Vch2)는 기록방지전압(VH4)까지 상승한다. 이 때, 기록방지전압(VH4)과 접지전위 사이의 차와 동일한 전위차가 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에서 발생하다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압 사이의 차와 동일한 레벨 이상, 즉, 비트 라인 기록방지전압(VH4) 이상이기 때문에, 메모리셀(M1, M2)의 N형 확산층(11)의 전위와 부동 채널전위(Vch1, Vch2)가 비트 라인 기록방지전압(VH4)으로 유지된다. 따라서, 제어 게이트 라인(CG2a)[제어 게이트(4)]과 부동 채널 사이의 전압이 고전압(VH1)과 비트 라인 기록방지전압(VH4) 사이의 차와 동일한 레벨로 유지된다. 그러므로, 전하 축적층(3)으로의 잘못된 전자주입이 방지된다.
제2 기록 동작(소스전위가 양의 레벨인 경우)
도 25에 도시된 메모리셀 어레이에서 기록 동작이 선택 메모리셀 유닛(Paa, Pab 내지 Pac, Pad) 중 어느 하나의 하부 메모리셀(M1)에 수행되는 경우, 고전압(VH1)이 제어 게이트 라인(CG1a)[제어 게이트(2)]에 인가되고, 기록을 방지하는 전압(VH2)(VH2<VH1)이 제어 게이트 라인(CG2a)[제어 게이트(4)]에 인가된다. 양의 전압(VH3)이 선택 게이트 라인(SG2a)[선택 게이트(6)]에 인가되고, 양의 전압이 소스 라인(SL)[소스단자(11)]에 인가된다. 또한 선택 게이트 라인(SG1a)[선택 게이트(5)]이 접지 전위로 유지된다. 여기서, 소스 라인(SL)[소스단자(11)]에 인가되는 양의 전압은 비트 라인 기록방지전압(VH4)의 1/2인 전압(VH5)이다. 제어 게이트 라인(CG1a)에 접속된 셀로부터 전자주입될 메모리셀의 비트 라인[드레인단자(7)]이 접지되므로, N형 확산층(8, 9, 10)은 접지전위로 유지된다. 이어서, 부동 채널이 접지전위가 되기 때문에, 고전압(VH1)이 제어 게이트 라인(CG1a)[제어 게이트(2)] 과 부동 채널 사이에 발생한다. 이 때, 소스 라인 전압(VH5)과 접지전위 사이의 차(VH5)와 동일한 전위차는 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에서 발생한다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차와 동일한 레벨 이상, 즉, 소스 라인 전압(VH5) 이상이기 때문에, N형 확산층(11)의 전위와 부동 채널전위(Vch1)가 접지전위로 유지된다. 따라서, 터널전류에 의해 전자가 부동 채널로부터 전하 축적층(1)으로 주입된다. 메모리셀(M1)의 임계전압이 전자주입에 의해 양의 방향으로 이동된다. 한편, 메모리셀(M2)의 제어 게이트 라인(CG2a)[제어 게이트(4)]과 부동 채널 사이의 전압이 기록을 방지하는 전압(VH2)(VH2<VH1)으로 유지된다. 그러므로, 메모리셀(M1)의 임계전압이 변화되지 않아 메모리셀(M1)로의 기록이 방지된다.
한편, 기록방지전압(VH4)을 대응 비트 라인에 인가함으로써, 제어 게이트 라인(CG1a)에 접속된 셀로부터 전자주입이 되지 않는 메모리셀로의 기록이 방지된다. 도 28은 비트 라인 기록방지전압(VH4)이 비트 라인에 인가되는 경우 메모리셀(M1, M2)의 채널전위(Vch1, Vch2)에서의 시간에 따른 변화를 나타내는 그래프이다. 여기서, 선택 게이트 라인(SG2a)과 제어 게이트 라인(CG1a, CG2a)에 전압이 인가된 후, 비트 라인에 전압이 인가된다. 비트 라인으로의 전압인가가 선택 게이트 라인(SG2a)과 제어 게이트 라인(CG1a, CG2a)으로의 전압인가 전후인지의 여부에 따라, 채널전위(Vch1)가 기록방지전압(VH4)까지 상승된다. 이 때, 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차(VH5)와 동일한 전위차가 선택 트랜지스터(N1)의 소 스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에 발생된다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차와 동일한 레벨 이상, 즉, 소스 라인 전압(VH5) 이상이기 때문에, N형 확산층(11)의 전위와 부동 채널전위(Vch1)가 비트 라인 기록방지전압(VH4)으로 유지된다. 따라서, 제어 게이트 라인(CG1a)[제어 게이트(2)]과 부동 채널 사이의 전압이 고전압(VH1)과 기록방지전압(VH4) 사이의 차와 동일한 레벨로 유지된다. 그러므로, 전하 축적층(1)으로 전자가 주입되지 않는다.
기록 동작이 선택 메모리셀 유닛(Paa, Pab 내지 Pac, Pad) 중 어느 하나의 상부 메모리셀(M2)에서 수행되는 경우, 고전압(VH1)이 제어 게이트 라인(CG2a)[제어 게이트(4)]에 인가되고, 기록을 방지하는 전압(VH2)(VH2<VH1)이 제어 게이트 라인(CG1a)[제어 게이트(2)]에 인가된다. 양의 전압(VH3)이 선택 게이트 라인(SG2a)[선택 게이트(6)]에 인가되고, 선택 게이트 라인(SG1a)[선택 게이트(5)]이 접지전위로 유지된다. 또한, 양의 전압이 소스 라인(SL)[소스단자(11)]에 인가된다. 여기서, 소스 라인(SL)[소스단자(11)]에 인가되는 양의 전압은 비트 라인 기록방지전압(VH4)의 1/2인 전압(VH5)이다. 제어 게이트 라인(CG2a)에 접속된 셀로부터 전자주입될 메모리셀의 비트 라인[드레인단자(7)]이 접지되므로, N형 확산층(8, 9, 10)은 접지전위로 유지된다. 이어서, 부동 채널이 접지전위가 되기 때문에, 고전압(VH1)이 제어 게이트 라인(CG2a)[제어 게이트(4)]과 부동 채널 사이에 발생한다. 이 때, 터널전류에 의해 전자가 부동 채널로부터 전하 축적층(3)으로 주입된다. 메모리셀(M2)의 임계전압이 전자주입에 의해 양의 방향으로 이동된다. 한편, 메모리셀(M1) 의 제어 게이트 라인(CG1a)[제어 게이트(2)]과 부동 채널 사이의 전압이 기록을 방지하는 전압(VH2)(VH2<VH1)으로 유지된다. 따라서, 메모리셀(M1)의 임계전압이 방전되어 메모리셀(M1)로의 기록이 방지된다. 이 때, 소스 라인 전압(VH5)과 접지전위 사이의 차(VH5)와 동일한 전위차가 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에 발생된다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차와 동일한 레벨 이상, 즉, 소스 라인 전압(VH5) 이상이기 때문에, 메모리셀(M1, M2)의 N형 확산층(11)의 전위와 부동 채널의 전위(Vch1, Vch2)가 접지전위로 유지된다.
한편, 기록방지전압(VH4)을 대응 비트 라인에 인가함으로써, 제어 게이트 라인(CG2a)에 접속된 셀로부터 전자주입이 되지 않는 메모리셀로의 기록이 방지된다. 비트 라인 기록방지전압(VH4)이 비트 라인에 인가되는 경우 메모리셀(M1, M2)의 채널전위(Vch1, Vch2)는 도 28에 도시된 바와 같이 시간에 따라 변하고, 채널 전위(Vch2)는 기록방지전압(VH4)으로 증가된다. 이 때, 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차(VH5)와 동일한 전위차가 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에 발생된다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차와 동일한 레벨 이상, 즉, 소스 라인 전압(VH5) 이상이기 때문에, 메모리셀(M1, M2)의 N형 확산층(11)의 전위와 부동 채널전위(Vch1)가 비트 라인 기록방지전압(VH4)으로 유지된다. 따라서, 제어 게이트 라인(CG2a)[제어 게이트(4)]과 부동 채널 사이의 전압이 고전압(VH1)과 비트 라인 기록방지전압(VH4) 사이의 차와 동일한 레벨로 유 지된다. 그러므로, 전하 축적층(3)으로의 전자주입이 방지된다.
제3
실시예
도 29는 도 25에 도시된 메모리셀 유닛 어레이로서 실질적으로 동일한 구조를 갖지만 다른 메모리셀 유닛 그룹에서의 메모리셀에 의해 공유된 복수의 제어 게이트 라인을 갖는 전형적인 메모리셀 유닛 어레이를 나타낸다. 도 30은 메모리셀 유닛 어레이의 등가회로도이다. 도 25에 도시된 메모리셀 유닛 어레이에 있어서, 주상 반도체층의 열에 대한 비트 라인을 따라 측정되는 폭을 갖는 공간에서 제어 게이트 라인을 따라 배열된 주상 반도체층의 각 열에 하나의 제어 게이트 선택 트랜지스터가 제공되어야 된다. 한편, 하나의 공통 라인에 각기 제어 게이트 라인 2개씩 접속시킴으로써 제어 게이트 라인의 상호접속 루팅 피치가 증가되고, 하나의 제어 게이트 선택 트랜지스터가 주상 반도체층의 2개의 행에 대한 비트 라인을 따라 측정된 폭을 갖는 공간에 배치된다는 점에서 도 29에 도시된 메모리셀 유닛 어레이는 유익하다. 여기서, 2개의 제어 게이트 라인이 2개의 다른 메모리셀 유닛 그룹에 의해 공유되는 경우에 대한 설명이 주어진다. 메모리셀 유닛 어레이는, 선택 게이트 라인(SG1a, SG2a)과 제어 게이트 라인(CG1a, CG2a)에 의해 선택된 NAND 메모리셀 유닛(Paa, Pab 내지 Pac, Pad), 선택 게이트 라인(SG1b, SG2b)과 제어 게이트 라인(CG1a, CG2a)에 의해 선택된 NAND 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd), 선택 게이트 라인(SG1c, SG2c)과 제어 게이트 라인(CG1c, CG2c)에 의해 선택된 NAND 메모리셀 유닛(Pca, Pcb 내지 Pcc, Pcd), 및 선택 게이트 라인(SG1d, SG2d)과 제어 게이트 라인(CG1c, CG2c)에 의해 선택된 NAND 메모리셀 유닛을 포함한다. 또 한, 선택 게이트 라인 및 제어 게이트 라인과 교차하는 비트 라인(BLa~BLd)과 공통 소스 라인(SL)이 제공된다. 도 1에 도시된 바와 같이, 본 실시예에 따른 메모리셀 유닛 어레이에 제공된 메모리셀 유닛에 있어서, 주상 반도체층이, 반도체기판의 도전성과 반대되는 도전성을 갖는 불순물 확산층과, 불순물 확산층과 반도체기판 또는 주상 반도체층 사이의 접합에서 형성되는 공핍층, 또는 SiO2와 같은 절연막에 의해 반도체기판으로부터 전기적으로 분리될 수 있다. 이하, 메모리셀에서 수행되는 기록 동작이 설명된다.
제3 기록 동작[제어 게이트 라인이 공유되고 소스전위가 접지레벨(
GND
)인 경우]
도 29에 도시된 메모리셀 유닛 어레이에 있어서, 선택 게이트 라인(SG1a, SG2a)과 공통 제어 게이트 라인(CG1a, CG2a)이 선택되고, 다른 선택 게이트 라인(SG2b, SG1c, SG2c, SG1d, SG2d)과 다른 공통 제어 게이트 라인(CG1c, CG2c)이 비선택된다. 기록 동작이 선택된 메모리셀 유닛(Paa, Pab 내지 Pac, Pad) 중 어느 하나의 하부 메모리셀(M1)에서 수행되는 경우, 고전압(VH1)이 공통 제어 게이트 라인(CG1a)[제어 게이트(2)]에 인가되고, 기록을 방지하는 전압(VH2)(VH2<VH1)이 공통 제어 게이트 라인(CG2a)[제어 게이트(4)]에 인가된다. 양의 전압(VH3)이 선택 게이트 라인(SG2a)[선택 게이트(6)]에 인가되고, 공통 제어 게이트 라인(CG1a)에 접속된 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd)의 선택 게이트 라인(SG1a)[선택 게이트(5)], 소스 라인(SL)[소스단자(11)] 및 선택 게이트 라인(SG1b)은 접지된다.
선택 게이트 라인(SG1a, SG2a)에 의해 선택되고 공통 제어 게이트 라인(CG1a)에 접속된 셀로부터 전자주입될 메모리셀의 비트 라인[드레인단자(7)]이 접지되므로, N형 확산층(8, 9, 10)은 접지전위로 유지된다. 이어서, 부동 채널이 접지전위가 되기 때문에, 고전압(VH1)이 공통 제어 게이트 라인(CG1a)[제어 게이트(2)]과 부동 채널 사이에 발생한다. 이 때, 터널전류에 의해 전자가 부동 채널로부터 전하 축적층(1)으로 주입된다. 메모리셀(M1)의 임계전압이 전자주입에 의해 양의 방향으로 이동된다. 한편, 메모리셀(M2)의 제어 게이트 라인(CG1a)[제어 게이트(4)]과 부동 채널 사이의 전압이 기록을 방지하는 전압(VH2)(VH2<VH1)으로 유지된다. 그러므로, 메모리셀(M2)의 임계전압이 변화되지 않아 메모리셀(M2)로의 기록이 방지된다.
한편, 기록방지전압(VH4)을 대응 비트 라인에 인가함으로써, 선택 게이트 라인(SG1a, SG2a)에 의해 선택되고 공통 제어 게이트 라인(CG1a)에 접속된 셀로부터 전자주입이 되지 않는 메모리셀로의 기록이 방지된다. 기록방지전압(VH4)의 인가로 인해, 각각의 비선택 셀의 채널전위(Vch1)가 기록방지전압(VH4)과 동일한 레벨까지 상승된다. 이 때, 기록방지전압(VH4)과 접지전위 사이의 차와 동일한 전위차는 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에 발생한다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압 사이의 차와 동일한 레벨 이상, 즉, 비트 라인 기록방지전압(VH4) 이상이기 때문에, N형 확산층(11)의 전위와 부동 채널전위(Vch1)가 비트 라인 기록방지전압(VH4)으로 유지된다. 따라서, 공통 제어 게이트 라인(CG1a)[제어 게이트(4)]과 부동 채널 사이의 전압이 고전압(VH1)과 비트 라인 기록방지전압(VH4) 사이의 차와 동일한 레벨로 유지된다. 그러므로, 전하 축적층(1)으로의 잘못된 전자주입이 방지된다.
도 31은 선택 메모리셀 유닛 그룹과 함께 공통 제어 게이트 라인(CG1a, CG2a)을 공유하는 NAND 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd) 각각의 단순화된 용량 네트워크를 나타내는 회로도이다. 도 32는 메모리셀(M1)의 채널전위(Vch1)에서의 시간에 따른 변화를 나타내는 그래프이다. 공통 제어 게이트 라인(CG1a)에 고전압(VH1)을 인가함으로써, 메모리셀(M1)의 부동 채널전위(Vch1)는 부동 게이트와 제어 게이트 라인 사이의 용량(Ci_poly)과, 부동 게이트와 채널층 사이의 용량(COX)의 결합에 의해 상승한다. 여기서, 비트 라인은 접지전위에 있다. 또한, 기록방지전압(VH4)이 비트 라인에 인가되는 경우 채널전위(Vch1)가 상승된다. 선택 트랜지스터(N1)의 항복전압(VB1) 이상인 전압이 N형 확산층(10)과 소스 라인(11) 사이에 인가된다면, 메모리셀(M1)의 N형 확산층의 전위와 부동 채널전위(Vch1)는 항복전압과 동일한 레벨까지 저하된다. 그러나, 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압 사이의 차와 동일한 레벨 이상, 즉, 비트 라인 기록방지전압(VH4) 이상이기 때문에, 부동 채널전위(Vch1)는 기록방지전압(VH4) 이상이다. 따라서, 메모리셀(M1)로의 기록이 방지된다.
기록 동작이 메모리셀 유닛(Paa, Pab 내지 Pac, Pad) 중 어느 하나의 상부 메모리셀(M2)에서 수행되는 경우, 고전압(VH1)이 공통 제어 게이트 라인(CG2a)[제어 게이트(4)]에 인가되고, 기록을 방지하는 전압(VH2)(VH2<VH1)이 공통 제어 게이 트 라인(CG1a)[제어 게이트(2)]에 인가된다. 또한, 양의 전압(VH3)이 선택 게이트 라인(SG2a)[선택 게이트(6)]에 인가되고, 선택 게이트 라인(SG1a)[선택 게이트(5)]과 소스 라인(SL)[소스단자(11)]이 접지된다.
선택 게이트 라인(SG1a, SG2a)에 의해 선택되고 공통 제어 게이트 라인(CG2a)에 접속된 셀로부터 전자주입될 메모리셀의 비트 라인[드레인단자(7)]이 접지되므로, N형 확산층(8, 9, 10)은 접지전위로 유지된다. 이어서, 부동 채널이 접지전위가 되기 때문에, 고전압(VH1)이 공통 제어 게이트 라인(CG2a)[제어 게이트(4)]과 부동 채널 사이에 발생한다. 이 때, 터널전류에 의해 전자가 부동 채널로부터 전하 축적층(3)으로 주입된다. 메모리셀(M2)의 임계전압이 전자주입에 의해 양의 방향으로 이동된다. 한편, 메모리셀(M1)의 제어 게이트 라인(CG1a)[제어 게이트(2)]과 부동 채널 사이의 전압이 기록을 방지하는 전압(VH2)(VH2<VH1)으로 유지된다. 따라서, 메모리셀(M1)의 임계전압이 변화되지 않아 메모리셀(M1)로의 기록이 방지된다.
기록방지전압(VH4)을 대응 비트 라인에 인가함으로써, 선택 게이트 라인(SG1a, SG2a)에 의해 선택되고 공통 제어 게이트 라인(CG2a)에 접속된 셀로부터 전자주입이 되지 않는 메모리셀로의 기록이 방지된다. 기록방지전압(VH4)의 인가로 인해, 비선택 셀의 채널전위(Vch2)가 기록방지전압(VH4)과 동일한 레벨까지 상승된다. 이 때, 기록방지전압(VH4)과 접지전위 사이의 차와 동일한 전위차는 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에 발생한다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압 사이의 차와 동일한 레벨 이상, 즉, 비트 라인 기록방지전압(VH4) 이상이기 때문에, N형 확산층(11)의 전위와 부동 채널전위(Vch1, Vch2)가 비트 라인 기록방지전압(VH4)으로 유지된다. 따라서, 공통 제어 게이트 라인(CG2a)[제어 게이트(4)]과 부동 채널 사이의 전압이 고전압(VH1)과 비트 라인 기록방지전압(VH4) 사이의 차와 동일한 레벨로 유지된다. 그러므로, 전하 축적층(3)으로의 잘못된 전자주입이 방지된다.
도 33은 선택된 메모리셀 유닛 그룹과 함께 공통 제어 게이트 라인(CG1a, CG2a)을 공유하는 NAND 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd) 각각의 단순화된 용량 네트워크를 나타내는 회로도이다. 도 34는 메모리셀(M2)의 채널전위(Vch2)에서의 시간에 따른 변화를 나타내는 그래프이다. 제어 게이트 라인(CG2a)에 고전압(VH1)을 인가함으로써, 메모리셀(M2)의 부동 채널전위(Vch2)는 부동 게이트와 제어 게이트 라인 사이의 용량(Ci_poly)과, 부동 게이트와 채널층 사이의 용량(COX)의 결합에 의해 상승한다. 선택 트랜지스터(N2)의 항복전압(VB1) 이상인 전압이 비트 라인(7)과 N형 확산층(8) 사이에 인가된다면, 메모리셀(M2)의 N형 확산층의 전위와 부동 채널전위(Vch2)는 항복전압과 동일한 레벨까지 저하된다. 그러나, 항복전압(VB2)이 비트 라인 기록방지전압(VH4) 이상이기 때문에, 부동 채널전위(Vch2)는 기록방지전압(VH4) 이상이다. 따라서, 메모리셀(M2)로의 기록이 방지된다.
제4 기록 동작(제어 게이트 라인이 공유되고 소스전위가 양의 레벨인 경우)
도 29에 도시된 메모리셀 유닛 어레이에서 기록 동작이 메모리셀 유닛(Paa, Pab 내지 Pac, Pad) 중 어느 하나의 하부 메모리셀(M1)에서 수행되는 경우, 고전압 (VH1)이 공통 제어 게이트 라인(CG1a)[제어 게이트(2)]에 인가되고, 기록을 방지하는 전압(VH2)(VH2<VH1)이 공통 제어 게이트 라인(CG2a)[제어 게이트(4)]에 인가된다. 양의 전압(VH3)이 선택 게이트 라인(SG2a)[선택 게이트(6)]에 인가되고, 양의 전압이 공통 제어 게이트 라인(CG1a)에 접속된 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd)의 소스 라인(SL)[소스단자(11)]과 선택 게이트 라인(SG1b)에 인가된다. 또한, 선택 게이트 라인(SG1a)[선택 게이트(5)]이 접지된다. 여기서, 선택 게이트 라인(SG1b)[선택 게이트(5)]과 소스 라인(SL)[소스단자(11)]에 인가되는 양의 전압은 비트 라인 기록방지전압(VH4)의 1/2인 전압(VH5)이다.
선택 게이트 라인(SG1a, SG2a)에 의해 선택되고 공통 제어 게이트 라인(CG1a)에 접속된 셀로부터 전자주입될 메모리셀의 비트 라인[드레인단자(7)]이 접지되므로, N형 확산층(8, 9, 10)은 접지전위로 유지된다. 이어서, 부동 채널이 접지전위가 되기 때문에, 고전압(VH1)이 공통 제어 게이트 라인(CG1a)[제어 게이트(2)]과 부동 채널 사이에 발생한다. 이 때, 소스 라인 전압(Vh5)과 접지전위 사이의 차(VH5)와 동일한 전위차가 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에 발생된다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차와 동일한 레벨 이상, 즉, 소스 라인 전압(VH5) 이상이기 때문에, N형 확산층(11)의 전위와 부동 채널의 전위(Vch1)가 접지전위로 유지된다. 따라서, 터널전류에 의해 전자가 부동 채널로부터 전하 축적층(1)으로 주입된다. 메모리셀(M1)의 임계전압이 전자주입에 의해 양의 방향으로 이동된다.
한편, 메모리셀(M2)의 제어 게이트 라인(CG1a)[제어 게이트(4)]과 부동 채널 사이의 전압이 기록을 방지하는 전압(VH2)(VH2<VH1)으로 유지되기 때문에, 메모리셀(M2)의 임계전압이 변화되지 않아 메모리셀(M2)로의 기록이 방지된다.
기록방지전압(VH4)을 대응 비트 라인에 인가함으로써, 선택 게이트 라인(SG1a, SG2a)에 의해 선택되고 공통 제어 게이트 라인(CG1a)에 접속된 셀로부터 전자주입이 되지 않는 메모리셀로의 기록이 방지된다. 기록방지전압(VH4)의 인가로 인해, 채널전위(Vch1)가 기록방지전압(VH4)과 동일한 레벨까지 상승된다. 이 때, 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차(VH5)와 동일한 전위차는 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에 발생한다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차와 동일한 레벨 이상, 즉, 소스 라인 전압(VH5) 이상이기 때문에, N형 확산층(11)의 전위와 부동 채널전위(Vch1)가 비트 라인 기록방지전압(VH4)으로 유지된다. 따라서, 공통 제어 게이트 라인(CG1a)[제어 게이트(4)]과 부동 채널 사이의 전압이 고전압(VH1)과 비트 라인 기록방지전압(VH4) 사이의 차와 동일한 레벨로 유지된다. 그러므로, 전하 축적층(1)으로의 전자주입이 방지된다.
도 35는 선택 메모리셀 유닛 그룹과 함께 공통 제어 게이트 라인(CG1a, CG2a)을 공유하는 NAND 메모리셀 유닛(Pba, Pbb 내지 Pbc, Pbd) 각각의 단순화된 용량 네트워크를 나타내는 회로도이다. 도 36은 메모리셀(M1)의 채널전위(Vch1)에서의 시간에 따른 변화를 나타내는 그래프이다. 제어 게이트 라인(CG1a)에 고전압(VH1)을 인가함으로써, 메모리셀(M1)의 부동 채널전위(Vch1)는 부동 게이트와 제어 게이트 라인 사이의 용량(Ci_poly)과, 부동 게이트와 채널층 사이의 용량(COX)의 결합에 의해 상승한다. 여기서, 비트 라인은 접지전위에 있다. 기록방지전압이 비트 라인에 인가되는 경우, 채널전위(Vch1)가 또한 상승한다. 선택 트랜지스터(N1)의 항복전압(VB1) 이상인 전압이 N형 확산층(10)과 소스 라인(11) 사이에 인가된다면, 메모리셀(M1)의 N형 확산층의 전위와 부동 채널전위(Vch1)는 항복전압과 동일한 레벨까지 저하된다. 그러나, 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압 사이의 차와 동일한 레벨 이상, 즉, 소스 라인 전압(VH5) 이상이기 때문에, 부동 채널전위(Vch1)는 기록방지전압(VH4) 이상이다. 따라서, 메모리셀(M1)에의 기록 오류가 방지된다.
기록 동작이 메모리셀 유닛(Paa, Pab 내지 Pac, Pad) 중 어느 하나의 상부 메모리셀(M2)에서 수행되는 경우, 고전압(VH1)이 공통 제어 게이트 라인(CG2a)[제어 게이트(4)]에 인가되고, 기록을 방지하는 전압(VH2)(VH2<VH1)이 공통 제어 게이트 라인(CG1a)[제어 게이트(2)]에 인가된다. 양의 전압(VH3)이 선택 게이트 라인(SG2a)[선택 게이트(6)]에 인가되고, 양의 전압(VH5)이 소스 라인(SL)[소스단자(11)]에 인가된다. 또한, 선택 게이트 라인(SG1a)[선택 게이트(5)]이 접지전위로 유지된다. 선택 게이트 라인(SG1a, SG2a)에 의해 선택되고 공통 제어 게이트 라인(CG2a)에 접속된 셀로부터 전자주입될 메모리셀의 비트 라인[드레인단자(7)]이 접지되므로, N형 확산층(8, 9, 10)은 접지전위로 유지된다. 이어서, 부동 채널이 접지전위가 되기 때문에, 고전압(VH1)이 공통 제어 게이트 라인(CG2a)[제어 게이트(4)]과 부동 채널 사이에 발생한다. 이 때, 터널전류에 의해 전자가 부동 채널로부 터 전하 축적층(3)으로 주입된다. 메모리셀(M2)의 임계 전압은 전자 주입에 의해서 양의 방향으로 이동된다. 한편, 메모리셀(M1)의 제어 게이트 라인(CG1a)[제어 게이트(2)]과 부동 채널 사이의 전압이 기록을 방지하는 전압(VH2)(VH2<VH1)으로 유지된다. 따라서, 메모리셀(M1)의 임계전압이 변화되지 않아 메모리셀(M1)로의 기록이 방지된다.
기록방지전압(VH4)을 대응 비트 라인에 인가함으로써, 선택 게이트 라인(SG1a, SG2a)에 의해 선택되고 공통 제어 게이트 라인(CG2a)에 접속된 셀로부터 전자주입이 되지 않는 메모리셀로의 기록이 방지된다. 기록방지전압(VH4)의 인가로 인해, 비선택 셀 각각의 채널전위(Vch2)가 기록방지전압(VH4)과 동일한 레벨까지 상승된다. 이 때, 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차(VH5)와 동일한 전위차는 선택 트랜지스터(N1)의 소스[소스단자(11)]와 드레인[N형 확산층(10)] 사이에 발생한다. 선택 트랜지스터(N1)의 항복전압(VB1)이 비트 라인 기록방지전압(VH4)과 소스 라인 전압(VH5) 사이의 차와 동일한 레벨 이상, 즉, 소스 라인 전압(VH5) 이상이기 때문에, N형 확산층(11)의 전위와 부동 채널전위(Vch1, Vch2)가 비트 라인 기록방지전압(VH4)으로 유지된다. 따라서, 공통 제어 게이트 라인(CG2a)[제어 게이트(4)]과 부동 채널 사이의 전압이 고전압(VH1)과 비트 라인 기록방지전압(VH4) 사이의 차와 동일한 레벨로 유지된다. 그러므로, 전하 축적층(3)으로의 전자주입이 방지된다.
도 37은 선택된 메모리셀 유닛 그룹과 함께 공통 제어 게이트 라인(CG1a, CG2a)을 공유하고 비선택된 선택 게이트 라인(SG1b, SG2b)에 접속되는 NAND 메모리 셀 유닛(Pba, Pbb 내지 Pbc, Pbd) 각각의 단순화된 용량 네트워크를 나타내는 회로도이다. 도 38은 메모리셀(M2)의 채널전위(Vch2)에서의 시간에 따른 변화를 나타내는 그래프이다. 제어 게이트 라인(CG2a)에 고전압(VH1)을 인가함으로써, 메모리셀(M2)의 부동 채널전위(Vch2)는 부동 게이트와 제어 게이트 라인 사이의 용량(Ci_poly)과, 부동 게이트와 채널층 사이의 용량(COX)의 결합에 의해 상승한다. 선택 트랜지스터(N2)의 항복전압(VB2) 이상의 전압이 드레인 확산층(7)과 N형 확산층(8) 사이에 인가된다면, 메모리셀(M2)의 N형 확산층의 전위와 부동 채널전위(Vch2)는 항복전압과 동일한 레벨까지 저하된다. 그러나, 항복전압(VB2)이 비트 라인 기록방지전압(VH4) 이상이기 때문에, 부동 채널전위(Vch2)는 기록방지전압(VH4) 이상이다. 따라서, 메모리셀(M2)로의 기록 오류가 방지된다.
제4
실시예
상기에서 언급된 반도체 기억장치는 도 39에 도시된 바와 같이 액정표시장치의 액정 패널에서 화상 조정에 대한 재기록 가능한 비휘발성 메모리로 사용될 수 있다.
액정 패널(1001)이 액정 드라이버(1002)에 의해 구동된다. 액정 드라이버(1002)는 내부에 제공된 비휘발성 메모리 섹션(1003), SRAM 섹션(1004) 및 액정 드라이버 회로(1005)를 포함한다. 비휘발성 메모리 섹션(1003)은 본 발명의 비휘발성 기억장치로, 보더 더 바람직하게는 제2 실시예에 따른 반도체 기억장치로 이루어진다. 외부로부터 재기록 가능하도록 비휘발성 메모리 섹션(1003)이 구성된다.
액정표시장치가 턴온되는 경우 비휘발성 메모리 섹션(1003)에 기억된 정보가 SRAM 섹션(1004)으로 전송된다. 액정 드라이버 회로(1005)는 필요에 따라 SRAM 섹션(1004)으로부터 정보를 판독할 수 있다. SRAM 섹션(1004)의 설치로 인해 고속으로 정보를 판독하는 것이 가능하게 된다.
액정 드라이버(1002)가 도 39에 도시된 바와 같이 액정 패널(1001)의 외부에 제공되지만, 액정 패널(1001) 상에 제공될 수도 있다.
액정 패널(1001)이 각 화소에 다중 레벨의 전압을 인가함으로써 화소의 계조를 변화시키게 된다. 그러나, 인가된 전압과 계조 사이의 관계는 패널마다 격차가 생긴다. 따라서, 액정 패널의 완성 후에 각 패널의 격차에 대한 보정 정보가 기억되고, 화질에서의 각 패널의 격차가 보정 정보에 기초하여 보정됨으로써 제거된다. 따라서, 보정 정보를 기억하기 위한 재기록 가능한 비휘발성 메모리를 내장하는 것이 바람직하다. 또한, 비휘발성 메모리로서 본 발명의 반도체 기억장치를 이용하는 것이 바람직하다. 본 발명의 반도체 기억장치를 이용함으로써, 반도체장치의 기록 오류가 확실하게 방지될 수 있다. 이는 신뢰성이 높고 안정적으로 작동할 수 있는 액정표시장치를 제공하는 것을 가능하게 한다.
상기한 바와 같이, 본 발명의 메모리셀 유닛에 의하면 소스 확산층에 접속된 선택 트랜지스터가 비트라인에 인가되는 기록방지전압과 소스확산층에 인가되는 전압 사이의 차와 동일한 레벨 이상인 내부확산층 항복전압을 가질 수 있다.
Claims (10)
- 표면에 제공된 소스 확산층을 갖는 반도체기판;상기 소스 확산층에 제공되고 그 최상부에 제공된 드레인 확산층을 갖는 주상 반도체층;전하 축적층과 제어 게이트를 각각 갖는 메모리셀로서, 상기 기판에 수직방향으로 주상 반도체층상에 제1 불순물 확산층을 통해 직렬로 배열된 복수의 메모리셀을 포함하는 메모리셀 배열;제2 불순물 확산층을 통해 상기 메모리셀 배열의 일단과 상기 드레인 확산층에 접속되는 제1 선택 트랜지스터; 및제3 불순물 확산층을 통해 상기 메모리셀 배열의 타단과 상기 소스 확산층에 접속되는 제2 선택 트랜지스터를 구비하며:상기 제3 불순물 확산층과 상기 소스 확산층 사이의 거리는 각각의 상기 메모리셀의 양측에 배치된 불순물 확산층 사이의 거리보다 더 길기 때문에, 기록방지전압이 상기 소스 확산층과 상기 제1 불순물 확산층 사이에 인가되는 경우 상기 제2 선택 트랜지스터의 펀치-스루가 회피되는 것을 특징으로 하는 메모리셀 유닛.
- 제1항에 있어서, 상기 드레인 확산층과 상기 제2 불순물 확산층 사이의 거리가 각각의 상기 메모리셀의 양측에 배치된 불순물 확산층 사이의 거리보다 더 길기 때문에, 상기 기록방지전압이 상기 드레인 확산층과 상기 제2 불순물 확산층 사이 에 인가되는 경우 상기 제1 선택 트랜지스터의 펀치-스루가 회피되는 것을 특징으로 하는 메모리셀 유닛.
- 매트릭스 구조에서 종횡으로 배열된 복수의 메모리셀 유닛을 구비하며, 상기 메모리셀 유닛 각각은 제1항에 기재된 메모리셀 유닛을 포함하는 것을 특징으로 하는 비휘발성 반도체장치.
- 제3항에 있어서, 복수의 제어 게이트 라인 각각은, 상기 매트릭스 구조의 각 열에서 종방향으로 배열된 주상 반도체층에 제공된 메모리셀의 제어 게이트를 연속적으로 접속함으로써 제공되고, 공통 접속되고,복수의 비트 라인 각각은 상기 매트릭스 구조의 각 행에서 횡방향으로 배열된 주상 반도체층에 제공된 드레인 확산층을 접속함으로써 제공되는 것을 특징으로 하는 비휘발성 반도체장치.
- 제3항에 기재된 비휘발성 반도체장치를 구비하는 것을 특징으로 하는 액정표시장치.
- 표면의 일부에 제공된 소스 확산층을 갖는 반도체기판;상기 반도체기판상에 제공되며, 저부의 일부가 상기 소스 확산층과 접촉되며, 저부의 타부가 상기 반도체기판에 전기적으로 접속된 주상 반도체층으로서, 최 상부에 제공된 드레인 확산층을 갖는 주상 반도체층;전하 축적층과 제어 게이트를 각각 갖는 메모리셀로서, 상기 기판에 수직방향으로 상기 주상 반도체층상에 제1 불순물 확산층을 통해 직렬로 배열된 복수의 메모리셀을 포함하는 메모리셀 배열;제2 불순물 확산층을 통해 상기 메모리셀 배열의 일단과 상기 드레인 확산층에 접속되는 제1 선택 트랜지스터; 및제3 불순물 확산층을 통해 상기 메모리셀 배열의 타단과 상기 소스 확산층에 접속되는 제2 선택 트랜지스터를 구비하며:상기 제3 불순물 확산층과 상기 소스 확산층 사이의 거리는 각각의 상기 메모리셀의 양측에 배치된 불순물 확산층 사이의 거리보다 더 길기 때문에, 기록방지전압이 상기 소스 확산층과 상기 제1 불순물 확산층 사이에 인가되는 경우 상기 제2 선택 트랜지스터의 펀치-스루가 회피되는 것을 특징으로 하는 메모리셀 유닛.
- 제6항에 있어서, 상기 드레인 확산층과 상기 제2 불순물 확산층 사이의 거리가 각각의 상기 메모리셀의 양측에 배치된 불순물 확산층 사이의 거리보다 더 길기 때문에, 상기 기록방지전압이 상기 드레인 확산층과 상기 제2 불순물 확산층 사이에 인가되는 경우 상기 제1 선택 트랜지스터의 펀치-스루가 회피되는 것을 특징으로 하는 메모리셀 유닛.
- 매트릭스 구조에서 종횡으로 배열된 복수의 메모리셀 유닛을 구비하며, 상기 메모리셀 유닛 각각은 제6항에 기재된 메모리셀 유닛을 포함하는 것을 특징으로 하는 비휘발성 반도체장치.
- 제8항에 있어서, 복수의 제어 게이트 라인 각각은, 상기 매트릭스 구조의 각 열에서 종방향으로 배열된 주상 반도체층에 제공된 메모리셀의 제어 게이트를 연속적으로 접속함으로써 제공되고, 공통 접속되고,복수의 비트 라인 각각은 상기 매트릭스 구조의 각 행에서 횡방향으로 배열된 주상 반도체층에 제공된 드레인 확산층을 접속함으로써 제공되는 것을 특징으로 하는 비휘발성 반도체장치.
- 제8항에 기재된 비휘발성 반도체장치를 구비하는 것을 특징으로 하는 액정표시장치.
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