KR101023559B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는다. 상기 메모리 스트링스는, 기판에 대하여 수직 방향으로 연장되는 메모리 주상 반도체와, 그 제1 주상 반도체에 접하는 터널 절연층과, 그 터널 절연층에 접하며 또한 전하를 축적하는 전하 축적층과, 그 전하 축적층에 접하는 블록 절연층과, 그 블록 절연층과 접하는 복수의 메모리 도전층을 구비한다. 상기 전하 축적층의 하부는, 상기 터널 절연층 및 상기 블록 절연층으로 덮여져 있다.
Figure R1020080097119
불휘발성 반도체 기억 장치, 메모리 스트링스, 터널 절연층, 메모리 트랜지스터

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 출원은 일본국 특허 출원 2007-262244(2007년 10월 5일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 전기적으로 데이터의 재기입이 가능한 반도체 기억 장치에 관한 것으로，반도체 기억 장치 중에서도, 특히, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래, 실리콘 기판 위의 2차원 평면 내에 소자를 집적하여, LSI가 형성되어 왔다. 메모리의 기억 용량을 증가시키기 위해서는, 1소자의 치수를 작게 할 (미세화할) 수 밖에 없지만, 최근 그 미세화도 코스트적, 기술적으로 곤란한 것으로 되어 왔다. 미세화를 위해서는 포토리소그래피의 기술 향상이 필요하지만, 예를 들면, 현재의 ArF 액침 노광 기술에서는 40㎚ 부근의 룰이 해상 한계로 되어 있으며, 한층 더한 미세화를 위해서는 EUV 노광기의 도입이 필요하다. 그러나，EUV 노광기는 코스트가 높으며, 코스트를 고려한 경우에는 현실적이지는 않다. 또한，만약 미세화가 달성되었다고 하여도, 구동 전압 등이 스케일링되지 않는 한, 소자간의 내압 등 물리적인 한계점에 부딪힐 것이 예상된다. 즉, 디바이스로서의 동작이 곤란해질 가능성이 높다.
따라서, 최근, 메모리의 집적도를 높이기 위해서, 메모리 셀을 3차원적으로 배치한 반도체 기억 장치가 다수 제안되어 있다(특허 문헌 1: 일본 특허 공개 제 2003-078044호, 특허 문헌 2: 미국 특허 제5599724호, 특허 문헌 3: 미국 특허 제5707885호 참조).
메모리 셀을 3차원적으로 배치한 종래의 반도체 기억 장치의 하나로, SGT (원주형) 구조의 트랜지스터를 이용한 반도체 기억 장치가 있다(특허 문헌 1 내지 3). SGT (원주형) 구조의 트랜지스터를 이용한 반도체 기억 장치에서는，게이트 전극으로 되는 다층의 폴리실리콘 및 그들 다층의 폴리실리콘을 관통하여 형성한 필러 형상의 주상 반도체가 형성된다. 주상 반도체는, 트랜지스터의 채널(보디)부로서 기능한다. 주상 반도체의 주위에는, 터널 절연층을 개재하여 형성되며 또한 전하를 축적하는 복수의 전하 축적층이 형성되어 있다. 또한, 전하 축적층의 주위에는 블록 절연층이 형성되어 있다. 이들 폴리실리콘, 주상 반도체, 터널 절연층, 전하 축적층 및 블록 절연층을 포함하는 구성은, 메모리 스트링스라 불린다.
상기 종래 기술에서는，우선, 주상 반도체를 형성하고，그 주위에 터널 절연층, 전하 축적층, 블록 절연층, 게이트 전극을 순차적으로 형성한다. 그러나，이와 같은 형성 방법은, 그 제조 공정수가 많아, 번잡하다.
본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치로서，상기 메모리 스트링스는, 기판에 대하여 수직 방향으로 연장되는 메모리 주상 반도체와, 그 메모리 주상 반도체에 접하는 터널 절연층과, 그 터널 절연층에 접하며 또한 전하를 축적하는 전하 축적층과, 그 전하 축적층에 접하는 블록 절연층과, 그 블록 절연층과 접하는 복수의 메모리 도전층을 구비하고，상기 전하 축적층의 하부는, 상기 터널 절연층 및 상기 블록 절연층으로 덮여 있는 것을 특징으로 한다.
또한，본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고，그 선택 게이트 트랜지스터는, 기판에 대하여 수직 방향으로 연장되는 메모리 주상 반도체의 상면, 또는 하면에 접하여 형성되며 상기 기판에 대하여 수직 방향으로 연장되는 게이트 주상 반도체와, 그 게이트 주상 반도체에 접하는 게이트 절연층과, 그 게이트 절연층에 접하는 게이트 도전층을 구비하고，상기 게이트 절연층에는, 상단으로부터 아랫쪽으로 심이 형성되어 있는 것을 특징으로 한다.
또한，본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서，제1 층간 절연층과 제1 도전층을 교대로 적층하는 공정과, 상기 제1 층간 절연층과 제1 도전층을 관통시켜 제1 홀을 형성하는 공정과, 상기 제1 홀의 측면 상에 순차적으로, 제1 절연층, 제1 희생층 및 제1 주상 반도체를 형성하는 공정과, 상기 제1 희생층을 제거하여 제1 트렌치를 형성하는 공정과, 그 제1 트렌치에서 노출된 상기 제1 주상 반도체의 표면에, 제2 절연층을 형성하는 공정과, 상기 제1 트렌치 내에 전하를 축적하는 전하 축적층을 형성하는 공정을 구비하는 것을 특징으로 한다.
이하, 도면을 참조하여, 본 발명에 따른 불휘발성 반도체 기억 장치의 일 실시 형태에 대하여 설명한다.
<제1 실시 형태>
[제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 구성]
도 1은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 개략도를 나타낸다. 도 1에 도시한 바와 같이, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 주로, 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스측 선택 게이트선(SGS) 구동 회로(14), 드레인측 선택 게이트선(SGD) 구동 회로(15), 센스 앰프(16)를 갖는다. 메모리 트랜지스터 영역(12)은, 데이터를 기억하는 메모리 트랜지스터를 갖는다. 워드선 구동 회로(13)는, 워드선 WL에 인가하는 전압을 제어한다. 소스측 선택 게이트선(SGS) 구동 회로(14)는, 소스측 선택 게이트선 SGS에 인가하는 전압을 제어한다. 드레인측 선택 게이트선(SGD) 구동 회로(15)는, 드레인측 선택 게이트선(SGD)에 인가하는 전압을 제어한다. 센스 앰프(16)는, 메모리 트랜지스터로부터 판독한 전위를 증폭한다. 또한，상기 외에 ，제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 비트선 BL에 인가하는 전압을 제어하는 비트선 구동 회로, 소스선 SL에 인가하는 전압을 제어하는 소스선 구동 회로를 갖는다(도시 생략).
또한，도 1에 도시한 바와 같이, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서는，메모리 트랜지스터 영역(12)을 구성하는 메모리 트랜지스터는, 반도체층을 복수 적층함으로써 형성되어 있다. 또한，도 1에 도시한 바와 같이 각 층의 워드선 WL은, 어떤 영역에서 2차원적으로 넓어져 있다. 각 층의 워드선 WL은, 각각 동일층으로 이루어지는 평면 구조를 갖고 있으며, 판 형상의 평면 구조로 되어 있다.
도 2는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 일부의 개략 구성도이다. 제1 실시 형태에서는，메모리 트랜지스터 영역(12)은, 메모리 트랜지스터 (MTr1mn∼MTr4mn), 선택 트랜지스터 SSTrmn 및 SDTrmn으로 이루어지는 메모리 스트링스 MS를 m×n개(m, n은 자연수)를 갖고 있다. 도 2에서는，m=3, n=4의 일례를 나타내고 있다.
각 메모리 스트링스 MS의 메모리 트랜지스터(MTr1mn∼MTr4mn)의 게이트에 접속되어 있는 워드선(WL1∼WL4)은, 각각 동일한 도전막에 의해 형성되어 있으며, 각각 공통이다. 즉, 각 메모리 스트링스 MS의 메모리 트랜지스터 MTr1mn의 게이트의 전부가 워드선 WL1에 접속되어 있다. 또한，각 메모리 스트링스 MS의 메모리 트랜지스터 MTr2mn의 게이트의 전부가 워드선 WL2에 접속되어 있다. 또한，각 메모리 스트링스 MS의 메모리 트랜지스터 MTr3mn의 게이트의 전부가 워드선 WL3에 접속되 어 있다. 또한，각 메모리 스트링스 MS의 메모리 트랜지스터 MTr4mn의 게이트의 모두가 워드선 WL4에 접속되어 있다. 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서는，도 1 및 도 2에 도시한 바와 같이, 워드선(WL1∼WL4)은, 각각, 2차원적으로 넓어져 있으며, 판 형상의 평면 구조를 갖고 있다. 또한，워드선(WL1∼WL4)은, 각각, 메모리 스트링스 MS에 대략 수직으로 배치되어 있다.
각 메모리 스트링스 MS는, 반도체 기판 Ba의 P- wel1 영역 Ba1에 형성된 n+ 영역 위에 주상의 주상 반도체 CLmn(도 2에 도시하는 경우, m=1∼3, n=1∼4)을 갖고 있다. 각 주상 반도체 CLmn은, 반도체 기판 Ba로부터 수직 방향으로 형성되어 있으며, 반도체 기판 Ba 및 워드선(WL1∼WL4)의 면 위에서 매트릭스 형상으로 되도록 배치되어 있다. 즉, 메모리 스트링스 MS도, 주상 반도체 CLmn에 수직한 면 내에 매트릭스 형상으로 배치되어 있다. 또한，이 주상 반도체 CLmn은, 원주 형상이어도, 각주 형상이어도 된다. 또한，주상 반도체 CLmn은, 여러가지 형상을 갖는 주상의 반도체를 포함한다.
또한，도 2에 도시한 바와 같이, 메모리 스트링스 MS의 윗쪽에는, 주상 반도체 CLmn과 절연막(도시 생략)을 개재하고 접하여 드레인측 선택 트랜지스터 SDTrmn을 구성하는 사각형 판 형상의 드레인측 선택 게이트선 SGD(도 2에 도시하는 경우, SGD1∼SGD4)가 형성되어 있다. 각 드레인측 선택 게이트선 SGD는, 서로 절연 분리되며, 워드선 WL1∼WL4와는 달리，반도체 기판 Ba에 평행하게 스트라이프 형상으로 형성되어 있다. 또한，드레인측 선택 게이트선 SGD의 폭 방향의 중심에는, 그 중심을 관통하여 형성된 주상 반도체층 CLmn이 형성되어 있다.
또한，도 2에 도시한 바와 같이, 메모리 스트링스 MS의 아래쪽에는, 주상 반도체 CLmn과 절연막(도시 생략)을 개재하고 접하여 소스측 선택 트랜지스터 SSTrmn을 구성하는 소스측 선택 게이트선 SGS가 형성되어 있다. 소스측 선택 게이트선 SGS는, 워드선 WL1∼WL4와 마찬가지로 2차원적으로 넓어지는 평면 판 형상의 구조를 갖고 있다.
다음으로，도 2 및 도 3을 참조하여, 제1 실시 형태에서의 메모리 스트링스 MS에 의해 구성되는 회로 구성 및 그 동작을 설명한다. 도 3은, 제1 실시 형태에서의 하나의 메모리 스트링스 MS의 회로도이다.
도 2 및 도 3에 도시한 바와 같이, 제1 실시 형태에서, 메모리 스트링스 MS는, 4개의 메모리 트랜지스터 MTr1mn∼MTr4mn과 2개의 선택 트랜지스터 SSTrm 및 SDTrmn을 갖고 있다. 이들 4개의 메모리 셀 트랜지스터 MTr1mn∼MTr4mn 및 2개의 소스측 선택 트랜지스터 SSTrmn 및 드레인측 선택 트랜지스터 SDTrmn은, 각각 직렬로 접속되어 있다(도 3 참조). 제1 실시 형태의 메모리 스트링스 MS에서는，반도체 기판 Ba 위의 P-형 영역(P- Well 영역) Ba1에 형성된 N+ 영역에 주상 반도체 CLmn이 형성되어 있다.
또한，선택 트랜지스터 SSTrmn의 소스에는 소스선 SL(반도체 기판 Ba의 P- well영역 Ba1에 형성된 n+ 영역)이 접속되어 있다. 또한，선택 트랜지스터 SDTrmn의 드레인에는 비트선 BL이 접속되어 있다.
각 메모리 트랜지스터 MTrmn은, 주상 반도체 CLmn, 그 주상 반도체 CLmn을 에워싸도록 절연막에 둘러싸인 전하 축적층, 그 전하 축적층을 에워싸는 워드선 WL로 구성되어 있다. 워드선 WL의 절연막에 둘러싸인 전하 축적층에 접하는 단부는, 메모리 트랜지스터 MTrmn의 제어 게이트 전극 CG로서 기능한다. 메모리 트랜지스터 MTrmn의 소스 및 드레인은, 주상 반도체 CLmn에 형성된다.
상기 구성을 갖는 불휘발성 반도체 기억 장치(100)에서는，비트선 BL1∼BL3, 드레인측 선택 게이트선 SGD, 워드선 WL1∼WL4, 소스측 선택 게이트선 SGS, 소스선 SL의 전압은, 비트선 구동 회로(도시 생략), 드레인측 선택 게이트선 구동 회로(15), 워드선 구동 회로(13), 소스측 선택 게이트선 구동 회로(14), 소스선 구동 회로(도시 생략)에 의해 제어된다. 즉, 소정의 메모리 트랜지스터 MTrmn의 전하 축적층의 전하를 제어함으로써, 데이터의 판독, 기입, 소거를 실행한다.
[제1 실시 형태에 따른 메모리 스트링스 MS의 구체적 구성]
다음으로，도 4를 참조하여, 메모리 스트링스 MS의 구체적 구성을 더욱 설명한다. 도 4는, 제1 실시 형태에서의 하나의 메모리 스트링스 MS의 단면 구조도이다. 도 4에 도시한 바와 같이, 메모리 셀 스트링스 MS는, 하층으로부터 상층으로, 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30) 및 드레인측 선택 트랜지스터층(40)을 갖는다. 소스측 선택 트랜지스터층(20)은, 소스측 선택 트랜지스터 SSTrmn으로서 기능한다. 메모리 트랜지스터층(30)은, 메모리 트랜지스터 MTrmn으로서 기능한다. 드레인측 선택 트랜지스터층(40)은, 드레인측 선택 트랜지스터 SDTrmn으로서 기능한다.
소스측 선택 트랜지스터층(20)은, 반도체 기판(Ba) 위에 형성된 소스측 제1 절연층(21)과, 소스측 제1 절연층(21)의 상면에 형성된 소스측 도전층(게이트 도전층)(22)과, 소스측 도전층(22)의 상면에 형성된 소스측 제2 절연층(23)을 갖는다. 예를 들면，소스측 제1 절연층(21) 및 소스측 제2 절연층(23)은, 산화실리콘으로 구성되어 있다. 또한，예를 들면, 소스측 도전층(22)은, 폴리실리콘으로 구성되어 있다. 또한，소스측 도전층(22)의 일단은, 전술한 선택 트랜지스터 SSTrmn의 제어 게이트로서 기능한다.
또한，소스측 선택 트랜지스터층(20)은, 소스측 제1 절연층(21), 소스측 도전층(22) 및 소스측 제2 절연층(23)을 관통하여 소스측 홀(24)이 형성되어 있다. 소스측 홀(24) 내에는, 소스측 게이트 절연층(25)을 개재하여 소스측 주상 반도체층(게이트 주상 반도체)(26)이 형성되어 있다. 소스측 게이트 절연층(25)은, HTO에 의해 형성되어 있다. 소스측 주상 반도체층(26)은, 아몰퍼스 실리콘으로 형성되어 있다. 또한，HTO는, 고온 성막의 산화막 TEOS이다.
메모리 트랜지스터층(30)은, 소스측 제2 절연층(23)의 윗쪽에 형성된 제1∼제5 워드선간 절연층(31a∼31e)과, 제1∼제5 워드선간 절연층(31a∼31e)의 상하간에 형성된 제1∼제4 워드선 도전층(32a∼32d)을 갖는다. 예를 들면, 제1∼제5 워드선간 절연층(31a∼31e)은, 산화실리콘으로 구성되어 있다. 또한，예를 들면, 제1∼제4 워드선 도전층(32a∼32d)은, 폴리실리콘으로 구성되어 있다. 제1∼제4 워드선 도전층(32a∼32d)은, 전술한 워드선 WL1∼WL4로서 기능한다.
또한，메모리 트랜지스터층(30)은, 제1∼제5 워드선간 절연층(31a∼31e) 및 제1∼제4 워드선 도전층(32a∼32d)을 관통하여 형성된 메모리 홀(33) 및 메모리 홀(33) 내에 형성된 메모리 주상 반도체층(34)을 갖는다. 메모리 주상 반도체층(34)은, 아몰퍼스 실리콘으로 형성되어 있다.
또한，메모리 트랜지스터층(30)은, 메모리 주상 반도체층(34)에 접하는 터널 절연층(35)과, 그 터널 절연층(35)에 접하며 또한 전하를 축적하는 복수의 전하 축적층(36)과, 그 전하 축적층(36)에 접하는 블록 절연층(37)을 갖는다. 이 블록 절연층(37)은, 제1∼제4 워드선 도전층(메모리 도전층)(32a∼32d)과 접한다. 또한，제1∼제4 워드선 도전층(32a∼32d)의 블록 절연층(37)과 접하는 측면은, 산화층(321)이 형성되어 있다. 터널 절연층(35)은, 산화실리콘으로 형성되어 있다. 전하 축적층(36)은, 질화실리콘(SiN)으로 형성되어 있다. 블록 절연층(37)은, HTO에 의해 형성되어 있다.
터널 절연층(35)은, 메모리 주상 반도체층(34)의 측면과, 전하 축적층(36)의 측면 사이에 형성되어 있다. 또한，터널 절연층(35)은, 소스측 주상 반도체층(26)의 일부 상면과, 전하 축적층(36)의 저면 사이에 형성되어 있다.
전하 축적층(36)은, 그 하부가 터널 절연층(35) 및 블록 절연층(37)에 의해 덮여져 있다. 또한，전하 축적층(36)은, 상단으로부터 아랫쪽으로 심(seam)(361)을 갖는다. 심(361)은, 전하 축적층(36)의 바닥에 달하지 않는 깊이로 형성되어 있다. 이와 같은 심(361)은, 후술하는 바와 같이, 블록 절연층(37) 및 메모리 주상 반도체층(34)을 형성한 후에, 전하 축적층(36)을 형성한 경우에 생긴다.
드레인측 선택 트랜지스터층(40)은, 제5 워드선간 절연층(31e) 위에 형성된 제1 분리 절연층(41)과, 제1 분리 절연층(41)의 상면에 형성된 드레인측 제1 절연층(42)과, 드레인측 제1 절연층(42)의 상면에 형성된 드레인측 도전층(게이트 도전층)(43)과, 드레인측 도전층(43)의 상면에 형성된 드레인측 제2 절연층(44)과, 드레인측 제2 절연층(44)의 상면에 형성된 제2 분리 절연층(45)을 갖는다. 제1 분리 절연층(41) 및 제2 분리 절연층(45)은, 질화실리콘으로 형성되어 있다. 드레인측 제1 절연층(42) 및 드레인측 제2 절연층(44)은, 산화실리콘으로 형성되어 있다. 드레인측 도전층(43)은, 폴리실리콘으로 형성되어 있다. 또한，드레인측 도전층(43)의 일단은, 전술한 선택 트랜지스터 SDTrmn의 제어 게이트로서 기능한다.
또한，드레인측 선택 트랜지스터층(40)은, 제1 분리 절연층(41), 드레인측 제1 절연층(42), 드레인측 도전층(43), 드레인측 제2 절연층(44) 및 제2 분리 절연층(45)을 관통하여 드레인측 홀(46)이 형성되어 있다. 드레인측 홀(46) 내에는, 드레인측 게이트 절연층(47)을 개재하여 드레인측 주상 반도체층(게이트 주상 반도체)(48)이 형성되어 있다. 드레인측 게이트 절연층(47)은, HTO에 의해 형성되어 있다. 드레인측 주상 반도체층(48)은, 아몰퍼스 실리콘으로 형성되어 있다.
[제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정]
다음으로，도 5∼도 10을 참조하여, 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정에 대하여 설명한다. 또한，도 5∼도 10은, 제1∼제5 워드선간 절연층(31a∼31e) 및 제1∼제4 워드선 도전층(32a∼32d)의 일부를 생략하여 기재하고 있다.
우선, 기판(Ba) 위에 소스측 선택 트랜지스터층(20)을 형성한다. 계속해서, 그 소스측 선택 트랜지스터층(20) 상부에, 아몰퍼스 실리콘과, 실리콘 산화막을 교대로 순차적으로 적층시켜, 제1∼제5 워드선간 절연층(31a∼31e)과, 제1∼제4 워드선 도전층(32a∼32d)을 형성한다. 다음으로，제1∼제5 워드선간 절연층(31a∼31e) 및 제1∼제4 워드선 도전층(32a∼32d)을 관통시켜, 메모리 홀(33)을 형성한다. 그 후, 메모리 홀(33) 내에, 순차적으로, 블록 절연층(37), 희생층(38)을 퇴적시킨다. 상기 공정을 거쳐, 도 5에 도시한 상태로 된다. 또한, 희생층(38)은, 실리콘게르마늄(SiGe)으로 구성한다.
다음으로，메모리 홀(33)의 저면의 상부 및 제5 워드선간 절연층(31e)의 상면에 위치하는 블록 절연층(37), 희생층(38)을 제거하고, 도 6에 도시한 상태로 한다. 또한，메모리 홀(33)의 저면에 노출된 소스측 주상 반도체층(26)의 상면에 형성된 자연 산화막을 불산 처리에 의해 제거한다.
계속해서, 도 7에 도시한 바와 같이, 메모리 홀(33) 내이며, 희생층(38)의 측면에 접하도록, 아몰퍼스 실리콘을 퇴적시켜, 메모리 주상 반도체층(34)을 형성한다.
다음으로，도 8에 도시한 바와 같이, 희생층(38)을 선택 에칭에 의해 제거한다. 또한，희생층(38)이, 실리콘 게르마늄이므로, 예를 들면, ClF3 증기 분위기에서 에칭을 행한다. 이와 같은 공정에 의해, 희생층(38)을 선택 에칭에 의해 제거함으로써, 메모리 주상 반도체층(34)과 블록 절연층(37)의 사이에 중공 원통 형상의 트렌치(39)가 형성된다.
계속해서, 도 9에 도시한 바와 같이, 트렌치(39) 내의 메모리 주상 반도체층(34)을 ISSG 산화시켜, 메모리 주상 반도체층(34)의 측면에 실리콘 산화막으로 이루어지는 터널 절연층(35)을 형성시킨다. 또한，도 9에 도시한 공정에서, 제1∼제4 워드선 도전층(32a∼32d)의 블록 절연층(37)과 접하는 측면에, 산화층(321)이 형성된다. 또한，도 9에 도시한 공정은, ISSG 산화가 아니라, ALD(원자층 증착)이어도 된다.
다음으로，도 10에 도시한 바와 같이, 트렌치(39) 내이며, 터널 절연층(35) 및 블록 절연층(37)에 접하도록, 실리콘 질화층을 퇴적시켜, 전하 축적층(36)을 형성한다. 이와 같은 공정을 거쳐서, 전하 축적층(36)의 하부는, 터널 절연층(35) 및 블록 절연층(37)으로 덮여진다. 또한， 전하 축적층(36)에는, 심(361)이 형성된다. 계속해서, 드레인측 선택 트랜지스터층(40)을 형성하고， 도 4와 마찬가지의 불휘발성 반도체 기억 장치(100)를 제조한다.
[제1 실시 형태에 따른 메모리 스트링스 MS의 제2 제조 공정]
다음으로，도 11, 도 12를 참조하여, 제1 실시 형태에 따른 메모리 스트링스 MS의 제2 제조 공정에 대하여 설명한다. 또한，도 11, 도 12는, 제1∼제5 워드선간 절연층(31a∼31e) 및 제1∼제4 워드선 도전층(32a∼32d)의 일부를 생략하여 기재하고 있다.
제2 제조 공정에서는，제1 제조 공정의 도 5 및 도 6과 대략 마찬가지의 공정을 거쳐, 제1 제조 공정에 이용한 희생층(38) 대신에, 실리콘 질화층으로 이루어지는 희생층(51)을 퇴적시켜, 도 11에 도시한 상태를 형성한다.
계속해서, 도 12에 도시한 바와 같이, 희생층(51)을 선택 에칭에 의해 제거한다. 희생층(51)이, 질화실리콘이므로, 예를 들면 고온의(hot) 인산으로 에칭을 행한다. 그리고，상기 제1 제조 공정과 마찬가지의 공정(도 9, 도 10)을 거쳐, 도 4와 마찬가지의 불휘발성 반도체 기억 장치(100)를 제조한다.
[제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 효과]
다음으로，제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 효과에 대하여 설명한다. 상기한 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 상기 적층 구조에 도시한 바와 같이 고집적화 가능하다. 또한，불휘발성 반도체 기억 장치(100)는, 상기 제조 공정에서 설명한 바와 같이, 메모리 트랜지스터 MTrmn으로 되는 각 층, 및 선택 트랜지스터 SST, SDT로 되는 각 층을, 적층 수에 관계 없이 소정의 리소그래피 공정 수로 제조할 수 있다. 즉, 염가로 불휘발성 반도체 기억 장치(100)를 제조하는 것이 가능하다.
여기에서, 본 발명의 제1 실시 형태와는 상이한 다른 제조 방법에서, 메모리 스트링스를 형성하는 경우를 생각한다. 예를 들면, 그 제조 방법에서는，홀 표면에, 블록 절연층, 전하 축적층, 및 터널 절연층을 순차적으로 퇴적시켜, 홀 저면의 터널 절연층, 전하 축적층 및 블록 절연층을 제거하고, 홀 저면에 노출된 반도체 표면의 자연 산화막을 제거한 후, 홀내에 폴리실리콘을 퇴적시켜, 주상 반도체를 형성하는 공정이 고려된다.
그러나, 상기 다른 제조 방법이면, 반도체 표면의 자연 산화막을 제거하는 공정에 이용되는 불산 처리에 의해, 홀 측벽에 형성된 터널 절연층 등도 제거된다. 또한，상기 다른 제조 방법에서, 불산 처리의 문제를 해소하기 위해서, 터널 절연층을, 산화막이 아니라, 별도의 재료로 구성하면, 전하 축적층에의 차지 트랩(전하 축적)에 의한 임계값 변동에 의해 동작 마진이 저감하는 등의 제반 문제를 야기할 우려가 있다. 또한，어떠한 방법(스페이서 프로세스 등)에 의해 터널 절연층을 산화막으로 형성하여도, LP-CVD 프로세스 등의 디포지션계의 막에서는 내압이 열화하거나, TDDB(산화막 경시 파괴) 특성이 열화하는 등 신뢰성 저하의 문제를 야기할 가능성이 있다.
이것에 대하여, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 메모리 주상 반도체층(34)과 블록 절연층(37)의 사이에 형성된 트렌치(39) 내에, 전하 축적층(36)을 형성하는 공정에 의해 제조된 것이다. 또한, 상기 공정에 의해, 전하 축적층(36)의 하부는, 터널 절연층(35) 및 블록 절연층(37)으로 덮여진다. 또한，상기 공정에 의해, 전하 축적층(36)에는, 심(361)이 형성된다.
따라서，본 발명의 제1 실시 형태에서는，블록 절연층(37)이 희생층(38)으로 보호된 상태에서, 불산 처리가 실행된다. 그리고，그 후, 희생층(38)을 제거하고, 트렌치(39) 내에, 터널 절연층(35) 및 전하 축적층(36)이 형성된다. 즉, 불휘발성 반도체 기억 장치(100)는, 불산 처리에 의한 영향을 받지 않고, 터널 절연층(35), 전하 축적층(36), 블록 절연층(37)의 막 두께를 미리 설정한 소정의 두께로 형성하는 것이 가능하여, 다른 제조 방법에서 생기는 내압 열화 등의 신뢰성의 저하를 억제할 수 있다.
<제2 실시 형태>
[제2 실시 형태에 따른 메모리 스트링스 MS의 구체적 구성]
다음으로，도 13을 참조하여, 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 스트링스 MS의 구체적 구성에 대하여 설명한다. 도 13에 도시한 바와 같이, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 제1 실시 형태와 상이한 드레인측 선택 트랜지스터층(60)을 갖는다. 또한，제2 실시 형태에서, 제1 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 붙이고，그 설명을 생략한다.
도 13에 도시한 바와 같이, 제2 실시 형태에 따른 메모리 스트링스 MS의 드레인측 선택 트랜지스터층(60)은, 제1 실시 형태의 제2 분리 절연층(45)을 생략한 구성을 갖는다. 또한，드레인측 선택 트랜지스터층(60)은, 제1 실시 형태와 상이한 형상의 드레인측 게이트 절연층(61)을 갖는다.
드레인측 게이트 절연층(61)은, 상단으로부터 아랫쪽으로 심(611)을 갖는다. 심(611)은, 드레인측 게이트 절연층(61)의 바닥에 달하지 않는 깊이로 형성되어 있다. 이와 같은 심(611)은, 후술하는 바와 같이, 드레인측 주상 반도체층(48)을 형성한 후에, 드레인측 게이트 절연층(61)을 형성한 경우에 생긴다. 드레인측 게이트 절연층(61)은, HTO에 의해 형성되어 있다.
[제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정]
다음으로，도 14∼도 17을 참조하여, 제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정에 대하여 설명한다. 또한，도 14∼도 17은, 제1∼제5 워드선간 절 연층(31a∼31e), 및 제1∼제4 워드선 도전층(32a∼32d)의 일부를 생략하여 기재하고 있다.
우선, 기판 Ba 위에 소스측 선택 트랜지스터층(20)을 형성한다. 그 후, 그 소스측 선택 트랜지스터층(20) 위에, 제1 실시 형태와 마찬가지의 제조 공정을 거쳐서 메모리 트랜지스터층(30)을 퇴적시킨다. 계속해서, 제5 워드선간 절연층(31e) 위에, 순차적으로, 실리콘 질화층, 실리콘 산화막, 폴리실리콘, 실리콘 산화막을 퇴적시켜, 제1 분리 절연층(41), 드레인측 제1 절연층(42), 드레인측 도전층(43) 및 드레인측 제2 절연층(44)을 형성한다. 상기 공정을 거쳐서, 도 14에 도시한 상태로 된다. 즉, 도 14에 도시한 공정에서, 메모리 주상 반도체층(34)의 상면에, 제1 분리 절연층(41), 드레인측 제1 절연층(42), 드레인측 도전층(43) 및 드레인측 제2 절연층(44)의 순으로 적층한다.
계속해서, 드레인측 제2 절연층(44), 드레인측 도전층(43), 드레인측 제1 절연층(42) 및 제1분리 절연층(4l)을 관통시켜, 드레인측 홀(46)을 형성한다. 그 후, 드레인측 홀(46)의 측면에 희생층(62)을 형성하고, 도 15에 도시한 상태로 한다. 또한，드레인측 홀(46)의 저면에 노출된 메모리 주상 반도체층(34)의 상면에 형성된 자연 산화막을 불산 처리에 의해 제거한다. 또한，희생층(62)은, 실리콘 게르마늄으로 형성한다.
다음으로，도 16에 도시한 바와 같이, 드레인측 홀(46) 내이며, 희생층(62)에 접하도록, 폴리실리콘을 퇴적시켜, 드레인측 주상 반도체층(48)을 형성한다. 즉, 도 15 및 도 16에 도시한 공정에서, 드레인측 홀(46)의 측면 상에 순차적으로, 희생층(62) 및 드레인측 주상 반도체층(48)을 형성한다.
계속해서, 도 17에 도시한 바와 같이, 선택 에칭에 의해, 희생층(62)을 제거하고, 중공 원통 형상의 트렌치(63)를 형성한다. 희생층(62)은 실리콘 게르마늄이므로, 예를 들면, ClF3 증기 분위기에서 에칭을 행한다.
그리고，트렌치(63) 내에 HTO를 퇴적시켜, 드레인측 게이트 절연층(61)을 형성한다. 이 때, 드레인측 게이트 절연층(61)에는, 심(611)이 형성된다. 이상과 같은 공정을 거쳐서, 전술한 도 13에 도시한 상태로 된다.
[제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 효과]
상기 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 전하 축적층(36)을 가지므로, 제1 실시 형태와 마찬가지의 효과를 발휘한다.
또한，상기 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 드레인 주상 반도체층(48)과, 드레인측 제1 절연층(42), 드레인측 도전층(43), 드레인측 제2 절연층(44)의 사이에 형성된 트렌치(63) 내에, 드레인측 게이트 절연층(61)을 형성하는 공정으로 제조된 것이다. 또한，상기 공정에 의해, 드레인측 게이트 절연층(61)에는, 심(611)이 형성된다.
따라서，드레인측 게이트 절연층(61) 형성 전에, 불산 처리가 이루어진다. 즉, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치는, 드레인측 게이트 절연층(61)의 막 두께를 미리 설정한 소정의 두께로 형성하는 것이 가능하여, 내압 열화 등의 신뢰성의 저하를 억제할 수 있다.
<제3 실시 형태>
[제3 실시 형태에 따른 메모리 스트링스 MS의 구체적 구성]
다음으로，도 18을 참조하여, 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 스트링스 MS의 구체적 구성에 대해서 설명한다. 도 18에 도시한 바와 같이, 제3 실시 형태에 따른 메모리 스트링스 MS는, 제1 및 제2 실시 형태와 상이한 메모리 트랜지스터층(70) 및 드레인측 선택 트랜지스터층(80)을 갖는다. 또한，제3 실시 형태에서, 제1 및 제2 실시 형태와 마찬가지의 구성에 대해서는, 동일 부호를 붙이고，그 설명을 생략한다.
제3 실시 형태에 따른 메모리 트랜지스터층(70)에서는，전하 축적층(71)의 형상이, 제1 및 제2 실시 형태의 전하 축적층(36)과 상이하다. 전하 축적층(71)의 상면은, 제5 워드선간 절연층(31e)의 상면보다도 움푹 파여 형성되어 있다. 또한，전하 축적층(71)은, 제1 및 제2 실시 형태와 마찬가지로, 심(711)을 갖는다.
제3 실시 형태에 따른 드레인측 선택 트랜지스터층(80)에서는，제1 분리 절연층(81) 및 드레인측 게이트 절연층(82)의 형상이, 제1 및 제2 실시 형태의 제1 분리 절연층(41) 및 드레인측 게이트 절연층(47, 62)과 상이하다.
드레인측 홀(46) 측의 제1 분리 절연층(81)의 측면은, 드레인측 홀(46)에 의해 형성된 드레인측 제1 절연층(42), 드레인측 도전층(43) 및 드레인측 제2 절연층(44)의 측면보다도 움푹 파여 형성되어 있다.
드레인측 게이트 절연층(82)은, 움푹 파여 형성된 전하 축적층(71) 및 제1 분리 절연층(81)에 접하도록 형성되어 있다. 즉, 드레인측 게이트 절연층(82)은, 터널 절연층(35)의 측면, 전하 축적층(71)의 상면, 블록 절연층(37)의 측면 및 상면에 접하도록 형성되어 있다. 드레인측 게이트 절연층(82)은, 전하 축적층(71)에 접하도록 또한 그 하면으로부터 돌출된 제1 돌출부(821)와, 제1 분리 절연층(81)에 접하도록 또한 그 하부 측면으로부터 돌출된 제2 돌출부(822)를 갖는다. 또한，드레인측 게이트 절연층(82)은, 상단으로부터 아랫쪽으로 심(823)을 갖는다. 심(823)은, 드레인측 게이트 절연층(82)의 바닥에 달하지 않는 깊이로 형성되어 있다.
[제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정]
다음으로，도 19∼도 21을 참조하여, 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정에 대하여 설명한다. 또한，도 19∼도 21은, 제1∼제5 워드선간 절연층(31a∼31e), 및 제1∼제4 워드선 도전층(32a∼32d)의 일부를 생략하여 기재하고 있다.
우선, 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정은, 제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정의 도 14에 도시한 공정까지, 마찬가지의 처리를 행한다. 도 14의 공정에 계속해서, 도 19에 도시한 바와 같이, 드레인측 홀(46) 내의 측면에 희생층(83)을 형성한다. 희생층(83)은, 질화실리콘으로 형성한다.
다음으로，도 20에 도시한 바와 같이, 드레인측 홀(46) 내이며, 희생층(83)에 접하도록, 폴리실리콘을 퇴적시켜, 드레인측 주상 반도체층(48)을 형성한다.
그리고，도 21에 도시한 바와 같이, 선택 에칭에 의해 희생층(83)을 제거하고, 중공 원통 형상의 트렌치(84)를 형성한다. 여기에서, 희생층(83)이, 질화실리콘으로 형성되어 있으므로, 예를 들면 고온의 인산에 의해 에칭을 행한다. 즉, 이 도 21에 도시한 선택 에칭의 공정에 의해, 희생층(83)과 함께, 질화실리콘으로 형성된 제1 분리 절연층(41)의 일부 및 전하 축적층(36)의 일부가 제거된다. 제1 분리 절연층(41)은, 그 일부 측면이 제거되고, 제3 실시 형태에 따른 제1 분리 절연층(81)의 형상으로 된다. 또한，전하 축적층(36)은, 그 일부 상면이 제거되고, 제3 실시 형태에 따른 전하 축적층(71)의 형상으로 된다.
도 21에 도시한 공정에 계속해서, 제2 실시 형태의 도 17과 마찬가지의 공정을 거쳐서, 도 18에 도시한 메모리 스트링스 MS로 된다. 즉, 트렌치(84) 내에 HTO를 퇴적시켜, 드레인측 게이트 절연층(82)을 형성한다. 이 때, 드레인측 게이트 절연층(82)에는, 심(823)이 형성된다. 또한，드레인측 게이트 절연층(82)은, 터널 절연층(35)의 측면, 전하 축적층(71)의 상면, 블록 절연층(37)의 측면에 미치는 상면에 접하도록 형성된다.
상기 제3 실시 형태의 구성에 의하면, 제l 및 제2 실시 형태와 마찬가지의 효과를 발휘할 수 있다.
이상, 불휘발성 반도체 기억 장치의 일 실시 형태를 설명하여 왔지만, 본 발명은, 상기 실시 형태에 한정되는 것이 아니라, 발명의 취지를 일탈하지 않는 범위 내에서 다양한 변경, 추가, 치환 등이 가능하다. 예를 들면, 상기 실시 형태에서는, 드레인측 선택 트랜지스터층(60)에서, 희생층(62)을 이용하여 트렌치(63)를 형 성한 후에, 드레인측 게이트 절연층(61)을 형성하는 구성으로 하였지만, 소스측 선택 트랜지스터층(20)에서도, 희생층을 이용하여 트렌치를 형성한 후에, 소스측 게이트 절연층을 형성하는 구성으로 하여도 된다. 즉, 도 22에 도시한 바와 같이, 불휘발성 반도체 기억 장치는, 제1∼제3 실시 형태와 상이한 소스측 선택 트랜지스터층(90)을 갖는 것이어도 된다. 소스측 선택 트랜지스터층(90)은, 제1∼제3 실시 형태와 상이한 소스측 게이트 절연층(91)을 갖는다. 소스측 게이트 절연층(91)은, 상단으로부터 아랫쪽으로 심(911)을 갖는다. 심(911)은, 소스측 게이트 절연층(91)의 바닥에 달하지 않는 깊이로 형성되어 있다.
상기 소스측 선택 트랜지스터층(90)의 제조 공정에서는，우선, 메모리 주상 반도체층(34)이 형성되는 아래쪽에 위치하는 기판 Ba 위에, 소스측 제1 절연층(21), 소스측 도전층(22) 및 소스측 제2 절연층(23)의 순으로 적층시킨다. 다음으로，메모리 주상 반도체층(34)과 정합하는 위치에서 소스측 제1 절연층(21), 소스측 도전층(22) 및 소스측 제2 절연층(23)을 관통시켜, 소스측 홀(24)을 형성한다. 계속해서, 소스측 홀(24)의 측면 상에 순차적으로, 희생층 및 소스측 주상 반도체층(26)을 형성한다. 그리고，희생층을 제거하여 트렌치를 형성하고，그 트렌치 내에 소스측 게이트 절연층(91)을 형성한다.
도 1은, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성 개략도.
도 2는, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역(12)의 일부 개략 사시도.
도 3은, 본 발명의 제1 실시 형태에서의 하나의 메모리 스트링스 MS의 회로도.
도 4는, 제1 실시 형태에 있어서의 하나의 메모리 스트링스 MS의 단면 구조도.
도 5는, 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 6은, 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 7은, 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 8은, 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 9는, 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 10은, 제1 실시 형태에 따른 메모리 스트링스 MS의 제1 제조 공정 단면도.
도 l1은, 제1 실시 형태에 따른 메모리 스트링스 MS의 제2 제조 공정 단면도.
도 12는, 제1 실시 형태에 따른 메모리 스트링스 MS의 제2 제조 공정 단면도.
도 13은, 제2 실시 형태에서의 하나의 메모리 스트링스 MS의 단면 구조도.
도 14는, 제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 15는, 제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 16은, 제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 17은, 제2 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 18은, 제3 실시 형태에서의 하나의 메모리 스트링스 MS의 단면 구조도.
도 19는, 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 20은, 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 21은, 제3 실시 형태에 따른 메모리 스트링스 MS의 제조 공정 단면도.
도 22는, 다른 실시 형태에 따른 메모리 스트링스 MS의 단면 구조도.
<도면의 주요 부분에 대한 부호의 설명>
12: 메모리 트랜지스터 영역
13: 워드선 구동 회로
14: 소스측 선택 게이트선 구동 회로
15: 드레인측 선택 게이트선 구동 회로
16: 센스 앰프

Claims (19)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치로서,
    상기 메모리 스트링스는,
    기판에 대하여 수직 방향으로 연장되는 메모리 주상 반도체와,
    상기 메모리 주상 반도체에 접하는 터널 절연층과,
    상기 터널 절연층에 접하며 또한 전하를 축적하는 전하 축적층과,
    상기 전하 축적층에 접하는 블록 절연층과,
    상기 블록 절연층과 접하는 복수의 메모리 도전층
    을 구비하고,
    상기 전하 축적층의 하부는, 상기 터널 절연층 및 상기 블록 절연층으로 덮여져 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 스트링스에 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고,
    상기 선택 게이트 트랜지스터는,
    상기 메모리 주상 반도체의 상면, 또는 하면에 접하여 형성된 상기 기판에 대하여 수직 방향으로 연장되는 게이트 주상 반도체와,
    상기 게이트 주상 반도체에 접하는 게이트 절연층과,
    상기 게이트 절연층에 접하는 게이트 도전층
    을 구비하고,
    상기 메모리 주상 반도체의 상층 또는 하층에 형성된 상기 게이트 절연층 중 적어도 어느 한쪽에는, 상단으로부터 아랫쪽으로 심이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 게이트 주상 반도체는, 상기 메모리 주상 반도체의 윗쪽에, 상기 메모리 주상 반도체의 상면에 접하도록 형성되고,
    상기 전하 축적층의 상면은, 상기 터널 절연층의 상면 및 상기 블록 절연층의 상면보다도 아래쪽에 형성되고,
    상기 게이트 절연층은, 상기 터널 절연층의 측면, 상기 전하 축적층의 상면, 상기 블록 절연층의 측면 및 상면에 접하도록 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 블록 절연층에 면하는 상기 메모리 도전층의 측벽에 형성된 산화층을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 전하 축적층에는, 상단으로부터 아래쪽으로 심이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 전류를 도통시킬지의 여부를 제어하는 선택 게이트 트랜지스터를 구비하고,
    상기 선택 게이트 트랜지스터는,
    기판에 대하여 수직 방향으로 연장되는 메모리 주상 반도체의 상면, 또는 하면에 접하여 형성되며 상기 기판에 대하여 수직 방향으로 연장되는 게이트 주상 반도체와,
    상기 게이트 주상 반도체에 접하는 게이트 절연층과,
    상기 게이트 절연층에 접하는 게이트 도전층
    을 구비하고,
    상기 게이트 절연층에는, 상단으로부터 아랫쪽으로 심이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링스를 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    제1 층간 절연층과 제1 도전층을 교대로 적층하는 공정과,
    상기 제1 층간 절연층과 제1 도전층을 관통시켜 제1 홀을 형성하는 공정과,
    상기 제1 홀의 측면 상에 순차적으로, 제1 절연층, 제1 희생층 및 제1 주상 반도체를 형성하는 공정과,
    상기 제1 희생층을 제거하여 제1 트렌치를 형성하는 공정과,
    상기 제1 트렌치에서 노출된 상기 제1 주상 반도체의 표면에, 제2 절연층을 형성하는 공정과,
    상기 제1 트렌치 내에 전하를 축적하는 전하 축적층을 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 희생층은, 실리콘 게르마늄으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 트렌치를 형성하는 공정에서, ClF3 증기 분위기에서 상기 제1 희생층을 에칭하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 희생층은, 질화실리콘으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 트렌치를 형성하는 공정에 의해, 인산으로 상기 제1 희생층을 에칭하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  12. 제7항에 있어서,
    상기 제2 절연층을 형성하는 공정에 의해, 상기 제2 절연층과 함께, 상기 제1 절연층에 면하는 상기 제1 도전층의 측벽에 산화층을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제7항에 있어서,
    ISSG 산화, 또는 ALD(원자층 흡착)을 이용하여 상기 제2 절연층을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제1 주상 반도체의 상면, 또는 상기 제1 주상 반도체가 형성되는 아래쪽에 위치하는 기판 위에, 제2 층간 절연층, 제2 도전체 및 상기 제2 층간 절연층의 순으로 적층하는 공정과,
    상기 제1 주상 반도체와 정합하는 위치에서 상기 제2 층간 절연층 및 상기 제2 도전체를 관통시켜 제2 홀을 형성하는 공정과,
    상기 제2 홀의 측면 상에 순차적으로, 제2 희생층 및 제2 주상 반도체를 형성하는 공정과,
    상기 제2 희생층을 제거하여 제2 트렌치를 형성하는 공정과,
    상기 제2 트렌치내에 제3 절연층을 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 주상 반도체의 상면에, 상기 제2 층간 절연층, 상기 제2 도전체 및 상기 제2 층간 절연층의 순으로 적층시키고,
    상기 제2 트렌치를 형성하는 공정에 의해, 상기 제2 희생층과 함께 전하 축적층 - 상기 전하 축적층은 상기 제1 주상 반도체에 접하는 터널 절연층에 접하고 또한 전하를 축적함 - 의 윗쪽의 일부를 제거하고,
    상기 제3 절연층을 형성하는 공정에 의해, 상기 제3 절연층을 상기 제2 절연층의 측면, 상기 전하 축적층의 상면, 상기 제1 절연층의 측면 및 상면에 접하도록 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 제2 희생층을, 실리콘 게르마늄으로 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 트렌치를 형성하는 공정에 의해, ClF3 증기 분위기에서 상기 제2 희생층을 에칭하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 제2 희생층을, 질화실리콘으로 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 트렌치를 형성하는 공정에 의해, 인산으로 상기 제2 희생층을 에칭하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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