KR101126868B1 - 불휘발성 반도체 기억 장치, 및 그 제조 방법 - Google Patents

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Abstract

불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는다. 상기 메모리 스트링은, 기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과, 상기 제1 기둥 형상 반도체층의 주위에 제1 절연층을 개재하여 형성된 전하 축적층과, 상기 전하 축적층의 주위에 제2 절연층을 개재하여 형성된 제1 도전층을 구비한다. 각각의 상기 제1 도전층은, 2차원적으로 확대되어 형성되고, 상하에 위치하는 상기 제1 도전층의 사이에 공극이 형성되어 있다.
불휘발성 반도체 기억 장치, 실리사이드화, 메모리 스트링, 선택 트랜지스터, 기둥 형상 반도체층, 폴리실리콘

Description

불휘발성 반도체 기억 장치, 및 그 제조 방법 {NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME}
<관련 출원>
본 출원은 일본 특허 출원 제2008-65882호(2008년 3월 14일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 전기적으로 데이터의 재기입이 가능한 반도체 기억 장치에 관한 것으로, 반도체 기억 장치 중에서도, 특히 불휘발성 반도체 기억 장치, 및 그 제조 방법에 관한 것이다.
종래, 실리콘 기판 위의 2차원 평면 내에 소자를 집적하여, LSI가 형성되어 왔다. 메모리의 기억 용량을 증가시키기 위해서는, 1소자의 치수를 작게 할 수(미세화할 수)밖에 없는데, 최근 그 미세화도 코스트적, 기술적으로 곤란한 것으로 되어 왔다. 미세화를 위해서는 포토리소그래피의 기술 향상이 필요한데, 예를 들면, 현재의 ArF 액침 노광 기술에서는 40nm 부근의 룰이 해상 한계로 되어 있어, 한층 더한 미세화를 위해서는 EUV 노광기의 도입이 필요하다. 그러나, EUV 노광기는 코스트 업으로 되어, 코스트를 고려한 경우에는 비현실적이다. 또한, 만약 미세화가 달성되었다고 하여도, 구동 전압 등이 스케일링되지 않는 한, 소자간의 내압 등 물리적인 한계점을 맞게 되는 일이 예상된다. 즉, 디바이스로서의 동작이 곤란하게 될 가능성이 높다.
따라서, 최근, 메모리의 집적도를 높이기 위하여, 메모리 셀을 3차원적으로 배치한 반도체 기억 장치가 다수 제안되어 있다(특허 문헌 1: 일본 특허 공개 2003-078044호 공보, 특허 문헌 2: 미국 특허 제5599724호 공보, 특허 문헌 3: 미국 특허 제5707885호 공보 참조). 메모리 셀을 3차원적으로 배치한 종래의 반도체 기억 장치 중 하나로, SGT(원주형) 구조의 트랜지스터를 이용한 반도체 기억 장치가 있다(특허 문헌 1 내지 3 참조). SGT 구조의 트랜지스터를 이용한 반도체 기억 장치에서는, 게이트 전극층으로 되는 다층의 폴리실리콘, 및 그들 다층의 폴리실리콘을 관통하여 형성한 필러 형상의 기둥 형상 반도체가 형성된다. 기둥 형상 반도체는, 트랜지스터의 채널(바디)부로서 기능한다. 기둥 형상 반도체의 주위에는, 배리어 절연층을 개재하여 형성되고 또한 전하를 축적하는 전하 축적층이 형성되어 있다. 또한, 전하 축적층의 주위에는 블록 절연층이 형성되고, 그 블록 절연층의 주위에는, 게이트 전극으로서 기능하는 2차원적으로 확대되는 워드선 도전층이 형성되어 있다. 이들 폴리실리콘, 기둥 형상 반도체, 배리어 절연층, 전하 축적층, 및 블록 절연층, 워드선 도전층을 포함하는 구성은, 메모리 스트링이라고 불린다.
그러나, 상기 구조에서는, 각 워드선 도전층이 대향하고 있기 때문에, 워드선 도전층의 사이의 기생 용량이 커지는 문제가 생긴다. 또한, 가공을 쉽게 하기 위하여, 혹은 적층수를 증대시키기 위하여, 각 워드선 도전층의 막 두께를 박막화 하면, 워드선 도전층의 저항값을 증대시키게 된다고 하는 문제가 생긴다.
상기한 바와 같은 문제에 의한 워드선 도전층의 기생 용량 및 기생 저항의 증대에 기인하여, 워드선 도전층의 전위를 상승시킬 때, 예를 들면, 플러그로부터 전압을 인가받는 워드선 도전층의 일단과, 그 일단으로부터 소정 길이 떨어진 타단 사이에서 승압 시간에 소정의 시간차가 생긴다. 즉, 불휘발성 반도체 기억 장치의 동작에 지연이 생긴다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 본 발명에 따르면, 컨트롤 게이트 컨택트층으로부터 전압을 인가받는 워드선 도전층의 일단과, 그 일단으로부터 소정 길이 떨어진 타단 사이의 승압 시간의 시간차를 작게 할 수 있다. 즉, 불휘발성 반도체 기억 장치의 동작 지연을 억제시킬 수 있다.
본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치로서, 상기 메모리 스트링은, 기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과, 상기 제1 기둥 형상 반도체층의 주위에 제1 절연층을 개재하여 형성된 전하 축적층과, 상기 전하 축적층의 주위에 제2 절연층을 개재하여 형성된 제1 도전층을 구비하고, 각각의 상기 제1 도전층은, 2차원적으로 확대되어 형성되고, 상하에 위치하는 상기 제1 도전층의 사이에 공극이 형성되어 있 는 것을 특징으로 한다.
또한, 본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치의 제조 방법은, 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서, 희생층과 제1 도전층을 교대로 복수 적층하는 공정과, 상기 희생층과 상기 제1 도전층을 관통시켜 제1 홀을 형성하는 공정과, 상기 제1 홀의 표면으로부터 순차적으로, 제1 절연층, 제2 절연층, 전하 축적층, 및 제1 기둥 형상 반도체층을 형성하는 공정과, 상기 희생층을 제거하는 공정을 구비하는 것을 특징으로 한다.
이하, 도면을 참조하여, 본 발명에 따른 불휘발성 반도체 기억 장치의 일 실시 형태에 대하여 설명한다.
[일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 구성]
도 1은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 개략도를 나타낸다. 도 1에 도시한 바와 같이, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 주로 메모리 트랜지스터 영역(12), 워드선 구동 회로(13), 소스측 선택 게이트선(SGS) 구동 회로(14), 드레인측 선택 게이트선(SGD) 구동 회로(15), 센스 앰프(16)를 갖는다. 메모리 트랜지스터 영역(12)은, 데이터를 기억하는 메모리 트랜지스터를 갖는다. 워드선 구동 회로(13)는, 워드선 WL에 가하는 전압을 제어한다. 소스측 선택 게이트선(SGS) 구동 회로(14)는, 소스측 선택 게이트선 SGS에 가하는 전압을 제어한다. 드레인측 선택 게이트선(SGD) 구동 회로(15) 는, 드레인측 선택 게이트선 SGD에 가하는 전압을 제어한다. 센스 앰프(16)는, 메모리 트랜지스터로부터 판독한 전위를 증폭한다. 또한, 상기 외에, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 비트선 BL에 가하는 전압을 제어하는 비트선 구동 회로, 소스선 SL에 가하는 전압을 제어하는 소스선 구동 회로를 갖는다(도시 생략).
또한, 도 1에 도시한 바와 같이, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서는, 메모리 트랜지스터 영역(12)을 구성하는 메모리 트랜지스터는, 반도체층을 복수 적층함으로써 형성되어 있다. 또한, 도 1에 도시하는 바와 같이 각 층의 워드선 WL은, 임의의 영역에서 2차원적으로 확대되어 있다. 각 층의 워드선 WL은, 각각 동일층으로 이루어지는 평면 구조를 갖고 있고, 판 형상의 평면 구조로 되어 있다.
도 2는, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 메모리 트랜지스터 영역(12)의 일부의 개략 구성도이다. 일 실시 형태에서는, 메모리 트랜지스터 영역(12)은, 메모리 트랜지스터(MTr1nm～MTr4nm), 소스측 선택 트랜지스터 SSTrnm, 및 드레인측 선택 트랜지스터 SDTrnm으로 이루어지는 메모리 스트링 MS를 m×n개(m, n은 자연수) 갖고 있다. 도 2에서는, m=3, n=4의 일례를 나타내고 있다.
각 메모리 스트링 MS의 메모리 트랜지스터(MTr1nm～MTr4nm)의 게이트에 접속되어 있는 워드선(WL1～WL4)은, 각각 동일한 도전층에 의해 형성되어 있고, 각각 공통이다. 즉, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr1nm의 게이트의 모두 가 워드선 WL1에 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr2nm의 게이트의 모두가 워드선 WL2에 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr3nm의 게이트의 모두가 워드선 WL3에 접속되어 있다. 또한, 각 메모리 스트링 MS의 메모리 트랜지스터 MTr4nm의 게이트의 모두가 워드선 WL4에 접속되어 있다. 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서는, 도 1 및 도 2에 도시한 바와 같이, 워드선 WL1～WL4는, 각각, 2차원적으로 확대되어 있고, 판 형상의 평면 구조를 갖고 있다. 또한, 워드선 WL1～WL4는, 각각, 메모리 스트링 MS에 대략 수직으로 배치되어 있다.
각 메모리 스트링 MS는, 반도체 기판 Ba의 P-well 영역 Ba1에 형성된 n+ 영역 위에 기둥 형상의 기둥 형상 반도체 CLnm(도 2에 나타내는 경우, m=1～3, n=1～4)을 갖고 있다. 각 기둥 형상 반도체 CLnm은, 반도체 기판 Ba로부터 대략 수직 방향으로 형성되어 있고, 반도체 기판 Ba 및 워드선 WL1～WL4의 면 위에서 매트릭스 형상으로 되도록 배치되어 있다. 즉, 메모리 스트링 MS도, 기둥 형상 반도체 CLnm에 수직인 면 내에 매트릭스 형상으로 배치되어 있다. 또한, 이 기둥 형상 반도체 CLnm은, 원주 형상이어도, 각주 형상이어도 된다. 또한, 기둥 형상 반도체 CLnm이란, 점점 형상을 갖는 기둥 형상의 반도체를 포함한다.
또한, 도 2에 도시한 바와 같이, 메모리 스트링 MS의 상방에는, 기둥 형상 반도체 CLnm과 절연막(도시 생략)을 개재하여 접하여 드레인측 선택 트랜지스터 SDTrnm을 구성하는 사각형판 형상의 드레인측 선택 게이트선 SGD(도 2에 나타내는 경우, SGD1～SGD4)가 형성되어 있다. 각 드레인측 선택 게이트선 SGD는, 서로 절 연 분리되고, 워드선 WL1～WL4와는 달리, 반도체 기판 Ba에 평행하게 스트라이프 형상으로 형성되어 있다. 또한, 드레인측 선택 게이트선 SGD의 폭 방향의 중심에는, 그 중심을 관통하여 형성된 기둥 형상 반도체층 CLnm이 형성되어 있다.
또한, 도 2에 도시한 바와 같이, 메모리 스트링 MS의 하방에는, 기둥 형상 반도체 CLnm과 절연막(도시 생략)을 개재하여 접하여 소스측 선택 트랜지스터 SSTrnm을 구성하는 소스측 선택 게이트선 SGS가 형성되어 있다. 소스측 선택 게이트선 SGS는, 워드선 WL1～WL4와 마찬가지로, 2차원적으로 확대되는 평면판 형상의 구조를 갖고 있다.
다음으로, 도 2 및 도 3을 참조하여, 일 실시 형태에서의 메모리 스트링 MS에 의해 구성되는 회로 구성 및 그 동작을 설명한다. 도 3은, 일 실시 형태에서의 하나의 메모리 스트링 MS의 회로도이다.
도 2 및 도 3에 도시한 바와 같이, 일 실시 형태에서, 메모리 스트링 MS는, 4개의 메모리 트랜지스터 MTr1nm～MTr4nm을 갖는다. 이들 4개의 메모리 셀 트랜지스터 MTr1nm～MTr4nm 및 2개의 소스측 선택 트랜지스터 SSTrnm 및 드레인측 선택 트랜지스터 SDTrnm은, 각각 직렬로 접속되어 있다(도 3 참조). 일 실시 형태의 메모리 스트링 MS에서는, 반도체 기판 Ba 위의 P-형 영역(P-Well 영역) Ba1에 형성된 N+ 영역에 기둥 형상 반도체 CLnm이 형성되어 있다.
또한, 소스측 선택 트랜지스터 SSTrnm의 소스에는 소스선 SL(반도체 기판 Ba의 P-well 영역 Ba1에 형성된 n+ 영역)이 접속되어 있다. 또한, 드레인측 선택 트랜지스터 SDTrnm의 드레인에는 비트선 BLnm이 접속되어 있다.
각 메모리 트랜지스터 MTrnm은, 기둥 형상 반도체 CLnm, 그 기둥 형상 반도체 CLnm을 둘러싸도록 절연막에 둘러싸여진 전하 축적층, 그 전하 축적층을 둘러싸도록 워드선 WL로 구성되어 있다. 워드선 WL의 절연막에 둘러싸여진 전하 축적층에 접하는 단부는, 메모리 트랜지스터 MTrnm의 제어 게이트로서 기능한다. 메모리 트랜지스터 MTrnm의 소스 및 드레인은, 기둥 형상 반도체 CLnm에 형성된다.
상기 구성을 갖는 불휘발성 반도체 기억 장치(100)에서는, 비트선 BL1～BL3, 드레인측 선택 게이트선 SGD, 워드선 WL1～WL4, 소스측 선택 게이트선 SGS, 소스선 SL의 전압은, 비트선 구동 회로(도시 생략), 드레인측 선택 게이트선 구동 회로(15), 워드선 구동 회로(13), 소스측 선택 게이트선 구동 회로(14), 소스선 구동 회로(도시 생략)에 의해 제어된다. 즉, 소정의 메모리 트랜지스터 MTr의 전하 축적층의 전하를 제어함으로써, 기입, 소거를 실행한다.
[일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 구체적 구성]
다음으로, 도 4, 및 도 5를 참조하여, 불휘발성 반도체 기억 장치(100)의 더욱 구체적 구성을 설명한다. 도 4는, 컬럼 방향의 단면 구조도이며, 도 5는, 컬럼 방향에 직교하는 로우 방향의 단면 구조도이다. 도 4 및 도 5에 도시한 바와 같이, 불휘발성 반도체 기억 장치(100)는, 반도체 기판 Ba 위에 메모리 셀 블록 MCB0, MCB1을 갖는다. 각 메모리 셀 블록 MCB0, MCB1은, 전술한 복수의 메모리 스트링 MS를 갖는다. 메모리 셀 블록 MCB0, MCB1 사이에는, 층간 절연층(50)이 형성되어 있다.
메모리 셀 블록 MCB0(또는 MCB1)은, 하층으로부터 상층으로, 소스측 선택 트 랜지스터층(20), 메모리 트랜지스터층(30), 및 드레인측 선택 트랜지스터층(40)을 갖는다. 소스측 선택 트랜지스터층(20)은, 소스측 선택 트랜지스터 SSTrnm으로서 기능한다. 메모리 트랜지스터층(30)은, 메모리 트랜지스터 MTrnm으로서 기능한다. 드레인측 선택 트랜지스터층(40)은, 드레인측 선택 트랜지스터 SDTrnm으로서 기능한다.
소스측 선택 트랜지스터층(20)은, 반도체 기판 Ba(P-well 영역 Ba1) 위에 순차적으로 적층된 소스측 제1 절연층(21), 소스측 도전층(22), 소스측 제2 절연층(23), 및 소스측 제3 절연층(24)을 갖는다. 예를 들면, 소스측 제1 절연층(21) 및 소스측 제3 절연층(24)은, 산화 실리콘(SiO2)으로 구성되어 있다. 또한, 예를 들면, 소스측 도전층(22)은, 폴리실리콘(p-Si)으로 구성되어 있다. 또한, 예를 들면, 소스측 제2 절연층(23)은, 질화 실리콘(SiN)으로 구성되어 있다. 또한, 소스측 도전층(22)의 일단은, 전술한 소스측 선택 트랜지스터 SSTrnm의 제어 게이트로서 기능한다.
소스측 선택 트랜지스터층(20)은, 소스측 제1 절연층(21), 소스측 도전층(22), 소스측 제2 절연층(23), 및 소스측 제3 절연층(24)을 관통하여 소스측 홀(25)이 형성되어 있다. 소스측 홀(25) 내에는, 소스측 게이트 절연층(26)을 개재하여 소스측 기둥 형상 반도체층(27)이 형성되어 있다. 소스측 기둥 형상 반도체층(27)은, 후술하는 메모리 기둥 형상 반도체층(34)의 하면에 접하여 수직 방향으로 연장하도록 형성되어 있다. 소스측 게이트 절연층(26)은, HTO로 형성되어 있 다. 소스측 기둥 형상 반도체층(27)은, 아몰퍼스 실리콘으로 형성되어 있다. 또한, HTO는, 고온 성막의 산화막 TEOS이다. 또한, 소스측 선택 트랜지스터층(20)은, 로우 방향으로 소정의 길이를 갖고 형성되어 있다(도 5 참조).
메모리 트랜지스터층(30)은, 2차원적으로 확대되는 판 형상의 제1～제4 워드선 도전층(31a～31d), 메모리 상부 절연층(32)을 갖는다. 제1～제4 워드선 도전층(31a～31d)은, 폴리실리콘으로 형성되어 있다. 또한, 메모리 상부 절연층(32)은, 질화 실리콘으로 형성되어 있다. 또한, 제1～제4 워드선 도전층(31a～31d)은, 전술한 워드선 WL1～WL4로서 기능한다.
제1 워드선 도전층(31a)은, 소스측 제3 절연층(24)의 상방에 공극 Ag1을 개재하여 형성되어 있다. 제2 워드선 도전층(31b)은, 제1 워드선 도전층(31a)의 상방에 공극 Ag2를 개재하여 형성되어 있다. 제3 워드선 도전층(31c)은, 제2 워드선 도전층(31b)의 상방에 공극 Ag3을 개재하여 형성되어 있다. 제4 워드선 도전층(31d)은, 제3 워드선 도전층(31c)의 상방에 공극 Ag4를 개재하여 형성되어 있다. 메모리 상부 절연층(32)은, 제4 워드선 도전층(31d)의 상방에 공극 Ag5를 개재하여 형성되어 있다. 또한, 각 제1～제4 워드선 도전층(31a～31d)은, 폴리실리콘으로 형성되어 있고, 그 표면에 실리사이드막(311a～311d)을 갖는다.
공극 Ag1～Ag5에는, 공기 등, 유전율이 산화 실리콘(비유전율: 대략 4)보다도 낮은 절연성의 유동체가 형성되어 있다. 여기에서, 유동체는, 기체, 혹은 액체(겔을 포함함)를 의미한다. 또한, 유전율이 산화 실리콘보다도 낮은 유동체는, 공극 Ag1～Ag5 내의 일부에 충전되어 있어도 된다. 공극 Ag1～Ag5에는, 유전율이 산화 실리콘(비유전율: 대략 4)보다도 낮은 고체의 절연층이 형성되어 있어도 된다. 유전율이 산화 실리콘보다도 낮은 유동체는, 열 처리 후에 고체의 절연층으로 되는 재료로 구성되는 것이어도 된다.
실리사이드막(311a～311d)은, 티탄(Ti), 코발트(Co), 니켈(Ni) 등 중 어느 하나를 이용하여 구성되어 있다.
상기 각 제1～제4 워드선 도전층(31a～31d), 및 메모리 상부 절연층(32)은, 그들 로우 방향의 단부와, 소스측 선택 트랜지스터층(20)의 로우 방향의 단부에 의해, 도 5에 도시한 바와 같이, 계단 형상으로 되도록 형성되어 있다. 또한, 각 공극 Ag1～Ag5는, 제1～제4 워드선 도전층(31a～31d), 및 메모리 상부 절연층(32)의 하면과 동일한 영역에 걸쳐 형성되어 있다.
또한, 메모리 트랜지스터층(30)은, 제1～제4 워드선 도전층(31a～31d), 및 메모리 상부 절연층(32)을 관통하여 형성된 메모리 홀(33), 및 메모리 홀(33) 내에 형성된 메모리 기둥 형상 반도체층(34)을 갖는다. 메모리 기둥 형상 반도체층(34)은, 아몰퍼스 실리콘으로 형성되어 있다.
또한, 메모리 트랜지스터층(30)은, 메모리 기둥 형상 반도체층(34)에 접하는 배리어 절연층(35)과, 그 배리어 절연층(35)에 접하고 또한 전하를 축적하는 복수의 전하 축적층(36)과, 그 전하 축적층(36)에 접하는 복수의 블록 절연층(37)을 갖는다. 블록 절연층(37)은, 제1～제4 워드선 도전층(31a～31d)과 접한다. 배리어 절연층(35)은, 산화 실리콘으로 형성되어 있다. 전하 축적층(36)은, 질화 실리 콘(SiN)으로 형성되어 있다. 블록 절연층(37)은, 산화 알루미나(Al2O3)로 형성되어 있다. 즉, 메모리 홀(33)의 측벽에, 폴리실리콘-알루미나-질화 실리콘-산화 실리콘-폴리실리콘 구조(SANOS 구조)가 형성되어 있다.
드레인측 선택 트랜지스터층(40)은, 메모리 상부 절연층(32) 위에, 순차적으로 적층된 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)을 갖는다. 또한, 로우 방향으로부터의 단면(도 4)을 보면, 메모리 기둥 형상 반도체층(34)의 상방에 해당하는 위치에, 소정의 범위에 걸쳐, 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)이 형성되어 있다.
각 드레인측 제1 절연층(41), 드레인측 제2 절연층(43)은, 산화 실리콘으로 형성되어 있다. 드레인측 도전층(42)은, 폴리실리콘으로 형성되어 있다. 드레인측 제3 절연층(44)은, 질화 실리콘으로 형성되어 있다. 또한, 각 드레인측 도전층(42)은, 로우 방향에 평행한 측면에 실리사이드막(421)을 갖는다. 또한, 드레인측 도전층(42)의 일단은, 전술한 드레인측 선택 트랜지스터 SDTrnm의 제어 게이트로서 기능한다.
또한, 드레인측 선택 트랜지스터층(40)에는, 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)을 관통하여 드레인측 홀(45)이 형성되어 있다. 드레인측 홀(45) 내에는, 드레인측 게이트 절연층(46)을 개재하여 드레인측 기둥 형상 반도체층(47)이 형성되어 있다. 드레 인측 기둥 형상 반도체층(47)은, 메모리 기둥 형상 반도체층(34)의 상면에 접하고 또한 수직 방향으로 연장되도록 형성되어 있다. 드레인측 게이트 절연층(46)은, HTO로 형성되어 있다. 드레인측 기둥 형상 반도체층(47)은, 아몰퍼스 실리콘으로 형성되어 있다.
또한, 상기한 바와 같이 구성된 메모리 셀 블록 MCB0, MCB1에서, 반도체 기판 Ba의 P-Well 영역 Ba1의 로우 방향 단부 근방에 접하도록 층간 절연층(50)의 표면으로부터 소스선 컨택트층(61)이 형성되어 있다. 또한, 소스측 도전층(22)의 로우 방향 단부 근방에 접하도록 층간 절연층(50)의 표면으로부터 소스측 선택 게이트 컨택트층(62)이 형성되어 있다. 또한, 계단 형상으로 된 각 제1～제4 워드선 도전층(31a～31d)의 로우 방향 단부 근방에 접하도록 층간 절연층(50)의 표면으로부터 컨트롤 게이트 컨택트층(63)이 형성되어 있다. 또한, 드레인측 도전층(42)의 로우 방향 단부 근방에 접하도록 층간 절연층(50)의 표면으로부터 드레인측 선택 게이트 컨택트층(64)이 형성되어 있다. 또한, 드레인측 기둥 형상 반도체층(47)의 상면에 접하도록 층간 절연층(50)의 표면으로부터 비트선층(65)이 형성되어 있다. 또한, 각 비트선층(65)은, 컬럼 방향에 직선 형상으로 형성된다.
[일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정]
다음으로, 도 6～도 30을 참조하여, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정의 일례에 대하여 설명한다.
우선, 도 6에 도시한 바와 같이, 기판 Ba 위에 소스측 선택 트랜지스터층(20)을 형성한다. 도 6에 나타내는 일례에서는, 소스측 선택 트랜지스터층(20) 에서, 소스측 제3 절연층(24) 위에 질화 실리콘으로 이루어지는 배리어 절연층(28)을 형성한다. 또한, 소스측 선택 트랜지스터층(20)의 로우 방향의 단부에는, 소스측 층간 절연층(29)을 형성한다. 또한, 소스측 선택 트랜지스터층(20)의 표면(배리어 절연층(28)의 표면), 및 소스측 층간 절연층(29)의 표면에는, 평탄화 처리를 실시한다.
계속해서, 레지스트를 도포하고, 리소그래피에 의해 매트릭스 형상으로 홀 패턴을 패터닝한다. 그 후, 반응성 이온 에칭(RIE: Reactive Ion Etching)에 의해, 배리어 절연층(28), 소스측 제3 절연층(24), 소스측 제2 절연층(23), 소스측 도전층(22), 및 소스측 제1 절연층(21)을 관통시켜, 소스측 홀(25)을 형성한다. 그리고, 인 이온(P)을 10keV/5e15의 조건에서, 소스측 홀(25) 너머로 이온 주입한다. 이러한 공정을 거쳐, 도 7에 나타내는 상태로 된다.
다음으로, 도 8에 도시한 바와 같이, 소스측 게이트 절연층(26)으로 되는 실리콘 산화막을 감압 CVD법에 의해 퇴적시킨다. 예를 들면, 실리콘 산화막(소스측 게이트 절연층(26))은, 10nm의 막 두께로 퇴적시킨다.
계속해서, 도 9에 도시한 바와 같이, 아몰퍼스 실리콘층(26a)을 퇴적시킨다. 예를 들면, 아몰퍼스 실리콘층(26a)은, 15nm의 막 두께로 퇴적시킨다.
다음으로, 도 10에 도시한 바와 같이, RIE에 의해, 소스측 홀(25)의 저면의 상부, 및 소스측 제3 절연층(24)의 상면에 위치하는 아몰퍼스 실리콘층(26a), 및 소스측 게이트 절연층(26)을 제거한다. 즉, 소스측 홀(25)의 측벽에만 소스측 게 이트 절연층(26), 및 아몰퍼스 실리콘층(26a)을 남기도록 가공한다.
계속해서, 도 11에 도시한 바와 같이, 소스측 홀(25) 내에 아몰퍼스 실리콘층(27a)을 퇴적시키고, 화학 기계 연마(CMP: Chemical Mechanical Polishing)에 의해 평탄화시킨다. 아몰퍼스 실리콘층(27a), 및 아몰퍼스 실리콘층(26a)이, 소스측 기둥 형상 반도체층(27)으로 된다. 계속해서, 인 이온(P)을, 220/250/280keV/5e11의 조건에서 소스측 기둥 형상 반도체층(27)에 이온 주입한다. 다음으로, 비소 이온(As)을, 40keV/5e15의 조건에서 소스측 기둥 형상 반도체층(27)에 이온 주입한다. 그리고, RTA(Rapid Thermal Anneal)에 의해 960℃/10sec의 조건에서 활성화 처리를 행한다.
다음으로, 도 12에 도시한 바와 같이, 희생층(71)을 개재하여 순차적으로 제1～제4 워드선 도전층(31a～31d)으로 되는 폴리실리콘을 적층시킨다. 또한, 최상부에 퇴적된 희생층(71) 위에 질화 실리콘을 퇴적시켜, 메모리 상부 절연층(32)을 형성한다. 희생층(71)은, 제1～제4 워드선 도전층(31a～31d)보다도 에칭에 대한 선택비가 낮은 재료로 형성한다. 또한, 희생층(71)은, 실리콘(Si)을 가공할 때에 이용되는 에칭 가스에 의해 가공 가능한 재료로 구성한다. 예를 들면, 희생층(71)은, 실리콘 게르마늄(SiGe) 혹은, 질화 실리콘(SiN) 등으로 형성한다.
계속해서, 도 13에 도시한 바와 같이 소스측 홀(25) 상부에 해당하는 위치에, 소스측 홀(25)과 마찬가지의 공정에 의해, 희생층(71), 및 제1～제4 워드선 도전층(31a～31d), 및 메모리 상부 절연층(32)을 관통시켜, 메모리 홀(33)을 형성한 다.
다음으로, 도 14에 도시한 바와 같이, 블록 절연층(37), 전하 축적층(36), 배리어 절연층(35)으로 되는 알루미나막, 실리콘 질화막, 실리콘 산화막을 순차적으로 퇴적시킨다. 그 후, 아몰퍼스 실리콘층(37a)을 퇴적시킨다. 예를 들면, 블록 절연층(37)으로 되는 알루미나막은, 12nm의 막 두께로 형성한다. 또한, 예를 들면, 전하 축적층(36)으로 되는 실리콘 질화막은, 10nm의 막 두께로 형성한다. 또한, 예를 들면, 배리어 절연층(35)으로 되는 실리콘 산화막은, 4nm의 막 두께로 형성한다. 또한, 예를 들면, 아몰퍼스 실리콘층(37a)은, 10nm의 막 두께로 형성한다.
다음으로, 도 15에 도시한 바와 같이, RIE에 의해, 메모리 홀(33)의 저면의 상부 및 메모리 상부 절연층(32)의 상면에 해당하는 아몰퍼스 실리콘층(37a), 배리어 절연층(35), 전하 축적층(36), 및 블록 절연층(37)을 제거한다. 즉, 메모리 홀(33)의 측벽에만 블록 절연층(37), 전하 축적층(36), 배리어 절연층(35), 및 아몰퍼스 실리콘층(37a)을 남기도록 가공한다. 이에 의해, 메모리 홀(33)의 측벽에, 폴리실리콘-알루미나-질화 실리콘-산화 실리콘-폴리실리콘 구조(SANOS 구조)가 형성된다. 계속해서, 각도를 갖는 이온 주입에 의해 메모리 홀(33)의 측벽을 향하여 4방향으로부터, 인 이온(P)을, 각 방향 각각 5keV/2e11의 조건에서 이온 주입한다.
다음으로, 메모리 홀(33) 내에 아몰퍼스 실리콘층(34a)을 퇴적시키고, CMP에 의해 평탄화시킨다. 아몰퍼스 실리콘층(34a), 및 아몰퍼스 실리콘층(37a)이, 메모리 기둥 형상 반도체층(34)으로 된다. 계속해서, 비소 이온(As)을, 40keV/5e15의 조건에서 메모리 기둥 형상 반도체층(34)에 이온 주입한다. 다음으로, RTA(Rapid Thermal Anneal)에 의해 960℃/10sec의 조건에서 활성화 처리를 행한다. 이러한 공정을 거쳐, 도 16에 나타내는 상태로 된다.
다음으로, 도 17에 도시한 바와 같이, 소스측 선택 트랜지스터층(20)의 로우 방향의 단부, 제1～제4 워드선 도전층(31a～31d)의 로우 방향의 단부, 및 메모리 상부 절연층(32)의 로우 방향의 단부가, 계단 형상으로 되도록, 에칭 처리를 실시한다. 예를 들면, 이 공정에서, 메모리 상부 절연층(32)의 상면에 레지스트 패턴을 형성하고, 레지스트 패턴을 슬리밍하면서, 복수회에 걸쳐 에칭 처리를 실행한다.
다음으로, 도 18에 도시한 바와 같이, 희생층(71)을 에칭 제거한다. 여기에서, 희생층(71)이 실리콘 게르마늄으로 형성되어 있는 경우, 아세트산에 의해 희석한 불질산으로 에칭을 행한다. 또한, 희생층(71)이 질화 실리콘으로 형성되어 있는 경우, Hot 인산으로 에칭을 행한다. 또한, 희생층(71)이 SOG(Spin 0n Glass) 또는 저유전 재료 등으로 구성되어 있는 경우, 희석 불산 처리에 의해 선택적으로 에칭을 행한다. 이 공정에 의해, 제1 워드선 도전층(31a)과 배리어 절연층(28) 사이에, 공극 Ag1이 형성된다. 또한, 제2 워드선 도전층(31b)과 제1 워드선 도전층(31a) 사이에, 공극 Ag2가 형성된다. 또한, 제3 워드선 도전층(31c)과 제2 워드선 도전층(31b) 사이에, 공극 Ag3이 형성된다. 또한, 제4 워드선 도전층(31d)과 제3 워드선 도전층(31c) 사이에, 공극 Ag4가 형성된다. 또한, 메모리 상부 절연층(32)과 제4 워드선 도전층(31d) 사이에, 공극 Ag5가 형성된다. 즉, 제1～제4 워드선 도전층(31a～31d), 및 메모리 상부 절연층(32)은, 메모리 기둥 형상 반도체층(34)에 의해 지지되는 구조로 된다.
다음으로, 도 19에 도시한 바와 같이, 각 제1～제4 워드선 도전층(31a～31d)을 실리사이드화하고, 그 표면에 실리사이드막(311a～311d)을 형성한다. 또한, 이 실리사이드화의 공정은, 금속 CVD막, 예를 들면, Ti-CVD법 혹은 Ti-ALD법에 의해 금속막을 퇴적하고, 열 처리를 실시하는 공정이다. 또한, 도 19의 공정에서 실리사이드화에 이용되는 금속은, 코발트(Co), 또는 니켈(Ni) 등이어도 된다.
계속해서, 도 20에 도시한 바와 같이, 층간 절연층(72)으로 되는 실리콘 산화막을 퇴적하고, 그 상면이 메모리 상부 절연층(32)의 상면과 평행하게 되도록 CMP 처리를 실시하여, 평탄화한다. 또한, 이 실리콘 산화막을 퇴적하는 공정은, 커버리지가 나쁜, 예를 들면, 플라즈마 CVD법에 의해 행한다. 또한, 도 20에 도시한 공정에서, 공극 Ag1～Ag4에는, 공기 등, 유전율이 산화 실리콘보다도 낮은 절연성의 유동체가 충전된다. 또한, 유전율이 산화 실리콘보다도 낮은 유동체는, 공극 Ag1～Ag4 내의 일부에만 충전하여도 된다.
다음으로, 도 21에 도시한 바와 같이, 메모리 상부 절연층(32) 및 층간 절연층(72) 위에 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)을 순차적으로 적층한다.
다음으로, 도 22에 도시한 바와 같이, 레지스트를 도포하고, 드레인측 제3 절연층(44), 드레인측 제2 절연층(43), 드레인측 도전층(42), 및 드레인측 제1 절연층(41)의 일부를 제거한다. 이 제거 공정에서는, 드레인측 제1 절연층(41), 드레인측 도전층(42), 드레인측 제2 절연층(43), 및 드레인측 제3 절연층(44)의 로우 방향의 단부가, 메모리 상부 절연층(32)의 단부보다도 로우 방향으로 돌출하지 않도록 제거를 행한다.
또한, 도 22에 나타내는 공정에서, 로우 방향에 걸쳐 메모리 기둥 형상 반도체(34)이 형성되어 있지 않은 영역의 드레인측 제3 절연층(44), 드레인측 제2 절연층(43), 드레인측 도전층(42), 및 드레인측 제1 절연층(41)을 제거한다. 그리고, 드레인측 도전층(42)의 로우 방향에 평행한 측면을 실리사이드화시켜, 실리사이드막(421)을 형성한다(도시 생략).
다음으로, 도 23에 도시한 바와 같이, 층간 절연층(72) 위에 층간 절연층(73)을 더 퇴적시키고, 그 표면을 드레인측 제3 절연층(44)의 상면과 평행하게 되도록, CMP에 의해 평탄화한다.
다음으로, 도 24에 도시한 바와 같이, 메모리 기둥 형상 반도체(34)의 상부에 위치하는, 드레인측 제3 절연층(44), 드레인측 제2 절연층(43), 드레인측 도전층(42), 및 드레인측 제1 절연층(41)을 관통시켜, 드레인측 홀(45)을 형성한다.
다음으로, 도 25에 도시한 바와 같이, 드레인측 게이트 절연막(46), 및 아몰퍼스 실리콘층(46a)을 순차적으로 적층한다.
다음으로, 도 26에 도시한 바와 같이, 드레인측 홀(45)의 저면의 상부, 및 드레인측 제3 절연층(44)의 상면, 및 층간 절연층(73)의 상면에 위치하는 드레인측 게이트 절연층(46), 및 아몰퍼스 실리콘층(46a)을 제거한다. 즉, 드레인측 홀(45)의 측벽에만 드레인측 게이트 절연층(46), 및 아몰퍼스 실리콘층(46a)을 남기도록 가공한다.
다음으로, 드레인측 홀(45) 내에 아몰퍼스 실리콘층(47a)을 퇴적시키고, CMP에 의해 평탄화시킨다. 아몰퍼스 실리콘층(47a), 및 아몰퍼스 실리콘층(46a)이, 드레인측 기둥 형상 반도체층(47)으로 된다. 계속해서, 드레인측 기둥 형상 반도체층(47)에 인 이온(P)을 이온 주입한다. 이러한 공정을 거쳐, 도 27에 나타내는 상태로 된다.
다음으로, 도 28에 도시한 바와 같이, 층간 절연막(74)을 퇴적시킨다. 계속해서, 층간 절연막(74) 표면으로부터 P-Well 확산층 Ba1에 도달할 때까지, 각 층(부호 74, 73, 72, 28)을 관통시켜, 소스선 컨택트 홀을 형성한다(도시 생략). 또한, 층간 절연층(74) 표면으로부터 소스측 도전층(22)에 도달할 때까지, 각 층(부호 74, 73, 72, 28, 24, 23)을 관통시켜, 소스측 선택 게이트 컨택트 홀(62a)을 형성한다. 또한, 층간 절연막(74) 표면으로부터 제1～제4 워드선 도전층(31a～31d)에 도달할 때까지, 각 층(부호 74, 73, 72)을 관통시켜, 컨트롤 게이트 컨택트 홀(63a)을 형성한다. 또한, 층간 절연막(74) 표면으로부터 드레인측 도전층(42)에 도달할 때까지, 각 층(부호 74, 44, 43)을 관통시켜, 드레인측 선택 게이트 컨택트 홀(64a)을 형성한다. 또한, 층간 절연막(74) 표면으로부터 드레인측 기둥 형상 반도체층(47)에 도달할 때까지, 층간 절연막(74)을 관통시켜, 비트선 홀(65a)을 형성한다. 이러한 공정을 거쳐, 도 29에 나타내는 상태로 된다.
다음으로, 소스선 컨택트 홀, 소스측 선택 게이트 컨택트 홀(62a), 컨트롤 게이트 컨택트 홀(63a), 드레인측 선택 게이트 컨택트 홀(64a), 비트선 홀(65a) 내에 금속막을 퇴적하고, CMP에 의해 평탄화를 행한다. 이러한 공정을 거쳐, 도 30에 도시한 바와 같이, 소스선 컨택트 홀, 소스측 선택 게이트 컨택트 홀(62a), 컨트롤 게이트 컨택트 홀(63a), 드레인측 선택 게이트 컨택트 홀(64a), 비트선 홀(65a) 내에, 소스선 컨택트층(61), 소스측 선택 게이트 컨택트층(62), 컨트롤 게이트 컨택트층(63), 드레인측 선택 게이트 컨택트층(64), 및 비트선층(65)이 형성된다.
[일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 효과]
다음으로, 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 효과에 대하여 설명한다. 상기의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)는, 상기 적층 구조에 나타낸 바와 같이 고집적화 가능하다. 또한, 불휘발성 반도체 기억 장치(100)는, 상기 제조 공정에서 설명한 바와 같이, 메모리 트랜지스터 MTrnm으로 되는 각 층, 및 소스측 선택 트랜지스터 SSTrnm, 드레인측 선택 트랜지스터 SDTrnm으로 되는 각 층을, 적층수에 관계없이 소정의 리소그래피 공정수로 제조할 수 있다. 즉, 저렴하게 불휘발성 반도체 기억 장치(100)를 제조하는 것이 가능하다.
그리고, 상기의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)에서, 각 제1～제4 워드선 도전층(31a～31d)은, 그 사이에 공극 Ag1～Ag4를 설치하여 형성되어 있다. 따라서, 공극 Ag1～Ag4에 밀봉된 유동체에 의해, 유전율이 결정된 다. 예를 들면, 공기가 공극 Ag1～Ag4에 채워진 경우, 그 유전율은 1로 된다. 즉, 이들 공극 Ag1～Ag4에 의해, 제1～제4 워드선 도전층(31a～31d) 사이(메모리 트랜지스터 MTrnm의 제어 게이트 전극 사이)의 용량 커플링을 저감시킬 수 있다.
또한, 각 제1～제4 워드선 도전층(31a～31d)은, 그 표면에 실리사이드막(311a～311d)을 형성하고 있다. 이들 실리사이드막(311a～311d)에 의해, 제1～제4 워드선 도전층(31a～31d)(메모리 트랜지스터 MTrnm의 제어 게이트 전극)의 저항을 저감시킬 수 있다.
따라서, 컨트롤 게이트 컨택트층(63)으로부터 전압을 인가받는 제1～제4 워드선 도전층(31a～31d)의 일단과, 그 일단으로부터 소정 길이 떨어진 타단 사이의 승압 시간의 시간차를 작게 할 수 있다. 즉, 불휘발성 반도체 기억 장치(100)의 동작 지연을 억제시킬 수 있다.
또한, 각 드레인측 도전층(42)의 로우 방향에 평행한 측면에는, 실리사이드막(421)이 형성되어 있다. 이 실리사이드막(421)에 의해, 각 드레인측 도전층(42) (드레인측 선택 트랜지스터 SDTrnm)의 저항을 저감시킬 수 있다.
또한, 상기 제조 공정에 따르면, 희생층(71)은 제1～제4 워드선 도전층(31a～31d)보다도 에칭에 대한 선택비가 낮은 재료이므로, 제1～제4 워드선 도전층(31a～31d)에, 메모리 홀(33)을 용이하게 형성하는 것이 가능하다.
이상, 불휘발성 반도체 기억 장치의 일 실시 형태를 설명하여 왔지만, 본 발명은, 상기의 일 실시 형태에 한정되는 것이 아니며, 발명의 취지를 일탈하지 않는 범위 내에서 여러가지의 변경, 추가, 치환 등이 가능하다.
도 1은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 구성 개략도.
도 2는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 트랜지스터 영역(12)의 일부 개략 사시도.
도 3는, 본 발명의 일 실시 형태에서의 하나의 메모리 스트링 MS의 회로도.
도 4는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 컬럼 방향의 단면 구조도.
도 5는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치의 로우 방향의 단면 구조도.
도 6은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 7은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 8은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 9는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 10은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 11은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 12는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 13은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 14는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 15는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 16은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 17은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 18은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 19는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 20은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 21은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 22는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 23은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 24는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 25는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 26은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 27은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 28은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 29는, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
도 30은, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 제조 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
12: 메모리 트랜지스터 영역
13: 워드선 구동 회로
14: 소스측 선택 게이트선 구동 회로
15: 드레인측 선택 게이트선 구동 회로
16: 센스 앰프
100: 불휘발성 반도체 기억 장치

Claims (20)

  1. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치로서,
    상기 메모리 스트링은,
    기판에 대하여 수직 방향으로 연장되는 제1 기둥 형상 반도체층과,
    상기 제1 기둥 형상 반도체층의 측면에 제1 절연층을 개재하여 형성된 전하 축적층과,
    상기 전하 축적층의 측면에 제2 절연층을 개재하여 형성된 복수의 제1 도전층을 구비하고,
    각각의 상기 제1 도전층은, 상기 기판에 대해 평행 방향으로 2차원적으로 확대되어 형성되고,
    상하에 위치하는 상기 제1 도전층의 사이에 공극이 형성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 공극에는, 산화 실리콘보다도 유전율이 낮은 절연성의 유동체, 또는 산화 실리콘보다도 유전율이 낮은 고체의 절연층이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 도전층의 표면은, 실리사이드화되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 제1 도전층의 표면은, 실리사이드화되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 메모리 스트링의 일단에 접속된 제1 선택 트랜지스터를 더 구비하고,
    상기 제1 선택 트랜지스터는,
    상기 제1 기둥 형상 반도체층의 하면에 접하고 또한 상기 수직 방향으로 연장되는 제2 기둥 형상 반도체층과,
    상기 제2 기둥 형상 반도체층의 측면에 제3 절연층을 개재하여 형성된 제2 도전층을 구비하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 메모리 스트링의 타단에 접속된 제2 선택 트랜지스터를 더 구비하고,
    상기 제2 선택 트랜지스터는,
    상기 제1 기둥 형상 반도체층의 상면에 접하고 또한 상기 수직 방향으로 연장되는 제3 기둥 형상 반도체층과,
    상기 제3 기둥 형상 반도체층의 측면에 제4 절연층을 개재하여 형성된 제3 도전층을 구비하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제1 도전층 및 상기 제1 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제1 절연층은, 산화 실리콘으로 구성되고,
    상기 제2 절연층은, 산화 알루미나로 구성되고,
    상기 전하 축적층은, 질화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제5항에 있어서,
    상기 제2 도전층 및 상기 제2 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제3 절연층은, 산화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 제3 도전층 및 상기 제3 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제4 절연층은, 산화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 전기적으로 재기입 가능한 복수의 메모리 셀이 직렬로 접속된 복수의 메모리 스트링을 갖는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    희생층과 제1 도전층을 교대로 복수 적층하는 공정과,
    상기 희생층과 상기 제1 도전층을 관통시켜 제1 홀을 형성하는 공정과,
    상기 제1 홀의 표면으로부터 순차적으로, 제2 절연층, 전하 축적층, 제1 절연층 및 제1 기둥 형상 반도체층을 형성하는 공정과,
    상기 희생층을 제거하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 희생층은, 실리콘을 가공할 때에 이용되는 에칭 가스에 의해 가공 가능한 재료로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 희생층은, 실리콘 게르마늄 혹은 질화 실리콘으로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 희생층의 제거에 의해 형성된 공극에, 산화 실리콘보다도 유전율이 낮은 절연성의 유동체, 또는 산화 실리콘보다도 유전율이 낮은 고체의 절연층을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 제1 도전층의 표면을, 실리사이드화하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 도전층의 표면을, 실리사이드화하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 희생층과 상기 제1 도전층의 적층에 앞서, 제2 도전층을 퇴적시키는 공정과,
    상기 제2 도전층을 관통시켜 제2 홀을 형성하는 공정과,
    상기 제2 홀의 표면으로부터 순차적으로, 제3 절연층, 및 제2 기둥 형상 반도체층을 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 희생층을 제거한 후, 제3 도전층을 퇴적시키는 공정과,
    상기 제3 도전층을 관통시켜 제3 홀을 형성하는 공정과,
    상기 제3 홀의 표면으로부터 순차적으로, 제4 절연층, 및 제3 기둥 형상 반도체층을 형성하는 공정
    을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제10항에 있어서,
    상기 제1 도전층 및 상기 제1 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제1 절연층은, 산화 실리콘으로 구성되고,
    상기 제2 절연층은, 산화 알루미나로 구성되고,
    상기 전하 축적층은, 질화 실리콘으로 구성되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제2 도전층 및 상기 제2 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제3 절연층은, 산화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 제3 도전층 및 상기 제3 기둥 형상 반도체층은, 폴리실리콘으로 구성되고,
    상기 제4 절연층은, 산화 실리콘으로 구성되어 있는
    것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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