JP5394270B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
先ず、本発明の第1の実施形態について説明する。
図1(a)及び(b)は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、相互に直交する断面を示し、
図2は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセル領域の中央部を例示する斜視図であり、
図3は、本実施形態に係る不揮発性半導体記憶装置におけるシリコンピラーの周辺を例示する一部拡大断面図である。
なお、図2においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。
本実施形態に係る不揮発性半導体記憶装置の特徴は、メモリセルが3次元的に形成されたメモリセル領域と、メモリセルを駆動する周辺回路が形成された周辺回路領域が設けられた不揮発性半導体記憶装置において、メモリセル領域及び周辺回路領域の双方に積層膜が設けられており、メモリセル領域においては、電極膜としてのボロンドープドシリコン膜と絶縁膜としてのシリコン酸化膜とが交互に積層されており、周辺回路領域においては、ボロンドープドシリコン膜とノンドープドシリコン膜とが交互に積層されていることである。そして、メモリセル領域においては、積層体に貫通ホールが形成され、貫通ホール内にシリコンピラーが埋設されている。また、周辺回路領域においては、積層体にコンタクトホールが形成され、コンタクトホール内にコンタクトが埋設されている。
図1(a)及び(b)に示すように、本実施形態に係る不揮発性半導体記憶装置1(以下、単に「装置1」ともいう)においては、シリコン基板11が設けられている。シリコン基板11の上層部分には、STI(shallow trench isolation)10が選択的に形成されている。また、装置1には、メモリセル領域Rm及び周辺回路領域Rcが設定されている。周辺回路領域Rcにおいては、シリコン基板11の上層部分に、ソース・ドレイン層12が選択的に形成されている。ソース・ドレイン層12の間の領域はチャネル領域となっている。
図4〜図20は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の(a)は工程平面図であり、各図の(b)は(a)に示すA−A’線による工程断面図である。
なお、図4〜図9は、装置1のメモリセル領域Rmのみを示し、図10〜図20はメモリセル領域Rm及び周辺回路領域Rcの双方を示している。
次に、図9(a)及び(b)に示すように、積層体20上に、最上層のボロンドープドシリコン層72を保護するためのシリコン酸化膜83を形成する。
本実施形態においては、図7(a)及び(b)に示す工程において、積層体20に貫通ホール30aを形成する際に、積層体20内にはボロンドープドシリコン膜72及びノンドープドシリコン膜73のみが存在し、シリコン酸化膜等のエッチングが困難な膜は存在しない。このため、貫通ホール30を内面がほぼ垂直になるように、すなわち、テーパー角がほぼ90°となるように、円柱形状に形成することができ、貫通ホール30aの下部が上部と比べて細くなることがない。これにより、貫通ホール30aの上部の直径を大きく形成する必要がないため、メモリセル領域Rmの面積を縮小することができる。この結果、装置1の小型化を図ることができる。また、積層体20の上部に形成されるメモリセルトランジスタと下部に形成されるメモリセルトランジスタとで、貫通ホール30aの直径をほぼ等しくすることができ、メモリセルトランジスタの特性を均一化することができる。
図21は、本実施形態に係る不揮発性半導体記憶装置におけるシリコンピラー間の部分を例示する一部拡大断面図である。
本実施形態に係る不揮発性半導体記憶装置2(以下、単に「装置2」ともいう)の全体的な構成は、図1及び図2に示す装置1の構成と同様である。但し、装置2においては、図21に示すように、絶縁膜22(図3参照)が設けられておらず、電極膜21間の部分にブロック絶縁膜35が進入している。すなわち、装置2においては、ブロック絶縁膜35が貫通ホール30の内面上から電極膜21の上下面上に延出している。また、ブロック絶縁膜35は、電極膜21を分断している絶縁板材24(図1参照)まで到達している。
なお、図22〜図24は、装置2のメモリセル領域Rmのみを示し、図25〜図34はメモリセル領域Rm及び周辺回路領域Rcの双方を示している。
すなわち、図23(a)及び(b)に示すように、凹部15の内面上にシリコン酸化膜16を形成する。次に、全面に不純物が導入されていないシリコン(ノンドープドシリコン)を堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極14の上面上及びゲート電極18の上面上から除去すると共に、凹部15内に残留させる。この結果、バックゲート電極14の上面における凹部15間の領域が露出すると共に、凹部15内にノンドープドシリコン材71が埋め込まれる。
次に、図27(a)及び(b)に示すように、積層体20上にシリコン酸化膜26を成膜し、その上に、ボロンドープドポリシリコン膜75を成膜する。
Claims (7)
- 基板と、
前記基板上に設けられ、不純物が導入された半導体膜が複数枚積層された積層体と、
第1領域において、前記不純物が導入された半導体膜間に設けられた絶縁膜と、
第2領域において、前記不純物が導入された半導体膜間に設けられた不純物が導入されていない半導体膜と、
前記第1領域において、前記積層体をその積層方向に貫く半導体ピラーと、
前記不純物が導入された半導体膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
前記第2領域において、前記積層体を前記積層方向に貫くコンタクトと、
前記コンタクトの周囲に設けられたスペーサ絶縁膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記積層体における前記第1領域の内部に配置された部分の一部及び前記第1領域の外縁に沿った部分に設けられ、前記積層体を前記積層方向に貫通する絶縁板材をさらに備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記不純物が導入された半導体膜はボロンがドープされたシリコンからなり、
前記不純物が導入されていない半導体膜はノンドープのシリコンからなり、
前記絶縁膜はシリコン酸化物からなることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 基板上に、不純物が導入された半導体膜と不純物が導入されていない半導体膜とを交互に積層させて積層体を形成する工程と、
第1領域において前記積層体をその積層方向に貫く貫通ホールを形成すると共に、前記積層体における前記第1領域の内部に配置された部分の一部及び前記第1領域の外縁に沿った部分にスリットを形成する工程と、
前記貫通ホール又は前記スリットを介したエッチングにより、前記不純物が導入されていない半導体膜における前記第1領域に配置された部分を除去し、第2領域に配置された部分を残留させる工程と、
前記不純物が導入されていない半導体膜を除去した空間に絶縁材料を埋め込む工程と、
前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、
前記貫通ホール内に半導体材料を埋め込んで、半導体ピラーを形成する工程と、
前記第2領域において、前記積層体を前記積層方向に貫くコンタクトホールを形成する工程と、
前記コンタクトホールの側面上にスペーサ絶縁膜を形成する工程と、
前記コンタクトホール内にコンタクトを形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記不純物が導入された半導体膜はボロンがドープされたシリコンにより形成し、
前記不純物が導入されていない半導体膜はノンドープのシリコンにより形成し、
前記絶縁材料としてシリコン酸化物を使用することを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。 - 前記貫通ホール及びスリットを形成する工程は、
前記貫通ホールを形成する工程と、
前記貫通ホール内に犠牲材を埋め込む工程と、
前記スリットを形成する工程と、
を有し、
前記不純物が導入されていない半導体膜の除去は、前記スリットを介したウェットエッチングによって行い、
前記絶縁材料を埋め込む工程の後、前記電荷蓄積膜を形成する工程の前に、前記犠牲材を除去する工程をさらに備えたことを特徴とする請求項4または5に記載の不揮発性半導体記憶装置の製造方法。 - 前記貫通ホール及びスリットを形成する工程は、
前記スリットを形成する工程と、
前記スリット内に絶縁材料を埋め込む工程と、
前記貫通ホールを形成する工程と、
を有し、
前記不純物が導入されていない半導体膜の除去は、前記貫通ホールを介したウェットエッチングによって行い、
前記不純物が導入されていない半導体膜を除去した空間に絶縁材料を埋め込む工程は、前記貫通ホールを介して、前記不純物が導入された半導体膜の上下面上及び前記貫通ホールの内面上にブロック絶縁膜を形成する工程を有することを特徴とする請求項4または5に記載の不揮発性半導体記憶装置の製造方法。
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