JP2014045128A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】チップ面積を拡大させることなく、必要な配線長を確保し、所望の抵抗値を得ることができる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、下地膜と積層体とチャネルボディとメモリ膜と導体とを備えている。積層体は、下地膜上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する。チャネルボディは、メモリ領域上の積層体を貫通して第１の溝と接続された一対の第１のホール内および第１の溝内に設けられている。メモリ膜は、電荷蓄積膜を含み、第１のホールの側壁とチャネルボディとの間および第１の溝の内壁とチャネルボディとの間に設けられている。導体は、周辺領域上の積層体を貫通して２の溝と接続され第１のホールよりも孔径が大きな一対の第２のホール内および第２の溝内に設けられている。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
浮遊ゲートと制御ゲートとを積層したスタックゲート構造のメモリセルトランジスタを有するチップ内に、浮遊ゲートの多結晶シリコンを用いて、周辺回路の抵抗素子を形成した構造が知られている。
また、メモリセルにおけるコントロールゲートとして機能する電極膜と、電極間絶縁膜とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。このような３次元構造のメモリデバイスにおいては、抵抗素子においても２次元構造のメモリデバイスとは異なる構造が求められる。
特開２００９−１４６９５４号公報 特開２００１−３１３３７５号公報
本発明の実施形態は、チップ面積を拡大させることなく、必要な配線長を確保し、所望の抵抗値を得ることができる半導体記憶装置及びその製造方法を提供する。
実施形態によれば、半導体記憶装置は、下地膜と、積層体と、チャネルボディと、メモリ膜と、導体と、を備えている。前記下地膜は、第１の溝を有するメモリ領域と、第２の溝を有する周辺領域と、を有する。前記積層体は、前記下地膜上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する。前記チャネルボディは、前記メモリ領域上の前記積層体を貫通して前記第１の溝と接続された一対の第１のホール内および前記第１の溝内に設けられている。前記メモリ膜は、電荷蓄積膜を含み、前記第１のホールの側壁と前記チャネルボディとの間、および前記第１の溝の内壁と前記チャネルボディとの間に設けられている。前記導体は、前記周辺領域上の前記積層体を貫通して前記２の溝と接続され前記第１のホールよりも孔径が大きな一対の第２のホール内および前記第２の溝内に設けられている。
第１実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置におけるメモリセルアレイの模式斜視図。 図２のメモリセルアレイの一部の模式断面図。 実施形態の半導体記憶装置における抵抗素子の模式平面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２実施形態の半導体記憶装置の模式断面図。 第２実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２実施形態の半導体記憶装置の変形例の模式断面図。 （ａ）は比較例の抵抗素子の平面形状を表す模式平面図であり、（ｂ）は実施形態の抵抗素子の平面形状を表す模式平面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の模式断面図である。
実施形態の半導体記憶装置は、導電層ＷＬと絶縁層４２が交互に複数積層された積層体を有する。その積層体は、下地膜としてのバックゲートＢＧ上に設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。
図１では図示を省略するが、バックゲートＢＧは、図５（ａ）〜（ｃ）に示す基板１０上に絶縁層４０を介して設けられている。
バックゲートＢＧは平面的に見て、メモリ領域２と、メモリ領域２の周辺の周辺領域３とに大きく分けられる。
メモリ領域２には、メモリセルアレイ４が設けられている。
図２は、そのメモリセルアレイ４の模式斜視図である。なお、図２においては、図を見易くするために、絶縁部分については図示を省略している。
図２において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層体の積層方向または第３の方向）とする。図１に示すメモリセルアレイ４の断面は、図２におけるＸＺ面に平行な断面を表す。
メモリセルアレイ４は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
図３は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図を表す。
バックゲートＢＧ上には、図１に示すように絶縁層４１が設けられている。絶縁層４１上には、導電層ＷＬと絶縁層４２とが交互に複数積層されている。図１に示す導電層ＷＬの層数は一例であって、導電層ＷＬの層数は任意である。
導電層ＷＬは、不純物として例えばボロンが添加された多結晶シリコン膜（第１のシリコン膜）であり、メモリセルのゲート電極として機能するのに十分な導電性を有する。
絶縁層４１及び４２は、例えばシリコン酸化物を主に含む膜である。あるいは、絶縁層４１及び４２として、シリコン窒化物を主に含む膜を用いてもよい。
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の導電層ＷＬ上に絶縁層４３を介して設けられている。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、不純物として例えばボロンが添加された多結晶シリコン膜であり、選択トランジスタのゲート電極として機能するのに十分な導電性を有する。ドレイン側選択ゲートＳＧＤの厚さ及びソース側選択ゲートＳＧＳの厚さは、導電層ＷＬの各々の厚さよりも厚い。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、図１に示す絶縁膜７４によって、Ｘ方向に分断されている。ドレイン側選択ゲートＳＧＤの下に積層された導電層ＷＬと、ソース側選択ゲートＳＧＳの下に積層された導電層ＷＬは、絶縁膜７２によってＸ方向に分断されている。Ｘ方向で隣り合うメモリストリングＭＳ間の積層体も、絶縁膜７２によってＸ方向に分断されている。
ソース側選択ゲートＳＧＳ上には、図１に示す絶縁層４４を介して、図２に示すソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属膜である。ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、絶縁層４４を介して、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＸ方向に延在している。
メモリストリングＭＳは、バックゲートＢＧ、複数の導電層ＷＬ、絶縁層４１〜４４、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む積層体に形成されたＵ字状のメモリホールＭＨ（図９に示す）内に設けられたチャネルボディ２０を有する。
チャネルボディ２０は、Ｕ字状のメモリホールＭＨ内に、メモリ膜３０を介して設けられている。メモリ膜３０は、図３に示すように、メモリホールＭＨ（第１のホール５３）の側壁とチャネルボディ２０との間に設けられている。
チャネルボディ２０は、例えばノンドープシリコン膜である。ここで、ノンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。
なお、図３においては、メモリホールＭＨ（第１のホール５３）の中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ（第１のホール５３）内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各導電層ＷＬとチャネルボディ２０との間に、導電層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は各導電層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、導電層ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤ（図２に示す）を構成する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０は、導体６１ａを介してビット線ＢＬと接続されている。導体６１ａは、例えばリン（Ｐ）がドープされたシリコン膜である。
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ソース側選択トランジスタＳＴＳ（図２に示す）を構成する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０は、導体６１ａを介してソース線ＳＬと接続されている。
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴ（図２に示す）を構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
次に、周辺領域３について説明する。
バックゲートＢＧ上の前述した積層体は、図１に示すように、メモリ領域２だけでなく周辺領域３にも設けられている。すなわち、周辺領域３におけるバックゲートＢＧ上にも、絶縁層４２と導電層ＷＬとが交互に複数積層されている。
後述するように、メモリ領域２にチャネルボディ２０を形成するとき、周辺領域３におけるＵ字状のホール内にもチャネルボディ２０が形成される。その後、周辺領域３においてはエッチバックによりチャネルボディ２０が除去される。あるいは、周辺領域３のＵ字状ホール内にチャネルボディ２０が残される場合もある。
周辺領域３において、最上層の導電層ＷＬ上には、絶縁層４３を介して、選択ゲートＳＧが設けられている。この選択ゲートＳＧは、メモリセルアレイ４におけるドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳと同時に同材料で形成される。
周辺領域３には、抵抗素子５が設けられている。抵抗素子５は、メモリストリングＭＳと同様、Ｕ字形状に形成されている。
図４は、周辺領域３における抵抗素子５が設けられた領域の模式平面図である。
図１に示すように、抵抗素子５は、抵抗体として機能する導体６１ｂを有する。導体６１ｂは、絶縁膜３０を介してＵ字状のホール内に埋め込まれ、Ｕ字状に形成されている。導体６１ｂは、例えばリン（Ｐ）がドープされたシリコン膜であり、メモリストリングＭＳにおけるノンドープシリコン膜であるチャネルボディ２０よりも抵抗が低い。そのため、抵抗値の制御性に優れる。
導体６１ｂが埋め込まれたひとつのＵ字状のホールは、積層体の積層方向に延びる一対の第２のホール５４（図９に示す）と、バックゲートＢＧに形成され、一対の第２のホール５４の下端とつながる第２の溝５２（図９に示す）とを有する。この抵抗素子５用のＵ字状ホールは、メモリストリングＭＳ用のＵ字状のメモリホールＭＨと同じ工程で同時に形成される。
ただし、抵抗素子５用の第２のホール５４の孔径は、メモリストリングＭＳ用の第１のホール５３の孔径よりも大きい。また、周辺領域３のバックゲートＢＧに形成された抵抗素子５用の第２の溝５２の容積は、メモリ領域２のバックゲートＢＧに形成されたメモリストリングＭＳ用の第１の溝５１の容積よりも大きい。
これにより、後述するように、メモリストリングＭＳと抵抗素子５とを同時に形成しつつも、抵抗素子５用のＵ字ホール内には、チャネルボディ２０ではなく、導体（抵抗体）６１ｂを埋め込むことが可能となる。
メモリ領域２に設けられる複数のメモリストリングＭＳのピッチ（Ｘ方向のピッチおよびＹ方向のピッチ）の狭ピッチ化は、単位面積あたりの記憶容量の増大につながる。一方、抵抗素子５は記憶素子として機能しないため、抵抗素子５のピッチ（Ｘ方向のピッチおよびＹ方向のピッチ）は、メモリストリングＭＳのピッチよりも広くできる。
メモリホールＭＨ内へのメモリ膜３０の形成時、周辺領域３のＵ字状ホールの内壁にもメモリ膜３０が形成される。したがって、第２のホール５４の側壁と導体６１ｂとの間、および第２の溝５２の内壁と導体６１ｂとの間には、メモリ膜３０と同じ構成、あるいはメモリ膜３０の一部を含む絶縁膜が設けられている。
周辺領域３上の積層体も、メモリ領域２上の積層体と同様に、絶縁膜７２によって分断されている。したがって、Ｕ字状の導体６１ｂにおける積層方向に延びる一対の柱状部の間の複数の導電層ＷＬは、絶縁膜７２によってＸ方向に分断されている。また、隣り合う抵抗素子５間の複数の導電層ＷＬも、絶縁膜７２によってＸ方向に分断されている。
また、図４に示すように、複数の抵抗素子５が設けられた領域の周囲の積層体にも、その領域を囲むように絶縁膜７２が設けられている。その絶縁膜７２によって、抵抗素子５が設けられた領域は、メモリ領域２などの他の領域から、基板１０上で分離されている。
各抵抗素子５の導体６１ｂの上端は、図示しないコンタクトを介して、図４に示す抵抗配線８１に接続されている。複数の抵抗素子５は、抵抗配線８１によって例えば直列に接続されている。抵抗配線８１は図１に示す積層体の上に設けられ、その抵抗配線８１および積層体の積層方向に延びるＵ字状の導体６１ｂをつなぐ経路を電流が流れる。なお、抵抗配線８１の抵抗は導体６１ｂの抵抗に比べて十分低く、抵抗配線８１全体の抵抗は、抵抗素子５の抵抗に対してほぼ無視することができる。
したがって、実施形態によれば、抵抗経路長を、基板表面に平面的にではなく、積層体の積層方向にかせぐことが可能となり、抵抗素子面積の増大を抑えつつ、所望の抵抗値を得やすくなる。
ここで、比較例として、浮遊ゲートと制御ゲートとを積層したスタックゲート構造のメモリデバイスにおいては、浮遊ゲートの多結晶シリコンを用いて、周辺回路の抵抗素子を形成することができる。この構造の抵抗素子は比較的抵抗率が高く、抵抗素子面積の縮小を図りやすい。
一方、３次元積層型メモリデバイスにおける周辺回路トランジスタは、通常のＣＭＯＳ構造である。すなわち、そのトランジスタのゲート電極である多結晶シリコンは単層構造であり、また、ゲート電極上面がコバルトやニッケルによりシリサイド化されていることもあり、そのゲート電極を抵抗素子として使うと抵抗率が低くなる傾向がある。そのため、一定の抵抗値を得るために必要な抵抗素子面積が大きくなりやすく、抵抗素子がチップ面積に占める割合が大きくなり、チップサイズ縮小の妨げとなりうる。
これを解決するため、抵抗素子配線の幅を縮小する微細化を進めることも可能だが、微細パターンはその寸法制御性の問題から、抵抗値のばらつきが大きくなる問題がある。例えば、単位面積あたりの抵抗値をかせぐため、安易に抵抗体を微細化してしまうと、抵抗率と反比例の関係にあるパターン断面積の制御が困難になり、安定した抵抗値を得難くなる。
これに対して、実施形態によれば、抵抗素子５においても、メモリストリングＭＳと同様の３次元構造とすることで、抵抗経路長を積層体の積層方向にかせぐことができ、抵抗素子５のチップ内における２次元占有面積の広がりを抑えつつ、所望の抵抗値への制御性が高まる。
また、３次元Ｕ字型（プラグ型）の抵抗素子５は、２次元平面構造の抵抗素子（抵抗配線）に比べて、２次元平面内の寸法ばらつきの影響を受けにくい。
図１７（ａ）は、２次元平面にライン状に設けられた比較例の抵抗素子１００の平面図であり、図１７（ｂ）は、実施形態の抵抗素子５の平面図である。
抵抗素子１００の配線幅をＷ、配線長をｈとすると、抵抗素子１００の面積はＷ・ｈとなる。
抵抗素子５における導体６１ｂの直径をＷとすると、導体６１ａの面積（横断面積）はπ（Ｗ／２）２となる。
抵抗素子１００を構成する材料と、導体６１ｂの材料はともに同じ抵抗率を有する。
抵抗素子１００および導体６１ｂのそれぞれのＷのばらつき量をδＷとすると、導体６１ｂの面積のばらつき量π（δＷ／２）２と、抵抗素子１００の面積のばらつき量δＷ・ｈとの差は、下記（１）式で表される。
Figure 2014045128
この（１）式より、ばらつき量δＷが４ｈ／πより小さい領域では、実施形態の抵抗素子５の方が、比較例の抵抗素子１００よりも２次元平面内の寸法ばらつきが小さくなる。
例えば、δＷ＝１０ｎｍ程度とすると、ｈ＞７．９ｎｍで、ばらつき量δＷは常に４ｈ／πより小さくなる。通常、２次元の抵抗配線長ｈは数百ｎｍ以上であるため、実施形態の抵抗素子５は比較例の抵抗素子１００よりも２次元平面内の寸法ばらつきの影響を受けにくい。
次に、図５（ａ）〜図１３を参照して、第１実施形態の半導体記憶装置の製造方法について説明する。図５（ａ）〜図１３は、図１と同様、Ｘ方向に沿った断面を表す。
図５（ａ）に示すように、基板１０上には、絶縁層（例えば酸化シリコン）４０を介してバックゲートＢＧが形成される。バックゲートＢＧは、例えばボロン（Ｂ）が添加された多結晶シリコン膜である。なお、図６（ａ）以降の図では、基板１０及び絶縁層４０の図示を省略している。
バックゲートＢＧには、レジスト９１をマスクを用いたエッチングにより、図５（ｂ）に示すように、第１の溝５１と第２の溝５２とが同時に形成される。第１の溝５１は、メモリ領域２のバックゲートＢＧに形成され、第２の溝５２は、周辺領域３のバックゲートＢＧに形成される。
レジスト９１に形成された開口幅の違いから、第２の溝５２の深さは、第１の溝５１の深さよりも深くなり、また、第２の溝５２のＸ方向の幅は、第１の溝５１のＸ方向の幅よりも大きい。したがって、第２の溝５２の容積は、第１の溝５１の容積よりも大きい。
第１の溝５１内および第２の溝５２内には、図５（ｃ）に示すように、犠牲膜４６が埋め込まれる。犠牲膜４６は、ノンドープシリコン膜である。
バックゲートＢＧにおける溝５１及び５２が形成されていない凸部上面と、犠牲膜４６の上面とは、面一な平坦面にされる。その平坦面上には、図６（ａ）に示すように、絶縁層４１が形成される。
その絶縁層４１上には、導電層ＷＬと、ノンドープシリコン膜４７が交互に複数積層される。バックゲートＢＧおよびバックゲートＢＧ上の積層体は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
導電層ＷＬは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜（第１のシリコン膜）である。第２のシリコン膜としてのノンドープシリコン膜４７は、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まない。
ノンドープシリコン膜４７は、後述する工程で最終的には図１に示す絶縁層４２に置き換えられる。そのノンドープシリコン膜４７は、各導電層ＷＬ間の耐圧確保に十分な膜厚を有する。
図６（ａ）に示す積層体を形成した後、フォトリソグラフィとエッチングにより、積層体を分断し絶縁層４１に達する複数の溝を形成した後、その溝内に、図６（ｂ）に示すように絶縁膜７２を埋め込む。絶縁膜７２は、例えばシリコン酸化膜あるいはシリコン窒化膜である。
次に、図７に示すように、最上層の導電層ＷＬ上に絶縁層４３が形成され、その絶縁層４３上に、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる選択ゲートＳＧが形成され、さらに選択ゲートＳＧ上に絶縁層４４が形成される。
次に、図８に示すように、前記工程までで得られた積層体に、複数の第１のホール５３および複数の第２のホール５４を形成する。第１のホール５３および第２のホール５４は、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で同時に形成される。第１のホール５３および第２のホール５４はともに円形ホールであり、第２のホール５４の孔径は、第１のホール５３の孔径よりも大きい。
絶縁層４１と絶縁層４３との間の複数の導電層ＷＬを含みメモリセルが形成される積層体は、すべてシリコン膜であるので、ＲＩＥの条件設定およびホール５３及び５４の形状制御が容易である。
第１のホール５３はメモリ領域２に形成される。第１のホール５３のボトムはメモリ領域２の犠牲膜４６に達し、第１のホール５３のボトムに犠牲膜４６が露出する。１つの犠牲膜４６上には、絶縁膜７２を挟むように、一対の第１のホール５３が形成される。また、第１のホール５３の側壁には、導電層ＷＬおよびノンドープシリコン膜４７が露出する。
第２のホール５４は周辺領域３に形成される。第２のホール５４のボトムは周辺領域３の犠牲膜４６に達し、第２のホール５４のボトムに犠牲膜４６が露出する。また、第２のホール５４の側壁には、導電層ＷＬおよびノンドープシリコン膜４７が露出する。
第１のホール５３及び第２のホール５４を形成した後、例えばウェットエッチングにより、犠牲膜４６及びノンドープシリコン膜４７を除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ薬液を用いる。
アルカリ薬液に対するシリコン膜のエッチングレートは、シリコン膜中にドープされた不純物の濃度に依存する。例えば、不純物としてボロンの濃度が１×１０２０（ｃｍ−３）以上になるとエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。
実施形態によれば、バックゲートＢＧ、導電層ＷＬおよび選択ゲートＳＧのボロン濃度は、１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）である。アルカリ薬液を使ったウェットエッチングにおいて、ボロン濃度が１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）のシリコン膜の、ノンドープシリコン膜に対するエッチング選択比は、１／１０００〜１／１００である。
したがって、上記ウェットエッチングにより、ノンドープシリコン膜４７および同じくノンドープシリコン膜である犠牲膜４６は、図９に示すように、第１のホール５３および第２のホール５４を通じて除去される。一方、不純物としてボロンがドープされたシリコン膜であるバックゲートＢＧ、導電層ＷＬおよび選択ゲートＳＧは残される。
犠牲膜４６の除去により、先の工程でバックゲートＢＧに形成された第１の溝５１と第２の溝５２が現れる。メモリ領域２においては、一対の第１のホール５３のそれぞれのボトムが１つの共通の第１の溝５１とつながり、１つのＵ字状のメモリホールＭＨが形成される。周辺領域３においては、一対の第２のホール５４のそれぞれのボトムが１つの共通の第２の溝５２とつながり、１つの抵抗素子用のＵ字状ホールが形成される。
メモリ領域２および周辺領域３において、ノンドープシリコン膜４７の除去により、導電層ＷＬ間に、空隙４８が形成される。メモリ領域２において空隙４８は第１のホール５３とつながっている。周辺領域３において空隙４８は第２のホール５４とつながっている。
バックゲートＢＧ上の残された各層は絶縁膜７２によって支えられ、空隙４８を隔てて複数の導電層ＷＬが積層された状態が保持される。
上記ウェットエッチングの後、図１０に示すように、第１のホール５３の側壁および第１の溝５１の内壁にメモリ膜３０を形成するとともに、導電層ＷＬ間の空隙４８に絶縁層４２を形成する。
メモリ膜３０は、図３を参照して前述したように、第１のホール５３の側壁側から順に積層されたブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む。第１のホール５３の側壁へのメモリ膜３０の形成と同時に空隙４８にも絶縁層４２が形成される。したがって、絶縁層４２は、メモリ膜３０の一部である少なくともブロック膜３１を含む。
空隙４８の高さや、メモリ膜３０を構成する各膜の膜厚に応じて、空隙４８がブロック膜３１のみで埋まる場合もあるし、空隙４８にブロック膜３１と電荷蓄積膜３２を含む積層膜、あるいはブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む積層膜が絶縁層４２として埋め込まれる場合もある。
メモリ領域２の第１のホール５３内および第１の溝５１内へのメモリ膜３０の形成と同時に、周辺領域３の第２のホール５４内および第２の溝５２内にもメモリ膜３０が絶縁膜として形成される。また、周辺領域３の導電層ＷＬ間の空隙４８にもメモリ膜３０の少なくとも一部が絶縁層４２として埋め込まれる。
次に、図１１に示すように、メモリ領域２の第１のホール５３内および第１の溝５１内におけるメモリ膜３０の内側に、ノンドープシリコン膜であるチャネルボディ２０を形成する。これと同時に、周辺領域３の第２のホール５４内および第２の溝５２内におけるメモリ膜３０の内側にもチャネルボディ２０が形成される。
第１のホール５３内および第１の溝５１内は、図３に示すようにチャネルボディ２０で埋まらず、ホール中心軸側に隙間（空洞）が形成される。第２のホール５４内および第２の溝５２内もチャネルボディ２０で埋まらず、ホール中心軸側に隙間（空洞）が形成される。
第２のホール５４は第１のホール５３よりも孔径が大きく、第２の溝５２は第１の溝５１よりも容積が大きい。そのため、周辺領域３のＵ字状ホール内におけるチャネルボディ２０の内側に形成された隙間の幅および容積のほうが、メモリ領域２のメモリホールＭＨ内におけるチャネルボディ２０の内側に形成された隙間の幅および容積よりも大きい。
あるいは、メモリ領域２のメモリホールＭＨ内は、隙間なくチャネルボディ２０で埋まる場合もありうる。その場合でも、周辺領域３の第２のホール５４内および第２の溝５２内はチャネルボディ２０で埋まらずに、チャネルボディ２０の内側に隙間が形成される。
チャネルボディ２０を形成した後、メモリ領域２における第１のホール５３内のチャネルボディ２０の上部をエッチバックにより除去する。また、このエッチバック時に、周辺領域３の第２のホール５４内および第２の溝５２内のチャネルボディ２０が除去される。
前述したように、第２のホール５４内および第２の溝５２内のチャネルボディ２０の内側には隙間が形成されている。したがって、第２のホール５４の内側の隙間を通じてエッチングガスが深い位置さらには第２の溝５２内にまで確実に入り込む。これにより、第２のホール５４内および第２の溝５２内のチャネルボディ２０を除去することができる。したがって、第２のホール５４内および第２の溝５２内に、抵抗素子に適した導体（抵抗体）を埋め込むことが可能となる。
第２のホール５４内および第２の溝５２内のチャネルボディ２０のエッチング時に、第２のホール５４内および第２の溝５２内に形成された前述の積層構造を有するメモリ膜３０の一部も除去される場合がある。その場合でも、第２のホール５４の側壁および第２の溝５２の内壁に絶縁膜が形成されていることに変わりはなく、抵抗素子５においては、Ｕ字状の導体６１ｂの経路を電流が流れ、周辺領域３の導電層ＷＬに電流が流れることはない。
次に、積層体の全面に、図１２に示すように、導体として例えばリン（Ｐ）がドープされた多結晶シリコン膜６１を堆積させる。
そのシリコン膜６１における一部は、メモリ領域２におけるチャネルボディ２０が除去された部分に導体６１ａとして埋め込まれる。また、シリコン膜６１の他の一部は、周辺領域３のＵ字状ホール内に導体６１ｂとして埋め込まれる。
あるいは、上記エッチバックの後、周辺領域３の第２のホール５４内および第２の溝５２内にチャネルボディ２０が残る場合もある。この場合でも、第２のホール５４内および第２の溝５２内のチャネルボディ２０の内側には隙間が形成され、その隙間に抵抗素子に適した導体６１ｂを埋め込むことが可能となる。
その後、絶縁層４４上のシリコン膜６１は、図１３に示すように除去される。メモリ領域２におけるチャネルボディ２０は、導体６１ａを通じて、図２に示すビット線ＢＬまたはソース線ＳＬと接続され、メモリセルのチャネルとして機能する。周辺領域３の導体６１ｂの上端は、図示しないコンタクト介して、図４に示す抵抗配線８１に接続され、導体６１ｂは抵抗素子として機能する。
この実施形態によれば、メモリストリングＭＳにおける上層配線（ビット線ＢＬ、ソース線ＳＬ）との接続を担う導体６１ａと、抵抗素子５の導体（抵抗体）６１ｂとを、同じ材料で同じ工程で形成することで、工程削減によるコスト低減を図れる。
（第２実施形態）
図１４は、第２実施形態の半導体記憶装置の模式断面図である。
第２の実施形態の半導体記憶装置も、第１実施形態と同様、同じ基板上に設けられた３次元構造のメモリストリングＭＳと、抵抗素子５’とを有する。
第２実施形態における抵抗素子５’は、Ｕ字状ホール（第２のホール５４及び第２の溝５２）内に埋め込まれた膜が第１実施形態の抵抗素子５と異なる。
すなわち、抵抗素子５’では、絶縁膜（メモリ膜）３０の内側に導体６１ｂを介して、この導体６１ｂとは異なる導体６２が埋め込まれている。
導体６２は、例えばボロン（Ｂ）がドープされた多結晶シリコン膜であり、リン（Ｐ）がドープされた多結晶シリコン膜である導体６１ｂよりも抵抗率が高い。あるいは、導体６２として、導体６１ｂよりも低い抵抗率のタングステンを埋め込んでもよい。
このように、抵抗素子におけるＵ字状ホール内に埋め込む導体（抵抗材）を調整することで、より広い範囲の抵抗値を実現することができる。
図１４の構造を得るにあたっては、前述した図１３に示す工程の後、図１５に示すように、メモリ領域２の積層体上にレジスト９４を設けて、周辺領域３の第２のホール５４内および第２の溝５２内の導体６１ｂをエッチングし、周辺領域３のＵ字状ホール内に隙間（空洞）をあける。そして、その隙間に、導体６１ｂとは異なる抵抗率の導体６２を埋め込む。
あるいは、周辺領域３の第２のホール５４内および第２の溝５２内の導体６１ｂをエッチングによりすべて除去した後、周辺領域３のＵ字状ホール内に、図１６に示すように、導体６２を埋め込んでもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２…メモリ領域、３…周辺領域、４…メモリセルアレイ、５，５’…抵抗素子、１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、１７…ノンドープシリコン膜、５１…第１の溝、５２…第２の溝、５３…第１のホール、５４…第２のホール、６１ｂ，６２…導体、８１…抵抗配線

Claims (5)

  1. 第１の溝を有するメモリ領域と、前記第１の溝よりも容積が大きな第２の溝を有する周辺領域と、を有する下地膜と、
    前記下地膜上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、
    前記メモリ領域上の前記積層体を貫通して前記第１の溝と接続された一対の第１のホール内および前記第１の溝内に設けられたチャネルボディと、
    前記第１のホールの側壁と前記チャネルボディとの間、および前記第１の溝の内壁と前記チャネルボディとの間に設けられた、電荷蓄積膜を含むメモリ膜と、
    前記周辺領域上の前記積層体を貫通して前記２の溝と接続され前記第１のホールよりも孔径が大きな一対の第２のホール内および前記第２の溝内に設けられ、前記チャネルボディよりも抵抗が低い導体と、
    前記第２のホールの側壁と前記導体との間、および前記第２の溝の内壁と前記導体との間に設けられた絶縁膜と、
    を備えた半導体記憶装置。
  2. 第１の溝を有するメモリ領域と、第２の溝を有する周辺領域と、を有する下地膜と、
    前記下地膜上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、
    前記メモリ領域上の前記積層体を貫通して前記第１の溝と接続された一対の第１のホール内および前記第１の溝内に設けられたチャネルボディと、
    前記第１のホールの側壁と前記チャネルボディとの間、および前記第１の溝の内壁と前記チャネルボディとの間に設けられた、電荷蓄積膜を含むメモリ膜と、
    前記周辺領域上の前記積層体を貫通して前記２の溝と接続され前記第１のホールよりも孔径が大きな一対の第２のホール内および前記第２の溝内に設けられた導体と、
    を備えた半導体記憶装置。
  3. 前記導体は、前記チャネルボディよりも抵抗が低い請求項２記載の半導体記憶装置。
  4. 前記チャネルボディは、ノンドープシリコン膜であり、
    前記導体は、不純物がドープされたシリコン膜である請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. メモリ領域と周辺領域とを有する下地膜における前記メモリ領域に第１の溝を形成し、前記周辺領域に第２の溝を形成する工程と、
    前記第１の溝内および前記第２の溝内に犠牲膜を埋め込む工程と、
    前記犠牲膜が埋め込まれた前記下地膜上に、それぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体を形成する工程と、
    前記メモリ領域上の前記積層体を貫通して前記第１の溝内の前記犠牲膜に達する一対の第１のホールと、前記周辺領域上の前記積層体を貫通して前記２の溝内の前記犠牲膜に達し、前記第１のホールよりも孔径が大きな一対の第２のホールと、を同時に形成する工程と、
    前記第１のホールおよび前記第２のホールを通じたエッチングにより、前記第１の溝内および前記第２の溝内のそれぞれの前記犠牲膜を除去する工程と、
    前記第１のホール内および前記第１の溝内に、電荷蓄積膜を含むメモリ膜とチャネルボディを形成する工程と、
    前記第２のホール内および前記第２の溝内に、導体を形成する工程と、
    を備えた半導体記憶装置の製造方法。
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