JP2011108921A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】ボロンドープドシリコン層７２を堆積させ、その上面にシリコン窒化層７８を形成し、ノンドープドシリコン層７３を堆積させ、その上面にシリコン窒化層７９を形成する工程を繰り返すことにより、シリコン基板１１上に積層体２０を形成する。次に、積層体２０に貫通ホール３０ａを形成し、その内部に犠牲材を埋め込み、積層体２０にＸ方向に延びるスリット７４を形成する。次に、スリット７４内にエッチング水溶液を導入することにより、ノンドープドシリコン層７３をウェットエッチングして除去する。次に、エッチング水溶液を除去し、ボロンドープドシリコン層７２間及びスリット７４内に絶縁材料を埋め込む。次に、貫通ホール内から犠牲材を除去し、内面上に電荷蓄積膜を形成し、内部にシリコンピラーを形成する。
【選択図】図１０

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、メモリセルが３次元的に配列された不揮発性半導体記憶装置及びその製造方法に関する。
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。そこで、シリコン基板上にシリコンからなる電極膜とシリコン酸化物からなる絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成し、貫通ホールの側面上にブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜をこの順に堆積させて、更に貫通ホールの内部にシリコンピラーを埋設する技術が提案されている（例えば、特許文献１参照。）。
この一括加工型３次元積層メモリにおいては、各電極膜とシリコンピラーとの交差部分にメモリセルトランジスタが形成され、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積膜に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、電極膜の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
しかしながら、このような一括加工型３次元積層メモリにおいては、積層体全体において特性が均一なメモリセルトランジスタを形成することが困難である。例えば、積層体に貫通ホールを形成する際に、絶縁膜を貫通する部分の側面を完全に垂直に加工することは極めて困難であり、どうしてもテーパー角が生じてしまう。特に、シリコン酸化膜を加工することは困難である。従って、積層体の下部では、上部と比べて貫通ホールが細くなり、これにより、メモリセルトランジスタの特性がばらついてしまう。
特開２００９−１４６９５４号公報
本発明の目的は、メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を提供することである。
本発明の一態様によれば、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記絶縁膜と前記電極膜との間に前記電極膜よりも疎水性が強い疎水層が設けられた積層体と、前記積層体の積層方向に延び、前記積層体を貫く複数本の半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、基板上に、不純物が導入された半導体層と不純物が導入されていない半導体層とを交互に積層させると共に、前記不純物が導入された半導体層と前記不純物が導入されていない半導体層との間に、前記不純物が導入された半導体層よりも疎水性が強い疎水層を形成して、積層体を形成する工程と、前記積層体を貫通するように、前記積層体の積層方向に延びる貫通ホールを形成する工程と、前記貫通ホール内に犠牲材を埋め込む工程と、前記積層体内における前記貫通ホール間の部分に、前記基板の上面に対して平行な一方向に延びるスリットを形成することにより、前記不純物が導入された半導体層を前記一方向に延びる複数本の部分に分断する工程と、前記スリット内にエッチング水溶液を導入することにより、前記不純物が導入されていない半導体層を除去する工程と、前記不純物が導入された半導体層間から前記エッチング水溶液を除去する工程と、前記不純物が導入された半導体層間及び前記スリット内に絶縁材料を埋め込んで、前記不純物が導入された半導体層間に絶縁膜を形成すると共に、前記スリット内に絶縁板材を形成する工程と、前記貫通ホール内から前記犠牲材を除去する工程と、前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、前記貫通ホール内に半導体材料を埋め込んで、前記積層方向に延びる半導体ピラーを形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明の更に他の一態様によれば、基板上に、不純物が導入された半導体層と不純物が導入されていない半導体層とを交互に積層させると共に、前記不純物が導入された半導体層と前記不純物が導入されていない半導体層との間に、前記不純物が導入された半導体層よりも疎水性が強い疎水層を形成して、積層体を形成する工程と、前記積層体に、前記基板の上面に対して平行な一方向に延びるスリットを形成することにより、前記不純物が導入された半導体層を前記一方向に延びる複数本の部分に分断する工程と、前記スリット内に絶縁材料を埋め込んで絶縁板材を形成する工程と、前記積層体内における前記スリット間の部分に、前記積層体を貫通するように、前記積層体の積層方向に延びる貫通ホールを形成する工程と、前記貫通ホール内にエッチング水溶液を導入することにより、前記不純物が導入されていない半導体層を除去する工程と、前記不純物が導入された半導体層間から前記エッチング水溶液を除去する工程と、前記不純物が導入された半導体層が分断された各部分の上下面上及び前記貫通ホールの内面上にブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜上にトンネル絶縁膜を形成する工程と、前記貫通ホール内に半導体材料を埋め込んで、前記積層方向に延びる半導体ピラーを形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を実現することができる。
（ａ）〜（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、（ａ）はメモリアレイ領域の端部を示し、（ｂ）はメモリアレイ領域の中央部を示し、（ｃ）は周辺回路領域を示す。 第１の実施形態に係る不揮発性半導体記憶装置におけるメモリアレイ領域の中央部を例示する斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置におけるシリコンピラーの周辺を例示する一部拡大断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態の比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第１の実施形態の比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置における電極膜間の部分を例示する一部拡大断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１（ａ）〜（ｃ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、（ａ）はメモリアレイ領域の端部を示し、（ｂ）はメモリアレイ領域の中央部を示し、（ｃ）は周辺回路領域を示し、
図２は、本実施形態に係る不揮発性半導体記憶装置におけるメモリアレイ領域の中央部を例示する斜視図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置におけるシリコンピラーの周辺を例示する一部拡大断面図である。
なお、図２においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る不揮発性半導体記憶装置の特徴は、シリコン基板上にそれぞれ複数の絶縁膜及び電極膜が積層されて積層体が形成され、この積層体に貫通ホールが形成され、貫通ホール内に上下方向に延びるシリコンピラーが埋設され、シリコンピラーの周囲にトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜が設けられた３次元積層型の記憶装置において、絶縁膜と電極膜との間に電極膜よりも疎水性が強い疎水層が設けられていることである。
本実施形態に係る製造方法の特徴は、以下のとおりである。すなわち、シリコン基板上において、ボロンドープドシリコン層を堆積させる工程、その表面にシリコン窒化層を形成する工程、ノンドープドシリコン層を堆積させる工程、及びその表面にシリコン窒化層を形成する工程をこの順に繰り返すことにより、積層体を形成する。そして、この積層体に貫通ホールを形成し、貫通ホール内に犠牲材で埋め込む。また、積層体にスリットを形成し、スリット内にエッチング水溶液を導入することによりノンドープドシリコン層を除去し、その後、エッチング水溶液を乾燥させる。次に、ノンドープドシリコン層を除去した部分及びスリット内にシリコン酸化物を埋め込む。次に、貫通ホール内から犠牲材を除去し、貫通ホールの内面上に電荷蓄積膜を形成し、内部にシリコンピラーを埋め込む。これにより、不揮発性半導体記憶装置を製造する。
このとき、積層体においては、ボロンドープドシリコン層とノンドープドシリコン層との間にシリコン窒化層が介在しているため、ノンドープドシリコン層を堆積させる際の熱によってボロンドープドシリコン層からノンドープドシリコン層にボロンが拡散することを防止できる。これにより、ボロンドープドシリコン層の厚さ及びボロン濃度の変動を抑制できる。また、貫通ホール形成時には積層体内にシリコン酸化膜が存在しないため、貫通ホールをほぼ垂直に形成することができる。更に、ノンドープドシリコン層をウェットエッチングするとシリコン窒化層が露出するが、シリコン窒化層はボロンドープドシリコン層よりも疎水性が強いため、エッチング水溶液を乾燥させる際に、エッチング水溶液の表面張力の影響が少なく、ボロンドープドシリコン層が変形することを防止できる。
以下、本実施形態に係る不揮発性半導体記憶装置の構成を詳細に説明する。
図１（ａ）〜（ｃ）に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。シリコン基板１１の上層部分には、ＳＴＩ（shallow trench isolation）１２が選択的に形成されている。また、装置１には、メモリアレイ領域Ｒｍ及び周辺回路領域Ｒｃが設定されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
先ず、メモリアレイ領域Ｒｍについて説明する。
図１（ａ）〜（ｃ）及び図２に示すように、メモリアレイ領域Ｒｍにおいては、シリコン基板１１上にシリコン酸化膜１３が形成されており、その上に、導電性材料、例えば、ボロンがドープされたシリコン（ボロンドープドシリコン）からなるバックゲート電極１４が設けられている。バックゲート電極１４の上層部分には、Ｙ方向に延びる直方体形状の凹部１５が複数形成されており、凹部１５の内面上には薄い熱酸化膜（図示せず）が形成されている。また、バックゲート電極１４上には、シリコン酸化膜１７が設けられている。
シリコン酸化膜１７上には、積層体２０が設けられている。積層体２０においては、複数本の電極膜２１が設けられている。電極膜２１は、ボロンが導入されたシリコンからなり、その形状はＸ方向に延びる帯状であって、Ｙ方向及びＺ方向に沿ってマトリクス状に配列されている。また、積層体２０の端部は階段状に加工されており、Ｚ方向に配列された電極膜２１のそれぞれが各段を構成している。
図３に示すように、Ｚ方向において隣り合う電極膜２１間には、絶縁膜２２が設けられている。すなわち、積層体２０においては、それぞれ複数の電極膜２１及び絶縁膜２２が交互に積層されている。絶縁膜２２は例えばシリコン酸化物により形成されている。電極膜２１と絶縁膜２２との間には、疎水層２３が設けられている。疎水層２３は電極膜２１よりも疎水性が強い層であり、例えばシリコン窒化物により形成されている。
また、図１に示すように、Ｙ方向において隣り合う電極膜２１間には、例えばシリコン酸化物からなる絶縁板材２４が設けられている。絶縁板材２４の形状は、Ｘ方向及びＺ方向に拡がる板状であり、積層体２０を貫通している。これにより、絶縁板材２４は電極膜２１を相互に平行な方向（Ｘ方向）に延びる複数本の部分に分断している。
積層体２０上にはシリコン酸化膜２６が設けられており、その上には、ボロンドープドシリコンからなり、Ｘ方向に延びる制御電極２７が複数本設けられている。そして、積層体２０、シリコン酸化膜２６及び制御電極２７には、Ｚ方向に延びる複数本の貫通ホール３０が形成されている。貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、制御電極２７、シリコン酸化膜２６及び積層体２０を貫いて、凹部１５のＹ方向両端部に到達している。これにより、Ｙ方向において隣り合う一対の貫通ホール３０が、凹部１５によって連通されて、１本のＵ字ホール３１を構成している。各貫通ホール３０の形状は例えば円柱形であり、各Ｕ字ホール３１の形状はほぼＵ字形である。また、各電極膜２１は、Ｘ方向に沿って配列された２列の貫通ホール３０によって貫かれている。Ｙ方向における凹部１５の配列と電極膜２１の配列とは、配列周期が同じで位相が半周期分ずれているため、各電極膜２１を貫く２列の貫通ホール３０の各列は、相互に異なるＵ字ホール３１に属している。
図３に示すように、Ｕ字ホール３１の内面上には、ブロック絶縁膜３５が設けられている。ブロック絶縁膜３５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜３６を形成する材料の誘電率よりも高い材料によって形成されており、例えば、シリコン酸化物によって形成されている。ブロック絶縁膜３５上には、電荷蓄積膜３６が設けられている。電荷蓄積膜３６は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えばシリコン窒化膜である。電荷蓄積膜３６上には、トンネル絶縁膜３７が設けられている。トンネル絶縁膜３７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物によって形成されている。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７が積層されることにより、メモリ膜３３が形成されている。
図１及び図３に示すように、Ｕ字ホール３１内には、不純物、例えばリンが導入されたポリシリコンが埋め込まれており、Ｕ字ピラー３８が形成されている。Ｕ字ピラー３８の形状は、Ｕ字ホール３１の形状を反映したＵ字形である。Ｕ字ピラー３８はトンネル絶縁膜３７に接している。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がシリコンピラー３９となっており、凹部１５内に配置された部分が接続部材４０となっている。これにより、上述の電荷蓄積膜３６は、電極膜２１とシリコンピラー３９との間に配置されることになる。シリコンピラー３９の形状は、貫通ホール３０の形状を反映した円柱形であり、接続部材４０の形状は、凹部１５の形状を反映した直方体状である。なお、ポリシリコンはＵ字ホール３１内に完全に充填されていて柱状のＵ字ピラー３８を形成していてもよく、中心軸に沿って空洞を残すように充填されていてパイプ状のＵ字ピラー３８を形成していてもよい。
また、図１及び図２に示すように、階段状に加工された積層体２０の側面上、シリコン酸化膜２６の側面上、及び制御電極２７の側面上には、シリコン窒化膜４１が設けられている。シリコン窒化膜４１は積層体２０の端部の形状を反映して階段状に形成されている。また、制御電極２７上及びシリコン窒化膜４１上には、例えばシリコン酸化物からなる層間絶縁膜４２が設けられており、積層体２０を埋め込んでいる。
層間絶縁膜４２内には、プラグ４３、コンタクト４４及び４５が埋め込まれている。プラグ４３はシリコンピラー３９の直上域に配置されており、シリコンピラー３９に接続されている。コンタクト４４は、制御電極２７のＸ方向の一端部の直上域に配置されており、制御電極２７に接続されている。コンタクト４５は、電極膜２１のＸ方向の一端部の直上域に配置されており、電極膜２１に接続されている。
また、層間絶縁膜４２内におけるプラグ４３、コンタクト４４及び４５よりも上方の部分には、ソース線４７、プラグ４８、配線４９及び５０が埋め込まれている。ソース線４７は、Ｘ方向に延びており、Ｕ字ピラー３８に属する一対のシリコンピラー３９のうちの一方にプラグ４３を介して接続されている。プラグ４８はＵ字ピラー３８に属する一対のシリコンピラー３９のうちの他方にプラグ４３を介して接続されている。配線４９及び５０はＹ方向に延びており、それぞれ、コンタクト４４及び４５に接続されている。
層間絶縁膜４２上には、Ｙ方向に延びるビット線５１が設けられており、プラグ４８に接続されている。また、層間絶縁膜４２上には、配線５２が設けられており、プラグ５３を介して配線４９に接続されている。層間絶縁膜４２上には、ビット線５１及び配線５２を埋め込むように、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、所定の配線等が埋設されている。
一方、図１（ｃ）に示すように、周辺回路領域Ｒｃにおいては、シリコン基板１１の上層部分にトランジスタ６１等が形成されており、シリコン基板１１上には層間絶縁膜４２、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、これらの内部には所定の配線等が埋設されている。なお、図１（ｃ）の横軸はＸ方向としているが、Ｙ方向であってもよい。
装置１においては、電極膜２１とシリコンピラー３９との交差部分にＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型のメモリセルトランジスタが形成され、制御電極２７とシリコンピラー３９との交差部分に選択トランジスタが形成される。これにより、ビット線５１とソース線４７との間に、複数のメモリセルトランジスタが相互に直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図４〜図１７は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図４〜図１７は、装置１のメモリアレイ領域Ｒｍを示している。
先ず、図１（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上層部分にＳＴＩ１２を選択的に形成する。次に、周辺回路領域Ｒｃにトランジスタ６１を形成する。また、メモリアレイ領域Ｒｍにおいて、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。
次に、図４（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍにおいて、ボロンがドープされたポリシリコンからなる膜を成膜し、パターニングすることにより、バックゲート電極１４を形成する。次に、フォトリソグラフィ法により、バックゲート電極１４の上面にＹ方向を長手方向とする直方体形状の凹部１５を形成する。凹部１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列するように、複数の領域に形成する。
次に、図５（ａ）及び（ｂ）に示すように、バックゲート電極１４の表面に薄い熱酸化膜（図示せず）を形成した後、全面にシリコン窒化物を堆積させて、その後、全面に対してエッチングを施す。これにより、バックゲート電極１４の上面上からシリコン窒化物を除去して、バックゲート電極１４の上面における凹部１５間の領域を露出させると共に、凹部１５内にシリコン窒化物からなる犠牲材８１を埋め込む。
次に、図６（ａ）及び（ｂ）に示すように、バックゲート電極１４上及び犠牲材８１上の全面にシリコン酸化膜１７を成膜する。シリコン酸化膜１７の膜厚は、バックゲート電極１４と、後の工程においてシリコン酸化膜１７上に形成される電極膜２１のうち、最下段の電極膜２１との間で耐圧が確保できる程度の膜厚とする。
次に、例えば温度を４２０℃とするＣＶＤ（chemical vapor deposition：化学気相成長）法によりボロンをドープしたシリコンを堆積させることによって、ボロンドープドシリコン層７２を形成する。次に、例えば窒素雰囲気中で９００℃の温度に加熱することにより窒化処理を施し、ボロンドープドシリコン層７２の上面にシリコン窒化層７８を形成する。次に、例えば温度を５２５℃とするＣＶＤ法によりノンドープのシリコンを堆積させることによって、ノンドープドシリコン層７３を形成する。次に、上述の窒化処理を施すことにより、ノンドープドシリコン層７３の上面にシリコン窒化層７９を形成する。このとき、ボロンドープドシリコン層７２の厚さは、装置１のゲート電極としての機能を発揮できる程度の厚さとし、例えば５０ｎｍとする。また、ノンドープドシリコン層７３の厚さは、ゲート電極間の耐圧を確保できる絶縁層の厚さに相当する厚さとし、例えば３５ｎｍとする。更に、シリコン窒化層７８及び７９の厚さは、例えばそれぞれ１〜２ｎｍとする。
以後同様に、ボロンドープドシリコン層７２の形成、シリコン窒化層７８の形成、ノンドープドシリコン層７３の形成、及びシリコン窒化層７９の形成を繰り返すことにより、積層体２０を形成する。積層体２０の最上層はボロンドープドシリコン層７２とし、この最上層のボロンドープドシリコン層７２の上面には、シリコン窒化層７８を形成する必要はない。このとき、シリコン窒化層７８及び７９がボロンの拡散を阻止することにより、ＣＶＤ工程の熱によってボロンドープドシリコン層７２内のボロンがノンドープドシリコン層７３に拡散することを防止できる。また、シリコン窒化層７８及び７９は、ボロンドープドシリコン層７２よりも疎水性が強い疎水層となる。なお、本実施形態においては、４層のボロンドープドシリコン層７２を積層させる例を示しているが、積層数は４層には限定されない。
次に、図７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、積層体２０に、その上面側から、積層体２０を貫通するように、Ｚ方向に延びる貫通ホール３０ａを形成する。貫通ホール３０ａは、Ｚ方向から見て円形に形成する。また、貫通ホール３０ａはＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対の貫通ホール３０ａが凹部１５のＹ方向両端部に到達するようにする。
次に、図８（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させて、その後、全面にエッチングを施し、積層体２０の上面上に堆積されたシリコン窒化物を除去する。これにより、貫通ホール３０ａ内にシリコン窒化物からなる犠牲材８２を埋め込むと共に、最上層のボロンドープドシリコン層７２を露出させる。
次に、図９（ａ）及び（ｂ）に示すように、積層体２０上に、最上層のボロンドープドシリコン層７２を保護するためのシリコン酸化膜８３を形成する。
次に、図１０（ａ）及び（ｂ）に示すように、シリコン酸化膜８３及び積層体２０に、上面側から複数本のスリット７４を形成する。各スリット７４は、凹部１５におけるＹ方向の中央部の直上域を通過してＸ方向に延び、シリコン酸化膜８３及び積層体２０をＺ方向に貫通し、シリコン酸化膜１７は貫通しないように形成する。これにより、ボロンドープドシリコン層７２をＸ方向に延びる複数本の部分に分断する。この部分が電極膜２１となる。
次に、図１１（ａ）及び（ｂ）に示すように、スリット７４を介してウェットエッチングを行う。このウェットエッチングはエッチング水溶液、例えば、アルカリ性のエッチング水溶液を用いて行う。このとき、エッチング水溶液を適当に選択することにより、ボロンドープドシリコンとノンドープドシリコンとの間で高いエッチング選択比を実現できる。これにより、ボロンドープドシリコン層７２からなる電極膜２１を残留させたまま、ノンドープドシリコン層７３（図１０（ｂ）参照）を除去することができる。ノンドープドシリコン層７３が除去された後の空間、すなわち、Ｚ方向における電極膜２１間の部分には、隙間７６が形成される。このとき、電極膜２１は円柱形状の犠牲材８２によって支持される。
次に、積層体２０を乾燥させる。これにより、隙間７６内からもエッチング水溶液が除去される。このとき、隙間７６内からエッチング水溶液が除去されるに伴い、エッチング水溶液の表面張力の状態が変化して、この変化が積層体２０の内部構造に影響を及ぼす。仮に、この影響が大きいと、電極膜２１が変形し、撓んだり、電極膜２１同士が接触したりする。また、撓んだ電極膜２１に引っ張られて円柱形状の犠牲材８２が倒壊する場合もある。そして、一般に、水の表面張力がその水が接している固体に及ぼす影響は、その固体表面の親水性が強いほど大きく、疎水性が強いほど小さい。本実施形態においては、ボロンドープドシリコン層７２はそれより疎水性が強いシリコン窒化層７８及び７９によって覆われており、シリコン窒化層７８及び７９が疎水層２３として機能するため、エッチング水溶液の表面張力がボロンドープドシリコン層７２に及ぼす影響は小さい。このため、エッチング水溶液の乾燥に伴う電極膜２１の変形等を防止できる。
次に、図１２（ａ）及び（ｂ）に示すように、例えばＡＬＤ（atomic layer deposition：原子層堆積）法により、全面にシリコン酸化物を堆積させる。これにより、隙間７６内及びスリット７４内にシリコン酸化物８４が埋め込まれる。これにより、隙間７６内に絶縁膜２２が形成され、スリット７４内に絶縁板材２４が形成される。
次に、図１３（ａ）及び（ｂ）に示すように、積層体２０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。このとき、シリコン酸化膜２６の膜厚は、最上段の電極膜２１とボロンドープドポリシリコン膜７５との間の耐圧を十分に確保できる膜厚とする。また、ボロンドープドポリシリコン膜７５の膜厚は、装置１の制御電極として機能できる程度の厚さとする。
次に、図１４（ａ）及び（ｂ）に示すように、ボロンドープドポリシリコン膜７５及びシリコン酸化膜２６に貫通ホール３０ｂを形成する。貫通ホール３０ｂは貫通ホール３０ａの直上域に形成し、貫通ホール３０ａに連通させる。貫通ホール３０ａ及び３０ｂにより、連続した貫通ホール３０が形成される。また、貫通ホール３０及び凹部１５により、Ｕ字ホール３１が形成される。
次に、図１５（ａ）及び（ｂ）に示すように、高温リン酸を用いて貫通ホール３０ｂを介したウェットエッチングを行い、貫通ホール３０ａ内から犠牲材８２（図２４（ｂ）参照）を除去すると共に、凹部１５内から犠牲材８１（図１４（ｂ）参照）を除去する。このとき、シリコン窒化層７８及び７９における貫通ホール３０内に露出した部分もある程度除去されて、貫通ホール３０の側面において凹部を形成する。
次に、図１６（ａ）及び（ｂ）並びに図３に示すように、例えば、ＡＬＤ法により、シリコン酸化物を堆積させる。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上にブロック絶縁膜３５を堆積させる。次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜３５上に電荷蓄積膜３６が形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜３６上にトンネル絶縁膜３７が形成される。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７により、メモリ膜３３が形成される。
次に、Ｕ字ピラー３１内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ピラー３１内にＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がＺ方向に延びるシリコンピラー３９となり、凹部１５内に配置された部分がＹ方向に延びる接続部材４０となる。その後、全面にエッチングを施し、ボロンドープドポリシリコン膜７５上に堆積されたポリシリコン、トンネル絶縁膜３７、電荷蓄積膜３６及びブロック絶縁膜３５を除去し、ボロンドープドポリシリコン膜７５を露出させる。
次に、図１７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜７５に対して、その上面側からＸ方向に延びるスリット７７を複数本形成する。このとき、スリット７７は、Ｘ方向に配列された複数の貫通ホール３０からなる列間に形成し、また、各スリット７７にはボロンドープドポリシリコン膜７５を貫通させてシリコン酸化膜２６まで到達させる。これにより、ボロンドープドポリシリコン膜７５が、Ｘ方向に配列された複数の貫通ホール３０からなる列毎に分断され、Ｘ方向に延びる複数本の制御電極２７となる。その後、スリット７７内にシリコン酸化物を埋め込む。
次に、図１（ａ）〜（ｃ）及び図２に示すように、積層体２０上にレジストマスク（図示せず）を形成し、このレジストマスクのスリミングと、このレジストマスクをマスクとしたエッチングとを交互に行い、積層体２０及び制御電極２７の端部を階段状に加工する。次に、積層体２０及び制御電極２７の側面上にシリコン窒化膜４１を形成し、全体を層間絶縁膜４２によって埋め込む。次に、層間絶縁膜４２内にプラグ４３を形成すると共に、シリコン窒化膜４１をストッパとして、コンタクト４４及び４５を形成する。その後、層間絶縁膜４２上にソース線４７、配線４９及び５０を形成し、更に層間絶縁膜４２を堆積させて、プラグ４８を形成する。次に、層間絶縁膜４２上に、ビット線５１及び配線５２を形成し、その上にシリコン窒化膜５４を形成し、その上に層間絶縁膜５５を形成する。このようにして、本実施形態に係る不揮発性半導体記憶装置１が製造される。
次に、本実施形態の作用効果について説明する。
本実施形態においては、図７（ａ）及び（ｂ）に示す工程において、積層体２０に貫通ホール３０ａを形成する際に、積層体２０内にはボロンドープドシリコン層７２及びノンドープドシリコン層７３並びに極めて薄いシリコン窒化層７８及び７９のみが存在し、シリコン酸化膜等のエッチングが困難な膜は存在しない。このため、貫通ホール３０を、内面がほぼ垂直になるように、すなわち、テーパー角がほぼ９０°となるように、円柱形状に形成することができ、貫通ホール３０ａの下部が上部と比べて細くなることがない。これにより、積層体２０の上部に形成されるメモリセルトランジスタと下部に形成されるメモリセルトランジスタとで、貫通ホール３０ａの直径をほぼ等しくすることができ、貫通ホール３０の直径のばらつきに起因するメモリセルトランジスタの特性のばらつきを抑えることができる。この結果、メモリセルトランジスタの特性を均一化することができる。
また、本実施形態においては、図６（ａ）及び（ｂ）に示す工程において、ボロンドープドシリコン層７２及びノンドープドシリコン層７３を積層させることによって積層体２０を形成している。このため、図１１（ａ）及び（ｂ）に示す工程において、ウェットエッチングを行う際に、両層の間で高いエッチング選択比を実現することができる。これにより、後の工程で電極膜２１となるボロンドープドシリコン層７２を残留させたまま、ノンドープドシリコン層７３のみを除去することができる。この結果、完成後の装置１の形状安定性が良好であり、メモリセルトランジスタの特性が均一である。
更に、本実施形態においては、図６（ａ）及び（ｂ）に示す工程において、ボロンドープドシリコン層７２とノンドープドシリコン層７３との間にシリコン窒化層７８又は７９を介在させているため、ボロンドープドシリコン層７２及びノンドープドシリコン層７３を形成するためのＣＶＤ処理に伴う加熱により、ボロンドープドシリコン層７２内のボロンがノンドープドシリコン層７３に拡散することを防止できる。これにより、ボロンドープドシリコン層７２の厚さが増加したり、ボロン濃度が低下することを防止でき、電極膜２１の膜厚及び導電性が変動することを防止できる。すなわち、メモリセルトランジスタのゲート電極として機能する電極膜２１の膜厚が均一となるため、メモリセルトランジスタのゲート長が均一となり、閾値電圧の分布を小さくすることができる。これにより、メモリセルトランジスタの特性を均一化することができる。
更にまた、上述の如く、本実施形態においては、図１１（ａ）及び（ｂ）に示す工程において、電極膜２１を均一に形成することができるため、電極膜２１の上下に形成される２ヶ所の隙間７６のサイズ、すなわち、ゲート間距離も均一に揃えることができる。一般に、ラインアンドスペース構造のラインの部分に働く表面張力の影響は、そのラインを挟む２ヶ所のスペースの形状が均一であるほど小さくなる。このため、本実施形態によれば、ゲート電極２１に作用する表面張力の影響を小さくすることができる。
更にまた、本実施形態においては、ボロンドープドシリコン層７２とノンドープドシリコン層７３との間に、ボロンドープドシリコン層７２よりも疎水性が強く、疎水層として機能するシリコン窒化層７８又は７９を介在させている。これにより、図１１（ａ）及び（ｂ）に示す工程においてウェットエッチングを行い、その後乾燥させたときに、エッチング水溶液の表面張力がボロンドープドシリコン層７２に及ぼす影響を抑制することができる。この結果、乾燥工程において積層体２０の内部構造が損傷を受けることを防止できる。例えば、ボロンドープドシリコン層７２が撓むことを防止できる。これによっても、メモリセルトランジスタの特性を均一化することができる。
このように、本実施形態によれば、形状安定性が高く、メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置１を容易に製造することができる。
次に、本実施形態の比較例について説明する。
図１８及び図１９は、本比較例に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
本比較例は、前述の第１の実施形態と比較して、ボロンドープドシリコン層７２とノンドープドシリコン層７３との間に、シリコン窒化層７８及び７９を介在させていない点が異なっている。
すなわち、図１８（ａ）及び（ｂ）に示すように、シリコン基板１１上にシリコン酸化膜１３及びバックゲート電極１４を形成し、バックゲート電極１４の上面に凹部１５を形成した後、凹部１５内にシリコン窒化物からなる犠牲材８１を埋め込み、全面にシリコン酸化膜１７を成膜する。次に、ボロンドープドシリコン層７２及びノンドープドシリコン層７３を交互に積層させることにより、積層体１２０を形成する。このとき、ボロンドープドシリコン層７２は例えば温度を４２０℃とするＣＶＤ法により成膜し、ノンドープドシリコン層７３は例えば温度を５２５℃とするＣＶＤ法により成膜する。また、成膜後に窒化処理は施さず、従って、ボロンドープドシリコン層７２とノンドープドシリコン層７３との間に、シリコン窒化層は形成しない。このため、特にノンドープドシリコン層７３を形成する際の熱により、ボロンドープドシリコン層７２中のボロンがノンドープドシリコン層７３に拡散し、Ｚ方向におけるボロン濃度プロファイルがブロードになる。そして、積層体１２０の下層部分ほど、早い時期に形成されるため、その後熱処理を受ける回数が多く、ボロンの拡散が進行する。以後の工程は、前述の第１の実施形態と同様である。
これにより、図１９（ａ）及び（ｂ）に示すように、スリット７４を介したウェットエッチングによりノンドープドシリコン層７３を除去する工程において、ボロンが拡散することによりエッチング後の残存部分が拡大する作用と、ボロンドープドシリコン層７２のボロン濃度が低下することによりエッチング選択比が低下する作用とが混合して発生し、ウェットエッチングの精度が低下する。この結果、ウェットエッチング後に残留するボロンドープドシリコン層７２の厚さが変動し、ゲート電極のゲート長が変動する。また、ボロンドープドシリコン層７２の厚さが変動することにより、隙間７６のサイズも変動する。これにより、ボロンドープドシリコン層７２（電極膜２１）に作用する表面張力の影響が大きくなる。
また、ウェットエッチング時においては、親水性のボロンドープドシリコン層７２がエッチング水溶液に接触する。このため、その後の乾燥工程において、エッチング水溶液の表面張力の影響を強く受ける。これにより、積層体１２０の内部構造が破壊される可能性がある。具体的には、エッチング水溶液の表面張力がボロンドープドシリコン層７２の自重に加わることによりボロンドープドシリコン層７２が変形して撓んだり、隣り合うボロンドープドシリコン層７２同士が接触したりする場合がある。これらの結果、完成後のメモリセルトランジスタの特性が不均一になったり、メモリセルトランジスタとして機能しなくなる可能性がある。
次に、本発明の第２の実施形態について説明する。
図２０は、本実施形態に係る不揮発性半導体記憶装置における電極膜間の部分を例示する一部拡大断面図である。
本実施形態に係る不揮発性半導体記憶装置２（以下、単に「装置２」ともいう）の全体的な構成は、図１及び図２に示す装置１の構成と同様である。但し、装置２においては、図２０に示すように、絶縁膜２２（図３参照）が設けられておらず、電極膜２１間の部分にブロック絶縁膜３５が進入している。すなわち、装置２においては、ブロック絶縁膜３５が貫通ホール３０の内面上から電極膜２１の上下面上に延出し、電極膜２１を分断している絶縁板材２４（図１参照）まで到達している。
ブロック絶縁膜３５におけるある電極膜２１の上面上に配置された部分と、この電極膜２１の一段上に配置された他の電極膜２１の下面上に配置された部分とは相互に接しており、その接触面にはシーム３４ａが形成されている。これにより、Ｚ方向において隣り合う電極膜２１間の空間は、ブロック絶縁膜３５によって充填されている。また、ある貫通ホール３０の内面上から電極膜２１の上下面上に回り込むことによって電極膜２１間の空間に侵入したブロック絶縁膜３５と、隣の貫通ホール３０の内面上から同じ電極膜２１の上下面上に回り込むことによって同じ電極膜２１間の空間に侵入したブロック絶縁膜３５とは相互に接しており、その接触面にはシーム３４ｂが形成されている。シーム３４ａ及び３４ｂにおいては、ブロック絶縁膜３５のミクロ組織が不連続となっており、シーム３４ａ及び３４ｂを含む断面に対して薬液処理等を施すことによって、シーム３４ａ及び３４ｂを観察することができる。なお、ブロック絶縁膜３５上に形成された電荷蓄積膜３６及びトンネル絶縁膜３７は、電極膜２１間の隙間７６内には進入していない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
図２１〜図３０は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図２１〜図３０は、メモリアレイ領域Ｒｍを示している。
先ず、図１（ａ）〜（ｃ）に示すように、前述の第１の実施形態と同様に、シリコン基板１１の上層部分にＳＴＩ１２を選択的に形成し、周辺回路領域Ｒｃにトランジスタ６１を形成し、メモリアレイ領域Ｒｍにおいて、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。
次に、図２１（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍにおいて、ボロンがドープされたポリシリコンからなるバックゲート電極１４を形成し、バックゲート電極１４の上面に凹部１５を形成する。
以後の工程は、前述の第１の実施形態とは異なる。
すなわち、図２２（ａ）及び（ｂ）に示すように、凹部１５の内面上にシリコン酸化膜１６を形成する。次に、全面に不純物が導入されていないシリコン（ノンドープドシリコン）を堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極１４の上面上から除去すると共に、凹部１５内に残留させる。この結果、バックゲート電極１４の上面における凹部１５間の領域が露出すると共に、凹部１５内にノンドープドシリコン材７１が埋め込まれる。
次に、図２３（ａ）及び（ｂ）に示すように、バックゲート電極１４上の全面にシリコン酸化膜１７を成膜する。次に、前述の第１の実施形態と同様な方法により、積層体２０を形成する。すなわち、例えばＣＶＤ法によってボロンドープドシリコン層７２を堆積させ、例えば窒化処理によりシリコン窒化層７８を形成し、例えばＣＶＤ法によってノンドープドシリコン層７３を堆積させ、例えば窒化処理によりシリコン窒化層７９を形成する一連の工程を、所定の回数繰り返す。このとき、前述の第１の実施形態と同様に、シリコン窒化層７８及び７９がボロンの拡散防止層として機能する。
次に、図２４（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、積層体２０に、その上面側から、Ｘ方向に延びる複数本のスリット７４を形成する。各スリット７４は、積層体２０をＺ方向に貫通し、シリコン酸化膜１７は貫通せず、凹部１５におけるＹ方向中央部の直上域を通過するように形成する。これにより、ボロンドープドシリコン層７２を複数本の電極膜２１に分断する。
次に、図２５（ａ）及び（ｂ）に示すように、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット７４内にも埋め込まれる。その後、全面エッチングを施して、積層体２０の上面上から絶縁材料を除去すると共に、スリット７４内に残留させる。これにより、スリット７４内にＸ方向及びＺ方向に拡がる板状の絶縁板材２４が形成される。また、積層体２０の上面においては、最上段の電極膜２１が露出する。
次に、図２６（ａ）及び（ｂ）に示すように、積層体２０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。
次に、図２７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び積層体２０を貫通するように、Ｚ方向に延びる複数本の貫通ホール３０を形成する。貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対の貫通ホール３０を、凹部１５のＹ方向両端部に到達させる。これにより、１つの凹部１５の両端に一対の貫通ホール３０が連通されて、Ｕ字ホール３１が形成される。
次に、図２８（ａ）及び（ｂ）に示すように、貫通ホール３０を介してウェットエッチングを行う。このウェットエッチングは、例えば、アルカリ性のエッチング水溶液を用いて行う。これにより、積層体２０内のノンドープドシリコン層７３（図２７（ｂ）参照）及び凹部１５内のノンドープドシリコン材７１（図２７（ｂ）参照）が除去される。この結果、Ｚ方向における電極膜２１間に隙間７６が形成される。このとき、電極膜２１は板状の絶縁板材２４によって支持される。なお、図２８（ｂ）においては、電極膜２１におけるＵ字ホール３１間に位置する部分は宙に浮いているように描かれているが、実際には、Ｘ方向（図２８（ｂ）では紙面に対して垂直な方向）にずれた位置で、電極膜２１における絶縁板材２４に接合した部分と繋がっている。
次に、積層体２０を乾燥させる。これにより、隙間７６内からもエッチング水溶液が除去される。このとき、前述の第１の実施形態と同様に、シリコン窒化層７８及び７９が疎水層２３として機能することにより、エッチング水溶液の表面張力が積層体２０の内部構造に及ぼす影響を低減することができる。
次に、図２９（ａ）及び（ｂ）並びに図２０に示すように、例えば、ＡＬＤ法により、シリコン酸化物を堆積させる。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上にブロック絶縁膜３５を堆積させる。また、シリコン酸化物は貫通ホール３０を介して隙間７６内にも侵入し、隙間７６の内面上、すなわち、電極膜２１の上下面上及び絶縁板材２４における隙間７６内に露出した面上にもブロック絶縁膜３５を堆積させる。本実施形態においては、ブロック絶縁膜３５の堆積量を、Ｚ方向における電極膜２１間の距離の半分以上とする。これにより、図２０に示すように、隙間７６内はブロック絶縁膜３５によって完全に埋め込まれ、ブロック絶縁膜３５における電極膜２１の上面上に形成された部分と、この電極膜２１の一段上に配置された電極膜２１の下面上に形成された部分とが接触し、両部分の接触面にシーム３４ａが形成される。また、隣り合う貫通ホール３０を介して同一の隙間７６内に侵入したブロック絶縁膜３５同士が隙間７６内において接触し、その接触面にシーム３４ｂが形成される。
次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜３５上に電荷蓄積膜３６が形成される。このとき、隙間７６内はブロック絶縁膜３５によって埋め込まれているため、電荷蓄積膜３６は隙間７６内には侵入せず、Ｕ字ホール３１内のみに形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜３６上にトンネル絶縁膜３７が形成される。トンネル絶縁膜３７も隙間７６内には侵入せず、Ｕ字ホール３１内のみに形成される。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７により、メモリ膜３３が形成される。
次に、Ｕ字ピラー３１内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ピラー３１内にＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がＺ方向に延びるシリコンピラー３９となり、凹部１５内に配置された部分がＹ方向に延びる接続部材４０となる。その後、全面にエッチングを施し、ボロンドープドポリシリコン膜７５上に堆積されたポリシリコン、トンネル絶縁膜３７、電荷蓄積膜３６及びブロック絶縁膜３５を除去し、ボロンドープドポリシリコン膜７５を露出させる。
次に、図３０（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜７５に対して、その上面側からＸ方向に延びるスリット７７を複数本形成する。このとき、スリット７７は、Ｘ方向に配列された複数の貫通ホール３０からなる列間に形成し、また、各スリット７７にはボロンドープドポリシリコン膜７５を貫通させてシリコン酸化膜２６まで到達させる。これにより、ボロンドープドポリシリコン膜７５が、Ｘ方向に配列された複数の貫通ホール３０からなる列毎に分断され、Ｘ方向に延びる複数本の制御電極２７となる。その後、スリット７７内にシリコン酸化物を埋め込む。
以後の工程は、前述の第１の実施形態と同様である。すなわち、図１（ａ）〜（ｃ）及び図２に示すように、積層体２０の端部を階段状に加工し、積層体２０を層間絶縁膜４２によって埋め込み、ソース線４７及びビット線５１等の配線、プラグ並びにコンタクト等を形成する。このようにして、本実施形態に係る不揮発性半導体記憶装置２が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
本実施形態によっても、前述の第１の実施形態と同様な効果を得ることができる。すなわち、貫通孔３０の形成時には積層体２０内にシリコン酸化膜等のエッチングが困難な膜が存在しないため、貫通孔３０を均一な直径で形成することができる。また、積層体２０においてボロンドープドシリコン層７２及びノンドープドシリコン層７３を積層させることにより、その後のウェットエッチング工程において、高いエッチング選択比でノンドープドシリコン層７３のみを除去することができる。更に、シリコン窒化層７８及び７９がボロンの拡散防止層として機能するため、積層体２０におけるボロン濃度プロファイルがブロードになることがない。更にまた、シリコン窒化層７８及び７９が疎水層として機能するため、ノンドープドシリコン層７３を除去するためのエッチング水溶液の表面張力により、積層体２０の内部構造が破壊されることがない。このように、本実施形態によっても、形状安定性が高く、メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置を容易に製造することができる。
また、本実施形態によれば、これらの効果に加えて、図２８（ａ）及び（ｂ）に示す工程において、ノンドープドシリコン層７３を除去した後、電極膜２１を板状の絶縁板材２４によって支持している。このため、本工程における中間構造体の強度が高く、取り扱いが容易である。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態においては、窒化処理によりシリコン窒化層７８及び７９を形成する例を示したが、本発明はこれに限定されない。例えば、ＣＶＤ法によりシリコン窒化層を堆積させてもよい。また、前述の各実施形態においては、疎水層としてシリコン窒化膜７８及び７９を形成する例を示したが、本発明はこれに限定されず、半導体プロセスにおいて形成可能な層であって、電極膜２１をよりも疎水性が強い層であればよい。例えば、シリコン酸化層は通常はシリコン層よりも親水性が強いが、乾燥前の前処理を工夫することにより、シリコン層よりも疎水性が強い層とすることができる。従って、乾燥前に適当な前処理を施したシリコン酸化層を疎水層として使用することも可能である。又は、疎水層として導電性の層を形成すれば、メモリセルトランジスタのゲート抵抗を低減することができる。更に、前述の各実施形態においては、ノンドープドシリコン層７３を除去するためのエッチング液としてアルカリ性のエッチング液を用いる例を示したが、本発明はこれに限定されない。
更にまた、前述の各実施形態においては、Ｕ字形状のＵ字ピラー３８に沿ってメモリストリングを構成する例を示したが、本発明はこれに限定されず、シリコン基板１１と積層体２０との間に、バックゲート電極１４の代わりにソース線を配置し、積層体２０の上方に配置されたビット線と下方に配置されたソース線との間にＩ字形状のシリコンピラーを接続し、このシリコンピラーに沿ってメモリストリングを構成してもよい。
１、２ 不揮発性半導体記憶装置、１１ シリコン基板、１２ ＳＴＩ、１３ シリコン酸化膜、１４ バックゲート電極、１５ 凹部、１６、１７ シリコン酸化膜、２０ 積層体、２１ 電極膜、２２ 絶縁膜、２３ 疎水層、２４ 絶縁板材、２６ シリコン酸化膜、２７ 制御電極、３０、３０ａ、３０ｂ 貫通ホール、３１ Ｕ字ホール、３３ メモリ膜、３４ａ、３４ｂ シーム、３５ ブロック絶縁膜、３６ 電荷蓄積膜、３７ トンネル絶縁膜、３８ Ｕ字ピラー、３９ シリコンピラー、４０ 接続部材、４１ シリコン窒化膜、４２ 層間絶縁膜、４３ プラグ、４４、４５ コンタクト、４７ ソース線、４８ プラグ、４９、５０ 配線、５１ ビット線、５２ 配線、５３ プラグ、５４ シリコン窒化膜、５５ 層間絶縁膜、６１ トランジスタ、７１ ノンドープドシリコン材、７２ ボロンドープドシリコン層、７３ ノンドープドシリコン層、７４ スリット、７５ ボロンドープドポリシリコン膜、７６ 隙間、７７ スリット、７８、７９ シリコン窒化層、８１、８２ 犠牲材、８３、８４ シリコン酸化膜、１２０ 積層体、Ｒｃ 周辺回路領域、Ｒｍ メモリアレイ領域

Claims (7)

  1. 基板と、
    前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記絶縁膜と前記電極膜との間に前記電極膜よりも疎水性が強い疎水層が設けられた積層体と、
    前記積層体の積層方向に延び、前記積層体を貫く複数本の半導体ピラーと、
    前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
    を備えたことを特徴とする不揮発性半導体記憶装置。
  2. 前記積層体内における前記半導体ピラー間の部分に設けられ、各前記電極膜を相互に平行な方向に延びる複数本の部分に分断する絶縁板材をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記電極膜はボロンが導入されたシリコンからなり、
    前記絶縁膜はシリコン酸化物からなり、
    前記疎水層はシリコン窒化物からなることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 基板上に、不純物が導入された半導体層と不純物が導入されていない半導体層とを交互に積層させると共に、前記不純物が導入された半導体層と前記不純物が導入されていない半導体層との間に、前記不純物が導入された半導体層よりも疎水性が強い疎水層を形成して、積層体を形成する工程と、
    前記積層体を貫通するように、前記積層体の積層方向に延びる貫通ホールを形成する工程と、
    前記貫通ホール内に犠牲材を埋め込む工程と、
    前記積層体内における前記貫通ホール間の部分に、前記基板の上面に対して平行な一方向に延びるスリットを形成することにより、前記不純物が導入された半導体層を前記一方向に延びる複数本の部分に分断する工程と、
    前記スリット内にエッチング水溶液を導入することにより、前記不純物が導入されていない半導体層を除去する工程と、
    前記不純物が導入された半導体層間から前記エッチング水溶液を除去する工程と、
    前記不純物が導入された半導体層間及び前記スリット内に絶縁材料を埋め込んで、前記不純物が導入された半導体層間に絶縁膜を形成すると共に、前記スリット内に絶縁板材を形成する工程と、
    前記貫通ホール内から前記犠牲材を除去する工程と、
    前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、
    前記貫通ホール内に半導体材料を埋め込んで、前記積層方向に延びる半導体ピラーを形成する工程と、
    を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
  5. 基板上に、不純物が導入された半導体層と不純物が導入されていない半導体層とを交互に積層させると共に、前記不純物が導入された半導体層と前記不純物が導入されていない半導体層との間に、前記不純物が導入された半導体層よりも疎水性が強い疎水層を形成して、積層体を形成する工程と、
    前記積層体に、前記基板の上面に対して平行な一方向に延びるスリットを形成することにより、前記不純物が導入された半導体層を前記一方向に延びる複数本の部分に分断する工程と、
    前記スリット内に絶縁材料を埋め込んで絶縁板材を形成する工程と、
    前記積層体内における前記スリット間の部分に、前記積層体を貫通するように、前記積層体の積層方向に延びる貫通ホールを形成する工程と、
    前記貫通ホール内にエッチング水溶液を導入することにより、前記不純物が導入されていない半導体層を除去する工程と、
    前記不純物が導入された半導体層間から前記エッチング水溶液を除去する工程と、
    前記不純物が導入された半導体層が分断された各部分の上下面上及び前記貫通ホールの内面上にブロック絶縁膜を形成する工程と、
    前記ブロック絶縁膜上に電荷蓄積膜を形成する工程と、
    前記電荷蓄積膜上にトンネル絶縁膜を形成する工程と、
    前記貫通ホール内に半導体材料を埋め込んで、前記積層方向に延びる半導体ピラーを形成する工程と、
    を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
  6. 前記半導体層はシリコンにより形成し、
    前記不純物はボロンとし、
    前記疎水層はシリコン窒化物により形成し、
    前記絶縁材料はシリコン酸化物とすることを特徴とする請求項４または５に不揮発性半導体記憶装置の製造方法。
  7. 前記積層体を形成する工程は、
    ボロンをドープしたシリコンを堆積させることにより、前記不純物が導入された半導体層を形成する工程と、
    窒化処理を施すことにより、前記不純物が導入された半導体層の上面に第１の前記疎水層を形成する工程と、
    ノンドープのシリコンを堆積させることにより、前記不純物が導入されていない半導体層を形成する工程と、
    窒化処理を施すことにより、前記不純物が導入されていない半導体層の上面に第２の前記疎水層を形成する工程と、
    を有することを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
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