JP2012174961A - 半導体記憶装置の製造方法 - Google Patents

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Abstract

【課題】高集積化を図ることができる半導体記憶装置の製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、基板上に第１膜と第２膜とを交互に積層して第１積層体を形成する工程と、前記第１積層体上に第３膜と第４膜とを交互に積層して第２積層体を形成する工程と、前記第１膜のエッチング速度よりも前記第３膜のエッチング速度の方が低くなる条件でエッチングを施すことにより、前記第２積層体及び前記第１積層体を貫く貫通ホールを形成する工程と、前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、前記貫通ホール内に半導体部材を形成する工程と、を備える。そして、前記第１膜と前記第２膜とを相互に異なる材料によって形成し、前記第３膜と前記第４膜とを相互に異なる材料によって形成し、前記第１膜と前記第３膜とを相互に異なる材料によって形成する。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置の製造方法に関する。
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。そこで、シリコン基板上にゲート電極と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成し、貫通ホールの側面上にブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜をこの順に堆積させて、更に貫通ホールの内部にシリコンピラーを埋設する技術が提案されている。
この一括加工型３次元積層メモリにおいては、各ゲート電極とシリコンピラーとの交差部分にメモリセルトランジスタが形成され、各ゲート電極及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積膜に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、ゲート電極の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
しかしながら、このような一括加工型３次元積層メモリにおいても、より一層の高集積化が要求されており、平面構造の微細化が要求されている。
特開２０１０−１１４２０４号公報
本発明の目的は、高集積化を図ることができる半導体記憶装置の製造方法を提供することである。
実施形態に係る半導体記憶装置の製造方法は、基板上に第１膜と第２膜とを交互に積層して第１積層体を形成する工程と、前記第１積層体上に第３膜と第４膜とを交互に積層して第２積層体を形成する工程と、前記第１膜のエッチング速度よりも前記第３膜のエッチング速度の方が低くなる条件でエッチングを施すことにより、前記第２積層体及び前記第１積層体を貫く貫通ホールを形成する工程と、前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、前記貫通ホール内に半導体部材を形成する工程と、を備える。そして、前記第１膜と前記第２膜とを相互に異なる材料によって形成し、前記第３膜と前記第４膜とを相互に異なる材料によって形成し、前記第１膜と前記第３膜とを相互に異なる材料によって形成する。
第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。 第２の比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）〜（ｄ）は、第１の試験例において評価するサンプルを模式的に示す図である。 貫通ホールの変位量を示す図である。 横軸に上下方向における位置をとり、縦軸に貫通ホールの変位量をとって、貫通ホールの蛇行の状態を示すグラフ図である。 （ａ）〜（ｆ）は、第２の試験例において評価するサンプルを模式的に示す図である。 横軸に積層体の合計厚さに対する上段の積層体の厚さの比をとり、縦軸に貫通ホールの変位量の最大値をとって、積層体の厚さの比が貫通ホールの変位量に及ぼす影響を示すグラフ図である。 （ａ）〜（ｃ）は、第３の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 第３の実施形態に係る不揮発性半導体記憶装置におけるメモリアレイ領域の中央部を例示する斜視図である。 第３の実施形態に係る不揮発性半導体記憶装置におけるゲート電極間の部分を例示する一部拡大断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。 （ａ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１及び図２は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
なお、図１及び図２においては、図示の便宜上、各膜の積層数は実際よりも少なく描かれている。後述する他の図においても同様である。
本実施形態は、集積回路装置の製造方法であり、特に、半導体記憶装置の製造方法であり、特に、積層型の不揮発性半導体記憶装置の製造方法である。本実施形態においては、積層型の不揮発性半導体記憶装置の製造方法のうち、積層体の形成工程及び貫通ホールの形成工程を中心に説明する。
先ず、図１に示すように、例えば単結晶のシリコン（Ｓｉ）からなるシリコン基板１０１を用意する。そして、シリコン基板１０１上に、シリコン酸化物（ＳｉＯ２）からなるシリコン酸化膜１０２を形成する。次に、ボロン（Ｂ）を導入したポリシリコンからなるボロンドープドポリシリコン膜１０３と、不純物を導入していないポリシリコンからなるノンドープドポリシリコン膜１０４とを、交互に積層する。例えば、各膜の厚さは４０ｎｍとし、合計で２０層形成する。これにより、シリコン酸化膜１０２上に、ボロンドープドポリシリコン膜１０３及びノンドープドポリシリコン膜１０４が交互に積層された積層体１０５が形成される。
次に、ボロンドープドポリシリコン膜１０６と、シリコン酸化膜１０７とを、交互に積層する。シリコン酸化膜１０７は、ＴＥＯＳ（tetraethoxysilane：Si(OC2H5)4）を原料としたＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積させる。例えば、各膜の厚さは４０ｎｍとし、合計で２０層形成する。これにより、積層体１０５上に、ボロンドープドポリシリコン膜１０６及びシリコン酸化膜１０７が交互に積層された積層体１０８が形成される。その後、積層体１０８上に、例えばシリコン酸化物からなるハードマスク膜１０９を形成し、その上に、レジストパターン（図示せず）を形成する。
次に、図２に示すように、シリコン基板１０１上に積層体１０５及び１０８が形成され、その上にハードマスク膜１０９（図１参照）及びレジストパターンが形成された処理基板を、処理装置の真空反応室に装入する。そして、ハードマスク膜１０９を加工し、ハードマスクパターン１０９ａを形成する。
次に、真空反応室内に反応ガスを導入し、放電プラズマを発生させることにより、反応性イオン又は活性種（ラジカル）を処理基板に衝突させる。これにより、ハードマスクパターン１０９ａをマスクとして、積層体１０８、積層体１０５、シリコン酸化膜１０２に対してエッチングを施す。このとき、このエッチングは、ノンドープドポリシリコン膜１０４のエッチング速度よりも、シリコン酸化膜１０７のエッチング速度の方が低くなる条件で行う。エッチングの条件には、エッチングガスの種類、圧力及びＲＦパワー等があるが、例えば、エッチングガスとしてハロゲン系ガス及びフロロカーボン系ガスを用いてエッチングを行う。これにより、積層体１０８、積層体１０５及びシリコン酸化膜１０２が選択的に除去されて、これらを貫く貫通ホール１１０が形成される。
次に、貫通ホール１１０の内面上に、ブロック絶縁膜、電荷蓄積膜及びトンネル絶縁膜（いずれも図示せず）を形成する。次に、貫通ホール１１０の内部に不純物を導入したポリシリコンを埋め込んで、半導体部材を設ける。これにより、積層型の半導体記憶装置が製造される。この半導体記憶装置においては、ボロンドープドポリシリコン膜１０３及び１０６はゲート電極として機能する。そして、半導体部材とゲート電極との交差部分毎に、メモリセルトランジスタが形成される。この場合、積層体１０５のノンドープドポリシリコン膜１０４及び積層体１０８のシリコン酸化膜１０７はそのまま残留させて電極間絶縁膜としてもよく、これらの膜を除去した後、絶縁材料によって埋め戻して、この埋め戻した絶縁材料からなる膜を電極間絶縁膜としてもよい。又は、ボロンドープドポリシリコン膜１０３及び１０８を除去して導電材料によって埋め戻し、この埋め戻した導電材料からなる膜をゲート電極としてもよい。
次に、本実施形態の作用効果について説明する。
本実施形態においては、図１に示す工程において、シリコン基板１０１上に積層体１０５を形成し、その上に積層体１０８を形成している。すなわち、積層体を２段構成としている。そして、図２に示す工程において、ノンドープドポリシリコン膜１０４のエッチング速度よりもシリコン酸化膜１０７のエッチング速度の方が低くなる条件でエッチング処理を施して、積層体１０８及び１０５に貫通ホール１１０を形成している。
これにより、上段の積層体１０８に貫通ホール１１０を形成する際には、シリコン酸化膜１０７のエッチング速度が相対的に低いため、シリコン酸化膜１０７が横方向にエッチングされることが少なく、貫通ホール１１０を、各膜の積層方向（上下方向）に沿って真っ直ぐ形成することができる。また、下段の積層体１０５に貫通ホール１１０を形成する際には、ノンドープドポリシリコン膜１０４のエッチング速度は相対的に高いため、ハードマスクパターン１０９ａの消耗を抑えつつ、貫通ホール１１０を効率よく形成することができる。このとき、上段の積層体１０８には十分に真っ直ぐな貫通ホール１１０が形成されており、下段の積層体１０５は上段の積層体１０８に形成された貫通ホール１１０を介してエッチングされるため、下段の積層体１０５においても、貫通ホール１１０を上下方向に沿って真っ直ぐ形成することができる。この結果、積層体１０５及び１０８の全体にわたって、真っ直ぐな貫通ホール１１０を形成することができる。
このように、本実施形態によれば、貫通ホール１１０を真っ直ぐに形成することができる。これにより、貫通ホール１１０同士の接触を確実に防止しつつ、貫通ホール１１０間の距離の設計値を小さくすることができ、半導体記憶装置の高集積化を図ることができる。また、下段の積層体１０５においては、貫通ホール１１０を高いエッチング速度で形成することができる。このため、ハードマスクパターン１０９ａの消耗を抑えることができる。これにより、図１に示す工程において、ハードマスク膜１０９を薄く形成することができ、ハードマスクパターン１０９ａに微細なパターンを形成することができる。これによっても、半導体記憶装置の高集積化が容易になる。また、下段の積層体１０５において貫通ホール１１０を高いエッチング速度で形成することができるため、半導体記憶装置を効率よく製造することができる。
貫通ホール１１０の直線性を確保するためには、貫通ホール１１０において最初にエッチングされる部分、すなわち、上段の積層体１０８に形成される部分において、横方向へのエッチングを抑え、貫通ホール１１０を真っ直ぐ形成することが必要である。このため、積層体１０５及び１０８の合計の厚さに対する積層体１０８の厚さの比は、２０％以上とすることが好ましい。一方、ハードマスクパターン１０９ａを薄く形成し、また、半導体記憶装置の生産性を向上させるためには、貫通ホール１１０の下部において、エッチング速度を高くすることが必要である。このため、積層体１０５及び１０８の合計の厚さに対する積層体１０８の厚さの比は、８０％以下とすることが好ましく、６０％以下とすることがより好ましい。従って、上記比は２０〜８０％とすることが好ましく、２０〜６０％とすることがより好ましい。
次に、第１の実施形態の比較例について説明する。
先ず、第１の比較例について説明する。
図３は、本比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。
図３に示すように、本比較例においては、シリコン酸化膜１０２上に、ボロンドープドシリコン膜２０３とノンドープドシリコン膜２０４とを交互に積層させて、積層体２０５を形成する。本比較例においては、２段ではなく１段の積層体を形成する。次に、積層体２０５に対してエッチングを施して、貫通ホール２１０を形成する。
本比較例においては、ノンドープドシリコン膜２０４のエッチング速度はボロンドープドシリコン膜２０３のエッチング速度よりも高いため、貫通ホール２１０の形成に伴って、ノンドープドシリコン膜２０４が横方向にエッチングされてしまい、貫通ホール２１０の内面から後退してしまう。これにより、貫通ホール２１０の内面に凹部２０６が形成されてしまう。特に、積層体２０５の上部に形成されたノンドープシリコン膜２０４は、エッチングに曝されている時間が長いため、後退量が大きくなる。ノンドープドシリコン膜２０４が貫通ホール２１０の内面から後退すると、エッチングのために照射されたイオンが凹部２０６において乱反射されてしまい、以後のエッチングに影響を及ぼす。例えば、ノンドープドシリコン膜２０４の後退は、膜面に平行な全方向について均一に生じるとは限らず、膜面内で異方性を持つ場合が多い。そうすると、イオンの乱反射にも異方性が生じ、貫通ホール２１０に曲がり２０７が発生し、貫通ホール２１０が蛇行してしまう。また、貫通ホール２１０の側面の一領域にイオンが集中して照射されることにより、荒れ２０８が発生する場合もある。
貫通ホール２１０が蛇行する場合、貫通ホール２１０同士の接触を確実に防止するために、貫通ホール２１０間の距離の設計値を大きくとる必要がある。このため、半導体記憶装置の高集積化が困難になる。また、貫通ホール２１０が蛇行すること、並びに、凹部２０６、曲がり２０７及び荒れ２０８等が発生することにより、メモリセルトランジスタの特性がばらついてしまい、半導体記憶装置の信頼性が低下してしまう。
次に、第２の比較例について説明する。
図４は、本比較例に係る半導体記憶装置の製造方法を例示する工程断面図である。
図４に示すように、本比較例においては、シリコン酸化膜１０２上に、ボロンドープドシリコン膜２１３とシリコン酸化膜２１４とを交互に積層させて、積層体２１５を形成する。本比較例においても、前述の第１の比較例と同様に、２段ではなく１段の積層体を形成する。次に、積層体２１５に対してエッチングを施して、貫通ホール２２０を形成する。
本比較例においては、シリコン酸化膜２１４のエッチング速度はボロンドープドシリコン膜２１３のエッチング速度よりも低いため、貫通ホール２２０の形成に伴って、シリコン酸化膜２１４が横方向にエッチングされることが少ない。このため、貫通ホール２２０の蛇行が少なく、側面の荒れも発生しにくい。
しかしながら、本比較例においては、積層体２１５の厚さ方向全長にわたって、エッチング速度が低いシリコン酸化膜２１４が設けられているため、ハードマスクパターン１０９ａの消耗量が大きい。これは、シリコン酸化膜を加工するためには、エッチングのイオンのエネルギーを高くする必要があり、これによりハードマスクパターンが消耗するためである。なお、貫通ホールのアスペクト比を高くすると、イオンのエネルギーをより一層高くする必要が生じる。また、ボロンドープドポリシリコン膜２１３の反応生成物は、ハードマスクパターン１０９ａの残膜量を確保する効果があるが、シリコン酸化膜２１４の合計膜厚を厚くすると、その分ボロンドープドポリシリコン膜２１３の合計膜厚が薄くなるため、この効果も低減する。このため、本比較例においては、ハードマスクパターン１０９ａを予め厚く形成しておく必要がある。これにより、微細なハードマスクパターン１０９ａを形成することが困難になる。また、シリコン酸化膜２１４のエッチング速度が低いため、貫通ホール２２０の形成に長時間を要してしまう。この結果、半導体記憶装置の生産性が低い。
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
本実施形態は、前述の実施形態と比較して、各積層体を構成する膜の種類が異なっている。
図５に示すように、本実施形態においては、シリコン酸化膜１０２上に、シリコン酸化膜１１３とシリコン窒化物１１４とを交互に積層させて積層体１１５を形成し、その上に、シリコン酸化膜１１６とノンドープドポリシリコン膜１１７とを交互に積層させて積層体１１８を形成する。次に、積層体１１８上にハードマスクパターン１０９ａを形成する。そして、ハードマスクパターン１０９ａをマスクとし、シリコン窒化物１１４のエッチング速度よりもノンドープドポリシリコン膜１１７のエッチング速度の方が低くなる条件でエッチング処理を施して、積層体１１８及び１１５に貫通ホール１２０を形成する。
次に、貫通ホール１２０の内面上にブロック絶縁膜、電荷蓄積膜及びトンネル絶縁膜（いずれも図示せず）を形成し、貫通ホール１２０の内部に半導体部材を設ける。一方、シリコン窒化物１１４及びノンドープドポリシリコン膜１１７を除去し、これらの膜を除去した後の空間に導電材料を埋め込んで、ゲート電極を形成する。これにより、半導体記憶装置が製造される。
本実施形態においても、前述の第１の実施形態と同様に、貫通ホールを直線状に形成することができる。これにより、半導体記憶装置の生産性を確保しつつ、高集積化を図ることができる。本実施形態における上記以外の製造方法及び作用効果は、前述の第１の実施形態と同様である。
次に、第３の比較例について説明する。
本比較例は、第２の実施形態の比較例である。
本比較例においては、シリコン酸化膜１０２上に、シリコン酸化膜とシリコン窒化膜とを交互に積層させて、積層体を形成する。すなわち、本比較例においても、前述の第１及び第２の比較例と同様に、２段ではなく１段の積層体を形成する。次に、この積層体に対してエッチングを施して、貫通ホールを形成する。
本比較例においては、シリコン窒化膜のエッチング速度がシリコン酸化膜のエッチング速度よりも高いため、貫通ホールの形成に伴って、シリコン窒化膜が横方向にエッチングされ、貫通ホールの内面に凹部が形成されてしまう。これにより、前述の第１の比較例と同様な原理により、貫通ホールに曲がりが発生し、貫通ホールが蛇行してしまう。また、貫通ホールの側面に荒れが発生する場合もある。この結果、半導体記憶装置の高集積化が困難になる。また、半導体記憶装置の信頼性が低下してしまう。
なお、前述の第１及び第２の実施形態においては、２つの積層体を貫く溝を形成してもよい。また、この溝を介して、ノンドープドポリシリコン膜１０４及びシリコン酸化膜１０７、ボロンドープドポリシリコン膜１０３及び１０８、又は、シリコン窒化物１１４及びノンドープドポリシリコン膜１１７を除去し、絶縁材料又は導電材料によって埋め戻してもよい。又は、貫通ホール１１０を介してこれらの膜を除去し、絶縁材料又は導電材料によって埋め戻してもよい。なお、本明細書においては、「貫通ホール」及び「溝」を総称して、「トレンチ」という。
次に、前述の各実施形態及び比較例を比較した試験例について説明する。
先ず、第１の試験例について説明する。
図６（ａ）〜（ｄ）は、本試験例において評価するサンプルを模式的に示す図であり、
図７は、貫通ホールの変位量を示す図であり、
図８は、横軸に上下方向における位置をとり、縦軸に貫通ホールの変位量をとって、貫通ホールの蛇行の状態を示すグラフ図である。
なお、図６においては、ボロンドープドシリコン膜に「Ｂ−Ｓｉ」との記号を付し、ノンドープドシリコン膜に「Ｎｏｎ−Ｓｉ」との記号を付し、シリコン酸化膜に「ＳｉＯ２」との記号を付し、シリコン窒化膜に「ＳｉＮ」との記号を付している。後述する図９においても同様である。
図６に示すように、本試験例においては、４種類のサンプルを準備した。
図６（ａ）に示すサンプルＡは、前述の第１の実施形態に相当するサンプルであり、ボロンドープドポリシリコン膜１０３とノンドープドポリシリコン膜１０４とが交互に積層された積層体１０５上に、ボロンドープドポリシリコン膜１０６とシリコン酸化膜１０７とが交互に積層された積層体１０８が形成されている。積層体１０５における合計の積層数は２０層とし、積層体１０８における合計の積層数も２０層とした。
図６（ｂ）に示すサンプルＢは、前述の第２の実施形態に相当するサンプルであり、シリコン酸化膜１１３とシリコン窒化物１１４とが交互に積層された積層体１１５上に、シリコン酸化膜１１６とノンドープドポリシリコン膜１１７とが交互に積層された積層体１１８が形成されている。積層体１１５における合計の積層数は２０層とし、積層体１１８における合計の積層数も２０層とした。
図６（ｃ）に示すサンプルＣは、前述の第１の比較例に相当するサンプルであり、ボロンドープドシリコン膜２０３とノンドープドシリコン膜２０４とが交互に積層された積層体２０５が形成されている。積層体２０５における合計の積層数は４０層とした。
図６（ｄ）に示すサンプルＤは、前述の第３の比較例に相当するサンプルであり、シリコン酸化膜２２３とシリコン窒化膜２２４とが交互に積層された積層体２２５が形成されている。積層体２２５における合計の積層数は４０層とした。
次に、図７に示すように、これらのサンプルＡ〜Ｄに対してエッチングを施し、貫通ホールを形成した。このとき、貫通ホール１１０の上端部における中心Ｃｏを通過し、上下方向に延びる直線を基準線Ｏとし、上下方向の任意の位置における貫通ホールの中心を中心Ｃｅとし、基準線Ｏを基準とした中心Ｃｅの位置を変位量ｓとした。そして、この変位量ｓを測定することにより、貫通ホールの蛇行量を評価した。
図８に示すように、サンプルＣ（第１の比較例）及びサンプルＤ（第３の比較例）に形成された貫通ホールと比較して、サンプルＡ（第１の実施形態）及びサンプルＢ（第２の実施形態）に形成された貫通ホールは、変位量ｓが小さかった。すなわち、蛇行量が小さかった。
次に、第２の試験例について説明する。
図９（ａ）〜（ｆ）は、本試験例において評価するサンプルを模式的に示す図であり、
図１０は、横軸に積層体の合計厚さに対する上段の積層体の厚さの比をとり、縦軸に貫通ホールの変位量の最大値をとって、積層体の厚さの比が貫通ホールの変位量に及ぼす影響を示すグラフ図である。
図９（ａ）〜（ｆ）に示すように、サンプルＡの膜構成において、下段の積層体１０５と上段の積層体１０８との合計の厚さに対する上段の積層体１０８の厚さの比Ｒを相互に異ならせた複数のサンプルを作製した。
図９（ａ）に示すように、Ｒ＝０％のサンプルにおいては、上段の積層体１０８が設けられておらず、ボロンドープドシリコン膜１０３及びノンドープドシリコン膜１０４からなる積層体１０５のみによって構成されている。すなわち、このサンプルは第１の試験例のサンプルＣと同じサンプルである。
図９（ｂ）に示すように、Ｒ＝３３％のサンプルにおいては、上段の積層体１０８の厚さが全体の厚さの（１／３）を占めており、下段の積層体１０５の厚さが全体の厚さの（２／３）を占めている。
図９（ｃ）に示すように、Ｒ＝５０％のサンプルにおいては、上段の積層体１０８の厚さが全体の厚さの（１／２）を占めており、下段の積層体１０５の厚さが全体の厚さの（１／２）を占めている。すなわち、このサンプルは第１の試験例のサンプルＡと同じサンプルである。
図９（ｄ）に示すように、Ｒ＝６６％のサンプルにおいては、上段の積層体１０８の厚さが全体の厚さの（２／３）を占めており、下段の積層体１０５の厚さが全体の厚さの（１／３）を占めている。
図９（ｅ）に示すように、Ｒ＝１００％のサンプルにおいては、下段の積層体１０５が設けられておらず、ボロンドープドポリシリコン膜１０６及びシリコン酸化膜１０７からなる積層体１０８によって構成されている。すなわち、このサンプルは上述の第２の比較例に相当するサンプルである。
図９（ｆ）に示すように、Ｒ＝Ｒｅ６６％と表記されたサンプルは、図９（ｄ）に示すＲ＝６６％のサンプルに対して、上下の積層体を入れ替えたサンプルである。すなわち、ボロンドープドシリコン膜１０６及びシリコン酸化膜１０７からなる積層体１０８が下段に配置されており、ボロンドープドシリコン膜１０３及びノンドープドシリコン膜１０４からなる積層体１０５が上段に配置されている。そして、積層体１０８の厚さが全体の厚さの（２／３）を占めており、積層体１０５の厚さが全体の厚さの（１／３）を占めている。
図１０に示すように、比Ｒが大きいサンプルほど、変位量ｓの最大値は小さかった。すなわち、エッチング速度が相対的に低いシリコン酸化膜を含む上段の積層体の比率が高いサンプルほど、貫通ホールの蛇行量は小さくなった。そして、Ｒ＝６６％のサンプルでは、貫通ホールの蛇行は実質的に解消した。従って、貫通ホールの蛇行を抑制するためには、比Ｒの値は大きい方が好ましいことがわかる。
但し、シリコン酸化膜の合計膜厚を厚くするほど、貫通ホールを積層体の底部まで加工するために必要なハードマスクパターン１０９ａ（図２参照）の膜厚が厚くなってしまう。例えば、Ｒ＝０％のサンプルを加工するために必要なハードマスクパターンの膜厚を１とすると、Ｒ＝６６％のサンプルを加工するために必要なハードマスクパターンの膜厚は１．５となり、Ｒ＝１００％のサンプルを加工するために必要なハードマスクパターンの膜厚は２．２となる。
また、Ｒ＝６６％のサンプル（図９（ｄ）参照）とＲ＝Ｒｅ６６％のサンプル（図９（ｆ）参照）とを比較すると、Ｒ＝６６％のサンプルの方が変位量ｓが小さかった。これにより、上段の積層体におけるエッチング速度を下段の積層体におけるエッチング速度よりも高くすると、貫通ホールの蛇行を抑える効果は小さくなることがわかる。
上述のサンプルＢについて、第２の試験例と同様な試験を行ったところ、サンプルＡと同様な効果が確認された。また、第１及び第２の試験例において、積層体に貫通ホールではなく溝を形成した場合でも、同様な効果が確認された。
次に、積層型の半導体記憶装置の製造方法を、積層体の形成工程及び貫通ホールの形成工程以外の工程も含めて、詳細に説明する。
第３の実施形態について説明する。
図１１（ａ）〜（ｃ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、（ａ）はメモリアレイ領域の端部を示し、（ｂ）はメモリアレイ領域の中央部を示し、（ｃ）は周辺回路領域を示し、
図１２は、本実施形態に係る不揮発性半導体記憶装置におけるメモリアレイ領域の中央部を例示する斜視図であり、
図１３は、本実施形態に係る不揮発性半導体記憶装置におけるゲート電極間の部分を例示する一部拡大断面図である。
なお、図１２においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。
図１１（ａ）〜（ｃ）に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。シリコン基板１１の上層部分には、ＳＴＩ（shallow trench isolation）１２が選択的に形成されている。また、装置１には、メモリアレイ領域Ｒｍ及び周辺回路領域Ｒｃが設定されている。
以下、本実施形態及び後述する第４の実施形態においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち上下方向をＺ方向とする。
先ず、メモリアレイ領域Ｒｍについて説明する。
図１１（ａ）〜（ｃ）及び図１２に示すように、メモリアレイ領域Ｒｍにおいては、シリコン基板１１上にシリコン酸化膜１３が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコン（リンドープドシリコン）からなるバックゲート電極１４が設けられている。バックゲート電極１４の上層部分には、Ｙ方向に延びる直方体形状の凹部１５が複数形成されており、凹部１５の内面上には誘電率が低い絶縁膜、例えばシリコン酸化膜１６が設けられている。また、バックゲート電極１４上には、シリコン酸化膜１７が設けられている。
シリコン酸化膜１７上には、積層体２０が設けられている。積層体２０においては、複数本のゲート電極２１が設けられている。ゲート電極２１は、ボロンが導入されたシリコン（ボロンドープドシリコン）からなり、その形状はＸ方向に延びる帯状であって、Ｙ方向及びＺ方向に沿ってマトリクス状に配列されている。また、積層体２０の端部は階段状に加工されており、Ｚ方向に配列されたゲート電極２１のそれぞれが各段を構成している。
Ｙ方向において隣り合うゲート電極２１間には、例えばシリコン酸化物からなる絶縁板材２２が設けられている。絶縁板材２２の形状は、Ｘ方向及びＺ方向に拡がる板状であり、積層体２０を貫通している。また、Ｚ方向において隣り合うゲート電極２１間には、後述するブロック絶縁膜３５（図１３参照）が埋め込まれている。積層体２０上にはシリコン酸化膜２６が設けられており、その上には、ボロンドープドシリコンからなり、Ｘ方向に延びる制御電極２７が複数本設けられている。
そして、積層体２０、シリコン酸化膜２６及び制御電極２７には、Ｚ方向に延びる複数本の貫通ホール３０が形成されている。貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、制御電極２７、シリコン酸化膜２６及び積層体２０を貫いて、凹部１５のＹ方向両端部に到達している。これにより、Ｙ方向において隣り合う一対の貫通ホール３０が、凹部１５によって連通されて、１本のＵ字ホール３１を構成している。各貫通ホール３０の形状は例えば円柱形であり、各Ｕ字ホール３１の形状はほぼＵ字形である。また、各ゲート電極２１は、Ｘ方向に沿って配列された２列の貫通ホール３０によって貫かれている。Ｙ方向における凹部１５の配列とゲート電極２１の配列とは、配列周期が同じで位相が半周期分ずれているため、各ゲート電極２１を貫く２列の貫通ホール３０の各列は、相互に異なるＵ字ホール３１に属している。
図１１及び図１３に示すように、Ｕ字ホール３１の内面上には、ブロック絶縁膜３５が設けられている。ブロック絶縁膜３５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜３６を形成する材料の誘電率よりも高い材料によって形成されており、例えば、シリコン酸化物によって形成されている。ブロック絶縁膜３５は、貫通ホール３０の内面上からゲート電極２１の上下面上に回り込んでおり、ゲート電極２１の上下面を覆っている。
本実施形態においては、ブロック絶縁膜３５におけるあるゲート電極２１の上面上に配置された部分と、このゲート電極２１の一段上に配置された他のゲート電極２１の下面上に配置された部分とは相互に接しており、その接触面にはシーム３４ａが形成されている。これにより、Ｚ方向において隣り合うゲート電極２１間の空間は、ブロック絶縁膜３５によって充填されている。また、ある貫通ホール３０の内面上からゲート電極２１の上下面上に回り込むことによってゲート電極２１間の空間に侵入したブロック絶縁膜３５と、隣の貫通ホール３０の内面上から同じゲート電極２１の上下面上に回り込むことによって同じゲート電極２１間の空間に侵入したブロック絶縁膜３５とは相互に接しており、その接触面にはシーム３４ｂが形成されている。シーム３４ａ及び３４ｂにおいては、ブロック絶縁膜３５のミクロ組織が不連続となっており、シーム３４ａ及び３４ｂを含む断面に対して薬液処理等を施すことによって、シーム３４ａ及び３４ｂを観察することができる。
ブロック絶縁膜３５上には、電荷蓄積膜３６が設けられている。電荷蓄積膜３６は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えばシリコン窒化膜である。本実施形態においては、電荷蓄積膜３６はＵ字ホール３１内のみに配置されており、Ｚ方向において隣り合うゲート電極２１間の空間には侵入していない。
電荷蓄積膜３６上には、トンネル絶縁膜３７が設けられている。トンネル絶縁膜３７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物によって形成されている。トンネル絶縁膜３７もＵ字ホール３１内のみに配置されており、Ｚ方向において隣り合うゲート電極２１間の空間には侵入していない。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７が積層されることにより、メモリ膜３３が形成されている。
Ｕ字ホール３１内には、不純物、例えばリンが導入されたポリシリコンが埋め込まれており、半導体部材としてのＵ字ピラー３８が形成されている。Ｕ字ピラー３８の形状は、Ｕ字ホール３１の形状を反映したＵ字形である。Ｕ字ピラー３８はトンネル絶縁膜３７に接している。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がシリコンピラー３９となっており、凹部１５内に配置された部分が接続部材４０となっている。シリコンピラー３９の形状は、貫通ホール３０の形状を反映した円柱形であり、接続部材４０の形状は、凹部１５の形状を反映した直方体状である。なお、ポリシリコンはＵ字ホール３１内に完全に充填されていて柱状のＵ字ピラー３８を形成していてもよく、中心軸に沿って空洞を残すように充填されていてパイプ状のＵ字ピラー３８を形成していてもよい。
また、図１１及び図１２に示すように、階段状に加工された積層体２０の側面上、シリコン酸化膜２６の側面上、及び制御電極２７の側面上には、シリコン窒化膜４１が設けられている。シリコン窒化膜４１は積層体２０の端部の形状を反映して階段状に形成されている。また、制御電極２７上及びシリコン窒化膜４１上には、例えばシリコン酸化物からなる層間絶縁膜４２が設けられており、積層体２０を埋め込んでいる。
層間絶縁膜４２内には、プラグ４３、コンタクト４４及び４５が埋め込まれている。プラグ４３はシリコンピラー３９の直上域に配置されており、シリコンピラー３９に接続されている。コンタクト４４は、制御電極２７のＸ方向の一端部の直上域に配置されており、制御電極２７に接続されている。コンタクト４５は、ゲート電極２１のＸ方向の一端部の直上域に配置されており、ゲート電極２１に接続されている。
また、層間絶縁膜４２内におけるプラグ４３、コンタクト４４及び４５よりも上方の部分には、ソース線４７、プラグ４８、配線４９及び５０が埋め込まれている。ソース線４７は、Ｘ方向に延びており、Ｕ字ピラー３８に属する一対のシリコンピラー３９のうちの一方にプラグ４３を介して接続されている。プラグ４８はＵ字ピラー３８に属する一対のシリコンピラー３９のうちの他方にプラグ４３を介して接続されている。配線４９及び５０はＹ方向に延びており、それぞれ、コンタクト４４及び４５に接続されている。
層間絶縁膜４２上には、Ｙ方向に延びるビット線５１が設けられており、プラグ４８に接続されている。また、層間絶縁膜４２上には、配線５２が設けられており、プラグ５３を介して配線４９に接続されている。層間絶縁膜４２上には、ビット線５１及び配線５２を埋め込むように、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、所定の配線等が埋設されている。
一方、図１１（ｃ）に示すように、周辺回路領域Ｒｃにおいては、シリコン基板１１の上層部分にトランジスタ６１等が形成されており、シリコン基板１１上には層間絶縁膜４２、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、これらの内部には所定の配線等が埋設されている。なお、図１１（ｃ）の横軸はＸ方向としているが、Ｙ方向であってもうよい。
装置１においては、ゲート電極２１とシリコンピラー３９との交差部分にメモリセルトランジスタが形成され、制御電極２７とシリコンピラー３９との交差部分に選択トランジスタが形成される。これにより、ビット線５１とソース線４７との間に、複数のメモリセルトランジスタが相互に直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図１４〜図２３は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図１４〜図２３は、装置１のメモリアレイ領域Ｒｍを示している。
先ず、図１１（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上層部分にＳＴＩ１２を選択的に形成する。次に、周辺回路領域Ｒｃにトランジスタ６１を形成する。また、メモリアレイ領域Ｒｍにおいて、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。
次に、図１４（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍにおいて、リンがドープされたポリシリコンからなる膜を成膜し、パターニングすることにより、バックゲート電極１４を形成する。次に、フォトリソグラフィ法により、バックゲート電極１４の上面にＹ方向を長手方向とする直方体形状の凹部１５を形成する。凹部１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列するように、複数の領域に形成する。
次に、図１５（ａ）及び（ｂ）に示すように、凹部１５の内面上にシリコン酸化膜１６を形成する。次に、全面に不純物が導入されていないシリコン（ノンドープドシリコン）を堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極１４の上面上から除去すると共に、凹部１５内に残留させる。この結果、バックゲート電極１４の上面における凹部１５間の領域が露出すると共に、凹部１５内にノンドープドシリコン材７１が埋め込まれる。
次に、図１６（ａ）及び（ｂ）に示すように、バックゲート電極１４上の全面にシリコン酸化膜１７を成膜する。シリコン酸化膜１７の膜厚は、バックゲート電極１４と、後の工程においてシリコン酸化膜１７上に形成されるゲート電極２１のうち、最下段のゲート電極２１との間で耐圧が確保できる程度の膜厚とする。次に、ボロンが導入されたボロンドープドポリシリコン膜７２と、不純物が導入されていないノンドープドポリシリコン膜７３とを、交互に積層させる。これにより、シリコン酸化膜１７上に、ボロンドープドポリシリコン膜７２とノンドープドポリシリコン膜７３とが交互に積層された積層体２０ａが形成される。次に、ボロンドープドポリシリコン膜７８と、シリコン酸化膜７９とを、交互に積層させる。これにより、積層体２０ａ上に、ボロンドープドポリシリコン膜７８とシリコン酸化膜７９とが交互に積層された積層体２０ｂが形成される。積層体２０ａ及び積層体２０ｂにより積層体２０が構成される。このとき、積層体２０全体の厚さに対する積層体２０ｂの厚さの比は２０〜８０％とすることが好ましく、２０〜６０％とすることがより好ましい。
次に、図１７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、積層体２０に、その上面側から、Ｘ方向に延びる複数本の溝７４を形成する。このとき、ノンドープドポリシリコン膜７３のエッチング速度よりもシリコン酸化膜７９のエッチング速度の方が低くなる条件でエッチングを行う。例えば、ハロゲン系ガス及びフロロカーボン系ガスをエッチングガスとしてエッチングを行う。これにより、前述の第１の実施形態において説明したように、溝７４の蛇行を抑え、溝７４を真っ直ぐ形成することができる。各溝７４は、積層体２０をＺ方向に貫通し、凹部１５におけるＹ方向中央部の直上域を通過するように形成する。これにより、ボロンドープドシリコン層７８及び７２を複数本のゲート電極２１に分断する。
次に、図１８（ａ）及び（ｂ）に示すように、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料は溝７４内にも埋め込まれる。その後、全面エッチングを施して、積層体２０の上面上から絶縁材料を除去すると共に、溝７４内に残留させる。これにより、溝７４内にＸ方向及びＺ方向に拡がる板状の絶縁板材２２が形成される。また、積層体２０の上面においては、最上段のゲート電極２１が露出する。
次に、図１９（ａ）及び（ｂ）に示すように、積層体２０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。このとき、シリコン酸化膜２６の膜厚は、最上段のゲート電極２１とボロンドープドポリシリコン膜７５との間の耐圧を十分に確保できる膜厚とする。
次に、図２０（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び積層体２０を貫通するように、Ｚ方向に延びる複数本の貫通ホール３０を形成する。このとき、ノンドープドポリシリコン膜７３のエッチング速度よりもシリコン酸化膜７９のエッチング速度の方が低くなる条件でエッチングを行う。これにより、貫通ホール３０を真っ直ぐ形成することができる。貫通ホール３０は、Ｚ方向から見て円形に形成する。また、貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対の貫通ホール３０を、凹部１５のＹ方向両端部に到達させる。これにより、１つの凹部１５の両端に一対の貫通ホール３０が連通されて、Ｕ字ホール３１が形成される。
次に、図２１（ａ）及び（ｂ）に示すように、貫通ホール３０を介してウェットエッチングを行う。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。これにより、積層体２０内のノンドープドポリシリコン膜７３（図２０（ｂ）参照）及び凹部１５内のノンドープドシリコン材７１（図２０（ｂ）参照）が除去される。次に、貫通ホール３０を介して再度ウェットエッチングを行う。このウェットエッチングは、例えば、フッ酸を含有するエッチング液を用いて行う。これにより、シリコン酸化膜７９が除去される。このように、本実施形態においては、貫通ホール３０を介してウェットエッチングを行い、ノンドープドポリシリコン膜７３及びシリコン酸化膜７９を除去する。
このとき、エッチング液を適当に選択することにより、ボロンドープドシリコンとノンドープドシリコンとの間、及びボロンドープドシリコンとシリコン酸化物との間でそれぞれ高いエッチング選択比を実現できる。このため、ボロンドープドポリシリコン膜７２からなるゲート電極２１及びボロンドープドポリシリコン膜７５は、ほとんどエッチングされずに残留する。この結果、Ｚ方向におけるゲート電極２１間に隙間７６が形成される。このとき、ゲート電極２１は板状の絶縁板材２２によって支持される。なお、図２１（ｂ）においては、ゲート電極２１におけるＵ字ホール３１間に位置する部分は宙に浮いているように描かれているが、実際には、Ｘ方向（図２１（ｂ）では紙面に対して垂直な方向）にずれた位置で、ゲート電極２１における絶縁板材２２に接合した部分と繋がっている。
次に、図２２（ａ）及び（ｂ）並びに図３に示すように、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、シリコン酸化物を堆積させる。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上にブロック絶縁膜３５を堆積させる。また、シリコン酸化物は貫通ホール３０を介して隙間７６内にも侵入し、隙間７６の内面上、すなわち、ゲート電極２１の上下面上及び絶縁板材２２における隙間７６内に露出した面上にもブロック絶縁膜３５を堆積させる。これにより、隙間７６内に絶縁膜が形成される。
本実施形態においては、ブロック絶縁膜３５の堆積量を、Ｚ方向におけるゲート電極２１間の距離の半分以上とする。これにより、図１３に示すように、隙間７６内はブロック絶縁膜３５によって完全に埋め込まれ、ブロック絶縁膜３５におけるゲート電極２１の上面上に形成された部分と、このゲート電極２１の一段上に配置されたゲート電極２１の下面上に形成された部分とが接触し、両部分の接触面にシーム３４ａが形成される。また、隣り合う貫通ホール３０を介して同一の隙間７６内に侵入したブロック絶縁膜３５同士が隙間７６内において接触し、その接触面にシーム３４ｂが形成される。
次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜３５上に電荷蓄積膜３６が形成される。このとき、隙間７６内はブロック絶縁膜３５によって埋め込まれているため、電荷蓄積膜３６は隙間７６内には侵入せず、Ｕ字ホール３１内のみに形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜３６上にトンネル絶縁膜３７が形成される。トンネル絶縁膜３７も隙間７６内には侵入せず、Ｕ字ホール３１内のみに形成される。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７により、メモリ膜３３が形成される。
次に、Ｕ字ピラー３１内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ピラー３１内にＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がＺ方向に延びるシリコンピラー３９となり、凹部１５内に配置された部分がＹ方向に延びる接続部材４０となる。その後、全面にエッチングを施し、ボロンドープドポリシリコン膜７５上に堆積されたポリシリコン、トンネル絶縁膜３７、電荷蓄積膜３６及びブロック絶縁膜３５を除去し、ボロンドープドポリシリコン膜７５を露出させる。
次に、図２３（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜７５に対して、その上面側からＸ方向に延びるスリット７７を複数本形成する。このとき、スリット７７は、Ｘ方向に配列された複数の貫通ホール３０からなる列間に形成し、また、各スリット７７にはボロンドープドポリシリコン膜７５を貫通させてシリコン酸化膜２６まで到達させる。これにより、ボロンドープドポリシリコン膜７５が、Ｘ方向に配列された複数の貫通ホール３０からなる列毎に分断され、Ｘ方向に延びる複数本の制御電極２７となる。その後、スリット７７内にシリコン酸化物を埋め込む。
次に、図１１（ａ）〜（ｃ）及び図１２に示すように、積層体２０上にレジストマスク（図示せず）を形成し、このレジストマスクのスリミングと、このレジストマスクをマスクとしたエッチングとを交互に行い、積層体２０及びボロンドープドポリシリコン膜７５の端部を階段状に加工する。次に、積層体２０及びボロンドープドポリシリコン膜７５の側面上にシリコン窒化膜４１を形成し、全体を層間絶縁膜４２によって埋め込む。次に、層間絶縁膜４２内にプラグ４３を形成すると共に、シリコン窒化膜４１をストッパとして、コンタクト４４及び４５を形成する。その後、層間絶縁膜４２上にソース線４７、配線４９及び５０を形成し、更に層間絶縁膜４２を堆積させて、プラグ４８を形成する。次に、層間絶縁膜４２上に、ビット線５１及び配線５２を形成し、その上にシリコン窒化膜５４を形成し、その上に層間絶縁膜５５を形成する。このようにして、本実施形態に係る不揮発性半導体記憶装置１が製造される。
次に、本実施形態の作用効果について説明する。
本実施形態においては、積層体２０を積層体２０ａ及び２０ｂの２段構成としている。そして、下段の積層体２０ａに属するノンドープドポリシリコン膜７３のエッチング速度よりも、上段の積層体２０ｂに属するシリコン酸化膜７９のエッチング速度の方が低くなる条件でエッチングを行うことにより、溝７４及び貫通ホール３０を形成している。これにより、溝７４及び貫通ホール３０を真っ直ぐに形成することができる。この結果、溝７４及び貫通ホール３０の相互間を確実に分離しつつ、相互間の距離を短く設計することができ、不揮発性半導体記憶装置１の高集積化を図ることができる。
また、本実施形態においては、図２０（ａ）及び（ｂ）に示す工程において、積層体２０に貫通ホール３０を形成する際に、積層体２０ａ内にはボロンドープドポリシリコン膜７２及びノンドープドポリシリコン膜７３のみが存在し、シリコン酸化膜等のエッチングが困難な膜は存在しないため、貫通ホール３０の下部を効率よく形成することができる。
更に、本実施形態においては、図２２（ａ）及び（ｂ）に示す工程において、ブロック絶縁膜３５の堆積量をＺ方向におけるゲート電極２１間の距離の半分以上としているため、隙間７６の内部全体をブロック絶縁膜３５によって埋め込むことができる。この結果、その後に形成される電荷蓄積膜３６が隙間７６内に侵入することがなく、従って、電荷蓄積膜３６における隙間７６内に侵入した部分に電荷が蓄積されてしまうことがなく、この電荷の蓄積によってメモリセルトランジスタの特性が変動することがない。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
次に、第４の実施形態について説明する。
図２４〜図３７は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図２４〜図３７は、メモリアレイ領域Ｒｍを示している。
先ず、前述の第３の実施形態と同様に、図１１に示すように、シリコン基板１１の上層部分にＳＴＩ１２を形成し、周辺回路領域Ｒｃにトランジスタ６１を形成し、メモリアレイ領域Ｒｍにおいて、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。
次に、図２４（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍにおいて、シリコン酸化膜１３上にバックゲート電極１４を形成し、その上面にＹ方向を長手方向とする直方体形状の凹部１５を形成する。
次に、図２５（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させて、その後、全面に対してエッチングを施す。これにより、バックゲート電極１４の上面上からシリコン窒化物を除去して、バックゲート電極１４の上面における凹部１５間の領域を露出させると共に、凹部１５内にシリコン窒化物からなる犠牲材８１を埋め込む。
次に、図２６（ａ）及び（ｂ）に示すように、バックゲート電極１４上及び犠牲材８１上の全面にシリコン酸化膜１７を成膜する。次に、ボロンドープドポリシリコン膜７２とノンドープドポリシリコン膜７３とを交互に積層させて、積層体２０ａを形成する。次に、ボロンドープドポリシリコン膜７８とシリコン酸化膜７９とを交互に積層させて、積層体２０ｂを形成する。これにより、シリコン酸化膜１７上に積層体２０ａが形成され、その上に積層体２０ｂが形成される。
次に、図２７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、積層体２０に、その上面側から、貫通ホール３０ａを形成する。貫通ホール３０ａはＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対の貫通ホール３０ａが凹部１５のＹ方向両端部に到達するようにする。このとき、ノンドープドポリシリコン膜７３のエッチング速度よりもシリコン酸化膜７９のエッチング速度の方が低くなる条件でエッチングを行う。例えば、ハロゲン系ガス及びフロロカーボン系ガスをエッチングガスとしてエッチングを行う。これにより、前述の第１の実施形態において説明したように、貫通ホール３０ａの蛇行を抑え、貫通ホール３０ａを真っ直ぐに形成することができる。
次に、図２８（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させて、その後、全面にエッチングを施し、積層体２０の上面上に堆積されたシリコン窒化物を除去する。これにより、貫通ホール３０ａ内にシリコン窒化物からなる犠牲材８２を埋め込む。
次に、図２９（ａ）及び（ｂ）に示すように、積層体２０上に、最上層のボロンドープドポリシリコン膜７８を保護するためのシリコン酸化膜８３を形成する。
次に、図３０（ａ）及び（ｂ）に示すように、ノンドープドポリシリコン膜７３のエッチング速度よりもシリコン酸化膜７９のエッチング速度の方が低くなる条件でエッチングを行うことにより、積層体２０及びシリコン酸化膜８３に、上面側から複数本の溝７４を形成する。各溝７４は、シリコン酸化膜８３及び積層体２０をＺ方向に貫通し、凹部１５におけるＹ方向の中央部の直上域を通過してＸ方向に延びるように形成する。これにより、ボロンドープドシリコン層７２及び７８を複数本のゲート電極２１に分断する。
次に、図３１（ａ）及び（ｂ）に示すように、溝７４を介して、例えばアルカリ性のエッチング液を用いてウェットエッチングを行う。これにより、積層体２０ａ内のノンドープドポリシリコン膜７３（図３０（ｂ）参照）が除去される。次に、溝７４を介して、例えば、フッ酸を含むエッチング液を用いてウェットエッチングを行う。これにより、積層体２０ｂ内のシリコン酸化膜７９（図３０（ｂ）参照）が除去される。この結果、Ｚ方向におけるゲート電極２１間に隙間７６が形成される。このとき、ゲート電極２１は円柱形状の犠牲材８２によって支持される。このように、本実施形態においては、溝７４を介してウェットエッチングを行い、ノンドープドポリシリコン膜７３及びシリコン酸化膜７９を除去する。
次に、図３２（ａ）及び（ｂ）に示すように、例えばＡＬＤ法により、全面にシリコン酸化物を堆積させる。これにより、隙間７６内及び溝７４内にシリコン酸化物８４が埋め込まれる。この結果、隙間７６内にシリコン酸化物８４からなる絶縁膜が形成される。
次に、図３３（ａ）及び（ｂ）に示すように、積層体２０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。
次に、図３４（ａ）及び（ｂ）に示すように、ボロンドープドポリシリコン膜７５及びシリコン酸化膜２６に貫通ホール３０ｂを形成する。貫通ホール３０ｂは貫通ホール３０ａの直上域に形成し、貫通ホール３０ａに連通させる。貫通ホール３０ａ及び３０ｂにより、連続した貫通ホール３０が形成される。また、貫通ホール３０及び凹部１５により、Ｕ字ホール３１が形成される。
次に、図３５（ａ）及び（ｂ）に示すように、高温リン酸を用いてウェットエッチングを行い、貫通ホール３０ａ内から犠牲材８２（図３４（ｂ）参照）を除去すると共に、凹部１５内から犠牲材８１（図３４（ｂ）参照）を除去する。
次に、図３６（ａ）及び（ｂ）に示すように、Ｕ字ホール３１の内面上に、ブロック絶縁膜、電荷蓄積膜及びトンネル絶縁膜を成膜してメモリ膜３３を形成し、その後、Ｕ字ポール３１内にポリシリコンを埋め込んでＵ字ピラー３８を形成する。
次に、図３７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜７５に対して、その上面側からＸ方向に延びるスリット７７を複数本形成する。これにより、ボロンドープドポリシリコン膜７５が、Ｘ方向に延びる複数本の制御電極２７となる。
以後の製造方法は、前述の第３の実施形態と同様である。すなわち、積層体２０の端部を階段状に加工し、層間絶縁膜４２によって埋め込み、ソース線４７及びビット線５１等を形成する。これにより、本実施形態に係る不揮発性半導体記憶装置が製造される。
本実施形態に係る不揮発性半導体記憶装置においては、ブロック絶縁膜３５はゲート電極２１の上下面を完全には覆っておらず、シリコン酸化物８４がゲート電極２１間に介在し、ゲート電極２１間の耐圧を担保している。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第３の実施形態と同様である。
なお、前述の第３及び第４の実施形態においては、貫通ホール３０又は溝７４を介してノンドープドポリシリコン膜７３及びシリコン酸化膜７９を除去して隙間７６を形成し、この隙間７６内に絶縁材料、すなわち、ブロック絶縁膜３５又はシリコン酸化物８４を埋め込んで、ゲート電極２１同士を分離する絶縁膜を形成している。一方、ボロンドープドポリシリコン膜７２及び７８は残留させて、ゲート電極２１としている。しかしながら、貫通ホール３０又は溝７４を介してボロンドープドポリシリコン膜７２及び７８を除去して隙間を形成し、この隙間内に導電材料、例えば、金属材料を埋め込んで導電膜を形成し、これをゲート電極２１としてもよい。これにより、抵抗が低いメタルゲートを実現することができる。なお、この場合は、ノンドープドポリシリコン膜７３及びシリコン酸化膜７９を残留させて、ゲート電極２１同士を分離する絶縁膜とすればよい。
以上説明した実施形態によれば、高集積化を図ることができる半導体記憶装置、その製造方法及び集積回路装置の製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：不揮発性半導体記憶装置、１１：シリコン基板、１２：ＳＴＩ、１３：シリコン酸化膜、１４：バックゲート電極、１５：凹部、１６、１７：シリコン酸化膜、２０、２０ａ、２０ｂ：積層体、２１：ゲート電極、２２：絶縁板材、２６：シリコン酸化膜、２７：制御電極、３０、３０ａ：貫通ホール、３１：Ｕ字ホール、３３：メモリ膜、３４ａ、３４ｂ：シーム、３５：ブロック絶縁膜、３６：電荷蓄積膜、３７：トンネル絶縁膜、３８：Ｕ字ピラー、３９：シリコンピラー、４０：接続部材、４１：シリコン窒化膜、４２：層間絶縁膜、４３：プラグ、４４、４５：コンタクト、４７：ソース線、４８：プラグ、４９、５０：配線、５１：ビット線、５２：配線、５３：プラグ、５４：シリコン窒化膜、５５：層間絶縁膜、６１：トランジスタ、７１：ノンドープドシリコン材、７２：ボロンドープドポリシリコン膜、７３：ノンドープドポリシリコン膜、７４：溝、７５：ボロンドープドポリシリコン膜、７６：隙間、７７：スリット、７８：ボロンドープドポリシリコン膜、７９：シリコン酸化膜、８１、８２：犠牲材、８３、８４：シリコン酸化膜、１０１：シリコン基板、１０２：シリコン酸化膜、１０３：ボロンドープドポリシリコン膜、１０４：ノンドープドポリシリコン膜、１０５：積層体、１０６：ボロンドープドポリシリコン膜、１０７：シリコン酸化膜、１０８：積層体、１０９：ハードマスク膜、１０９ａ：ハードマスクパターン、１１０：貫通ホール、１１３：シリコン酸化膜、１１４：シリコン窒化物、１１５：積層体、１１６：シリコン酸化膜、１１７：ノンドープドポリシリコン膜、１１８：積層体、１２０：貫通ホール、２０３：ボロンドープドシリコン膜、２０４：ノンドープドシリコン膜、２０５：積層体、２０６：凹部、２０７：曲がり、２０８：荒れ、２１０：貫通ホール、２１３：ボロンドープドシリコン膜、２１４：シリコン酸化膜、２１５：積層体、２２０：貫通ホール、Ｃｅ、Ｃｏ：中心、Ｏ：基準線、ｓ：変位量、Ｒｃ 周辺回路領域、Ｒｍ メモリアレイ領域

Claims (5)

  1. 基板上に第１膜と第２膜とを交互に積層して第１積層体を形成する工程と、
    前記第１積層体上に第３膜と第４膜とを交互に積層して第２積層体を形成する工程と、
    前記第１膜のエッチング速度よりも前記第３膜のエッチング速度の方が低くなる条件でエッチングを施すことにより、前記第２積層体及び前記第１積層体を貫く貫通ホールを形成する工程と、
    前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、
    前記貫通ホール内に半導体部材を形成する工程と、
    を備え、
    前記第１膜と前記第２膜とを相互に異なる材料によって形成し、
    前記第３膜と前記第４膜とを相互に異なる材料によって形成し、
    前記第１膜と前記第３膜とを相互に異なる材料によって形成することを特徴とする半導体記憶装置の製造方法。
  2. 前記第１膜及び前記第３膜からなるグループ、及び前記第２膜及び前記第４膜からなるグループのうち、一方のグループに属する膜は導電性とし、他方のグループに属する膜は絶縁性とすることを特徴とする請求項１記載の半導体記憶装置の製造方法。
  3. 前記第２膜と前記第４膜とを相互に同じ材料によって形成することを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。
  4. 前記第１膜を不純物が導入されていないシリコンによって形成し、
    前記第３膜をシリコン酸化物によって形成し、
    前記第２膜及び前記第４膜をボロンが導入されたシリコンによって形成することを特徴とする請求項３記載の半導体記憶装置の製造方法。
  5. 前記第１膜をシリコン窒化物によって形成し、
    前記第３膜を不純物が導入されていないシリコンによって形成し、
    前記第２膜及び前記第４膜をシリコン酸化物によって形成することを特徴とする請求項３記載の半導体記憶装置の製造方法。
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