JP2018170447A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ワード線コンタクト領域部の上の絶縁層の空洞化を防ぐことができる半導体装置及びその製造方法を提供すること。【解決手段】第１カバー膜５２はワード線コンタクト領域部としての階段状積層部２と絶縁層４５との間に設けられている。第１分離部は、絶縁層および階段状積層部を第１方向に対して交差する第２方向に分離する。第１分離部は、絶縁層の第１方向に沿った側面および階段状積層部の第１方向に沿った側面を覆っている。第３カバー膜４４は、最上層の導電層７０上に設けられ、絶縁層の第２方向に沿った側面を覆っている。【選択図】図６

Description

実施形態は、半導体装置及びその製造方法に関する。
３次元メモリデバイスにおける複数の導電層（ワード線）を制御回路と接続させるためのコンタクト構造として、例えば複数の導電層を階段状に加工したワード線コンタクト領域部が提案されている。そのワード線コンタクト領域部上には絶縁層が形成され、その絶縁層を貫通するコンタクトビアがワード線コンタクト領域部の導電層に達する。また、複数の導電層の間に空隙を形成した構造も提案されている。
特開２０１５−１７０６９２号公報
実施形態は、ワード線コンタクト領域部の上の絶縁層の空洞化を防ぐことができる半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、下地層と、積層体と、半導体ボディと、電荷蓄積部と、絶縁層と、第１カバー膜と、第１分離部と、第３カバー膜と、を備えている。前記積層体は、前記下地層上に設けられ、空隙を介して積層された複数の導電層を有する。前記積層体は、第１方向の端部に設けられたワード線コンタクト領域部を含む。前記半導体ボディは、前記積層体内を前記積層体の積層方向に延びる。前記電荷蓄積部は、前記半導体ボディと前記導電層との間に設けられている。前記絶縁層は、前記ワード線コンタクト領域部の上に設けられ、最上層の導電層よりも上方の高さに上面をもつ。前記第１カバー膜は、前記ワード線コンタクト領域部と前記絶縁層との間に設けられ、前記絶縁層とは異なる材料である。前記第１分離部は、前記絶縁層および前記ワード線コンタクト領域部を前記第１方向に対して交差する第２方向に分離する。前記第１分離部は、前記絶縁層の前記第１方向に沿った側面および前記ワード線コンタクト領域部の前記第１方向に沿った側面を覆い、前記絶縁層とは異なる材料の第２カバー膜を有する。前記第３カバー膜は、前記最上層の導電層上に設けられ、前記絶縁層の前記第２方向に沿った側面を覆い、前記絶縁層とは異なる材料である。
実施形態の半導体装置のメモリセルアレイの模式斜視図。 実施形態のメモリセルアレイの模式断面図。 図２における一部分の拡大図。 実施形態の半導体装置の階段状積層部の模式斜視図。 （ａ）及び（ｂ）は、実施形態の階段状積層部の模式平面図。 実施形態の階段状積層部の模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式平面図。 実施形態の半導体装置の製造方法を示す模式平面図。 実施形態の半導体装置の製造方法を示す模式平面図。 実施形態の階段状積層部の模式断面図。 実施形態の階段状積層部の模式断面図。 実施形態の階段状積層部の模式断面図。 実施形態のメモリセルアレイの模式斜視図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、実施形態のメモリセルアレイ１の模式斜視図である。
図２は、メモリセルアレイ１の模式断面図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。他の図に示すＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図１のＸ方向、Ｙ方向、およびＺ方向に対応する。
メモリセルアレイ１は、下地層としての基板１０と、基板１０上に積層された積層体１００と、複数の柱状部ＣＬと、複数の分離部（第２分離部）６０とを有する。積層体１００の上方には、上層配線として例えばビット線ＢＬとソース線ＳＬが設けられている。
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。分離部６０は、積層体１００の積層方向（Ｚ方向）およびＸ方向に広がり、積層体１００をＹ方向に複数のブロック（またはフィンガー）に分離している。
複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。柱状部ＣＬの後述する半導体ボディ２０の上端は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
図２に示すように、積層体１００は、基板１０上に積層された複数の導電層（ワード線）７０を有する。複数の導電層７０が空隙（エアギャップ）７５を介して基板１０の主面に対して垂直な方向（Ｚ方向）に積層されている。導電層７０は、例えば、不純物がドープされたシリコン、または金属を主成分に含む層である。空隙７５は、基板１０の主面と最下層の導電層７０との間にも設けられていてもよい。
空隙７５を介して積層された複数の導電層７０は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の導電層７０は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、導電層７０間の空隙７５が保たれる。
最上層の導電層７０の上には、空隙７５を介して、絶縁性のカバー膜（第４カバー膜）４３が設けられている。カバー膜４３は、柱状部ＣＬの上端を覆っている。カバー膜４３は、例えばシリコン窒化膜である。
図３は、図２における一部分の拡大図である。
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０、メモリ膜３０、およびコア膜５０は、積層体１００の積層方向に沿って連続して延びている。
半導体ボディ２０は、積層体１００内をその積層方向（Ｚ方向）にパイプ状に延びている。メモリ膜３０は、導電層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する絶縁膜の積層膜である。トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられている。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と導電層７０との間に設けられている。
半導体ボディ２０、メモリ膜３０、および導電層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、導電層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が導電層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、導電層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
ブロック絶縁膜３３は、第１ブロック膜３４と第２ブロック膜３５とを有する。第１ブロック膜３４は、電荷蓄積膜３２と第２ブロック膜３５との間に設けられ、例えばシリコン酸化膜である。第２ブロック膜３５は、第１ブロック膜３４と導電層７０との間に設けられ、例えばアルミニウム酸化膜である。
図１に示すように、積層体１００の上層部にはドレイン側選択トランジスタＳＴＤが設けられている。積層体１００の下層部にはソース側選択トランジスタＳＴＳが設けられている。少なくとも最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。少なくとも最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。
それらドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
図２に示すように、分離部６０は、配線部ＬＩと絶縁膜６３を有する。配線部ＬＩは、Ｘ方向およびＺ方向に広がり、例えば金属を含む膜である。その配線部ＬＩの側面に絶縁膜６３が設けられている。絶縁膜６３は、積層体１００と配線部ＬＩとの間に設けられている。
配線部ＬＩの下端部は基板１０に接している。半導体ボディ２０の下端部も基板１０に接している。基板１０は、例えば、不純物がドープされたシリコン基板である。
次に、ワード線コンタクト領域部について説明する。ワード線コンタクト領域部は、積層体１００におけるＸ方向の端部に設けられている。また、以下の実施形態では、ワード線コンタクト領域部の一例として階段状積層部２を説明する。
図４は、実施形態の階段状積層部２の模式斜視図である。
図５（ａ）は、階段状積層部２の模式平面図である。
図６は、階段状積層部２の模式断面図であり、図５（ａ）におけるＡ−Ａ断面に対応する。
図４〜図６においては、図示の簡略化のため、基板１０上の導電層７０を３層としている。
図５（ａ）において、図６に示すカバー膜４３、絶縁層４５、カバー膜５２、およびコンタクトビアＣＣの図示は省略している。
図４において、図６に示すカバー膜４３、カバー膜５２、およびスペーサー８０の図示は省略している。また、図４において絶縁層４５を２点鎖線で表している。
基板１０、および空隙７５を介して積層された複数の導電層７０は、メモリセルアレイ１が形成された領域から、その周辺の領域までＸ方向に延びている。その周辺の領域には、複数の導電層７０がＸ方向に段差を形成して階段状に並んだ階段状積層部２が設けられている。
階段状積層部２の複数の導電層７０は、Ｘ方向に階段状に並んだ複数の先端部（テラス部）７０ａを有する。各導電層７０の先端部７０ａの上面の上には、他の導電層７０が重なっていない。
図６に示すように、階段状積層部２の上に絶縁層４５が設けられている。絶縁層４５と階段状積層部２との間には、カバー膜（第１カバー膜）５２が設けられている。カバー膜５２は、導電層７０の先端部７０ａの表面を覆っている。
導電層７０の先端部７０ａと、その先端部７０ａのすぐ下の他の導電層７０との間に、スペーサー８０が設けられている。空隙７５は、メモリセルアレイ１が形成された領域から、導電層７０の先端部７０ａ近くまでＸ方向に延び、その空隙７５を閉塞するようにスペーサー８０が設けられている。
絶縁層４５と空隙７５との間に、カバー膜５２およびスペーサー８０が設けられ、絶縁層４５は空隙７５に対して露出していない。
スペーサー８０は、第１絶縁体としての第１絶縁膜８１と、第２絶縁体としての第２絶縁膜８２とを有する。一対の第１絶縁膜８１が空隙７５の高さ方向に離間している。その一対の第１絶縁膜８１の間に第２絶縁膜８２が設けられている。
１つのスペーサー８０における上側の第１絶縁膜８１は、そのスペーサー８０の上の導電層７０の先端部７０ａの下面に形成され、下側の第１絶縁膜８１は、そのスペーサー８０の下の導電層７０の上面に形成されている。
第２絶縁膜８２のバンドギャップは第１絶縁膜８１のバンドギャップよりも狭く、スペーサー８０は電子のトラップ性をもつ絶縁膜である。
例えば、第１絶縁膜８１は、シリコン酸化膜（ＳｉＯ２膜）または炭素添加シリコン酸化膜（ＳｉＣＯ膜）である。第２絶縁膜８２は、シリコン窒化膜（ＳｉＮ膜）、アルミニウム酸化膜（ＡｌＯ膜）、ハフニウム酸化膜（ＨｆＯ膜）、ハフニウムシリケート膜（ＨｆＳｉＯ膜）、またはジルコニウム酸化膜（ＺｒＯ膜）である。
同じ導電層７０における上面に設けられた第１絶縁膜８１と下面に設けられた第１絶縁膜８１とは互いに分離している。その第１絶縁膜８１が分離した部分で、カバー膜５２が導電層７０の先端部７０ａの上面および端面７０ｅに接している。第１絶縁膜８１と絶縁層４５との間に、カバー膜５２が設けられている。
第２絶縁膜８２を挟む一対の第１絶縁膜８１は、スペーサー８０における空隙７５に隣接する側においても分離し、互いにつながっていない。
図４および図５（ａ）に示すように、階段状積層部２は、分離部（第１分離部）６５によって、Ｙ方向に複数のブロック（またはフィンガー）に分離されている。分離部６５は、メモリセルアレイ１を分離する分離部６０に接続し、分離部６０の延長線上に延びている。分離部６０および分離部６５は途切れずに連続してＸ方向に延び、階段状積層部２も含めた複数の導電層７０をＹ方向に複数のブロック（またはフィンガー）に分離している。
また、分離部６５は、絶縁層４５（図４において２点鎖線で表す）もＹ方向に分離している。
分離部６５は、カバー膜（第２カバー膜）４６から構成される。カバー膜４６は、絶縁層４５のＸ方向に沿った側面、および階段状積層部２のＸ方向に沿った側面を覆っている。
図６に示すように、絶縁層４５の上面４５ａは、最上層の導電層７０よりも上方の高さに位置する。その絶縁層４５の上面４５ａ上には、カバー膜（第４カバー膜）４３が設けられている。カバー膜４３は、図２に示すように、メモリセルアレイ１にも設けられ、柱状部ＣＬの上端を覆っている。
最上層の導電層７０上に、絶縁層４５のＹ方向に沿った側面４５ｂを覆うカバー膜（第３カバー膜）４４が設けられている。図４、図５（ａ）に示すように、カバー膜４４は、複数の柱状部ＣＬが配置された積層部（メモリセルアレイ１）と、階段状積層部２との間に形成され、Ｙ方向に延びている。
絶縁層４５は、カバー膜５２、カバー膜４６、カバー膜４４、およびカバー膜４３によって覆われている。絶縁層４５は、例えばシリコン酸化層である。カバー膜５２、カバー膜４６、カバー膜４４、およびカバー膜４３は、絶縁層４５とは異なる材料の絶縁膜である。カバー膜５２、カバー膜４６、カバー膜４４、およびカバー膜４３は、シリコン酸化層のエッチング条件に対してエッチング耐性（エッチング選択比）をもつ、例えばシリコン窒化膜である。
図４および図６に示すように、絶縁層４５内にはＺ方向に延びる複数のコンタクトビアＣＣが設けられている。複数のコンタクトビアＣＣは、カバー膜４３、絶縁層４５、およびカバー膜５２を貫通している。複数のコンタクトビアＣＣの下端部は、それぞれ、対応する複数の導電層７０の先端部７０ａに接している。
コンタクトビアＣＣは金属を含む導電体であり、それぞれのコンタクトビアＣＣは、図示しない上層配線と接続されている。その上層配線は、例えば基板１０の表面に形成された制御回路と電気的に接続されている。コンタクトビアＣＣを通じて、メモリセルアレイ１の各層の導電層７０の電位が制御される。
また、図４に示すように、階段状積層部２に複数の柱状部ＨＲが配置されている。柱状部ＨＲは、絶縁層４５、カバー膜５２、および階段状積層部２を貫通し、基板１０に達している。
図４に示す例では、１つの先端部７０ａあたり、１つのコンタクトビアＣＣと、そのコンタクトビアＣＣの周囲に４つの柱状部ＨＲが配置されている。
階段状積層部２の複数の導電層７０は、複数の柱状部ＨＲの側面を囲むように、その側面に接している。階段状積層部２の複数の導電層７０は、このような複数の柱状部ＨＲとの物理的結合によって支えられ、階段状積層部２の複数の導電層７０間の空隙７５が保たれる。
柱状部ＨＲは、メモリセルアレイ１の柱状部ＣＬを形成するときに同時に形成することができる。この場合、柱状部ＨＲは、柱状部ＣＬと同じ構成の積層膜として形成され得る。または、柱状部ＨＲは、柱状部ＣＬとは別の工程で形成される絶縁材料の柱とすることもできる。
メモリセルＭＣの密度を高くするには導電層７０の積層数の増大が求められる。一方、積層体１００の加工を容易にする観点からは積層体１００全体の厚さの増大は抑えることが望ましい。そのため、導電層７０の積層数の増大にともない、積層方向で隣り合う導電層７０の間隔の狭小化も求められる。そのような導電層７０間の狭小化は、導電層７０間の絶縁破壊や、導電層７０間の容量結合に起因したメモリセルＭＣ間の干渉（しきい値電圧の変動など）を引き起こしやすくする。
実施形態によれば、図２、図３に示すように、積層方向で隣り合うメモリセルＭＣの導電層７０の間に、空隙７５が形成されている。このため、隣接導電層７０間の耐圧を向上できる。さらに、隣接導電層７０間の容量を低減でき、隣接メモリセルＭＣ間の干渉を抑制できる。
図６に示すように、階段状積層部２の導電層７０の先端部７０ａ全体の下に空隙は形成されず、先端部７０ａはスペーサー８０によって支えられている。このような構造は、階段状積層部２の機械的強度を高める。
スペーサー８０は、前述したようにバンドギャップの異なる絶縁膜８１、８２の積層膜であり、電子のトラップ性をもつ。第１絶縁膜８１をトンネリングした電子が第２絶縁膜８２にトラップされ、そのトラップされた電子によって、上下で隣り合う導電層７０間の電界を緩和することができる。このようなスペーサー８０は、単一材料の絶縁膜よりも、隣り合う導電層７０間の絶縁破壊耐性を高くする。
次に、実施形態の半導体装置の製造方法について説明する。
まず、図７〜図１５を参照して、メモリセルアレイ１が形成される領域の積層体１００に対するプロセスについて説明する。図７〜図１５は、図２の断面に対応する。
図７に示すように、基板１０上に積層体１００が形成される。基板１０上に、第２層として絶縁層または犠牲層７２と、第１層として導電層７０とが交互に積層される。絶縁層７２と導電層７０とを交互に積層する工程が繰り返され、基板１０上に複数の絶縁層７２と複数の導電層７０が形成される。最上層の導電層７０上に絶縁層４２が形成される。絶縁層７２および絶縁層４２は、例えばシリコン酸化層である。
次に、図８に示すように、積層体１００に複数のメモリホールＭＨが形成される。メモリホールＭＨは、図示しないマスクを用いたreactive ion etching（ＲＩＥ）法で形成される。メモリホールＭＨは、積層体１００を貫通し、基板１０に達する。
メモリホールＭＨ内には、図９に示すように、メモリ膜３０が形成される。メモリ膜３０は、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。
メモリ膜３０の内側には、図１０に示すようにカバー膜２０ａが形成される。カバー膜２０ａは、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。
そして、図１１に示すように、積層体１００の上面上にマスク層２００が形成され、ＲＩＥ法により、メモリホールＭＨのボトムに堆積したカバー膜２０ａおよびメモリ膜３０が除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成されたメモリ膜３０は、カバー膜２０ａで覆われて保護され、ＲＩＥのダメージを受けない。
マスク層２００を除去した後、図１２に示すように、メモリホールＭＨ内に半導体膜２０ｂが形成される。半導体膜２０ｂは、カバー膜２０ａの側面、および基板１０が露出するメモリホールＭＨのボトムに形成される。
カバー膜２０ａおよび半導体膜２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化される。カバー膜２０ａおよび半導体膜２０ｂは、前述した半導体ボディ２０を構成する。
半導体膜２０ｂの内側には、図１３に示すように、コア膜５０が形成される。メモリ膜３０、半導体ボディ２０、およびコア膜５０を含む複数の柱状部ＣＬが、積層体１００内に形成される。
図１３に示す絶縁層４２上に堆積した各膜は、chemical mechanical polishing（ＣＭＰ）またはエッチバックにより除去される。その後、図１４に示すように、絶縁層４２上にカバー膜４３が形成される。カバー膜４３は柱状部ＣＬの上端を覆う。
そして、積層体１００に複数のスリットＳＴを形成する。複数のスリットＳＴは、図示しないマスクを用いたＲＩＥ法により、カバー膜４３、絶縁層４２、複数の導電層７０、および複数の絶縁層７２を貫通し、基板１０に達する。
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、絶縁層７２および絶縁層４２を除去する。例えば、フッ酸を含むエッチング液を用いて、シリコン酸化層である犠牲層７２および絶縁層４２を除去する。
絶縁層７２が除去され、図１５に示すように、上下で隣り合う導電層７０の間に空隙７５が形成される。基板１０と最下層の導電層７０との間にも空隙７５が形成される。最上層の導電層７０とカバー膜４３との間にも空隙７５が形成される。
その後、スリットＳＴの側面およびボトムに、図２に示す絶縁膜６３が形成される。スリットＳＴのボトムに形成された絶縁膜６３をＲＩＥ法で除去した後、スリットＳＴ内における絶縁膜６３の内側に配線部ＬＩが埋め込まれる。配線部ＬＩの下端部は、基板１０に接する。その後、図１に示すビット線ＢＬや、ソース線ＳＬなどが形成される。
次に、図１６（ａ）〜図２３（ｂ）を参照して、階段状積層部２が形成される領域の積層体１００に対するプロセスについて説明する。
図１６（ａ）〜図２０（ｂ）は、図６の断面に対応する。
図２１（ａ）〜図２３（ｂ）は、図５（ａ）の平面に対応する。
階段状積層部２が形成される領域においても、図１６（ａ）に示すように、基板１０上に複数の絶縁層７２と複数の導電層７０を含む積層体１００が形成される。なお、階段状積層部２が形成される領域においては図示の簡略化のため導電層７０を３層としている。
積層体１００の一部には、図１６（ｂ）に示すように、階段状積層部２が形成される。例えば、図示しないレジスト膜をマスクに用いたＲＩＥと、レジスト膜の平面サイズの縮小（スリミング）とを繰り返し、複数の導電層７０および複数の犠牲層７２がＸ方向に沿って階段状に加工される。複数の導電層７０に、Ｘ方向に段差を形成して階段状に並んだ複数の先端部（テラス部）７０ａが形成される。
次に、例えばフッ酸を用いたウェットエッチングにより、階段状積層部２の絶縁層７２を、導電層７０の先端部７０ａの端面７０ｅよりもＸ方向に後退させる。絶縁層７２の後退により、図１７（ａ）に示すように、導電層７０の先端部７０ａの下にスペース９０が形成される。先端部７０ａのたわみを抑制するため、絶縁層７２の後退量は例えば３００ｎｍ〜４００ｎｍ程度が望ましい。
絶縁層７２を後退させた後、図１７（ｂ）に示すように、階段状積層部２の表面に第１絶縁膜８１が形成され、その第１絶縁膜８１を覆うように第２絶縁膜８２が形成される。例えば、第１絶縁膜８１はシリコン酸化膜であり、第２絶縁膜８２はシリコン窒化膜である。
第１絶縁膜８１は、絶縁層７２から露出している導電層７０の表面に沿ってコンフォーマルに形成される。また、第１絶縁膜８１は、絶縁層７２から露出している基板１０の表面にも形成される。
スペース９０内において、第１絶縁膜８１は、スペース９０に面している導電層７０の下面、上面、および絶縁層７２の端面に沿ってコンフォーマルに形成される。そのスペース９０内に形成された第１絶縁膜８１の内側に第２絶縁膜８２が埋め込まれる。また、第２絶縁膜８２は、階段状積層部２の階段形状に沿って第１絶縁膜８１を覆う。
次に、例えばＲＩＥ法で第２絶縁膜８２をエッチバックして、その一部を除去する。図１８（ａ）に示すように、導電層７０の先端部７０ａの下の第２絶縁膜８２は残る。第２絶縁膜８２のエッチバックにより、第１絶縁膜８１の一部が露出する。その露出した第１絶縁膜８１を例えばＲＩＥ法でエッチバックし、先端部７０ａの上面に形成された第１絶縁膜８１が除去される。同じ導電層７０における上面と下面に形成された第１絶縁膜８１が分断される。
図１８（ａ）および図２１（ａ）に示すように、導電層７０の先端部７０ａの下には、一対の第１絶縁膜８１の間に第２絶縁膜８２が、絶縁層７２の厚さ方向に挟まれた構造のスペーサー８０が残る。
次に、階段状積層部２の表面に、図１８（ｂ）に示すように、カバー膜（第１カバー膜）５２が形成される。カバー膜５２は、例えばシリコン窒化膜である。
カバー膜５２は、スペーサー８０を覆うとともに、第１絶縁膜８１の分断により露出した導電層７０の表面に接し、その表面を覆う。
カバー膜５２上には、図１９（ａ）に示すように、絶縁層４５が形成される。絶縁層４５は、例えばシリコン酸化層である。
絶縁層４５は、階段状積層部２の表面の段差を埋める。絶縁層４５は、絶縁層４２上にも形成される。図８〜図１４においては、絶縁層４２上の絶縁層４５の図示は省略している。
絶縁層４５の上面４５ａは例えばＣＭＰ（chemical mechanical polishing）法で平坦化される。その絶縁層４５の上面４５ａは、最上層の導電層７０の上面よりも上方の高さにある。
絶縁層４５の上面を平坦化した後、メモリセルアレイ１が形成される領域に柱状部ＣＬが形成される。柱状部ＣＬを形成する工程と同時に、または別工程で、図４に示す柱状部ＨＲが形成される。
柱状部ＣＬ、ＨＲを形成した後、図２１（ｂ）に示すように、階段状積層部２に、スリット９１が形成される。スリット９１は、階段状積層部２の上の絶縁層４５にも形成される。スリット９１は、Ｘ方向に延び、絶縁層４５および階段状積層部２をＹ方向に分離する。スリット９１は、図示しないマスク層を用いたＲＩＥ法で形成される。
スリット９１内には、図２２（ａ）に示すように、カバー膜（第２カバー膜）４６が埋め込まれ、分離部６５が形成される。カバー膜４６は、例えばシリコン窒化膜である。
カバー膜４６は、スリット９１に露出していた絶縁層４５のＸ方向に沿った側面を覆う。また、カバー膜４６は、スリット９１に露出していた階段状積層部２のＸ方向に沿った側面を覆う。
スリット９１は、絶縁層４５と階段状積層部２との間のカバー膜５２、およびスペーサー８０もＹ方向に分離し、カバー膜４６は、それらカバー膜５２およびスペーサー８０のスリット９１側の側面も覆う。
分離部６５を形成した後、図１９（ｂ）および図２２（ｂ）に示すように、最上層の導電層７０上の絶縁層４２およびその上の絶縁層４５にスリット９２を形成する。スリット９２は、図示しないマスク層を用いたＲＩＥ法で形成される。スリット９２は、分離部６５を横切ってＹ方向に延びる。
階段状積層部２の上の絶縁層４５は、スリット９２によって、メモリセルアレイ１が形成される積層部と分離される。その階段状積層部２上の絶縁層４５のＹ方向に沿った側面４５ｂが、スリット９２に露出する。
スリット９２内には、図２０（ａ）および図２３（ａ）に示すように、カバー膜（第３カバー膜）４４が埋め込まれる。カバー膜４４は、絶縁層４５の側面４５ｂを覆う。カバー膜４４は、例えばシリコン窒化膜である。
さらに、図２０（ａ）に示すように、絶縁層４５の上面４５ａ上に、カバー膜（第４カバー膜）４３が形成される。カバー膜４３は、絶縁層４５の上面４５ａを覆う。カバー膜４３は、例えばシリコン窒化膜である。
次に、図２３（ｂ）、および前述した図１４に示すように、メモリセルアレイ１が形成される積層部にスリットＳＴを形成する。
図２３（ｂ）に示すように、スリットＳＴは、分離部６５の端部に少しオーバーラップするようにして分離部６５に接続する。分離部６５およびスリットＳＴは、Ｘ方向に途切れることなく延び、複数の導電層７０をＹ方向に複数のブロック（またはフィンガー）に分離する。それぞれのブロック（フィンガー）の導電層７０どうしをＹ方向に物理的につなげる部分が残らないようにする。
そして、前述したように、スリットＳＴを通じたエッチングにより、絶縁層７２を除去する。図１５および図２０（ｂ）に示すように、複数の導電層７０の間に空隙７５が形成される。絶縁層７２と同じ材料の絶縁層４２、およびその絶縁層４２上の絶縁層４５も除去され、最上層の導電層７０とカバー膜４３との間にも空隙７５が形成される。
スリットＳＴに供給されたエッチング液（またはエッチングガス）による絶縁層７２のエッチングは、スリットＳＴに面する部分からＹ方向に進行するとともに、階段状積層部２に向かってＸ方向にも進行していく。このとき、図２０（ｂ）に示すように、スペーサー８０がエッチングストッパーとなる。スペーサー８０は消失せずに、導電層７０の先端部７０ａの下に残る。
絶縁層４５は、絶縁層７２と同じシリコン酸化層である。そのため、スペーサー８０、およびスペーサー８０を覆うように形成されたカバー膜５２がないと、絶縁層４５にもエッチングが進行する。
実施形態によれば、スペーサー８０の少なくとも第２絶縁膜８２と、カバー膜５２は、絶縁層７２とは異なる材料であり、絶縁層７２のエッチング条件に対してエッチング耐性（エッチング選択比）をもつシリコン窒化膜である。
そのため、空隙７５内のエッチング液（またはエッチングガス）が絶縁層４５に到達するのを、スペーサー８０およびカバー膜５２でブロックすることができる。
また、絶縁層４５の上面４５ａも、シリコン窒化膜であるカバー膜４３で覆われている。さらに、図４に示すように、絶縁層４５のＸ方向に沿った側面も、シリコン窒化膜であるカバー膜４６で覆われ、絶縁層４５のＹ方向に沿った側面（図２０（ｂ）に示す側面４５ｂ）も、シリコン窒化膜であるカバー膜４４で覆われている。
それらカバー膜４３、４４、４６が保護膜となり、絶縁層４５の上面４５ａ、分離部６５側の側面、およびメモリセルアレイ１側の側面４５ｂからも絶縁層４５はエッチングされない。なお、絶縁層４５の上面４５ａを覆うカバー膜としては、最終的には残らない一時的なマスク層であってもよい。
したがって、絶縁層７２のエッチング時（空隙７５の形成時）に、絶縁層４５はエッチングされず、絶縁層４５の一部空洞化や完全消失を防ぐことができる。これは、階段状積層部２上の機械的強度の低下を防ぐ。また、後工程（例えばコンタクトビアＣＣの形成工程）などを適切に行うことができる。
上記実施形態では、スペーサー８０の第１絶縁膜８１は、絶縁層７２と同じ酸化シリコン系の膜であるため、図２０（ａ）において第２絶縁膜８２の絶縁層７２側の端面に形成されていた第１絶縁膜８１も、図２０（ｂ）に示すように除去される。また、場合によっては、第２絶縁膜８２を上下に挟む第１絶縁膜８１も除去され得る。
図２４は、その第１絶縁膜８１が除去され、第２絶縁膜８２の上下に空隙８５が形成された例を表す。
この場合、スペーサー８０は、第１絶縁体としての一対の空隙８５の間に、空隙８５よりもバンドギャップが狭い第２絶縁膜（シリコン窒化膜）８２が設けられた構造となっている。すなわち、スペーサー８０は、電子のトラップ性を有し、上下で隣り合う導電層７０の間を単一材料の絶縁膜でフィルするよりも高い耐圧を実現できる。
第１絶縁膜８１は、カバー膜５２で覆われ絶縁層４５には接していない。そのため、第１絶縁膜８１が除去されて形成された空隙８５は絶縁層４５には到達せず、その空隙８５を通じて絶縁層４５はエッチングされない。
導電層７０の間に空隙７５を形成した後、図６に示すように、コンタクトビアＣＣが形成される。まず、図示しないマスク層を用いたＲＩＥ法で、カバー膜４３、絶縁層４５、およびカバー膜５２を貫通して導電層７０の先端部７０ａに達するホールが形成される。そのホール内に導電材が埋め込まれ、コンタクトビアＣＣが形成される。
図２５は、実施形態の階段状積層部２の他の例を示す模式断面図である。
図２５は、図１７（ｂ）に示す工程の後、図１８（ａ）および（ｂ）の工程を経ずに、図１９（ａ）以降の工程を進めて得られる。
スペーサー８０の第２絶縁膜８０を形成するときに一体に形成された膜が、階段状積層部２と絶縁層４５との間のカバー膜（第１カバー膜）８２となる。
図２５の構造が、図６の構造と異なる点は、同じ導電層７０における上面および下面に形成された第１絶縁膜８１が導電層７０の端面７０ｅを経由して連続している点である。
図２５の構造においては、空隙７５を形成するとき、第１絶縁膜８１も除去されると、カバー膜８２の下に連続した空隙が形成され、カバー膜８２が導電層７０から浮いた状態になる。ただし、カバー膜８２は、カバー膜８２を貫通する図４に示す複数の柱状部ＨＲによって支えられている。
一方、図１８（ａ）および（ｂ）の工程を実施すると、カバー膜５２は導電層７０に直接接するため、図２４に示すように第１絶縁膜８１が消失しても、カバー膜５２は導電層７０上に安定して支えられる。
図２６は、実施形態の階段状積層部２のさらに他の例を示す模式断面図である。
図２６の構造においては、導電層７０の先端部７０ａの下にスペーサーを設けていない。上下で隣り合う導電層７０の間、および最下層の導電層７０と基板１０との間のすべての領域を空隙７５にしている。
また、階段状積層部２と絶縁層４５との間に設けられたカバー膜（シリコン窒化膜）８２が、エッチング液（またはエッチングガス）が空隙７５を通じて絶縁層４５に到達するのをブロックする。
図２６の構造において、上下で隣り合う導電層７０の間隔が狭くなると、カバー膜８２の空隙７５に露出する端面８２ａを介した導電層７０間の沿面距離が短くなる。その場合、端面８２ａにおける絶縁破壊（ブレークダウン）が懸念される。
一方、図６のスペーサー８０においては、相対的にバンドギャップの広い第１絶縁膜８１で、相対的にバンドギャップの狭い第２絶縁膜８２を挟んだ構成の積層膜の面が空隙７５に露出している。このような構造は、単一材料の絶縁膜が空隙７５に露出しているよりも耐圧を高くできる。
図２７は、実施形態のメモリセルアレイの他の例の模式斜視図である。
図５（ｂ）は、図２７に示すメモリセルアレイおよび階段状積層部２の模式平面図である。
基板１０と積層体１００との間に、回路層１１とソース層ＳＬが設けられている。回路層１１は基板１０とソース層ＳＬとの間に設けられ、ソース層ＳＬは回路層１１と積層体１００との間に設けられている。
回路層１１は、例えばＣＭＯＳ回路を含む。ソース層ＳＬは、例えば、不純物がドープされた多結晶シリコン層である。または、ソース層ＳＬは、不純物がドープされた多結晶シリコン層と、金属層との積層構造をもつ。半導体ボディ２０の下端部は、下地層としてのソース層ＳＬの多結晶シリコン層に接している。
積層体１００において、複数の柱状部ＣＬが配置された積層部（メモリセルアレイ）は、分離部１６０によってＹ方向に複数のブロック（またはフィンガー）に分離されている。分離部１６０は、前述したスリットＳＴ内に埋め込まれた絶縁膜６３（図５（ｂ））からなり、配線部を含まない。
以上説明した実施形態によれば、複数の導電層７０間の絶縁耐圧を向上しつつ、階段状積層部２（ワード線コンタクト領域部）の上の絶縁層４５の空洞化を防ぐことができる。
上記実施形態では、ワード線コンタクト領域部として、積層体１００のＸ方向の端部が階段状に形成された階段状積層部２を一例に挙げて説明したが、ワード線コンタクト領域部の構造としては、積層体１００の端部が基板１０の主面に対して略垂直に形成された崖構造、または積層体１００の端部に斜面（スロープ）が形成された構造でもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、２…階段状積層部（ワード線コンタクト領域部）、２０…半導体ボディ、４３…カバー膜（第４カバー膜）、４４…カバー膜（第３カバー膜）、４５…絶縁層、４６…カバー膜（第２カバー膜）、５２…カバー膜（第１カバー膜）、７０…導電層、７５…空隙、８０…スペーサー、８１…絶縁膜（第１絶縁体）、８２…絶縁膜（第２絶縁体）

Claims (5)

  1. 下地層と、
    前記下地層上に設けられ、空隙を介して積層された複数の導電層を有する積層体であって、第１方向の端部に設けられたワード線コンタクト領域部を含む積層体と、
    前記積層体内を前記積層体の積層方向に延びる半導体ボディと、
    前記半導体ボディと前記導電層との間に設けられた電荷蓄積部と、
    前記ワード線コンタクト領域部の上に設けられ、最上層の導電層よりも上方の高さに上面をもつ絶縁層と、
    前記ワード線コンタクト領域部と前記絶縁層との間に設けられ、前記絶縁層とは異なる材料の第１カバー膜と、
    前記絶縁層および前記ワード線コンタクト領域部を前記第１方向に対して交差する第２方向に分離する第１分離部であって、前記絶縁層の前記第１方向に沿った側面および前記ワード線コンタクト領域部の前記第１方向に沿った側面を覆い、前記絶縁層とは異なる材料の第２カバー膜を有する第１分離部と、
    前記最上層の導電層上に設けられ、前記絶縁層の前記第２方向に沿った側面を覆い、前記絶縁層とは異なる材料の第３カバー膜と、
    を備えた半導体装置。
  2. 前記絶縁層の前記上面を覆い、前記絶縁層とは異なる材料の第４カバー膜をさらに備えた請求項１記載の半導体装置。
  3. 前記ワード線コンタクト領域部の導電層の先端部と、前記先端部の下の他の導電層との間に設けられたスペーサーであって、前記空隙の高さ方向に離間した一対の第１絶縁体と、前記一対の第１絶縁体の間に設けられ、前記第１絶縁体よりもバンドギャップが狭い第２絶縁体とを有するスペーサーをさらに備えた請求項１または２に記載の半導体装置。
  4. 下地層と、
    前記下地層上に設けられ、空隙を介して積層された複数の導電層を有する積層体であって、第１方向の端部に設けられたワード線コンタクト領域部を含む積層体と、
    前記積層体内を前記積層体の積層方向に延びる半導体ボディと、
    前記半導体ボディと前記導電層との間に設けられた電荷蓄積部と、
    前記ワード線コンタクト領域部の上に設けられた絶縁層と、
    前記絶縁層および前記ワード線コンタクト領域部を前記第１方向に対して交差する第２方向に分離する第１分離部であって、前記絶縁層の前記第１方向に沿った側面および前記ワード線コンタクト領域部の前記第１方向に沿った側面を覆い、前記絶縁層とは異なる材料のカバー膜を有する第１分離部と、
    前記ワード線コンタクト領域部の導電層の先端部と、前記先端部の下の他の導電層との間に設けられたスペーサーであって、前記空隙の高さ方向に離間した一対の第１絶縁体と、前記一対の第１絶縁体の間に設けられ、前記第１絶縁体よりもバンドギャップが狭い第２絶縁体とを有するスペーサーと、
    を備えた半導体装置。
  5. 交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体の第１方向の端部にワード線コンタクト領域部を形成する工程と、
    前記ワード線コンタクト領域部の表面に、前記第２層とは異なる材料の第１カバー膜を形成する工程と、
    前記第１カバー膜上に、最上層の第１層よりも上方の高さに上面をもち、前記第１カバー膜とは異なる材料の絶縁層を形成する工程と、
    前記絶縁層および前記ワード線コンタクト領域部を前記第１方向に対して交差する第２方向に分離する第１スリットを形成する工程と、
    前記第１スリット内に、前記絶縁層の前記第１方向に沿った側面および前記ワード線コンタクト領域部の前記第１方向に沿った側面を覆い、前記絶縁層とは異なる材料の第２カバー膜を形成する工程と、
    前記最上層の第１層上に、前記絶縁層の前記第２方向に沿った側面を覆い、前記絶縁層とは異なる材料の第３カバー膜を形成する工程と、
    前記積層体における、前記第３カバー膜を挟んで前記ワード線コンタクト領域部の反対側に位置する積層部を前記第２方向に分離する第２スリットを形成する工程と、
    前記第２スリットを通じたエッチングにより前記第２層を除去して、前記複数の第１層の間に空隙を形成する工程と、
    を備えた半導体装置の製造方法。
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