TWI643254B - Semiconductor device and method of manufacturing same - Google Patents

Semiconductor device and method of manufacturing same Download PDF

Info

Publication number
TWI643254B
TWI643254B TW105125203A TW105125203A TWI643254B TW I643254 B TWI643254 B TW I643254B TW 105125203 A TW105125203 A TW 105125203A TW 105125203 A TW105125203 A TW 105125203A TW I643254 B TWI643254 B TW I643254B
Authority
TW
Taiwan
Prior art keywords
film
members
semiconductor device
layer
forming
Prior art date
Application number
TW105125203A
Other languages
English (en)
Other versions
TW201727726A (zh
Inventor
須藤岳
馬場雅伸
石月惠
井口直
川合武蘭人
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201727726A publication Critical patent/TW201727726A/zh
Application granted granted Critical
Publication of TWI643254B publication Critical patent/TWI643254B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

根據實施形態，本發明之半導體裝置之製造方法包括如下步驟：形成將複數個構件及具有與上述複數個構件不同之材料之複數個中間體交替地積層而成之積層體；對至少2層之上述複數個構件之端部沿上述積層方向依次進行加工，而形成將上述複數個構件與上述複數個中間體積層而成之階梯狀之階差；形成與上述階差相接之複數個側壁膜；及將上述複數個構件之端部形成為階梯狀。將上述複數個構件之端部形成為階梯狀之步驟包含使上述複數個構件中與上述複數個側壁膜相隔且自上述積層體露出之部分後退之步驟。

Description

半導體裝置及其製造方法
相關申請案
本申請案享受以美國臨時專利申請案62/281,576號(申請日：2016年1月21日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種半導體裝置及其製造方法。
提出有一種三維構造之記憶體元件，該三維構造之記憶體元件中，於複數個電極層積層而成之積層體形成記憶孔，於上述記憶孔內沿積層體之積層方向延伸地設置有電荷儲存膜及半導體膜。記憶體元件包含串聯連接於汲極側選擇電晶體與源極側電晶體之間之複數個記憶胞。積層體之電極層係汲極側選擇電晶體、源極側電晶體、及記憶胞之閘極電極。於配置有記憶胞之記憶胞陣列之外側存在將積層體呈階梯狀加工所得之階梯構造部。記憶體周邊電路經由階梯構造部與汲極側選擇電晶體、源極側電晶體、及記憶胞電性連接。隨著積層體之積層數增加，而形成階梯構造部之步驟數會增加。
本發明之實施形態提供一種於積層體之積層數增加之情形時亦可抑制形成階梯構造部之步驟數增加的半導體裝置及其製造方法。
實施形態之半導體裝置之製造方法包括如下步驟：形成將複數個構件及具有與上述複數個構件不同之材料之複數個中間體交替地積 層而成的積層體；對至少2層之上述複數個構件之端部沿上述積層方向依次進行加工，而形成將上述複數個構件與上述複數個中間體積層而成之階梯狀之階差；形成與上述階差相接之複數個側壁膜；及將上述複數個構件之端部形成為階梯狀。將上述複數個構件之端部形成為階梯狀包括使上述複數個構件中與上述複數個側壁膜相隔且自上述積層體露出之部分後退的步驟。
1‧‧‧記憶胞陣列
2‧‧‧階梯構造部
4‧‧‧虛線框
10‧‧‧基板
14‧‧‧虛線框
16‧‧‧虛線框
20‧‧‧半導體主體
22‧‧‧虛線框
26‧‧‧虛線框
30‧‧‧記憶體膜
31‧‧‧隧道絕緣膜
32‧‧‧電荷儲存膜
33‧‧‧第1阻擋絕緣層
34‧‧‧第2阻擋絕緣層
35‧‧‧阻擋絕緣膜
40‧‧‧絕緣體
40-1‧‧‧第1絕緣體
40-2‧‧‧第2絕緣體
40-3‧‧‧第3絕緣體
40-4‧‧‧第4絕緣體
40b‧‧‧第3絕緣體
40m‧‧‧第2絕緣體
40t‧‧‧第1絕緣體
41‧‧‧置換構件
41b‧‧‧第3置換構件
41m‧‧‧第2置換構件
41s‧‧‧空間
41t‧‧‧第1置換構件
42‧‧‧空間
43‧‧‧空間
50‧‧‧核心層
51‧‧‧側壁膜
51t‧‧‧最上部
52‧‧‧側壁膜
52a‧‧‧第1膜
52b‧‧‧第2膜
53‧‧‧側壁膜
71‧‧‧光阻劑
80‧‧‧上層配線
81‧‧‧絕緣層
100‧‧‧積層體
110-1‧‧‧第1構造體
110-2‧‧‧第2構造體
110-3‧‧‧第3構造體
110-4‧‧‧第4構造體
111‧‧‧階面
111-1‧‧‧第1階面
111-2‧‧‧第2階面
111-3‧‧‧第3階面
111-4‧‧‧第4階面
111a、111c、111e、…、111n‧‧‧階面
111b、111d、111f、…、111n-1‧‧‧階面
121‧‧‧階面
121m‧‧‧階面
121t‧‧‧階面
211‧‧‧階差
302‧‧‧階梯構造部
311‧‧‧階面
502‧‧‧階梯構造部
511‧‧‧階面
511a~511n‧‧‧階面
BL‧‧‧位元線
Cb‧‧‧接觸部
Cc‧‧‧接觸部
Cc-1‧‧‧第1接觸部
Cc-2‧‧‧第2接觸部
Cc-3‧‧‧第3接觸部
CL‧‧‧柱狀部
D1‧‧‧厚度
d1‧‧‧寬度
d2‧‧‧寬度
d3‧‧‧寬度
d4‧‧‧寬度
d5‧‧‧寬度
d6‧‧‧寬度
D2‧‧‧厚度
D3‧‧‧厚度
MC‧‧‧記憶胞
MH‧‧‧孔
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
SL‧‧‧源極線
ST‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
W1-1、W1-2、W1-3、W1-4、W1-5、W1-6…W1-n‧‧‧寬度
W2-2、W2-4、W2-6、…、W2-(n-1)‧‧‧寬度
W3-1、W3-2、W3-3、…、W3-n‧‧‧寬度
WL‧‧‧字元線
WL-1‧‧‧第1電極層
WL-2‧‧‧第2電極層
WL-3‧‧‧第3電極層
WL-4‧‧‧第4電極層
WLt‧‧‧第1電極層
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係表示第1實施形態之半導體裝置之佈局之模式俯視圖。
圖2係第1實施形態之記憶胞陣列之模式立體圖。
圖3係第1實施形態之半導體裝置之模式剖視圖。
圖4A係第1實施形態之半導體裝置之模式俯視圖。
圖4B係圖3中之虛線框4之放大模式剖視圖。
圖5A~圖12係表示第1實施形態之半導體裝置之製造方法之模式剖視圖。
圖13A~圖13C係表示第1實施形態之半導體裝置之其他製造方法之模式剖視圖。
圖14係圖3中之虛線框14之放大模式剖視圖。
圖15係第2實施形態之半導體裝置之模式剖視圖。
圖16係圖15中之虛線框16之放大模式剖視圖。
圖17A~圖20B係表示第2實施形態之半導體裝置之製造方法之模式剖視圖。
圖21係第3實施形態之半導體裝置之模式剖視圖。
圖22係圖21中之虛線框22之放大模式剖視圖。
圖23A~圖24係表示第3實施形態之半導體裝置之製造方法之模式剖視圖。
圖25係第4實施形態之半導體裝置之模式剖視圖。
圖26係圖25中之虛線框26之放大模式剖視圖。
圖27A係比較例之半導體裝置之模式俯視圖。
圖27B係沿著圖27A中之27B-27B線之模式剖視圖。
圖28A係第4實施形態之半導體裝置之模式俯視圖。
圖28B係沿著圖28A中之28B-28B線之模式剖視圖。
圖29係第4實施形態之階梯構造部及比較例之階梯構造部之局部放大模式剖視圖。
圖30A係其他比較例之半導體裝置之模式俯視圖。
圖30B係沿著圖30A中之30B-30B線之模式剖視圖。
圖31A係第4實施形態之半導體裝置之模式俯視圖。
圖31B係沿著圖31A中之31B-31B線之模式剖視圖。
圖32A~圖33B係表示第4實施形態之半導體裝置之製造方法之模式剖視圖。
以下，參照圖式，對實施形態進行說明。再者，於各圖式中，對相同之要素標註相同之符號。實施形態之半導體裝置係包含記憶胞陣列之半導體記憶裝置。
(第1實施形態：半導體裝置)
圖1係表示第1實施形態之半導體裝置之平面佈局之模式俯視圖。圖2係第1實施形態之半導體裝置之記憶胞陣列1之模式立體圖。
於圖1及圖2中，將相對於基板10之主面平行之方向且相互正交之2個方向設為X方向(第1方向)及Y方向(第2方向)，將相對於該等X方向及Y方向之兩個方向正交之方向設為Z方向(積層體100之積層方向)。
如圖1及圖2所示，第1實施形態之半導體裝置包含記憶胞陣列1與階梯構造部2。記憶胞陣列1及階梯構造部2例如設置於基板10之主 面上。階梯構造部2設置於記憶胞陣列1之外側。基板10例如為半導體基板。半導體基板例如包含矽。基板10之導電型例如為p型。
記憶胞陣列1包含積層體100、複數個柱狀部CL、及複數個狹縫ST。積層體100設置於基板10之主面上。積層體100包含介隔絕緣體40積層之複數個電極層(SGD、WL、SGS)。積層體100自記憶胞陣列1至階梯構造部2一體地設置。
電極層(SGD、WL、SGS)介隔絕緣體40相隔地積層。電極層(SGD、WL、SGS)包含導電物。導電物例如包含鎢。絕緣體40可為氧化矽膜等絕緣物，亦可包含氣隙。電極層(SGD、WL、SGS)之積層數為任意。
電極層SGS為源極側選擇閘極。電極層SGD為汲極側選擇閘極。電極層WL為字元線。源極側選擇閘極SGS介隔絕緣體40設置於基板10之主面上。於源極側選擇閘極SGS上，介隔絕緣體40設置有複數個字元線WL。於最上層之字元線WL上，介隔絕緣體40設置有汲極側選擇閘極SGD。
汲極側選擇電晶體STD將汲極側選擇閘極SGD中之至少1個設為閘極電極。源極側選擇電晶體STS將源極側選擇閘極SGS中之至少1個設為閘極電極。於汲極側選擇電晶體STD與源極側選擇電晶體STS之間串聯連接有複數個記憶胞MC。記憶胞MC將字元線WL之1個設為閘極電極。
狹縫ST設置於積層體100內。狹縫ST係於積層體100之內部沿著積層體100之積層方向(Z方向)及基板10之主面方向(X方向)延伸。雖未於圖1及圖2中圖示，但狹縫ST自記憶胞陣列1延伸至階梯構造部2。狹縫ST將積層體100於Y方向分離為複數個。由狹縫ST分離之各區域稱為“區塊”。
於狹縫ST內設置有源極線SL。源極線SL包含導電物。導電物包 含例如鎢及鈦中之至少任一個。源極線SL亦可包含例如鈦及氮化鈦膜之積層體。源極線SL與基板10電性連接。
於源極線SL之上方配置有上層配線80。上層配線80沿Y方向延伸。上層配線80與沿著Y方向排列之複數個源極線SL電性連接。上層配線80與未圖示之周邊電路電性連接。
柱狀部CL設置於由狹縫ST分離之積層體100內。柱狀部CL沿積層體100之積層方向(Z方向)延伸。柱狀部CL形成為例如圓柱狀或橢圓柱狀。柱狀部CL於記憶胞陣列1內配置成例如千鳥格子狀或正方格子狀。汲極側選擇電晶體STD、源極側選擇電晶體STS及記憶胞MC配置於柱狀部CL。
於柱狀部CL之上方設置有複數個位元線BL。複數個位元線BL沿Y方向延伸。柱狀部CL之上端部經由接觸部Cb而與位元線BL之1個電性連接。1個位元線BL與自各區塊逐個選擇之柱狀部CL電性連接。柱狀部CL之下端部經由基板10而與源極線SL電性連接。
圖3係沿著圖1中之3-3線之模式剖視圖。於圖3中，省略相較積層體100更靠上方之構造。
如圖3所示，柱狀部CL包含記憶體膜30、半導體主體20、及核心層50。記憶體膜30、半導體主體20、及核心層50沿著積層體100之積層方向(Z方向)延伸。記憶體膜30與積層體100相接地設置。記憶體膜30之形狀例如為筒狀。於記憶體膜30上設置有半導體主體20。半導體主體20例如包含矽。矽例如為使非晶矽結晶化而成之多晶矽。半導體主體20與基板10電性連接。於半導體主體20上設置有核心層50。核心層50為絕緣性。核心層50例如包含矽氧化物。核心層50之形狀例如為柱狀。柱狀部CL內之詳細情況將於下文進行敍述。
電極層(SGD、WL、SGS)之端部配置於階梯構造部2。於階梯構造部2，電極層(SGD、WL、SGS)之端部一面呈階梯狀錯開一面積 層。藉此，對各電極層(SGD、WL、SGS)電性連接配線。包含電極層(SGD、WL、SGS)之端部且電性連接配線之部分稱為“階面111”。即，階面111係用以於各電極層(SGD、WL、SGS)獲得與上層配線之接觸之區域。
於各階面111上，介隔絕緣體40一體地設置有絕緣層81。絕緣層81包含例如矽氧化物。於絕緣層81內設置有沿Z方向延伸之複數個接觸部Cc。各接觸部Cc與複數個電極層(SGD、WL、SGS)中之1層電極層(SGD、WL、SGS)電性連接，而與其他電極層(SGD、WL、SGS)相隔。於複數個階面111中之一部分階面111上，介隔絕緣體40設置有側壁膜51。
圖4A係圖3中之階梯構造部2之模式俯視圖。於圖4A中，僅表示階面111、接觸部Cc及側壁膜51。又，圖中之虛線表示各階面111之邊界。
如圖4A之俯視圖所示，複數個側壁膜51隔著相鄰之2個階面111而配置。例如，於第1階面111-1與第4階面111-4之側壁膜51之間配置有不存在側壁膜51之2個第2階面111-2與第3階面111-3。側壁膜51例如包含非晶矽或矽氮化物。側壁膜51亦可包含例如與絕緣體40不同組成之矽氧化物。例如，於側壁膜51具有絕緣性之情形時，側壁膜51亦可與接觸部Cc相接。
圖4B係圖3中之虛線框4之放大模式剖視圖。
如圖4B所示，積層體100包含第1構造體~第4構造體110-1~110-4。各構造體110-1~110-4分別包含各1層之第1電極層~第4電極層WL-1~WL-4、及設置於上述第1電極層~第4電極層WL-1~WL-4之上之第1絕緣體~第4絕緣體40-1~40-4。第2構造體110-2係設置於除第1階面111-1以外之第1構造體110-1上。第3構造體110-3係設置於除第2階面111-2以外之第2構造體110-2上。第4構造體110-4係設置於除 第3階面111-3以外之第3構造體110-3上。
於第1階面111-1上介隔第1絕緣體40-1設置有側壁膜51。側壁膜51與第1絕緣體40-1之上表面及第2電極層WL-2之側面相接。側壁膜51亦可與例如第2絕緣體40-2之側面相接。
於第4階面111-4上介隔第4絕緣體40-4設置有側壁膜51。側壁膜51與第4絕緣體40-4之上表面及積層於該第4絕緣體40-4之上之電極層WL之側面相接。第4階面111-4上之側壁膜51與第1階面111-1上之側壁膜51、第1構造體110-1及第2構造體110-2相隔。
於第2階面111-2上及第3階面111-3上未設置側壁膜51，且第2絕緣體40-2之上表面及第3絕緣體40-3之上表面與側壁膜51相隔。又，第3構造體110-3之側面與側壁膜51相隔。
於第1實施形態中，側壁膜51隔著相鄰之2個階面111而設置於階面111上。該側壁膜51係於將下述之置換構件加工成階梯狀之步驟中用作為置換構件之蝕刻保護膜。因此，可選擇性地使未由側壁膜51覆蓋之置換構件後退。藉此，與例如對置換構件逐層地進行加工而形成階梯構造之方法相比，可減少步驟數。該步驟之細節將於下文進行敍述。
再者，於第1實施形態中，側壁膜51係隔著相鄰之2個階面111而配置，但相隔之階面111之數量只要為1個以上則為任意，於以下之實施形態中亦同樣。
(第1實施形態：製造方法)
接下來，對第1實施形態之半導體裝置之製造方法之一例進行說明。
圖5A~圖12係表示第1實施形態之半導體裝置之製造方法之模式剖視圖。
<積層體100之形成>
如圖5A所示，於基板10上形成積層體100。積層體100為交替地積層有置換構件41與絕緣體40(中間體)之狀態。置換構件41係之後要置換為電極層(SGD、WL、SGS)之構件。置換構件41之材料係選自可與絕緣體40獲得蝕刻選擇比之材料。例如，當選擇矽氧化物作為絕緣體40時，對於置換構件41，選擇矽氮化物。
<將階差211形成為階梯狀(階差形成步驟)>
繼而，如圖5B所示，使積層體100之一部分後退。圖之箭頭表示積層體100之後退部分。藉此，形成階差211。作為使積層體100後退之方法，例如，使用將形成於積層體100上之光阻劑71作為遮罩之RIE法(Reactive Ion Etching，反應式離子蝕刻)等各向異性蝕刻。於第1實施形態中，將3層置換構件41及絕緣體40之一部分(端部)去除而形成階差211。3層置換構件41及絕緣體40之側面自階差211露出。
繼而，如圖6A所示，將光阻劑71細化後，對積層體100進一步進行蝕刻。圖之虛線表示細化前之光阻劑71之表面。藉此，形成2個階差211。
繼而，如圖6B所示，將複數個階差211形成為階梯狀。複數個階差211係藉由交替地反覆進行上述光阻劑71之細化與積層體100之蝕刻而形成為階梯狀。此處，將該步驟稱為“階差形成步驟”。此時，於第1實施形態中，各階差211分別包含不同之層中之3層置換構件41及絕緣體40。3層置換構件41及絕緣體40之側面自各階差211露出。
於階差形成步驟中，例如，當對積層體100進行蝕刻時，有時將1層置換構件41及絕緣體40之一部分去除。於該情形時，必須進行與置換構件41之積層數相同之次數之蝕刻，而使步驟數變多。又，若階梯形成步驟之次數變多，則有如下情形，即，光阻劑71因細化而變得過薄，而無法作為蝕刻之遮罩發揮功能。於該情形時，必須再次形成光阻劑71，從而使步驟數增加。
鑒於該方面，根據第1實施形態，於階差形成步驟中，同時對3層置換構件41及絕緣體40進行去除。因此，與逐層地後退之情形相比，可削減積層體100之蝕刻次數及再次形成光阻劑71之次數。藉此，可削減步驟數。
此處，將1個階差211中包含之置換構件41自上層起依次設為第1置換構件41t、第2置換構件41m及第3置換構件41b，將形成於第1置換構件41t上之絕緣體40設為第1絕緣體40t。
<側壁膜51之形成>
繼而，如圖7A所示，形成與各階差211相接之複數個側壁膜51。複數個側壁膜51彼此相隔。關於複數個側壁膜51，例如，將側壁膜51共形地形成於積層體100上。此時，第1置換構件41t之側面及第1絕緣體40t之側面與側壁膜51相接。其後，將與階差211相隔之部分之側壁膜51去除。藉此，形成彼此相隔之複數個側壁膜51。此時，第1置換構件41t之側面及第1絕緣體40t之側面與側壁膜51相隔，而自階差211露出。與此相對，第2置換構件41m及第3置換構件41b之側面與側壁膜51相接，而未自階差211露出。
側壁膜51例如利用CVD法(chemical vapor deposition，化學氣相沈積)共形地形成於積層體100上。其後，將與第1置換構件41t之側面及階差211相隔之部分之側壁膜51去除。藉此，形成彼此相隔之複數個側壁膜51。
側壁膜51之材料自可與置換構件41獲得蝕刻選擇比之材料中選擇。例如，當選擇氮化矽膜作為置換構件41時，對於側壁膜51，選擇非晶矽。又，亦可選擇例如與絕緣體40相同之材料(例如矽氧化物)作為側壁膜51。於該情形時，對於側壁膜51，選擇與絕緣體40不同組成之材料，例如，選擇蝕刻速率較絕緣體40大之材料。再者，亦可選擇例如與置換構件41相同之矽氮化物作為側壁膜51，該情形時之製造方 法將於下文進行敍述。
<對置換構件41及絕緣體40呈階梯狀進行加工>
繼而，如圖7B所示，使與側壁膜51相隔而自階差211露出之置換構件41之側面後退。圖之箭頭表示置換構件41之後退部分。藉此，於第1置換構件41t之後退部分形成空間42。作為使置換構件41後退之方法，例如利用使用磷酸溶液之濕式蝕刻等各向同性蝕刻。此時，第2置換構件41m之側面及第3置換構件41b之側面由於與側壁膜51相接，故而不後退。即，僅可同時使複數個置換構件41中自各階差211露出之置換構件41後退。
繼而，如圖8A所示，使側壁膜51後退。圖之虛線部表示使側壁膜51後退之前之表面之位置。作為使側壁膜51後退之方法，例如，使用RIE法等各向異性蝕刻或各向同性蝕刻。此時，將側壁膜51之與第2置換構件41m相接之部分去除，而使第2置換構件41m之側面自階差211露出。與此相對，第3置換構件41b之側面仍然與側壁膜51相接，而不自階差211露出。
繼而，如圖8B所示，使與側壁膜51相隔而自階差211露出之置換構件41之側面後退。此時，藉由使第1置換構件41t進一步後退，而使空間42擴展。又，於第2置換構件41m之後退部分形成空間43。與此相對，第3置換構件41b之側面由於與側壁膜51相接，故而不後退。
繼而，如圖9A所示，將形成於空間43、44上且與置換構件41相隔之絕緣體40去除。圖之虛線部表示絕緣體40之去除前之表面之位置。藉此，各置換構件41之端部及各絕緣體40之端部被加工成階梯狀，而於各置換構件41之端部之上表面形成階面121。
若經過如上所述之步驟，則與對置換構件41逐層地進行加工而形成階梯構造之方法相比，可減少步驟數。此時，複數個側壁膜51隔著相鄰之2個階面121而保留。
再者，於例如相對於各階差211而形成有4層以上之置換構件41及絕緣體40之情形時，藉由交替地複數次實施圖7B及圖8B所示之使置換構件41後退之步驟與圖8A所示之使側壁膜51後退之步驟，可針對所有階差211將各置換構件41之端部加工成階梯狀。又，藉由在階差形成步驟中各階差211包含至少2層之置換構件41及絕緣體40，而可削減步驟數。又，於例如除X方向以外亦於Y方向呈階梯狀形成有階差211之情形時，亦可與上述步驟同樣地削減步驟數。
<絕緣層81之形成>
繼而，如圖9B所示，介隔絕緣體40於各階面121上一體地形成絕緣層81。使用例如矽氧化物作為絕緣層81。其後，使絕緣層81之上表面後退直至與積層體100之上表面大致一致為止。藉此，階面121上產生之凹部由絕緣層81埋入。
<柱狀部CL之形成>
繼而，如圖10A所示，於積層體100內形成複數個柱狀部CL。柱狀部CL形成於孔MH內。孔MH利用例如RIE法而形成，貫通積層體100內並到達至基板10。孔MH與階面121相隔。柱狀部CL經過記憶體膜30之形成步驟、半導體主體20之形成步驟、及核心層50之形成步驟而形成於孔MH內。柱狀部CL與複數個階面121相隔。半導體主體20與基板10相接。
<電極層(SGD、WL、SGS)之形成(替換步驟)>
繼而，如圖10B所示，於積層體100內形成複數個狹縫ST。狹縫ST沿Z方向及X方向延伸。狹縫ST貫通積層體100並到達至基板10。
繼而，如圖11所示，經由狹縫ST將置換構件41自積層體100去除。藉此，於將置換構件41去除後之部分形成空間41s。
繼而，如圖12所示，於將置換構件41去除後之部分形成圖14所示之阻擋絕緣膜35(圖12中省略)及電極層(SGS、WL、SGD)。電極層 (SGD、WL、SGS)例如包含鎢。電極層(SGD、WL、SGS)包圍柱狀部CL之周圍。再者，將圖11及圖12所示之一連串步驟稱為“替換步驟”。
<源極線SL及接觸部Cc之形成>
繼而，如圖2所示，於狹縫ST內形成源極線SL。於源極線SL與積層體100之間形成未圖示之絕緣膜，源極線SL與積層體100相隔。
繼而，如圖3所示，於絕緣層81內形成沿Z方向延伸之複數個接觸部Cc。各接觸部Cc介隔絕緣體40與作為接觸區域之階面111相接。各接觸部Cc與1層電極層(SGS、WL、SGD)連接，且與其他電極層(SGS、WL、SGD)相隔。藉此，形成階梯構造部2。
其後，於積層體100上形成圖2所示之上層配線80、位元線BL等，而形成第1實施形態之半導體裝置。
(第1實施形態：其他製造方法)
接下來，參照圖13A~圖13C，對第1實施形態之其他製造方法進行說明。其他製造方法係選擇與置換構件41相同之材料作為側壁膜51時之製造方法之一例。於其他製造方法中，可同時實施圖7A~圖8A所示之使置換構件41後退之步驟與使側壁膜51後退之步驟。因此，可削減步驟數。
圖13A及圖13B係表示本實施形態之半導體裝置之其他製造方法之模式剖視圖。
<積層體100之形成~側壁膜51之形成>
圖5A~圖7A所示之自積層體100之形成至側壁膜51之形成之步驟與上述製造方法相同。於本製造方法中，側壁膜51及置換構件41包含組成比互不相同之矽氮化物，置換構件41之蝕刻速率較側壁膜51之蝕刻速率大。置換構件41及側壁膜51之蝕刻速率可藉由例如變更矽之組成比而任意地設定。又，於上述矽氮化物以外之材料中，只要為可獲 得與絕緣體40之蝕刻選擇比之材料，則亦為任意。
<對置換構件41及絕緣體40呈階梯狀進行加工>
繼而，如圖13A所示，與自階差211露出之第1置換構件41t之側面之後退同時地，使側壁膜51後退。圖之箭頭表示置換構件41及側壁膜51之後退部分。作為使置換構件41及側壁膜51後退之方法，例如利用使用磷酸溶液之濕式蝕刻等各向同性蝕刻。
其後，如圖13B所示，伴隨側壁膜51之後退，將側壁膜51之與第2置換構件41m相接之部分去除，而使第2置換構件41m自階差211露出。因此，藉由繼續進行蝕刻，可除第1置換構件41t及側壁膜51以外亦同時使第2置換構件41m之側面後退。藉此，於使第1置換構件41t及第2置換構件41m後退後之部分形成空間42、43。此時，第2置換構件41m之蝕刻開始之時點可根據側壁膜51之蝕刻速率、膜厚等進行調整。因此，蝕刻時之第1置換構件41t之後退量、及第2置換構件41m之後退量可任意地進行調整。
繼而，實施圖9A所示之步驟，而各置換構件41之端部及各絕緣體40之端部被加工成階梯狀，於各置換構件41之端部之上表面形成階面121。
<絕緣層81之形成~接觸部Cc之形成>
其後，實施圖9B之後所示之步驟，而形成本實施形態之半導體裝置。
再者，上述製造方法亦可於選擇金屬構件而代替置換構件41之情形時實施。於該情形時，例如，選擇矽氮化物作為絕緣體40，選擇氧化矽膜作為側壁膜51。於例如使用鎢作為金屬構件之情形時，利用使用硫酸過氧化氫混合物之濕式蝕刻。藉由選擇金屬構件而代替置換構件41，可不進行替換步驟而形成半導體裝置。藉此，可削減步驟數。又，於下述實施形態中，亦可選擇金屬構件而代替置換構件41， 於該情形時，亦可不進行替換步驟而形成半導體裝置。
(第1實施形態：側壁膜51)
圖13C係表示形成有側壁膜51時之形狀之模式剖視圖。
如圖13C所示，側壁膜51之最上部51t形成於第1置換構件41t之上表面與第2置換構件41m之上表面之間之高度。若於此之間形成最上部51t，則可於同一時點開始側壁膜51與第1置換構件41t之蝕刻，從而可減少第1置換構件41t之後退量之偏差。
側壁膜51係於與第2置換構件41m之上表面為同一平面上於X方向具有厚度D1。又，側壁膜51係於與第3置換構件41b之上表面為同一平面上於X方向具有厚度D2。此時，各厚度D1、D2及Z方向上之絕緣體40之厚度D3之關係滿足式(1)~(3)。
D1>1+α (1)
D2>2+2α (2)
α=D3×(側壁膜之蝕刻速率)/(置換構件之蝕刻速率) (3)
藉由滿足式(1)~(3)，可使置換構件41自上層起依次後退。於例如不滿足式(1)~(3)之情形時，有如下可能性，即，於置換構件41自上層起依次自階差211露出之前，側壁膜51之X方向之膜厚變薄而無法作為保護膜發揮功能。因此，無法使置換構件41自上層起依次後退，而無法將置換構件41之端部加工成階梯狀。相對於此，於第1實施形態中，滿足式(1)~(3)。因此，可利用側壁膜51之後退量而控制置換構件41之側面自階差211露出之時點。藉此，與對置換構件41逐層地進行加工而形成階梯構造之方法相比，能夠以較少之步驟數將置換構件41加工成階梯狀。
(第1實施形態：柱狀部CL)
接下來，參照圖14，對第1實施形態之柱狀部CL之一例進行說明。
圖14係圖3中之虛線框14之放大模式剖視圖。
如圖14所示，記憶體膜30包含隧道絕緣膜31及電荷儲存膜32。電荷儲存膜32與積層體100相接而設置。電荷儲存膜32例如包含矽氮化物。電荷儲存膜32除矽氮化物以外，亦可包含鉿氧化物。電荷儲存膜32包含將電荷捕獲至膜中之捕獲部位。記憶胞MC之閾值根據由捕獲部位捕獲之電荷之有無、及捕獲到之電荷量而變化。藉此，記憶胞MC保持資訊。
隧道絕緣膜31設置於電荷儲存膜32與半導體主體20之間。隧道絕緣膜31例如包含矽氧化物或矽氧化物與矽氮化物。隧道絕緣膜31係電荷儲存膜32與半導體主體20之間之電位障壁。隧道絕緣膜31係於自半導體主體20向電荷儲存膜32注入電荷時(寫入動作)、及使電荷自電荷儲存膜32向半導體主體20釋放時(刪除動作)，電荷穿隧。
雖未於圖14中圖示，但記憶體膜30亦可包含例如覆蓋絕緣膜。覆蓋絕緣膜設置於電荷儲存膜32與積層體100之間。覆蓋絕緣膜例如包含矽氧化物。例如，於圖11所示之去除置換構件41之步驟中，覆蓋絕緣膜保護電荷儲存膜32使之免受蝕刻。
於積層體100內設置有阻擋絕緣膜35。阻擋絕緣膜35設置於絕緣體40與電極層(SGD、WL、SGS：圖14中僅記載WL)之間、及電極層(SGD、WL、SGS)與記憶體膜30之間。阻擋絕緣膜35係於絕緣體40與電極層(SGD、WL、SGS)之間沿著積層體100之平面方向(XY平面)。阻擋絕緣膜35係於電極層(SGD、WL、SGS)與記憶體膜30之間沿著積層方向(Z方向)。阻擋絕緣膜35包含第1阻擋絕緣層33與第2阻擋絕緣層34。
第1阻擋絕緣層33於阻擋絕緣膜35內設置於記憶體膜30側。第1阻擋絕緣層33自阻擋絕緣膜35之下端部朝向阻擋絕緣膜35之上端部連續地設置。第2阻擋絕緣層34於阻擋絕緣膜35內設置於電極層(SGD、 WL、SGS)側。第2阻擋絕緣層34沿著第1阻擋絕緣層33連續地設置。第1阻擋絕緣層33包含與第2阻擋絕緣層34不同之材料。例如，第1阻擋絕緣層33係以矽氧化物為主要成分之絕緣物。第1阻擋絕緣層33例如為SiO2。另一方面，第2阻擋絕緣層34係以金屬氧化物為主要成分之絕緣物。金屬例如為鋁。第2阻擋絕緣層34例如為Al2O3。第1阻擋絕緣層33具有第1相對介電常數。第2阻擋絕緣層34具有較第1相對介電常數高之第2相對介電常數。
雖未於圖14中圖示，但亦可於阻擋絕緣膜35與電極層(SGD、WL、SGS)之間設置障壁膜。障壁膜例如包含鈦氮化物。障壁膜亦可包含例如鈦及鈦氮化物。又，阻擋絕緣膜35亦可設置於電荷儲存膜32與積層體100之間，且沿積層方向(Z方向)延伸。
以上，根據本實施形態，可削減形成階梯構造部之步驟數。
(第2實施形態：半導體裝置)
圖15係第2實施形態之半導體裝置之模式剖視圖。圖15所示之剖視圖與圖3所示之剖視圖對應。圖16係圖15中之虛線框16之放大模式剖視圖。
如圖15及圖16所示，第2實施形態之半導體裝置與第1實施形態之半導體裝置之不同之處在於，側壁膜52包含第1膜52a與第2膜52b。
如圖16所示，於第1階面111-1上，介隔第1絕緣體40-1設置有第1膜52a及第2膜52b。第1膜52a與第1絕緣體40-1之上表面及第2電極層WL-2之側面相接。第2膜52b與第1絕緣體40-1之上表面及第1膜52a之側面相接，且與第2電極層WL-2相隔。
於第4階面111-4上，介隔第4絕緣體40-4設置有第1膜52a及第2膜52b。第1膜52a與第4絕緣體40-4之上表面及其上之電極層WL之側面相接。第2膜52b與第4絕緣體40-4之上表面及第1膜52a之側面相接，且與其上之電極層WL相隔。
沿著Z方向，第2膜52b之厚度較第1膜52a之厚度厚。第1膜52a及第2膜52b包含絕緣物。於例如第2膜52b包含含碳物(例如硬質碳膜)之情形時，第1膜52a包含非晶矽、矽氮化物及矽氧化物中之至少任一個。於例如第2膜52b包含非晶矽之情形時，第1膜52a包含矽氮化物及矽氧化物中之至少任一個。於例如第2膜52b包含矽氧化物之情形時，第1膜52a包含矽氮化物及與第2膜53b不同組成之矽氧化物中之至少任一個。於例如第2膜52b包含矽氮化物之情形時，第1膜52a包含與第2膜52b不同組成之矽氮化物。於例如第2膜52b包含金屬及金屬氧化物中之至少任一個之情形時，第1膜52a包含矽氧化物及矽氮化物中之至少任一個。
於第2實施形態中，包含第1膜52a與第2膜52b之側壁膜52亦隔著相鄰之2個階面111而設置於階面111上。因此，可於對置換構件41呈階梯狀進行加工之步驟中選擇性地使未由側壁膜52覆蓋之置換構件41後退。藉此，與例如對置換構件41逐層地進行加工而形成階梯構造之方法相比，可減少步驟數。
(第2實施形態：製造方法)
接下來，對第2實施形態之半導體裝置之製造方法進行說明。
圖17A~圖19B係表示第1實施形態之半導體裝置之製造方法之模式剖視圖。
<積層體100之形成~側壁膜52之形成>
例如，按照參照圖5A~圖6B所說明之製造方法，獲得圖17A所示之積層體100之構造。於圖17A中表示形成階梯狀之階差211後於積層體100上共形地形成有第1膜52a之狀態。
繼而，如圖17B所示，將與階差211相隔之部分之第1膜52a去除。藉此，形成彼此相隔之複數個第1膜52a。
繼而，如圖18A所示，於積層體100上共形地形成第2膜52b。此 時，第1膜52a之側面及上表面與第2膜52b相接。
繼而，如圖18B所示，將與第1膜52a相隔之部分之第2膜52b去除。藉此，形成彼此相隔之複數個第2膜52b。
第1膜52a之材料自可與置換構件41及絕緣體40獲得蝕刻選擇比之材料中選擇。又，第2膜52b之材料自可與置換構件41、絕緣體40及第1膜52a獲得蝕刻選擇比之材料中選擇，例如，第2膜52b之蝕刻速率較第1膜52a之蝕刻速率小。
例如，當選擇含碳物作為第2膜52b時，選擇非晶矽、矽氮化物及矽氧化物中之任一個作為第1膜52a。例如，當選擇非晶矽作為第2膜52b時，選擇矽氧化物及氮化矽膜中之任一個作為第1膜52a。例如，當選擇氧化矽膜作為第2膜52b時，選擇矽氮化物、及與第2膜52b不同組成之氧化矽膜中之任一個作為第1膜52a。例如，當選擇氮化矽膜作為第2膜52b時，選擇與第2膜52b不同組成之氮化矽膜作為第1膜52a。例如，當選擇金屬作為第2膜52b時，選擇氧化矽膜及氮化矽膜中之任一個作為第1膜52a。再者，於第1膜52a及第2膜52b之材料與置換構件41或絕緣體40相同之情形時，使用組成互不相同之材料，因此，可獲得蝕刻選擇比。
再者，亦可於形成圖17B所示之複數個第1膜52a之後對第1膜52a之側面實施氧化處理。於該情形時，將第1膜52a之經實施氧化處理之部分設為第2膜52b。又，於例如選擇蝕刻速率較第1膜52a低之材料作為第2膜52b之情形時，當對下述第1膜52a進行蝕刻時，對第2膜52b進行去除並以第1膜52a之側面不露出之程度之膜厚形成第2膜52b即可。
<對置換構件41呈階梯狀進行加工>
繼而，如圖19A所示，使第1膜52a後退。圖之虛線部表示第1膜52a之後退之前之上表面之位置。藉此，第1置換構件41t之側面及第1絕緣體40t之側面與第1膜52a相隔而自階差211露出。作為使第1膜52a 後退之方法，例如使用RIE等各向異性蝕刻或濕式蝕刻等各向同性蝕刻。此時，第1膜52a之側面由於與第2膜52b相接，故而不後退。
其後，使自階差211露出之置換構件41之側面後退。圖之箭頭表示置換構件41之後退部分。藉此，於第1置換構件41t之後退部分形成空間42。
繼而，如圖19B所示，使第1膜52a後退，其後，使自階差211露出之置換構件41之側面後退。此時，藉由使第1置換構件41t進一步後退，而使空間42擴展。又，於第2置換構件41m之後退部分形成空間43。即，可與上述第1實施形態同樣地，僅同時使複數個置換構件41中自各階差211露出之置換構件41後退。因此，可於對置換構件41呈階梯狀進行加工之步驟中減少步驟數。
再者，於選擇與置換構件41相同之材料(例如矽氮化物)作為第1膜52a之情形時，亦可與上述第1實施形態同樣地同時進行置換構件41之後退與第1膜52a之後退。關於詳細情況，請參照例如圖13A及圖13B。
又，例如，形成側壁膜52時，亦可如圖20A及圖20B所示般，依次形成第1膜52a及第2膜52b後，同時對第1膜52a及第2膜52b進行去除。藉此，第1膜52a形成於第2膜52b之側面及下方。於該情形時，作為圖19A所示之對第1膜52a進行蝕刻之方法，使用RIE等各向異性蝕刻。因此，形成於第2膜52b下之第1膜52a未被蝕刻，而不會對置換構件41之蝕刻造成影響。
其後，於選擇非晶矽、金屬等具有導電性之材料作為第1膜52a及第2膜52b之情形時，對第2膜52b實施氧化處理。作為對第1膜52a及第2膜52b實施氧化處理之方法，例如使用自由基氧化法、臭氧氧化法、ISSG(In-Situ Steam Generation，原處蒸汽產生)氧化法、熱氧化處理法等。再者，對第1膜52a及第2膜52b實施氧化處理之時點為任意，亦 可與其他步驟之氧化處理同時進行。再者，第1膜52a及第2膜52b例如亦可實施氮化處理代替氧化處理，亦可去除。
<對絕緣體40呈階梯狀進行加工~接觸部Cc之形成>
其後，藉由例如與上述第1實施形態相同之步驟形成第2實施形態之半導體裝置。關於詳細情況，請參照例如圖9A~圖12。
(第3實施形態：半導體裝置)
圖21係第3實施形態之半導體裝置之模式剖視圖。圖21所示之剖視圖與圖3所示之剖視圖對應。圖22係圖21中之虛線框22之放大模式剖視圖。
如圖21及圖22所示，第3實施形態之半導體裝置於側壁膜52包含第1膜52a與第2膜52b之方面與第2實施形態之半導體裝置共通。第3實施形態之半導體裝置與第2實施形態之半導體裝置之不同之處在於，未於階面111上設置絕緣體40。即，接觸部Cc未與絕緣體40相接而直接連接於作為電極層(SGD、WL、SGS)之接觸區域之階面111。
於第3實施形態中，各構造體110-1~110-4之各電極層WL-1~WL-4設置於各絕緣體40-1~40-4上。因此，側壁膜52與階面111相接。
於第3實施形態中，包含第1膜52a與第2膜52b之側壁膜52亦隔著相鄰之2個階面111而設置於階面111上。因此，可於對絕緣體40呈階梯狀進行加工之步驟中同時對與側壁膜52相隔之一部分絕緣體40進行加工。藉此，與例如對絕緣體40逐層地進行加工而形成階梯構造之方法相比，可減少步驟數。
(第3實施形態：製造方法)
接下來，對第3實施形態之半導體裝置之製造方法進行說明。
圖23A~圖24係表示第3實施形態之半導體裝置之製造方法之模式剖視圖。
如圖23A~圖24所示，第3實施形態之半導體裝置之製造方法與第2實施形態之半導體裝置之製造方法之不同之處在於：形成電極層(SGD、WL、SGS)與絕緣體40交替地積層而成之積層體100；及對自階差211露出之絕緣體40進行去除之後，同時對電極層(SGD、WL、SGS)之與絕緣體40相隔之部分進行去除。
<積層體100之形成、階差形成步驟>
例如，按照參照圖5A~圖6B所說明之製造方法，獲得圖23A所示之構造。於第3實施形態中，積層體100為交替地積層有電極層(SGD、WL、SGS)與絕緣體40之狀態。電極層(SGD、WL、SGS)之材料係具有導電性且可與絕緣體40獲得蝕刻選擇比之材料。例如，當選擇氧化矽膜作為絕緣體40時，選擇鎢等金屬構件作為電極層(SGD、WL、SGS)之材料。又，於第3實施形態中，形成於階差211之最上層之電極層(SGD、WL、SGS)之上表面自積層體100露出。此處，將自1個階差211露出之絕緣體40自上方起依次設為第1絕緣體40t、第2絕緣體40m及第3絕緣體40b。
<側壁膜52之形成、階梯狀之絕緣體40之形成>
繼而，例如，按照參照圖17A~圖18B所說明之製造方法，形成圖23B所示之第1膜52a及第2膜52b。第1膜52a及第2膜52b之材料之選定條件與第2實施形態相同。
其後，使第1膜52a後退。藉此，第1絕緣體40t之側面及第1電極層WLt之側面與第1膜52a相隔而自階差211露出。其後，使自階差211露出之絕緣體40之側面後退。藉此，於第1絕緣體40t之後退部分形成空間42。
繼而，如圖24所示，使第1膜52a後退，並使自階差211露出之絕緣體40後退。此時，藉由使第1絕緣體40t進一步後退，而使空間42擴展。又，於第2絕緣體40m之後退部分形成空間43。即，可與上述第1 實施形態及第2實施形態同樣地僅同時使複數個絕緣體40中自各階差211露出之絕緣體40後退。因此，可於對絕緣體40呈階梯狀進行加工之步驟中減少步驟數。藉此，於積層體100之積層數增加之情形時，亦可抑制形成階梯部之步驟數增加。
再者，於選擇絕緣體40之材料(例如氧化矽膜物)作為第1膜52a之情形時，亦可與上述第1實施形態同樣地同時進行絕緣體40之後退與第1膜52a之後退。關於詳細情況，請參照例如圖13A及圖13B。
<對電極層(SGD、WL、SGS)呈階梯狀進行加工~接觸部Cc之形成>
其後，藉由例如與上述第1實施形態及第2實施形態相同之步驟(將替換步驟除外)形成第3實施形態之半導體裝置。關於詳細情況，請參照例如圖9A~圖10B。
(第4實施形態：半導體裝置)
圖25係第4實施形態之半導體裝置之模式剖視圖。圖25所示之剖視圖與圖3所示之剖視圖對應。圖26係圖25中之虛線框26之放大模式剖視圖。
如圖25及圖26所示，第4實施形態之半導體裝置與第1實施形態之半導體裝置之不同之處在於：於階面111上設置有側壁膜53與絕緣體40中之任一個；及絕緣體40設置成每2層之階梯狀。又，於第4實施形態中，側壁膜53亦可包含例如與絕緣體40相同組成之矽氧化物。
於第4實施形態中，側壁膜53與電極層(SGD、WL、SGS)之階面111相接。即，第1絕緣體40-1係設置於除第1階面111-1以外之第1電極層WL-1上。側壁膜53與第1階面111-1及第1絕緣體40-1之側面相接。第1接觸部Cc-1經由側壁膜53內而與第1電極層WL-1相接。
第3絕緣體40-3係設置於除第3階面111-3以外之第3電極層WL-3上。側壁膜53與第3階面111-3及第3絕緣體40-3之側面相接。第3接觸 部Cc-3經由側壁膜53內而與第3電極層WL-3相接。
第2絕緣體40-2設置於包含第2階面111-2上之第2電極層WL-2上。第2絕緣體40-2之上表面與側壁膜53相隔。第2接觸部Cc-2經由第2絕緣體40-2內而與第2電極層WL-2相接，且與側壁膜53相隔。
於第4實施形態中，側壁膜53亦隔著1個階面111而設置於階面111上。因此，可於對置換構件41呈階梯狀進行加工之步驟中同時對與側壁膜53相隔之一部分置換構件41進行加工。藉此，與例如對置換構件41逐層地進行加工而形成階梯構造之步驟相比，可減少步驟數。
(第4實施形態：階面111)
接下來，對第4實施形態之半導體裝置中之階面111之寬度之例進行說明。
圖27A係比較例之半導體裝置之階梯構造部302之模式俯視圖。圖27B係沿著圖27A中之27B-27B線之模式剖視圖。圖28A係第4實施形態之半導體裝置之階梯構造部2之模式俯視圖。圖28B係沿著圖28A中之28B-28B線之模式剖視圖。
如圖27A及圖27B所示，形成為階梯狀之各階面311通常具有根據階層而不同之寬度(X方向上W1-1、W1-2、W1-3、…W1-n：n表示階層)。即，於對置換構件41及絕緣體40逐層地進行蝕刻而形成階面311之情形時，各階面311之寬度隨著自下層趨向上層而變大(W1-1<W1-2<W1-3<…<W1-n)。
作為形成根據階層而不同之寬度之階面311之理由，例如列舉階差形成步驟之加工偏差。階差形成通常藉由將光阻劑用作遮罩，一面將該光阻劑細化(縮幅化)一面對基底材料進行加工而進行。將該光阻劑細化時之偏差對階面311之寬度造成影響。階差形成步驟之每1階之偏差每當階差形成步驟之階數增加時會累計，因此，為了確保用於吸收偏差之裕度，必須隨著自階差之下方趨向上方而增大階面311之寬 度。其原因在於，於階梯構造部302形成接觸部時，有可能因接觸部之位置偏移而產生斷線(開路不良)或短路(短路不良)。但是，若隨著自下層趨向上層而增大階面311之寬度，則階梯構造部302之X方向之寬度變大，而妨礙元件之縮小化。
相對於此，於第4實施形態中，如圖28A及圖28B所示，階面111包含：階面(111a、111c、111e、…、111n)，其具有根據階層而不同之寬度(X方向上W1-1、W1-3、W1-5、…、W1-n)；及階面(111b、111d、111f、…、111n-1)，其具有大致相同之寬度(W2-2、W2-4、W2-6、…、W2-(n-1))。階面(111a、111c、111e、…、111n)與階面(111b、111d、111f、…、111n-1)沿著X方向彼此交替地配置。側壁膜53設置於階面(111b、111d、111f、…、111n-1)上。藉由該配置，可使階梯構造部2之寬度小於比較例之階梯構造部302之寬度。利用圖29對階梯構造部2與階梯構造部302之寬度差進行說明。
圖29係第4實施形態之階梯構造部2(下側)及比較例之階梯構造部302(上側)之局部放大模式剖視圖。於圖29中，表示各階梯構造部2、302之第1~6層之各階面111、311。
如圖29所示，階梯構造部2之各寬度d1、d3、d5及階梯構造部302之各寬度d1~d6表示因包含細化之階差形成步驟引起之各階面111、311之擴大寬度。該寬度每當階差形成步驟之次數增加時會累計，隨著自下層趨向上層而變大。此處，於第4實施形態中，藉由階差形成步驟中之一次細化對2層置換構件41及絕緣體40進行蝕刻。因此，於第4實施形態中，與比較例之階梯構造部302相比，階差形成步驟之次數減少。因此，階梯構造部2之各寬度d1、d3、d5之合計寬度較階梯構造部302之各寬度d1~d6之合計寬度短。又，階梯構造部2之寬度d2、d4、d6表示因側壁膜53之形成步驟引起之各階面111之擴大寬度。該寬度d2、d4、d6無關於階層而大致相同，例如為寬度d1以下 之寬度。
因此，於第4實施形態中，可抑制伴隨階差形成步驟之實施而階面111之寬度擴大，從而可縮短階梯構造部2之X方向之寬度。藉此，可謀求元件之縮小化。
圖30A係其他比較例之半導體裝置之階梯構造部502之模式俯視圖。圖30B係沿著圖30A中之30B-30B線之模式剖視圖。圖31A係第4實施形態之半導體裝置之階梯構造部2之模式俯視圖。圖31B係沿著圖31A中之31B-31B線之模式剖視圖。
如圖30A及圖30B所示，形成為階梯狀之各階面511a~511n具有大致相同之寬度(W3-1、W3-2、W3-3、…、W3-n)。各階面511係於階差形成步驟中對照形成於最上層之階面511n之寬度W3-n而形成。此係為了最大限度地確保裕度，以吸收細化時之偏差。但是，由於將各階面511之寬度形成得較大，故而階梯構造部502之X方向之寬度變大，從而妨礙元件之縮小化。
相對於此，於第4實施形態中，如圖31A及圖31B所示，階面111將具有大致相同之第1寬度(W3-1、W3-3、W3-5、…、W3-n)之階面(111a、111c、111e、…、111n)與具有較第1寬度短且大致相同之第2寬度(W2-2、W2-4、W2-6、…、W2-(n-1))之階面(111b、111d、111f、…、111n-1)沿著X方向彼此交替地配置。藉由該配置，可使階梯構造部2之X方向之寬度小於階梯構造部502之寬度。因此，於第4實施形態中，可抑制伴隨階差形成步驟之實施而階面111之寬度擴大，從而可將階梯構造部2之寬度形成得較短。藉此，可謀求元件之縮小化。
(第4實施形態：製造方法)
接下來，對第4實施形態之半導體裝置之製造方法進行說明。
圖32A~圖33B係表示第4實施形態之半導體裝置之製造方法之模 式剖視圖。
<積層體100之形成~側壁膜52之形成>
例如，按照參照圖5A~圖6B之製造方法，獲得圖32A所示之構造。於第4實施形態中，階差211包含2層置換構件41及絕緣體40。2層置換構件41及絕緣體40之側面自各階差211露出。又，各階差211之形成於最上層之置換構件41之上表面自積層體100露出。此處，將自1個階差211露出之置換構件41自上方起依次設為第1置換構件41t及第2置換構件41m。
<側壁膜53之形成>
繼而，如圖32B所示，於積層體100上共形地形成側壁膜53。選擇例如矽氧化物作為側壁膜53。
繼而，如圖33A所示，將與階差211相隔之部分之側壁膜53去除。藉此，形成彼此相隔之複數個側壁膜53。作為對側壁膜53進行去除之方法，例如使用RIE法等各向異性蝕刻。此時，第1置換構件41t之上表面之一部分與側壁膜53相隔而自積層體100露出。此處，側壁膜53之去除量之偏差較階梯形成步驟中之置換構件41之去除量之偏差小。因此，與第1置換構件41t之上表面相接之側壁膜53之面積無關於階層而大致相等。
<對置換構件41呈階梯狀進行加工>
繼而，如圖33B所示，將自積層體100露出之第1置換構件41去除。圖之虛線部表示第1置換構件41t之去除前之表面之位置。作為將第1置換構件41t去除之方法，例如使用將側壁膜53作為遮罩之RIE法等各向異性蝕刻。此時，第2置換構件41m由絕緣體40或側壁膜53保護而未被去除。藉此，各置換構件41之端部被加工成階梯狀，而於各置換構件41之端部之上表面形成階面121。又，於將第1置換構件41t去除後之部分，絕緣體40之上表面露出。階面121交替地配置有與側 壁膜53相接之階面121t及與絕緣體40相接之階面121m。
此處，各階面121與形成半導體裝置時之各階面111對應。於例如各階面121與圖28A及圖28B所示之各階面111對應之情形時，與側壁膜53相接之階面121t之寬度無關於階層而大致相同，與絕緣體40相接之階面121m之寬度隨著自下層向上層配置而變大。又，於例如各階面121與圖31A及圖31B所示之各階面111對應之情形時，階面121m之寬度亦無關於階層而大致相同，相對於階面121t之寬度而言，階面121m之寬度始終較寬。
<絕緣層81之形成~接觸部Cc之形成>
其後，藉由例如與第1實施形態中參照圖9B~圖12所說明之步驟相同之步驟形成第4實施形態之半導體裝置。
根據第4實施形態，可與上述第1實施形態同樣地選擇性地將複數個置換構件41中未由側壁膜53覆蓋之置換構件41去除。因此，可於對置換構件41呈階梯狀進行加工之步驟中減少步驟數。
以上，根據實施形態，可使形成階梯構造部2時之步驟數減少。藉此，於積層體100之積層數增加之情形時，亦可抑制形成階梯構造部2之步驟數增加。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他多種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

Claims (20)

  1. 一種半導體裝置之製造方法，其具備如下步驟：形成將複數個構件及具有與上述複數個構件不同之材料之複數個中間體交替地積層而成之積層體；對至少2層之上述複數個構件之端部沿上述積層體之積層方向依次進行加工，而形成將上述複數個構件與上述複數個中間體積層而成之階梯狀之階差；形成與上述階差相接之複數個側壁膜；及進行使上述複數個構件中與上述複數個側壁膜相隔且自上述積層體露出之部分後退的加工，而將上述複數個構件之端部形成為階梯狀。
  2. 如請求項1之半導體裝置之製造方法，其中將上述複數個構件之端部形成為階梯狀之步驟包含如下步驟：使自上述階差露出之上述複數個構件之側面沿與上述積層方向相交之第1方向後退；及使上述複數個側壁膜沿上述積層方向後退；且交替地實施使上述複數個第1層之側面後退之步驟、及使上述複數個側壁膜後退之步驟。
  3. 如請求項2之半導體裝置之製造方法，其中將上述複數個構件之端部形成為階梯狀之步驟包含使上述複數個構件與上述複數個側壁膜同時後退之步驟。
  4. 如請求項3之半導體裝置之製造方法，其中上述複數個構件之蝕刻速率大於上述複數個側壁膜之蝕刻速率。
  5. 如請求項1之半導體裝置之製造方法，其中 上述複數個中間體包含形成於上述階差之最上層之第1層中間體，上述複數個構件包含形成於上述第1層中間體之下之第1層構件，形成上述複數個側壁膜之步驟包含形成與上述第1層中間體及上述第1層構件相接之第1側壁膜之步驟，將上述複數個構件之端部形成為階梯狀之步驟包含如下步驟：使上述第1側壁膜沿上述積層方向後退，上述第1層構件係與上述第1側壁膜相隔且自上述階差露出；及使上述第1層構件之側面沿與上述積層方向相交之第1方向後退。
  6. 如請求項5之半導體裝置之製造方法，其中上述複數個構件包含：第2層構件，其形成於上述第1層構件之下；及第3層構件，其形成於上述第2層構件之下，且上述第1~第3層構件係於各構件間設置1個上述複數個中間體而積層；形成上述第1側壁膜之步驟包含形成與上述第2層構件及上述第3層構件相接之上述第1側壁膜之步驟，將上述複數個構件之端部形成為階梯狀之步驟係於使上述第1層構件之側面沿上述第1方向後退之後，包含如下步驟：使上述第1側壁膜沿上述積層方向後退直至與上述第2層構件相隔為止；及使上述第1層構件之側面及上述第2層構件之側面沿上述第1方向後退。
  7. 如請求項1之半導體裝置之製造方法，其中 上述複數個側壁膜包含：複數個第1膜，其等與上述階差相接；及複數個第2膜，其等與上述階差相隔，且蝕刻速率小於上述複數個第1膜之蝕刻速率；將上述複數個構件之端部形成為階梯狀之步驟包含如下步驟：使與上述複數個第1膜相隔且自上述階差露出之上述複數個構件沿與上述積層方向相交之第1方向後退；及使上述複數個第1膜沿上述積層方向後退。
  8. 如請求項1之半導體裝置之製造方法，其中將上述複數個構件之端部形成為階梯狀之步驟包含如下步驟，即，將自上述積層體露出之上述複數個構件沿上述積層方向去除，而使上述複數個中間體之上表面自上述複數個構件之去除部分露出。
  9. 如請求項1之半導體裝置之製造方法，其中上述複數個構件於上述複數個構件之端部之上表面具有複數個階面，上述複數個階面包含：複數個第1階面，其等與上述複數個側壁膜相接；及複數個第2階面，其等與上述複數個第1階面不同；且沿著與上述積層方向相交之第1方向，上述複數個第1階面之寬度之偏差小於上述複數個第2階面之寬度之偏差。
  10. 如請求項1之半導體裝置之製造方法，其進而具備如下步驟：於上述複數個構件之端部上形成絕緣層；及形成貫通上述絕緣層與上述複數個側壁膜而到達至上述複數個構件之端部的接觸部。
  11. 如請求項1之半導體裝置之製造方法，其中上述複數個側壁膜包 含矽氧化物。
  12. 如請求項1之半導體裝置之製造方法，其進而具備如下步驟：形成貫通上述積層體內之孔，上述孔與上述複數個構件之端部相隔；於上述孔內壁形成包含電荷儲存膜之絕緣膜；及於上述絕緣膜之側面形成半導體主體。
  13. 一種半導體裝置，其具備積層體及第1側壁膜，上述積層體包含：於上表面具有第1階面之第1構造體與於上表面具有第2階面之第2構造體，上述第1構造體包含：第1電極層；及第1絕緣體，其設置於上述第1電極層上；上述第2構造體係設置於除上述第1階面上以外之上述第1構造體上，上述第2構造體包含：第2電極層；及第2絕緣體，其設置於上述第2電極層上；且上述第1側壁膜設置於上述第1階面上，且與上述第2構造體之上表面相隔。
  14. 如請求項13之半導體裝置，其中上述第1側壁膜與上述第2構造體之側面相接。
  15. 如請求項13之半導體裝置，其進而具備與上述第1側壁膜及上述第2構造體相隔之第2側壁膜，上述積層體包含第3構造體，該第3構造體係設置於除上述第2階面上以外之上述第2構造體上，上述第3構造體包含： 第3電極層，其於上表面具有第3階面；及第3絕緣體，其設置於上述第3電極層上；且上述第2側壁膜設置於上述第3階面上，且與上述第3構造體相接。
  16. 如請求項13之半導體裝置，其中上述第1側壁膜包含：第1膜，其與上述第2構造體之側面相接；及第2膜，其與上述第2構造體相隔，且蝕刻速率小於上述第1膜之蝕刻速率；上述第1膜設置於上述第2膜與上述第2構造體之間；上述第2膜之沿著上述積層體之積層方向之厚度較上述第1膜之厚度更厚。
  17. 如請求項13之半導體裝置，其進而包括：絕緣層，其一體地設置於上述第1構造體及上述第2構造體上；及第1接觸部及第2接觸部，其等設置於上述絕緣層內，且沿上述積層體之積層方向延伸；上述第1接觸部與上述第1側壁膜及上述第1電極層相接，且與上述第2電極層相隔，上述第2接觸部與上述第2電極層相接，且與上述第1電極層及上述第1側壁膜相隔。
  18. 如請求項13之半導體裝置，其進而具備：半導體主體，其設置於上述積層體內，沿上述積層體之積層方向延伸，且上述半導體主體與上述第1階面及上述第2階面相隔；及電荷儲存膜，其設置於上述半導體主體與上述第1電極層之間 及上述半導體主體與上述第2電極層之間。
  19. 一種半導體裝置，其具備：積層體，其包含介隔絕緣體而積層之複數個電極層，且上述複數個電極層包含設置成階梯狀之複數個階面；複數個側壁膜，其等設置於上述複數個階面上，且上述複數個側壁膜隔著1個以上之階面而配置；半導體主體，其設置於上述積層體內，沿上述積層體之積層方向延伸，且上述半導體主體與上述複數個階面相隔；電荷儲存膜，其設置於上述積層體與上述半導體主體之間；及複數個接觸部，其等設置於上述複數個階面上，沿上述積層方向延伸，且複數個接觸部係與上述複數個電極層中之1個電極層相接，與其他複數個電極層相隔。
  20. 如請求項19之半導體裝置，其中上述複數個階面具有：複數個第1階面，其等於上方設置有上述複數個側壁膜；及複數個第2階面，其等與上述複數個第1階面不同；且沿著相對於上述積層方向相交之第1方向，上述複數個第1階面之寬度之偏差小於上述複數個第2階面之寬度之偏差。
TW105125203A 2016-01-21 2016-08-08 Semiconductor device and method of manufacturing same TWI643254B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662281576P 2016-01-21 2016-01-21
US62/281,576 2016-01-21

Publications (2)

Publication Number Publication Date
TW201727726A TW201727726A (zh) 2017-08-01
TWI643254B true TWI643254B (zh) 2018-12-01

Family

ID=59359529

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105125203A TWI643254B (zh) 2016-01-21 2016-08-08 Semiconductor device and method of manufacturing same

Country Status (4)

Country Link
US (1) US9997526B2 (zh)
JP (1) JP6609234B2 (zh)
CN (1) CN106992179B (zh)
TW (1) TWI643254B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI794618B (zh) * 2020-02-14 2023-03-01 日商鎧俠股份有限公司 半導體裝置及其製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153296B2 (en) * 2017-02-24 2018-12-11 Toshiba Memory Corporation Memory device and method for manufacturing same
CN107591406B (zh) * 2017-08-31 2018-12-18 长江存储科技有限责任公司 一种3d nand中台阶的形成方法
CN107482012B (zh) 2017-08-31 2018-07-27 长江存储科技有限责任公司 三维存储器及其制作方法
JP2019161094A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体メモリ
JP2019169554A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 記憶装置
JP2019201038A (ja) * 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体装置およびその製造方法
JP2020035833A (ja) * 2018-08-28 2020-03-05 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2020155494A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2020155499A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
KR102161740B1 (ko) * 2019-04-04 2020-10-05 삼성전자주식회사 효율적으로 워드라인을 형성하는 3차원 플래시 메모리 제조 방법
JP2021039965A (ja) * 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20210077217A (ko) 2019-12-17 2021-06-25 삼성전자주식회사 반도체 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090212350A1 (en) * 2008-02-25 2009-08-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacturing the same
US20120119287A1 (en) * 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. 3d semiconductor devices and methods of fabricating same
US20130056818A1 (en) * 2011-09-01 2013-03-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method for manufacturing same
US20150270165A1 (en) * 2014-03-21 2015-09-24 SK Hynix Inc. Semiconductor device and method of fabricating the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332469A (ja) 2002-05-10 2003-11-21 Fujitsu Ltd 不揮発性半導体記憶装置及びその製造方法
JP2009170661A (ja) 2008-01-16 2009-07-30 Toshiba Corp 半導体装置の製造方法
JP5253875B2 (ja) * 2008-04-28 2013-07-31 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
FR2933802B1 (fr) 2008-07-10 2010-10-15 Commissariat Energie Atomique Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand.
JP5398378B2 (ja) 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR20110015338A (ko) * 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
JP2011142276A (ja) 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5072995B2 (ja) 2010-03-24 2012-11-14 株式会社東芝 不揮発性半導体記憶装置
KR101778286B1 (ko) * 2011-01-03 2017-09-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법
JP2013058683A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
JP2013187200A (ja) 2012-03-05 2013-09-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2013258360A (ja) 2012-06-14 2013-12-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2014011389A (ja) 2012-07-02 2014-01-20 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP5908389B2 (ja) 2012-11-15 2016-04-26 株式会社東芝 不揮発性半導体記憶装置
JP2014167838A (ja) 2013-02-28 2014-09-11 Toshiba Corp 半導体記憶装置
JP2014183304A (ja) 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090212350A1 (en) * 2008-02-25 2009-08-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacturing the same
US20120119287A1 (en) * 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. 3d semiconductor devices and methods of fabricating same
US20130056818A1 (en) * 2011-09-01 2013-03-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method for manufacturing same
US20150270165A1 (en) * 2014-03-21 2015-09-24 SK Hynix Inc. Semiconductor device and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI794618B (zh) * 2020-02-14 2023-03-01 日商鎧俠股份有限公司 半導體裝置及其製造方法
US11735673B2 (en) 2020-02-14 2023-08-22 Kioxia Corporation Semiconductor device for improving performance of a block insulator and method of manufacturing the same

Also Published As

Publication number Publication date
CN106992179B (zh) 2021-02-09
US20170213840A1 (en) 2017-07-27
CN106992179A (zh) 2017-07-28
JP6609234B2 (ja) 2019-11-20
TW201727726A (zh) 2017-08-01
US9997526B2 (en) 2018-06-12
JP2017130644A (ja) 2017-07-27

Similar Documents

Publication Publication Date Title
TWI643254B (zh) Semiconductor device and method of manufacturing same
US20200295023A1 (en) Vertical memory devices and methods of manufacturing the same
TWI635598B (zh) 半導體裝置及其製造方法
US9431418B2 (en) Vertical memory devices and methods of manufacturing the same
CN106469735B (zh) 半导体装置及半导体装置的制造方法
CN108573977B (zh) 半导体装置及其制造方法
TWI604563B (zh) 半導體裝置及其製造方法
TWI655736B (zh) 半導體裝置及其製造方法
US9076797B2 (en) 3D memory array
TWI647792B (zh) Semiconductor memory device
TW201803091A (zh) 半導體裝置及其製造方法
TWI663716B (zh) 半導體裝置及其製造方法
TW201824521A (zh) 半導體裝置及其製造方法
KR20160054304A (ko) 수직형 메모리 장치 및 이의 제조 방법
US10002880B1 (en) Semiconductor device and method for manufacturing same
TWI595601B (zh) 記憶體元件及其製作方法
JP2019114745A (ja) 半導体装置
JP2019009382A (ja) 半導体装置
TWI654747B (zh) Semiconductor memory device
JP2018137299A (ja) 半導体装置
JP2019161067A (ja) 半導体装置およびその製造方法
KR20210014828A (ko) 반도체 메모리 소자 및 이의 제조 방법
US11930631B2 (en) Semiconductor memory device and method of fabricating the same
US20220216230A1 (en) Semiconductor device and method for fabricating the same
JP2022018104A (ja) メモリデバイスおよびその製造方法