JP2017130644A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】階段構造部を形成するときの工程数の増加を抑制できる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、複数の部材と、前記複数の部材とは異なる材料を有する複数の中間体と、が交互に積層された積層体を形成する工程と、少なくとも２層の前記複数の部材の端部を、前記積層方向に順次加工し、前記複数の部材と、前記複数の中間体と、が積層された階段状の段差を形成する工程と、前記段差に接する複数の側壁膜を形成する工程と、前記複数の部材の端部を階段状にする工程と、を備える。前記複数の部材の端部を階段状にする工程は、前記複数の部材のうち、前記複数の側壁膜と離間し、前記積層体から露出する部分を後退させる工程を含む。
【選択図】図１

Description

本発明の実施形態は、半導体装置とその製造方法に関する。
複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた３次元構造のメモリデバイスが提案されている。メモリデバイスは、ドレイン側選択トランジスタとソース側選択トランジスタとの間に直列に接続された複数のメモリセルを有する。積層体の電極層は、ドレイン側選択トランジスタ、ソース側選択トランジスタ、およびメモリセルのゲート電極である。メモリセルが配置されたメモリセルアレイの外側には、積層体を階段状に加工した階段構造部がある。メモリ周辺回路は、階段構造部を介して、ドレイン側選択トランジスタ、ソース側選択トランジスタ、およびメモリセルと電気的に接続される。積層体の積層数増加に伴い、階段構造部を形成する工程数が増加し得る。
特開２０１３−５８６８３号公報
実施形態は、階段構造部を形成するときの工程数の増加を抑制できる半導体装置とその製造方法を提供する。
実施形態によれば、半導体装置の製造方法は、複数の部材と、前記複数の部材とは異なる材料を有する複数の中間体と、が交互に積層された積層体を形成する工程と、少なくとも２層の前記複数の部材の端部を、前記積層方向に順次加工し、前記複数の部材と、前記複数の中間体と、が積層された階段状の段差を形成する工程と、前記段差に接する複数の側壁膜を形成する工程と、前記複数の部材の端部を階段状にする工程と、を備える。前記複数の部材の端部を階段状にする工程は、前記複数の部材のうち、前記複数の側壁膜と離間し、前記積層体から露出する部分を後退させる工程を含む。
図１は、第１実施形態の半導体装置のレイアウトを示す模式平面図。 図２は、第１実施形態のメモリセルアレイの模式斜視図。 図３は、第１実施形態の半導体装置の模式断面図。 図４（ａ）は、第１実施形態の半導体装置の模式平面図であり、図４（ｂ）は、図３中の破線枠４の拡大模式断面図。 図５（ａ）および図５（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図。 図６（ａ）および図６（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図。 図７（ａ）および図７（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図。 図８（ａ）および図８（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図。 図９（ａ）および図９（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図。 図１０（ａ）および図１０（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図。 図１１は、第１実施形態の半導体装置の製造方法を示す模式断面図。 図１２は、第１実施形態の半導体装置の製造方法を示す模式断面図。 図１３（ａ）〜図１３（ｃ）は、第１実施形態の半導体装置の他の製造方法を示す模式断面図。 図１４は、図３中の破線枠１４の拡大模式断面図。 図１５は、第２実施形態の半導体装置の模式断面図。 図１６は、図１５中の破線枠１６の拡大模式断面図。 図１７（ａ）および図１７（ｂ）は、第２実施形態の半導体装置の製造方法を示す模式断面図。 図１８（ａ）および図１８（ｂ）は、第２実施形態の半導体装置の製造方法を示す模式断面図。 図１９（ａ）および図１９（ｂ）は、第２実施形態の半導体装置の製造方法を示す模式断面図。 図２０（ａ）および図２０（ｂ）は、第２実施形態の半導体装置の製造方法を示す模式断面図。 図２１は、第３実施形態の半導体装置の模式断面図。 図２２は、図２１中の破線枠２２の拡大模式断面図。 図２３（ａ）および図２３（ｂ）は、第３実施形態の半導体装置の製造方法を示す模式断面図。 図２４は、第３実施形態の半導体装置の製造方法を示す模式断面図。 図２５は、第４実施形態の半導体装置の模式断面図。 図２６は、図２５中の破線枠２６の拡大模式断面図。 図２７（ａ）は、比較例の半導体装置の模式平面図であり、図２７（ｂ）は、図２７（ａ）中の２７Ｂ−２７Ｂ線に沿う模式断面図。 図２８（ａ）は、第４実施形態の半導体装置の模式平面図であり、図２８（ｂ）は、図２８（ａ）中の２８Ｂ−２８Ｂ線に沿う模式断面図。 図２９は、第４実施形態の階段構造部および比較例の階段構造部の一部の拡大模式断面図。 図３０（ａ）は、他の比較例の半導体装置の模式平面図であり、図３０（ｂ）は、図３０（ａ）中の３０Ｂ−３０Ｂ線に沿う模式断面図。 図３１（ａ）は、第４実施形態の半導体装置の模式平面図であり、図３１（ｂ）は、図３１（ａ）中の３１Ｂ−３１Ｂ線に沿う模式断面図。 図３２（ａ）および図３２（ｂ）は、第４実施形態の半導体装置の製造方法を示す模式断面図。 図３３（ａ）および図３３（ｂ）は、第４実施形態の半導体装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
（第１実施形態：半導体装置）
図１は、第１実施形態の半導体装置の平面レイアウトを示す模式平面図である。図２は、第１実施形態の半導体装置のメモリセルアレイ１の模式斜視図である。
図１および図２において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層体１００の積層方向）とする。
図１および図２に示すように、第１実施形態の半導体装置は、メモリセルアレイ１と、階段構造部２とを含む。メモリセルアレイ１および階段構造部２は、例えば、基板１０の主面上に設けられている。階段構造部２は、メモリセルアレイ１の外側に設けられている。基板１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。基板１０の導電型は、例えば、ｐ型である。
メモリセルアレイ１は、積層体１００と、複数の柱状部ＣＬと、複数のスリットＳＴとを含む。積層体１００は、基板１０の主面上に設けられている。積層体１００は、絶縁体４０を介して積層された複数の電極層（ＳＧＤ、ＷＬ、ＳＧＳ）を含む。積層体１００は、メモリセルアレイ１から階段構造部２まで一体に設けられている。
電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、絶縁体４０を介して離間して積層されている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、導電物を含む。導電物は、例えば、タングステンを含む。絶縁体４０は、シリコン酸化膜等の絶縁物であってもよく、エアギャップを含んでいてもよい。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の積層数は、任意である。
電極層ＳＧＳは、ソース側選択ゲートである。電極層ＳＧＤは、ドレイン側選択ゲートである。電極層ＷＬは、ワード線である。ソース側選択ゲートＳＧＳは、絶縁体４０を介して、基板１０の主面上に設けられている。ソース側選択ゲートＳＧＳ上には、絶縁体４０を介して、複数のワード線ＷＬが設けられている。最上層のワード線ＷＬ上には、絶縁体４０を介して、ドレイン側選択ゲートＳＧＤが設けられている。
ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲートＳＧＤの少なくとも１つをゲート電極とする。ソース側選択トランジスタＳＴＳは、ソース側選択ゲートＳＧＳの少なくとも１つをゲート電極とする。ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続される。メモリセルＭＣは、ワード線ＷＬの１つをゲート電極とする。
スリットＳＴは、積層体１００内に設けられている。スリットＳＴは、積層体１００の内部において、積層体１００の積層方向（Ｚ方向）および基板１０の主面方向（Ｘ方向）に沿って延びる。図１および図２には図示しないが、スリットＳＴは、メモリセルアレイ１から階段構造部２にかけて延びる。スリットＳＴは、積層体１００を、Ｙ方向に複数に分離する。スリットＳＴによって分離された各領域は、"ブロック"とよばれる。
スリットＳＴ内には、ソース線ＳＬが設けられている。ソース線ＳＬは、導電物を含む。導電物は、例えば、タングステンおよびチタンの少なくともいずれかを含む。ソース線ＳＬは、例えば、チタンおよびチタン窒化膜の積層体を含んでもよい。ソース線ＳＬは、基板１０と電気的に接続されている。
ソース線ＳＬの上方には、上層配線８０が配置されている。上層配線８０は、Ｙ方向に延びる。上層配線８０は、Ｙ方向に沿って並ぶ複数のソース線ＳＬと電気的に接続されている。上層配線８０は、図示しない周辺回路と電気的に接続されている。
柱状部ＣＬは、スリットＳＴによって分離された積層体１００内に設けられている。柱状部ＣＬは、積層体１００の積層方向（Ｚ方向）に延びる。柱状部ＣＬは、例えば、円柱状、または楕円柱状に形成される。柱状部ＣＬは、メモリセルアレイ１内に、例えば、千鳥格子状、または正方格子状に配置される。ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳおよびメモリセルＭＣは、柱状部ＣＬに配置される。
柱状部ＣＬの上方には、複数のビット線ＢＬが設けられている。複数のビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、コンタクト部Ｃｂを介して、ビット線ＢＬの１つと電気的に接続されている。１つのビット線ＢＬは、各ブロックから、１つずつ選ばれた柱状部ＣＬと電気的に接続されている。柱状部ＣＬの下端部は、基板１０を介して、ソース線ＳＬと電気的に接続されている。
図３は、図１中の３−３線に沿う模式断面図である。図３において、積層体１００よりも上の構造は、省略している。
図３に示すように、柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、コア層５０とを含む。メモリ膜３０、半導体ボディ２０、およびコア層５０は、積層体１００の積層方向（Ｚ方向）に沿って延びる。メモリ膜３０は、積層体１００に接して設けられている。メモリ膜３０の形状は、例えば、筒状である。メモリ膜３０上には、半導体ボディ２０が設けられている。半導体ボディ２０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２０は、基板１０と電気的に接続されている。半導体ボディ２０上には、コア層５０が設けられている。コア層５０は、絶縁性である。コア層５０は、例えば、シリコン酸化物を含む。コア層５０の形状は、例えば、柱状である。柱状部ＣＬ内の詳細は、後述する。
電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の端部は、階段構造部２に配置される。階段構造部２において、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の端部は、階段状にずらされながら積層されている。これにより、各電極層（ＳＧＤ、ＷＬ、ＳＧＳ）に対して、電気的に配線が接続される。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の端部を含み、電気的に配線が接続される部分は、"テラス１１１"とよばれる。すなわち、テラス１１１は、各電極層（ＳＧＤ、ＷＬ、ＳＧＳ）において、上層配線とのコンタクトをとるための領域である。
各テラス１１１上には、絶縁体４０を介して絶縁層８１が一体に設けられている。絶縁層８１は、例えばシリコン酸化物を含む。絶縁層８１内には、Ｚ方向に延びる複数のコンタクト部Ｃｃが設けられている。各コンタクト部Ｃｃは、複数の電極層（ＳＧＤ、ＷＬ、ＳＧＳ）のうち、１層の電極層（ＳＧＤ、ＷＬ、ＳＧＳ）と電気的に接続し、その他の電極層（ＳＧＤ、ＷＬ、ＳＧＳ）と離間している。複数のテラス１１１のうち、一部のテラス１１１上には、絶縁体４０を介して側壁膜５１が設けられている。
図４（ａ）は、図３における階段構造部２の模式平面図である。図４（ａ）においては、テラス１１１、コンタクト部Ｃｃおよび側壁膜５１のみ示す。また、図中の破線は、各テラス１１１の境界を示す。
図４（ａ）の平面図に示すように、複数の側壁膜５１は、隣接する２つのテラス１１１を隔てて配置されている。例えば、第１テラス１１１−１と第４テラス１１１−４の側壁膜５１の間に、側壁膜５１のない２つの第２テラス１１１−２と第３テラス１１１−３とが配置されている。側壁膜５１は、例えば、アモルファスシリコンまたはシリコン窒化物を含む。側壁膜５１は、例えば、絶縁体４０とは異なる組成のシリコン酸化物を含んでもよい。例えば、側壁膜５１が絶縁性を有する場合、側壁膜５１は、コンタクト部Ｃｃと接していてもよい。
図４（ｂ）は、図３中の破線枠４の拡大模式断面図である。
図４（ｂ）に示すように、積層体１００は、第１構造体〜第４構造体１１０−１〜１１０−４を含む。各構造体１１０−１〜１１０−４は、第１電極層〜第４電極層ＷＬ−１〜ＷＬ−４と、その上に設けられた第１絶縁体〜第４絶縁体４０−１〜４０−４とをそれぞれ１層ずつ含む。第２構造体１１０−２は、第１構造体１１０−１上に第１テラス１１１−１を除いて設けられている。第３構造体１１０−３は、第２構造体１１０−２上に第２テラス１１１−２を除いて設けられている。第４構造体１１０−４は、第３構造体１１０−３上に第３テラス１１１−３を除いて設けられている。
第１テラス１１１−１上には、第１絶縁体４０−１を介して側壁膜５１が設けられている。側壁膜５１は、第１絶縁体４０−１の上面および第２電極層ＷＬ−２の側面と接している。側壁膜５１は、例えば、第２絶縁体４０−２の側面と接してもよい。
第４テラス１１１−４上には、第４絶縁体４０−４を介して側壁膜５１が設けられている。側壁膜５１は、第４絶縁体４０−４の上面およびその上に積層された電極層ＷＬの側面と接している。第４テラス１１１−４上の側壁膜５１は、第１テラス１１１−１上の側壁膜５１、第１構造体１１０−１および第２構造体１１０−２と離間する。
第２テラス１１１−２上および第３テラス１１１−３上には、側壁膜５１が設けられておらず、第２絶縁体４０−２の上面および第３絶縁体４０−３の上面は、側壁膜５１と離間している。また、第３構造体１１０−３の側面は、側壁膜５１と離間している。
第１実施形態では、側壁膜５１は、隣接する２つのテラス１１１を隔てて、テラス１１１上に設けられている。この側壁膜５１は、後述する置換部材を階段状に加工する工程において、置換部材のエッチング保護膜として用いられる。このため、側壁膜５１でカバーされていない置換部材を、選択的に後退させることができる。これにより、例えば、置換部材を１層ずつ加工して階段構造を形成する方法に比較して、工程数を減少させることができる。この工程の詳細は、後述する。
なお、第１実施形態において、側壁膜５１は、隣接する２つのテラス１１１を隔てて配置されているが、隔てるテラス１１１の数は１以上であれば任意であり、以下の実施形態においても同様である。
（第１実施形態：製造方法）
次に、第１実施形態に係る半導体装置の製造方法の一例を、説明する。
図５（ａ）〜図１２は、第１実施形態の半導体装置の製造方法を示す模式断面図である。
＜積層体１００の形成＞
図５（ａ）に示すように、積層体１００を、基板１０上に形成する。積層体１００は、置換部材４１と、絶縁体４０（中間体）とが交互に積層された状態である。置換部材４１は、後に電極層（ＳＧＤ、ＷＬ、ＳＧＳ）に置換される部材である。置換部材４１の材料は、絶縁体４０とエッチング選択比をとることができる材料から選ばれる。例えば、絶縁体４０としてシリコン酸化物を選んだとき、置換部材４１には、シリコン窒化物が選ばれる。
＜段差２１１を階段状に形成（段差形成工程）＞
次に、図５（ｂ）に示すように、積層体１００の一部を後退させる。図の矢印は、積層体１００の後退部分を示す。これにより、段差２１１が形成される。積層体１００を後退させる方法として、例えば、積層体１００上に形成したフォトレジスト７１をマスクとしたＲＩＥ法（Reactive Ion Etching）等の異方エッチングが用いられる。第１実施形態では、３層の置換部材４１および絶縁体４０の一部（端部）を除去し、段差２１１が形成される。３層の置換部材４１および絶縁体４０の側面は、段差２１１から露出している。
次に、図６（ａ）に示すように、フォトレジスト７１をスリミングした後、積層体１００をさらにエッチングする。図の破線は、スリミング前のフォトレジスト７１の表面を示す。これにより、２つの段差２１１が形成される。
次に、図６（ｂ）に示すように、複数の段差２１１を階段状に形成する。複数の段差２１１は、上述したフォトレジスト７１のスリミングと、積層体１００のエッチングと、を交互に繰り返すことで、階段状に形成される。ここで、この工程を"段差形成工程"とよぶ。このとき、第１実施形態では、各段差２１１は、それぞれ異なる層における３層の置換部材４１および絶縁体４０を含む。各段差２１１からは、３層の置換部材４１および絶縁体４０の側面が露出している。
段差形成工程において、例えば、積層体１００をエッチングするとき、１層の置換部材４１および絶縁体４０の一部を除去する場合がある。この場合、置換部材４１の積層数と同じ回数のエッチングを行う必要があり、工程数が多くなる。また、階段形成工程の回数が多くなると、フォトレジスト７１がスリミングにより薄くなり過ぎ、エッチングのマスクとして機能しなくなる場合がある。この場合、フォトレジスト７１を再度形成する必要が生じ、工程数が増加する。
この点、第１実施形態によれば、段差形成工程において、３層の置換部材４１および絶縁体４０を一度に除去する。このため、１層ずつ後退させる場合に比較して、積層体１００のエッチング回数と、フォトレジスト７１を再度形成する回数とを削減できる。これにより、工程数を削減することができる。
ここで、１つの段差２１１に含まれる置換部材４１を、上層から順に第１置換部材４１ｔ、第２置換部材４１ｍおよび第３置換部材４１ｂとし、第１置換部材４１ｔ上に形成された絶縁体４０を、第１絶縁体４０ｔとする。
＜側壁膜５１の形成＞
次に、図７（ａ）に示すように、各段差２１１に接する複数の側壁膜５１を形成する。複数の側壁膜５１は、それぞれ離間している。複数の側壁膜５１は、例えば、積層体１００上に、側壁膜５１をコンフォーマルに形成する。このとき、第１置換部材４１ｔの側面および第１絶縁体４０ｔの側面は、側壁膜５１と接している。その後、段差２１１と離間した部分の側壁膜５１を除去する。これにより、それぞれ離間した複数の側壁膜５１が形成される。このとき、第１置換部材４１ｔの側面および第１絶縁体４０ｔの側面は、側壁膜５１と離間し、段差２１１から露出している。これに対し、第２置換部材４１ｍおよび第３置換部材４１ｂの側面は、側壁膜５１と接しており、段差２１１から露出していない。
側壁膜５１は、例えば、ＣＶＤ法（chemical vapor deposition）を用いて、積層体１００上にコンフォーマルに形成される。その後、第１置換部材４１ｔの側面および段差２１１と離間した部分の側壁膜５１を除去する。これにより、それぞれ離間した複数の側壁膜５１が形成される。
側壁膜５１の材料は、置換部材４１とエッチング選択比をとることができる材料から選ばれる。例えば、置換部材４１としてシリコン窒化膜を選んだとき、側壁膜５１には、アモルファスシリコンが選ばれる。また、側壁膜５１として、例えば、絶縁体４０と同じ材料（例えばシリコン酸化物）を選んでもよい。この場合、側壁膜５１には、絶縁体４０とは異なる組成の材料が選ばれ、例えば、絶縁体４０よりもエッチングレートの大きい材料が選ばれる。なお、側壁膜５１として、例えば、置換部材４１と同じシリコン窒化物を選ぶことも可能であり、その場合の製造方法は、後述する。
＜置換部材４１および絶縁体４０を階段状に加工＞
次に、図７（ｂ）に示すように、側壁膜５１と離間し、段差２１１から露出した置換部材４１の側面を後退させる。図の矢印は、置換部材４１の後退部分を示す。これにより、第１置換部材４１ｔの後退部分には、スペース４２が形成される。置換部材４１を後退させる方法として、例えば、リン酸溶液を使用するウェットエッチング等の等方エッチングが用いられる。このとき、第２置換部材４１ｍの側面および第３置換部材４１ｂの側面は、側壁膜５１と接しているため、後退しない。すなわち、複数の置換部材４１のうち、各段差２１１から露出した置換部材４１のみを一度に後退させることができる。
次に、図８（ａ）に示すように、側壁膜５１を後退させる。図の破線部は、側壁膜５１を後退させる前の表面の位置を示す。側壁膜５１を後退させる方法として、例えば、ＲＩＥ法等の異方エッチングまたは等方エッチングが用いられる。このとき、側壁膜５１の第２置換部材４１ｍと接する部分が除去され、段差２１１から第２置換部材４１ｍの側面が露出する。これに対し、第３置換部材４１ｂの側面は、側壁膜５１と接したままであり、段差２１１から露出しない。
次に、図８（ｂ）に示すように、側壁膜５１と離間し、段差２１１から露出した置換部材４１の側面を後退させる。このとき、第１置換部材４１ｔをさらに後退させることで、スペース４２が拡張される。また、第２置換部材４１ｍの後退部分には、スペース４３が形成される。これに対し、第３置換部材４１ｂの側面は、側壁膜５１と接しているため、後退しない。
次に、図９（ａ）に示すように、スペース４３、４４上に形成され、置換部材４１と離間する絶縁体４０を除去する。図の破線部は、絶縁体４０の除去前の表面の位置を示す。これにより、各置換部材４１の端部および各絶縁体４０の端部は、階段状に加工され、各置換部材４１の端部の上面には、テラス１２１が形成される。
このような工程を経ると、置換部材４１を１層ずつ加工して階段構造を形成する方法に比較して、工程数を減少させることができる。このとき、複数の側壁膜５１は、隣接する２つのテラス１２１を隔てて残る。
なお、例えば、各段差２１１に対し、４層以上の置換部材４１および絶縁体４０が形成されている場合、図７（ｂ）および図８（ｂ）に示した置換部材４１を後退させる工程と、図８（ａ）に示した側壁膜５１を後退させる工程とを交互に複数回実施することで、すべての段差２１１について、各置換部材４１の端部を階段状に加工することが可能である。また、段差形成工程において、各段差２１１が、少なくとも２層の置換部材４１および絶縁体４０を含むことで、工程数の削減が可能である。また、例えば、Ｘ方向に加えてＹ方向にも段差２１１が階段状に形成されている場合においても、上述した工程と同様に、工程数の削減が可能である。
＜絶縁層８１の形成＞
次に、図９（ｂ）に示すように、絶縁層８１を、絶縁体４０を介して各テラス１２１上に一体に形成する。絶縁層８１として、例えば、シリコン酸化物が用いられる。その後、絶縁層８１の上面を、積層体１００の上面と、ほぼ一致するまで後退させる。これにより、テラス１２１上に生じた凹部は、絶縁層８１によって埋め込まれる。
＜柱状部ＣＬの形成＞
次に、図１０（ａ）に示すように、複数の柱状部ＣＬを、積層体１００内に形成する。柱状部ＣＬは、ホールＭＨ内に形成される。ホールＭＨは、例えば、ＲＩＥ法を用いて形成され、積層体１００内を貫通し、基板１０に達する。ホールＭＨは、テラス１２１と離間する。柱状部ＣＬは、メモリ膜３０の形成工程と、半導体ボディ２０の形成工程と、コア層５０の形成工程と、を経て、ホールＭＨ内に形成される。柱状部ＣＬは、複数のテラス１２１と離間する。半導体ボディ２０は、基板１０と接する。
＜電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の形成（リプレイス工程）＞
次に、図１０（ｂ）に示すように、複数のスリットＳＴを、積層体１００内に形成する。スリットＳＴは、Ｚ方向およびＸ方向に延びる。スリットＳＴは、積層体１００を貫通し、基板１０に達する。
次に、図１１に示すように、置換部材４１を、スリットＳＴを介して、積層体１００から除去する。これにより、置換部材４１を除去した部分には、スペース４１ｓが形成される。
次に、図１２に示すように、置換部材４１が除去された部分には、図１４に示すブロック絶縁膜３５（図１２では省略）および電極層（ＳＧＳ、ＷＬ、ＳＧＤ）が形成される。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、例えば、タングステンを含む。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、柱状部ＣＬの周囲を囲む。なお、図１１および図１２に示した一連の工程を、"リプレイス工程"とよぶ。
＜ソース線ＳＬおよびコンタクト部Ｃｃの形成＞
次に、図２に示したように、スリットＳＴ内に、ソース線ＳＬを形成する。ソース線ＳＬと、積層体１００との間には、図示しない絶縁膜が形成され、ソース線ＳＬは、積層体１００と離間している。
次に、図３に示したように、絶縁層８１内に、Ｚ方向に延びる複数のコンタクト部Ｃｃを形成する。各コンタクト部Ｃｃは、絶縁体４０を介して、コンタクト領域であるテラス１１１と接する。各コンタクト部Ｃｃは、１層の電極層（ＳＧＳ、ＷＬ、ＳＧＤ）と接続され、その他の電極層（ＳＧＳ、ＷＬ、ＳＧＤ）と離間する。これにより、階段構造部２が形成される。
その後、積層体１００上には、図２に示した上層配線８０、ビット線ＢＬ等を形成し、第１実施形態の半導体装置を形成する。
（第１実施形態：他の製造方法）
次に、図１３（ａ）〜図１３（ｃ）を参照して、第１実施形態の他の製造方法について説明する。他の製造方法は、側壁膜５１として、置換部材４１と同じ材料を選んだときの製造方法の一例である。他の製造方法では、図７（ａ）〜図８（ａ）で示した置換部材４１を後退させる工程と、側壁膜５１を後退させる工程とを、同時に実施できる。そのため、工程数の削減が可能である。
図１３（ａ）〜図１３（ｃ）は、本実施形態の半導体装置の他の製造方法を示す模式断面図である。
＜積層体１００の形成〜側壁膜５１の形成＞
図５（ａ）〜図７（ａ）に示した、積層体１００の形成から側壁膜５１の形成までの工程は、上述した製造方法と同様である。本製造方法では、側壁膜５１および置換部材４１は、それぞれ組成比の異なるシリコン窒化物を含み、置換部材４１は、側壁膜５１のエッチングレートよりも大きい。置換部材４１および側壁膜５１のエッチングレートは、例えば、シリコンの組成比を変更することにより任意に設定することが可能である。また、上述したシリコン窒化物以外の材料においても、絶縁体４０とのエッチング選択比をとれる材料であれば、任意である。
＜置換部材４１および絶縁体４０を階段状に加工＞
次に、図１３（ａ）に示すように、段差２１１から露出した第１置換部材４１ｔの側面の後退と同時に、側壁膜５１を後退させる。図の矢印は、置換部材４１および側壁膜５１の後退部分を示す。置換部材４１および側壁膜５１を後退させる方法として、例えば、リン酸溶液を使用するウェットエッチング等の等方エッチングが用いられる。
その後、図１３（ｂ）に示すように、側壁膜５１の後退に伴い、側壁膜５１の第２置換部材４１ｍと接する部分が除去され、段差２１１から第２置換部材４１ｍが露出する。このため、エッチングを続けることで、第１置換部材４１ｔおよび側壁膜５１に加えて、第２置換部材４１ｍの側面も同時に後退させることができる。これにより、第１置換部材４１ｔおよび第２置換部材４１ｍを後退させた部分には、スペース４２、４３が形成される。このとき、第２置換部材４１ｍのエッチングが開始するタイミングは、側壁膜５１のエッチングレート、膜厚等により調整することができる。そのため、エッチングにおける第１置換部材４１ｔの後退量、および第２置換部材４１ｍの後退量は、任意に調整することが可能である。
次に、図９（ａ）に示した工程を実施し、各置換部材４１の端部および各絶縁体４０の端部は、階段状に加工され、各置換部材４１の端部の上面には、テラス１２１が形成される。
＜絶縁層８１の形成〜コンタクト部Ｃｃの形成＞
その後、図９（ｂ）以降に示した工程を実施し、本実施形態の半導体装置を形成する。
なお、上述した製造方法は、置換部材４１の代わりに、金属部材を選択した場合においても実施することが可能である。この場合、例えば、絶縁体４０として、シリコン窒化物が選択され、側壁膜５１として、シリコン酸化膜が選択される。例えば、金属部材として、タングステンが用いられる場合は、硫酸過水を使用するウェットエッチングが用いられる。置換部材４１の代わりに金属部材を選択することで、リプレイス工程を行わずに半導体装置を形成することが可能である。これにより、工程数を削減することができる。また、後述する実施形態においても、置換部材４１の代わりに金属部材を選択してもよく、その場合にも、リプレイス工程を行わずに半導体装置を形成することが可能である。
（第１実施形態：側壁膜５１）
図１３（ｃ）は、側壁膜５１を形成したときの形状を示す模式断面図である。
図１３（ｃ）に示すように、側壁膜５１の最上部５１ｔは、第１置換部材４１ｔの上面と、第２置換部材４１ｍの上面との間の高さに形成される。この間に最上部５１ｔが形成されていれば、側壁膜５１と、第１置換部材４１ｔとのエッチングを同じタイミングで開始することができ、第１置換部材４１ｔの後退量のばらつきを低減させることができる。
側壁膜５１は、第２置換部材４１ｍの上面と同一平面上において、Ｘ方向に厚さＤ１を有する。また、側壁膜５１は、第３置換部材４１ｂの上面と同一平面上において、Ｘ方向に厚さＤ２を有する。このとき、各厚さＤ１、Ｄ２およびＺ方向における絶縁体４０の厚さＤ３の関係は、式（１）〜（３）を満たす。

Ｄ１＞１＋α （１）
Ｄ２＞２＋２α （２）
α＝Ｄ３×（側壁膜のエッチングレート）／（置換部材のエッチングレート） （３）
式（１）〜（３）を満たすことにより、置換部材４１を上層から順に後退させることができる。例えば、式（１）〜（３）を満たさない場合、置換部材４１が、上層から順に段差２１１から露出する前に、側壁膜５１のＸ方向の膜厚が薄くなり、保護膜として機能しなくなる可能性がある。このため、置換部材４１を上層から順に後退させることができず、置換部材４１の端部を階段状に加工できない。それに対し、第１実施形態では、式（１）〜（３）を満たす。このため、側壁膜５１の後退量を利用して、置換部材４１の側面が段差２１１から露出するタイミングを制御することができる。これにより、置換部材４１を１層ずつ加工して階段構造を形成する方法に比較して、少ない工程数で置換部材４１を階段状に加工できる。
（第１実施形態：柱状部ＣＬ）
次に、図１４を参照して、第１実施形態の柱状部ＣＬの一例について説明する。
図１４は、図３中の破線枠１４の拡大模式断面図である。
図１４に示すように、メモリ膜３０は、トンネル絶縁膜３１および電荷蓄積膜３２を含む。電荷蓄積膜３２は、積層体１００に接して設けられている。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。電荷蓄積膜３２は、シリコン窒化物の他、ハフニウム酸化物を含んでいてもよい。電荷蓄積膜３２は、膜中に、電荷をトラップするトラップサイトを有する。メモリセルＭＣのしきい値は、トラップサイトにトラップされた電荷の有無、およびトラップされた電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜３１は、電荷蓄積膜３２と、半導体ボディ２０との間に設けられている。トンネル絶縁膜３１は、例えば、シリコン酸化物、またはシリコン酸化物と、シリコン窒化物と、を含む。トンネル絶縁膜３１は、電荷蓄積膜３２と、半導体ボディ２０との間の電位障壁である。トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷を注入するとき（書き込み動作）、および電荷蓄積膜３２から半導体ボディ２０に電荷を放出させるとき（消去動作）、電荷がトンネリングする。
図１４には図示しないが、メモリ膜３０は、例えば、カバー絶縁膜を含んでいてもよい。カバー絶縁膜は、電荷蓄積膜３２と、積層体１００との間に設けられる。カバー絶縁膜は、例えば、シリコン酸化物を含む。例えば、図１１に示した置換部材４１を除去する工程において、カバー絶縁膜は、電荷蓄積膜３２をエッチングから保護する。
積層体１００内には、ブロック絶縁膜３５が設けられている。ブロック絶縁膜３５は、絶縁体４０と、電極層（ＳＧＤ、ＷＬ、ＳＧＳ：図１４ではＷＬのみ記載）との間、および電極層（ＳＧＤ、ＷＬ、ＳＧＳ）と、メモリ膜３０との間に設けられる。ブロック絶縁膜３５は、絶縁体４０と、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）との間において、積層体１００の平面方向（ＸＹ平面）に沿う。ブロック絶縁膜３５は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）と、メモリ膜３０との間において、積層方向（Ｚ方向）に沿う。ブロック絶縁膜３５は、第１ブロック絶縁層３３と、第２ブロック絶縁層３４とを含む。
第１ブロック絶縁層３３は、ブロック絶縁膜３５内において、メモリ膜３０側に設けられる。第１ブロック絶縁層３３は、ブロック絶縁膜３５の下端部からブロック絶縁膜３５の上端部に向かって連続して設けられる。第２ブロック絶縁層３４は、ブロック絶縁膜３５内において、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）側に設けられる。第２ブロック絶縁層３４は、第１ブロック絶縁層３３に沿って連続して設けられる。第１ブロック絶縁層３３は、第２ブロック絶縁層３４とは異なる材料を含む。例えば、第１ブロック絶縁層３３は、シリコン酸化物を主要な成分とした絶縁物である。第１ブロック絶縁層３３は、例えば、ＳｉＯ２である。一方、第２ブロック絶縁層３４は、金属酸化物を主要な成分とした絶縁物である。金属は、例えば、アルミニウムである。第２ブロック絶縁層３４は、例えば、Ａｌ２Ｏ３である。第１ブロック絶縁層３３は、第１比誘電率を有する。第２ブロック絶縁層３４は、第１比誘電率よりも高い第２比誘電率を有する。
図１４には図示しないが、ブロック絶縁膜３５と、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）との間には、バリア膜が設けられてもよい。バリア膜は、例えば、チタン窒化物を含む。バリア膜は、例えば、チタンおよびチタン窒化物を含んでいてもよい。また、ブロック絶縁膜３５は、電荷蓄積膜３２と、積層体１００との間に設けられ、積層方向（Ｚ方向）に延びていてもよい。
以上、本実施形態によれば、階段構造部を形成する工程数の削減が可能である。
（第２実施形態：半導体装置）
図１５は、第２実施形態の半導体装置の模式断面図である。図１５に示す断面図は、図３に示した断面図に対応する。図１６は、図１５中の破線枠１６の拡大模式断面図である。
図１５および図１６に示すように、第２実施形態の半導体装置が、第１実施形態の半導体装置と異なるところは、側壁膜５２が、第１膜５２ａと、第２膜５２ｂとを含むこと、である。
図１６に示すように、第１テラス１１１−１上には、第１絶縁体４０−１を介して、第１膜５２ａおよび第２膜５２ｂが設けられている。第１膜５２ａは、第１絶縁体４０−１の上面および第２電極層ＷＬ−２の側面と接している。第２膜５２ｂは、第１絶縁体４０−１の上面および第１膜５２ａの側面と接し、第２電極層ＷＬ−２と離間している。
第４テラス１１１−４上には、第４絶縁体４０−４を介して、第１膜５２ａおよび第２膜５２ｂが設けられている。第１膜５２ａは、第４絶縁体４０−４の上面およびその上の電極層ＷＬの側面と接している。第２膜５２ｂは、第４絶縁体４０−４の上面および第１膜５２ａの側面と接し、その上の電極層ＷＬと離間している。
Ｚ方向に沿って、第２膜５２ｂの厚さは、第１膜５２ａの厚さよりも厚い。第１膜５２ａおよび第２膜５２ｂは、絶縁物を含む。例えば、第２膜５２ｂがカーボン含有物（例えば硬質炭素膜）を含む場合、第１膜５２ａは、アモルファスシリコン、シリコン窒化物およびシリコン酸化物の少なくともいずれかを含む。例えば、第２膜５２ｂがアモルファスシリコンを含む場合、第１膜５２ａは、シリコン窒化物およびシリコン酸化物の少なくともいずれかを含む。例えば、第２膜５２ｂがシリコン酸化物を含む場合、第１膜５２ａは、シリコン窒化物および第２膜５２ｂとは組成の異なるシリコン酸化物の少なくともいずれかを含む。例えば、第２膜５２ｂがシリコン窒化物を含む場合、第１膜５２ａは、第２膜５２ｂとは組成の異なるシリコン窒化物を含む。例えば、第２膜５２ｂが金属および金属酸化物の少なくともいずれかを含む場合、第１膜５２ａは、シリコン酸化物およびシリコン窒化物の少なくともいずれかを含む。
第２実施形態においても、第１膜５２ａと、第２膜５２ｂとを含む側壁膜５２は、隣接する２つのテラス１１１を隔てて、テラス１１１上に設けられている。このため、置換部材４１を階段状に加工する工程において、側壁膜５２でカバーされていない置換部材４１を、選択的に後退させることが可能となる。これにより、例えば、置換部材４１を１層ずつ加工して階段構造を形成する方法に比較して、工程数を減少させることができる。
（第２実施形態：製造方法）
次に、第２実施形態の半導体装置の製造方法を説明する。
図１７（ａ）〜図１９（ｂ）は、第２実施形態の半導体装置の製造方法を示す模式断面図である。
＜積層体１００の形成〜側壁膜５２の形成＞
例えば、図５（ａ）〜図６（ｂ）を参照して説明した製造方法に従って、図１７（ａ）に示す積層体１００の構造を得る。図１７（ａ）には、階段状の段差２１１を形成した後、積層体１００上に、第１膜５２ａをコンフォーマルに形成した状態が示されている。
次に、図１７（ｂ）に示すように、段差２１１と離間した部分の第１膜５２ａを除去する。これにより、それぞれ離間した複数の第１膜５２ａが形成される。
次に、図１８（ａ）に示すように、積層体１００上に、第２膜５２ｂをコンフォーマルに形成する。このとき、第１膜５２ａの側面および上面は、第２膜５２ｂと接する。
次に、図１８（ｂ）に示すように、第１膜５２ａと離間した部分の第２膜５２ｂを除去する。これにより、それぞれ離間した複数の第２膜５２ｂが形成される。
第１膜５２ａの材料は、置換部材４１および絶縁体４０とエッチング選択比をとることができる材料から選ばれる。また、第２膜５２ｂの材料は、置換部材４１、絶縁体４０および第１膜５２ａとエッチング選択比をとることができる材料から選ばれ、例えば、第２膜５２ｂのエッチングレートは、第１膜５２ａのエッチングレートよりも小さい。
例えば、第２膜５２ｂとして、カーボン含有物を選んだとき、第１膜５２ａとして、アモルファスシリコン、シリコン窒化物およびシリコン酸化物のいずれかが選ばれる。例えば、第２膜５２ｂとして、アモルファスシリコンを選んだとき、第１膜５２ａとして、シリコン酸化物およびシリコン窒化膜のいずれかが選ばれる。例えば、第２膜５２ｂとして、シリコン酸化膜を選んだとき、第１膜５２ａとして、シリコン窒化物、および第２膜５２ｂとは組成の異なるシリコン酸化膜のいずれかが選ばれる。例えば、第２膜５２ｂとして、シリコン窒化膜を選んだとき、第１膜５２ａとして、第２膜５２ｂとは組成の異なるシリコン窒化膜が選ばれる。例えば、第２膜５２ｂとして、金属を選んだとき、第１膜５２ａとして、シリコン酸化膜およびシリコン窒化膜のいずれかが選ばれる。なお、第１膜５２ａおよび第２膜５２ｂの材料が、置換部材４１または絶縁体４０と同じ場合、それぞれ組成の異なる材料が用いられるため、エッチング選択比をとることができる。
なお、図１７（ｂ）に示した複数の第１膜５２ａを形成した後、第１膜５２ａの側面を酸化処理してもよい。この場合、第１膜５２ａの酸化処理された部分を、第２膜５２ｂとする。また、例えば、第２膜５２ｂとして、第１膜５２ａよりも低いエッチングレートの材料を選ぶ場合、後述する第１膜５２ａをエッチングするとき、第２膜５２ｂが除去されて第１膜５２ａの側面が露出しない程度の膜厚で、第２膜５２ｂを形成すればよい。
＜置換部材４１を階段状に加工＞
次に、図１９（ａ）に示すように、第１膜５２ａを後退させる。図の破線部は、第１膜５２ａの後退させる前の上面の位置を示す。これにより、第１置換部材４１ｔの側面および第１絶縁体４０ｔの側面は、第１膜５２ａと離間し、段差２１１から露出する。第１膜５２ａを後退させる方法として、例えば、ＲＩＥ等の異方エッチング、またはウェットエッチング等の等方エッチングが用いられる。このとき、第１膜５２ａの側面は、第２膜５２ｂと接しているため、後退しない。
その後、段差２１１から露出した置換部材４１の側面を後退させる。図の矢印は、置換部材４１の後退部分を示す。これにより、第１置換部材４１ｔの後退部分には、スペース４２が形成される。
次に、図１９（ｂ）に示すように、第１膜５２ａを後退させ、その後、段差２１１から露出した置換部材４１の側面を後退させる。このとき、第１置換部材４１ｔをさらに後退させることで、スペース４２が拡張される。また、第２置換部材４１ｍの後退部分には、スペース４３が形成される。すなわち、上述した第１実施形態と同様に、複数の置換部材４１のうち、各段差２１１から露出した置換部材４１のみを一度に後退させることができる。このため、置換部材４１を階段状に加工する工程において、工程数を減少させることができる。
なお、第１膜５２ａとして、置換部材４１と同じ材料（例えばシリコン窒化物）が選ばれた場合、上述した第１実施形態と同様に、置換部材４１の後退と、第１膜５２ａの後退と、を同時に行ってもよい。詳細については、例えば、図１３（ａ）および図１３（ｂ）を参照されたい。
また、例えば、側壁膜５２を形成するとき、図２０（ａ）および図２０（ｂ）に示すように、第１膜５２ａおよび第２膜５２ｂを順番に形成したあと、第１膜５２ａおよび第２膜５２ｂを一度に除去してもよい。これにより、第１膜５２ａは、第２膜５２ｂの側面および下に形成される。この場合、図１９（ａ）に示した第１膜５２ａをエッチングする方法として、ＲＩＥ等の異方エッチングが用いられる。そのため、第２膜５２ｂ下に形成された第１膜５２ａがエッチングされず、置換部材４１のエッチングに影響を与えない。
その後、第１膜５２ａおよび第２膜５２ｂとして、アモルファスシリコン、金属等の導電性を有する材料が選ばれている場合、第２膜５２ｂを酸化処理する。第１膜５２ａおよび第２膜５２ｂを酸化処理する方法として、例えば、ラジカル酸化法、オゾン酸化法、ＩＳＳＧ（In-Situ Steam Generation）酸化法、熱酸化処理法等が用いられる。なお、第１膜５２ａおよび第２膜５２ｂを酸化処理するタイミングは、任意であり、他の工程の酸化処理と同時に行ってもよい。なお、第１膜５２ａおよび第２膜５２ｂは、例えば、酸化処理の代わりに窒化処理してもよく、除去してもよい。
＜絶縁体４０を階段状に加工〜コンタクト部Ｃｃの形成＞
その後、例えば、上述した第１実施形態と同様の工程により、第２実施形態の半導体装置を形成する。詳細については、例えば、図９（ａ）〜図１２を参照されたい。
（第３実施形態：半導体装置）
図２１は、第３実施形態の半導体装置の模式断面図である。図２１に示す断面図は、図３に示した断面図に対応する。図２２は、図２１中の破線枠２２の拡大模式断面図である。
図２１および図２２に示すように、第３実施形態の半導体装置は、側壁膜５２が、第１膜５２ａと、第２膜５２ｂとを含む点で、第２実施形態の半導体装置と共通する。第３実施形態の半導体装置が、第２実施形態の半導体装置と異なるところは、テラス１１１上に絶縁体４０が設けられていないこと、である。すなわち、コンタクト部Ｃｃが絶縁体４０と接することなく直接、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）のコンタクト領域であるテラス１１１に接続されている。
第３実施形態では、各構造体１１０−１〜１１０−４の各電極層ＷＬ−１〜ＷＬ−４は、各絶縁体４０−１〜４０−４上に設けられている。そのため、側壁膜５２は、テラス１１１に接している。
第３実施形態においても、第１膜５２ａと、第２膜５２ｂとを含む側壁膜５２は、隣接する２つのテラス１１１を隔てて、テラス１１１上に設けられている。このため、絶縁体４０を階段状に加工する工程において、側壁膜５２と離間した一部の絶縁体４０を同時に加工することが可能となる。これにより、例えば、絶縁体４０を１層ずつ加工して階段構造を形成する方法に比較して、工程数を減少させることができる。
（第３実施形態：製造方法）
次に、第３実施形態の半導体装置の製造方法を説明する。
図２３（ａ）〜図２４は、第３実施形態の半導体装置の製造方法を示す模式断面図である。
図２３（ａ）〜図２４に示すように、第３実施形態の半導体装置の製造方法が、第２実施形態の半導体装置の製造方法と異なるところは、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）と、絶縁体４０とが交互に積層された積層体１００を形成すること、および段差２１１から露出した絶縁体４０を除去した後、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の絶縁体４０と離間した部分を、一度に除去すること、である。
＜積層体１００の形成、段差形成工程＞
例えば、図５（ａ）〜図６（ｂ）を参照して説明した製造方法に従って、図２３（ａ）に示す構造を得る。第３実施形態では、積層体１００は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）と、絶縁体４０とが交互に積層された状態である。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の材料は、導電性を有し、絶縁体４０とエッチング選択比をとることができる材料である。例えば、絶縁体４０としてシリコン酸化膜が選ばれたとき、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の材料としてタングステン等の金属部材が選ばれる。また、第３実施形態では、段差２１１の最上層に形成された電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の上面は、積層体１００から露出している。ここで、１つの段差２１１から露出した絶縁体４０を、上から順に第１絶縁体４０ｔ、第２絶縁体４０ｍおよび第３絶縁体４０ｂとする。
＜側壁膜５２の形成、階段状の絶縁体４０の形成＞
次に、例えば、図１７（ａ）〜図１８（ｂ）を参照して説明した製造方法に従って、図２３（ｂ）に示す第１膜５２ａおよび第２膜５２ｂを形成する。第１膜５２ａおよび第２膜５２ｂの材料の選定条件は、第２実施形態と同様である。
その後、第１膜５２ａを後退させる。これにより、第１絶縁体４０ｔの側面および第１電極層ＷＬｔの側面は、第１膜５２ａと離間し、段差２１１から露出する。その後、段差２１１から露出した絶縁体４０の側面を後退させる。これにより、第１絶縁体４０ｔの後退部分には、スペース４２が形成される。
次に、図２４に示すように、第１膜５２ａを後退させ、段差２１１から露出した絶縁体４０を後退させる。このとき、第１絶縁体４０ｔをさらに後退させることで、スペース４２が拡張される。また、第２絶縁体４０ｍの後退部分には、スペース４３が形成される。すなわち、上述した第１実施形態および第２実施形態と同様に、複数の絶縁体４０のうち、各段差２１１から露出した絶縁体４０のみを一度に後退させることができる。このため、絶縁体４０を階段状に加工する工程において、工程数を減少させることができる。これにより、積層体１００の積層数を増加した場合においても、階段部を形成する工程数の増加を抑制することが可能である。
なお、第１膜５２ａとして、絶縁体４０の材料（例えばシリコン酸化物）が選ばれた場合、上述した第１実施形態と同様に、絶縁体４０の後退と、第１膜５２ａの後退と、を同時に行ってもよい。詳細については、例えば、図１３（ａ）および図１３（ｂ）を参照されたい。
＜電極層（ＳＧＤ、ＷＬ、ＳＧＳ）を階段状に加工〜コンタクト部Ｃｃの形成＞
その後、例えば、上述した第１実施形態および第２実施形態と同様の工程（リプレイス工程を除く）により、第３実施形態の半導体装置を形成する。詳細については、例えば、図９（ａ）〜図１０（ｂ）を参照されたい。
（第４実施形態：半導体装置）
図２５は、第４実施形態の半導体装置の模式断面図である。図２５に示す断面図は、図３に示した断面図に対応する。図２６は、図２５中の破線枠２６の拡大模式断面図である。
図２５および図２６に示すように、第４実施形態の半導体装置が、第１実施形態の半導体装置と異なるところは、テラス１１１上に側壁膜５３と、絶縁体４０とのいずれか１つが設けられていること、絶縁体４０が、２層毎の階段状に設けられていること、である。また、第４実施形態では、側壁膜５３は、例えば、絶縁体４０と同じ組成のシリコン酸化物を含んでもよい。
第４実施形態では、側壁膜５３は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）のテラス１１１に接している。すなわち、第１絶縁体４０−１は、第１電極層ＷＬ−１上に、第１テラス１１１−１を除いて設けられている。側壁膜５３は、第１テラス１１１−１および第１絶縁体４０−１の側面と接する。第１コンタクト部Ｃｃ−１は、側壁膜５３内を介して第１電極層ＷＬ−１と接する。
第３絶縁体４０−３は、第３電極層ＷＬ−３上に、第３テラス１１１−３を除いて設けられている。側壁膜５３は、第３テラス１１１−３および第３絶縁体４０−３の側面と接する。第３コンタクト部Ｃｃ−３は、側壁膜５３内を介して第３電極層ＷＬ−３と接する。
第２絶縁体４０−２は、第２テラス１１１−２上を含む第２電極層ＷＬ−２上に設けられている。第２絶縁体４０−２の上面は、側壁膜５３と離間している。第２コンタクト部Ｃｃ−２は、第２絶縁体４０−２内を介して第２電極層ＷＬ−２と接し、側壁膜５３と離間している。
第４実施形態においても、側壁膜５３は、１つのテラス１１１を隔てて、テラス１１１上に設けられている。このため、置換部材４１を階段状に加工する工程において、側壁膜５３と離間した一部の置換部材４１を同時に加工することが可能となる。これにより、例えば、置換部材４１を１層ずつ加工して階段構造を形成する工程に比較して、工程数を減少させることができる。
（第４実施形態：テラス１１１）
次に、第４実施形態の半導体装置におけるテラス１１１の幅の例について説明する。
図２７（ａ）は、比較例の半導体装置の階段構造部３０２の模式平面図である。図２７（ｂ）は、図２７（ａ）中の２７Ｂ−２７Ｂ線に沿う模式断面図である。図２８（ａ）は、第４実施形態の半導体装置の階段構造部２の模式平面図である。図２８（ｂ）は、図２８（ａ）中の２８Ｂ−２８Ｂ線に沿う模式断面図である。
図２７（ａ）および図２７（ｂ）に示すように、階段状に形成された各テラス３１１は、通常、階層によって異なる幅（Ｘ方向についてＷ１−１、Ｗ１−２、Ｗ１−３、・・・Ｗ１−ｎ：ｎは階層を示す）を有する。すなわち、置換部材４１および絶縁体４０を１層ずつエッチングして、テラス３１１を形成した場合、各テラス３１１の幅は、下層から上層に行くに従い、大きくなる（Ｗ１−１＜Ｗ１−２＜Ｗ１−３＜・・・＜Ｗ１−ｎ）。
階層によって異なる幅のテラス３１１が形成される理由として、例えば、段差形成工程の加工ばらつきが挙げられる。段差形成は、通常、フォトレジストをマスクとして用い、このフォトレジストをスリミング（縮幅化）しながら下地材料を加工することにより行われる。このフォトレジストをスリミングする際のばらつきが、テラス３１１の幅に影響する。段差形成工程の１段当たりのばらつきは、段差形成工程の段数が増える毎に積算されるので、ばらつきを吸収するためのマージンを確保するため、段差の下方から上方に行くに従い、テラス３１１の幅を大きくしなければならない。階段構造部３０２にコンタクト部を形成するとき、コンタクト部の位置ずれにより、断線（オープン不良）または短絡（ショート不良）の発生する可能性があるためである。しかし、テラス３１１の幅を下層から上層に行くに従い、大きくすると、階段構造部３０２のＸ方向の幅が大きくなり、デバイスの縮小化の妨げとなる。
これに対し、第４実施形態では、図２８（ａ）および図２８（ｂ）に示すように、テラス１１１は、階層によって異なる幅（Ｘ方向についてＷ１−１、Ｗ１−３、Ｗ１−５・・・、Ｗ１−ｎ）を有するテラス（１１１ａ、１１１ｃ、１１１ｅ、・・・、１１１ｎ）と、ほぼ一律の幅（Ｗ２−２、Ｗ２−４、Ｗ２−６、・・・、Ｗ２−（ｎ−１））を有するテラス（１１１ｂ、１１１ｄ、１１１ｆ、・・・、１１１ｎ−１）と、を含む。テラス（１１１ａ、１１１ｃ、１１１ｅ、・・・、１１１ｎ）と、テラス（１１１ｂ、１１１ｄ、１１１ｆ、・・・、１１１ｎ−１）とは、Ｘ方向に沿って、それぞれ交互に配置されている。側壁膜５３は、テラス（１１１ｂ、１１１ｄ、１１１ｆ、・・・、１１１ｎ−１）上に設けられる。この配置により、階段構造部２の幅を、比較例の階段構造部３０２の幅よりも小さくすることができる。このとき、幅（Ｗ２−２、Ｗ２−４、Ｗ２−６、・・・、Ｗ２−（ｎ−１））のばらつきは、幅（Ｗ１−１、Ｗ１−３、Ｗ１−５、・・・、Ｗ１−ｎ）のばらつきよりも小さい。階段構造部２と、階段構造部３０２との幅の差について、図２９を用いて説明する。
図２９は、第４実施形態の階段構造部２（下側）および比較例の階段構造部３０２（上側）の一部の拡大模式断面図である。図２９では、各階段構造部２、３０２の１〜６層目の各テラス１１１、３１１を示している。
図２９に示すように、階段構造部２の各幅ｄ１、ｄ３、ｄ５および階段構造部３０２の各幅ｄ１〜ｄ６は、スリミングを含む段差形成工程に起因する、各テラス１１１、３１１の拡大幅を示す。この幅は、段差形成工程の回数が増える毎に積算され、下層から上層に行くに従い、大きくなる。ここで、第４実施形態では、段差形成工程における一度のスリミングで、２層の置換部材４１および絶縁体４０をエッチングする。このため、第４実施形態では、比較例の階段構造部３０２に比較して、段差形成工程の回数が少ない。従って、階段構造部２の各幅ｄ１、ｄ３、ｄ５の合計幅は、階段構造部３０２の各幅ｄ１〜ｄ６の合計幅よりも短くなる。また、階段構造部２の幅ｄ２、ｄ４、ｄ６は、側壁膜５３の形成工程に起因する、各テラス１１１の拡大幅を示す。この幅ｄ２、ｄ４、ｄ６は、階層によらずほぼ一律であり、例えば、幅ｄ１以下の幅である。
従って、第４実施形態では、段差形成工程の実施に伴うテラス１１１の幅の拡大を抑制でき、階段構造部２のＸ方向の幅を短くできる。これにより、デバイスの縮小化を図ることができる。
図３０（ａ）は、他の比較例の半導体装置の階段構造部５０２の模式平面図である。図３０（ｂ）は、図３０（ａ）中の３０Ｂ−３０Ｂ線に沿う模式断面図である。図３１（ａ）は、第４実施形態の半導体装置の階段構造部２の模式平面図である。図３１（ｂ）は、図３１（ａ）中の３１Ｂ−３１Ｂ線に沿う模式断面図である。
図３０（ａ）および図３０（ｂ）に示すように、階段状に形成された各テラス５１１ａ〜５１１ｎは、ほぼ一律の幅（Ｗ３−１、Ｗ３−２、Ｗ３−３、・・・、Ｗ３−ｎ）を有する。各テラス５１１は、段差形成工程において、最上層に形成するテラス５１１ｎの幅Ｗ３−ｎにあわせて、形成される。スリミングする際のばらつきを吸収するため、マージンを最大限確保するためである。しかし、各テラス５１１の幅を大きく形成するため、階段構造部５０２のＸ方向の幅が大きくなり、デバイスの縮小化を妨げる。
これに対し、第４実施形態では、図３１（ａ）および図３１（ｂ）に示すように、テラス１１１は、ほぼ一律の第１幅（Ｗ３−１、Ｗ３−３、Ｗ３−５、・・・、Ｗ３−ｎ）を有するテラス（１１１ａ、１１１ｃ、１１１ｅ、・・・、１１１ｎ）と、第１幅よりも短く、ほぼ一律の第２幅（Ｗ２−２、Ｗ２−４、Ｗ２−６、・・・、Ｗ２−（ｎ−１））を有するテラス（１１１ｂ、１１１ｄ、１１１ｆ、・・・、１１１ｎ−１）と、を、Ｘ方向に沿って、それぞれ交互に配置する。この配置により、階段構造部２のＸ方向の幅を、階段構造部５０２の幅よりも小さくすることができる。従って、第４実施形態では、段差形成工程の実施に伴うテラス１１１の幅の拡大を抑制でき、階段構造部２の幅を短く形成することができる。これにより、デバイスの縮小化を図ることができる。
（第４実施形態：製造方法）
次に、第４実施形態の半導体装置の製造方法を説明する。
図３２（ａ）〜図３３（ｂ）は、第４実施形態の半導体装置の製造方法を示す模式断面図である。
＜積層体１００の形成〜側壁膜５２の形成＞
例えば、図５（ａ）〜図６（ｂ）を参照した製造方法に従って、図３２（ａ）に示す構造を得る。第４実施形態では、段差２１１は、２層の置換部材４１および絶縁体４０を含む。２層の置換部材４１および絶縁体４０の側面は、各段差２１１から露出している。また、各段差２１１の最上層に形成された置換部材４１の上面は、積層体１００から露出している。ここで、１つの段差２１１から露出した置換部材４１を、上から順に第１置換部材４１ｔおよび第２置換部材４１ｍとする。
＜側壁膜５３の形成＞
次に、図３２（ｂ）に示すように、積層体１００上に、側壁膜５３をコンフォーマルに形成する。側壁膜５３として、例えば、シリコン酸化物が選ばれる。
次に、図３３（ａ）に示すように、段差２１１と離間した部分の側壁膜５３を除去する。これにより、それぞれ離間した複数の側壁膜５３が形成される。側壁膜５３を除去する方法として、例えば、ＲＩＥ法等の異方エッチングが用いられる。このとき、第１置換部材４１ｔの上面の一部は、側壁膜５３と離間し、積層体１００から露出している。ここで、側壁膜５３の除去量のばらつきは、階段形成工程における置換部材４１の除去量のばらつきよりも小さい。そのため、第１置換部材４１ｔの上面と接する側壁膜５３の面積は、階層に係わらずほぼ等しい。
＜置換部材４１を階段状に加工＞
次に、図３３（ｂ）に示すように、積層体１００から露出した第１置換部材４１を除去する。図の破線部は、第１置換部材４１ｔの除去前の表面の位置を示す。第１置換部材４１ｔを除去する方法として、例えば、側壁膜５３をマスクとしたＲＩＥ法等の異方エッチングが用いられる。このとき、第２置換部材４１ｍは、絶縁体４０または側壁膜５３に保護され、除去されない。これにより、各置換部材４１の端部は、階段状に加工され、各置換部材４１の端部の上面には、テラス１２１が形成される。また、第１置換部材４１ｔを除去した部分には、絶縁体４０の上面が露出する。テラス１２１は、側壁膜５３と接するテラス１２１ｔと、絶縁体４０と接するテラス１２１ｍと、が交互に配置されている。
ここで、各テラス１２１は、半導体装置を形成したときの各テラス１１１に対応する。例えば、各テラス１２１が、図２８（ａ）および図２８（ｂ）に示した各テラス１１１に対応する場合、側壁膜５３と接するテラス１２１ｔの幅は、階層に係わらずほぼ一律であり、絶縁体４０と接するテラス１２１ｍの幅は、下層から上層に配置されるにつれて大きい。また、例えば、各テラス１２１が、図３１（ａ）および図３１（ｂ）に示した各テラス１１１に対応する場合、テラス１２１ｍの幅も階層によらずほぼ一律であるが、テラス１２１ｔの幅に対し、テラス１２１ｍの幅が常に広くなる。
＜絶縁層８１の形成〜コンタクト部Ｃｃの形成＞
その後、例えば、第１実施形態において、図９（ｂ）〜図１２を参照して説明した工程と同様の工程により、第４実施形態の半導体装置を形成する。
第４実施形態によれば、上述した第１実施形態と同様に、複数の置換部材４１のうち、側壁膜５３にカバーされていない置換部材４１を、選択的に除去することができる。このため、置換部材４１を階段状に加工する工程において、工程数を減少させることができる。
以上、実施形態によれば、階段構造部２を形成するときの工程数を、減少させることができる。これにより、積層体１００の積層数が増加した場合においても、階段構造部２を形成する工程数の増加を抑制することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１…メモリセルアレイ、 ２…階段構造部、 １０…基板、 ２０…半導体ボディ、 ３０…メモリ膜、 ３１…トンネル絶縁膜、 ３２…電荷蓄積膜、 ３３，３４…第１，第２ブロック絶縁層、 ３５…ブロック絶縁膜、 ４０… 絶縁体、 ４１…置換部材、 ４１ｓ，４２，４３…スペース、 ５０…コア層、 ５１〜５３…側壁膜、 ７１…フォトレジスト、 ８０…上層配線、 ８１…絶縁層、 １００…積層体、 １１０…構造体、 １１１，１２１…テラス、 ２１１…段差、 ３０２…階段構造部、 ３１１…テラス、 ５０２…階段構造部、 ５１１…テラス、 ＢＬ…ビット線、 ＣＬ…柱状部、 Ｃｂ，Ｃｃ…コンタクト部、 ＭＣ…メモリセル、 ＭＨ…ホール、 ＳＧＤ…ドレイン側選択ゲート、 ＳＧＳ…ソース側選択ゲート、 ＳＬ…ソース線、 ＳＴ…スリット、 ＳＴＤ…ドレイン側選択トランジスタ、 ＳＴＳ…ソース側選択トランジスタ、 ＷＬ…ワード線

Claims (20)

  1. 複数の部材と、前記複数の部材とは異なる材料を有する複数の中間体と、が交互に積層された積層体を形成する工程と、
    少なくとも２層の前記複数の部材の端部を、前記積層体の積層方向に順次加工し、前記複数の部材と、前記複数の中間体と、が積層された階段状の段差を形成する工程と、
    前記段差に接する複数の側壁膜を形成する工程と、
    前記複数の部材のうち、前記複数の側壁膜と離間し、前記積層体から露出する部分を後退させる加工を行い、前記複数の部材の端部を階段状にする工程と、
    を備えた半導体装置の製造方法。
  2. 前記複数の部材の端部を階段状にする工程は、
    前記段差から露出した前記複数の部材の側面を、前記積層方向と交わる第１方向に、後退させる工程と、
    前記複数の側壁膜を、前記積層方向に、後退させる工程と、
    を含み、
    前記複数の部材の側面を後退させる工程と、前記複数の側壁膜を後退させる工程と、を交互に実施する請求項１記載の半導体装置の製造方法。
  3. 前記複数の部材の端部を階段状にする工程は、前記複数の部材および前記複数の側壁膜を同時に後退させる工程を含む請求項２記載の半導体装置の製造方法。
  4. 前記複数の部材のエッチングレートは、前記複数の側壁膜のエッチングレートよりも大きい請求項３記載の半導体装置の製造方法。
  5. 前記複数の中間体は、前記段差の最上層に形成された第１層中間体を含み、
    前記複数の部材は、前記第１層中間体の下に形成された第１層部材を含み、
    前記複数の側壁膜を形成する工程は、前記第１層中間体と、前記第１層部材と、に接する第１側壁膜を形成する工程を含み、
    前記複数の部材の端部を階段状にする工程は、
    前記第１側壁膜を、前記積層方向に、後退させる工程と、
    前記第１層部材の側面を、前記積層方向と交わる第１方向に、後退させる工程と、
    を含み、
    前記第１層部材は、前記第１側壁膜と離間し、前記段差から露出する請求項１記載の半導体装置の製造方法。
  6. 前記複数の部材は、
    前記第１層部材の下に形成された第２層部材と、
    前記第２層部材の下に形成された第３層部材と、
    を含み、
    前記第１層部材、第２層部材および第３層部材は、それぞれの部材間に前記複数の中間体の１つが設けられて積層され、
    前記第１側壁膜を形成する工程は、前記第２層部材と、前記第３層部材と、に接する前記第１側壁膜を形成する工程を含み、
    前記複数の部材の端部を階段状にする工程は、前記第１層部材の側面を、前記第１方向に後退させたあと、
    前記第１側壁膜を、前記第２層部材と離間するまで前記積層方向に、後退させる工程と、
    前記第１層部材の側面および前記第２層部材の側面を、前記第１方向に、後退させる工程と、
    を含む請求項５記載の半導体装置の製造方法。
  7. 前記複数の側壁膜は、
    前記段差と接する複数の第１膜と、
    前記段差と離間し、前記複数の第１膜のエッチングレートよりも小さい複数の第２膜と、
    を有し、
    前記複数の部材の端部を階段状にする工程は、
    前記複数の第１膜と離間し、前記段差から露出した前記複数の部材を、前記積層方向と交わる第１方向に、後退させる工程と、
    前記複数の第１膜を、前記積層方向に、後退させる工程と、
    を含む請求項１記載の半導体装置の製造方法。
  8. 前記複数の部材の端部を階段状にする工程は、前記積層体から露出した前記複数の部材を、前記積層方向に除去し、前記複数の中間体の上面を、前記複数の部材の除去部分から露出させる工程を含む請求項１記載の半導体装置の製造方法。
  9. 前記複数の部材は、前記複数の部材の端部の上面に複数のテラスを有し、
    前記複数のテラスは、
    前記複数の側壁膜と接する複数の第１テラスと、
    前記複数の第１テラスとは異なる複数の第２テラスと、
    を有し、
    前記積層方向と交わる第１方向に沿って、前記複数の第１テラスの幅のばらつきは、前記複数の第２テラスの幅のばらつきよりも小さい請求項１記載の半導体装置の製造方法。
  10. 前記複数の部材の端部上に、絶縁層を形成する工程と、
    前記絶縁層と、前記複数の側壁膜と、を貫通し、前記複数の部材の端部に達するコンタクト部を形成する工程と、
    をさらに備えた請求項１記載の半導体装置の製造方法。
  11. 前記複数の側壁膜は、シリコン酸化物を含む請求項１記載の半導体装置の製造方法。
  12. 前記積層体内を貫通するホールを形成する工程と、
    前記ホール内壁に、電荷蓄積膜を含む絶縁膜を形成する工程と、
    前記絶縁膜の側面に、半導体ボディを形成する工程と、
    をさらに備え、
    前記ホールは、前記複数の部材の端部と離間する請求項１記載の半導体装置の製造方法。
  13. 上面に第１テラスを有する第１電極層と、
    前記第１電極層上に設けられた第１絶縁体と、
    を含む第１構造体と、
    上面に第２テラスを有する第２電極層と、
    前記第２電極層上に設けられた第２絶縁体と、
    を含み、前記第１構造体上に、前記第１テラス上を除いて設けられた第２構造体と、
    を含む積層体と、
    前記第１テラス上に設けられ、前記第２構造体の上面と離間する第１側壁膜と、
    を備えた半導体装置。
  14. 前記第１側壁膜は、前記第２構造体の側面と接する請求項１３記載の半導体装置。
  15. 前記第１側壁膜および前記第２構造体と離間する第２側壁膜をさらに備え、
    前記積層体は、前記第２構造体上に、前記第２テラス上を除いて設けられた第３構造体を含み、
    前記第３構造体は、
    上面に第３テラスを有する第３電極層と、
    前記第３電極層上に設けられた第３絶縁体と、
    を含み、
    前記第２側壁膜は、前記第３テラス上に設けられ、前記第３構造体と接する請求項１３記載の半導体装置。
  16. 前記第１側壁膜は、
    前記第２構造体の側面と接する第１膜と、
    前記第２構造体と離間し、前記第１膜のエッチングレートよりも小さい第２膜と、
    を有し、
    前記第１膜は、前記第２膜と、前記第２構造体と、の間に設けられ、
    前記積層体の積層方向に沿った、前記第２膜の厚さは、前記第１膜の厚さよりも厚い請求項１３記載の半導体装置。
  17. 前記第１構造体および前記第２構造体上に一体に設けられた絶縁層と、
    前記絶縁層内に設けられ、前記積層体の積層方向に延びる第１コンタクト部および第２コンタクト部と、
    をさらに備え、
    前記第１コンタクト部は、前記第１側壁膜および前記第１電極層と接し、前記第２電極層と離間し、
    前記第２コンタクト部は、前記第２電極層と接し、前記第１電極層および前記第１側壁膜と離間する請求項１３記載の半導体装置。
  18. 前記積層体内に設けられ、前記積層体の積層方向に延びる半導体ボディと、
    前記半導体ボディと、前記第１電極層と、の間および前記半導体ボディと、前記第２電極層と、の間に設けられた電荷蓄積膜と、
    をさらに備え、
    前記半導体ボディは、前記第１テラスおよび前記第２テラスと離間する請求項１３記載の半導体装置。
  19. 絶縁体を介して積層され、階段状に設けられた複数のテラスを含む複数の電極層、を含む積層体と、
    前記複数のテラス上に設けられ、１以上のテラスを隔てて配置される複数の側壁膜と、
    前記積層体内に設けられ、前記積層体の積層方向に延び、前記複数のテラスと離間する半導体ボディと、
    前記積層体と、前記半導体ボディと、の間に設けられた電荷蓄積膜と、
    前記複数のテラス上に設けられ、前記積層方向に延び、前記複数の電極層のうち１つの電極層と接し、その他の複数の電極層と離間する複数のコンタクト部と、
    を備えた半導体装置。
  20. 前記複数のテラスは、
    前記複数の側壁膜が上に設けられた複数の第１テラスと、
    前記複数の第１テラスとは異なる複数の第２テラスと、
    を有し、
    前記積層方向に対して交わる第１方向に沿って、前記複数の第１テラスの幅のばらつきは、前記複数の第２テラスの幅のばらつきよりも小さい請求項１９記載の半導体装置。
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