CN104779253A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本发明提供半导体存储装置及其制造方法。半导体存储装置具备：基板；设置在所述基板上且沿上下方向延伸的半导体柱；设置在所述半导体柱的侧方、沿第1方向延伸且沿所述上下方向彼此分离地配置的多张第1电极膜；设置在所述半导体柱与所述第1电极膜之间、且沿所述上下方向彼此分离地配置的多个第2电极膜；设置在所述半导体柱与所述第2电极膜之间的第1绝缘膜；和设置在所述第2电极膜与所述第1电极膜之间的第2绝缘膜。

Description

半导体存储装置及其制造方法
技术领域
后述的实施方式主要涉及半导体存储装置及其制造方法。
背景技术
以往以来，NAND闪速存储器，通过平面结构的微细化而增加集成度、降低位成本(bit cost)，但这已逼近极限。因此，近年来提出将存储器单元在上下方向上层叠的技术。在这样的层叠型存储装置中，存储器单元的数据保持特性成问题。
发明内容
本发明提供数据保持特性良好的半导体存储装置及其制造方法。
实施方式涉及的半导体存储装置具备：基板；在所述基板上设置且在上下方向上延伸的半导体柱；多张第1电极膜，其设置在所述半导体柱的侧方且在第1方向上延伸，并沿所述上下方向相互分离地配置；多个第2电极膜，其设置在所述半导体柱与所述第1电极膜之间，且沿所述上下方向相互分离地配置；设置在所述半导体柱与所述第2电极膜之间的第1绝缘膜；和设置在所述第2电极膜与所述第1电极膜之间的第2绝缘膜。
附图说明
图1是例示第1实施方式涉及的半导体存储装置的立体图。
图2是例示第1实施方式涉及的半导体存储装置的剖视图。
图3是示出图2所示的区域A的剖视图。
图4是沿图2所示的B-B’线的剖视图。
图5A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图5B是俯视图。
图6A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图6B是俯视图。
图7A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图7B是俯视图。
图8A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图8B是俯视图。
图9A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图9B是俯视图。
图10A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图10B是俯视图。
图11A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图11B是俯视图。
图12A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图12B是俯视图。
图13A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图13B是俯视图。
图14A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图14B是沿图14A所示的B-B’线的俯视图。
图15A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图15B是沿图15A所示的C-C’线的俯视图，图15C是沿图15A所示的B-B’线的俯视图。
图16是例示第1实施方式涉及的半导体存储装置的制造方法的俯视图。
图17A是例示第1实施方式涉及的半导体存储装置的制造方法的剖视图，图17B是沿图17A所示的B-B’线的俯视图。
图18是例示第1实施方式的变形例涉及的半导体存储装置的剖视图。
图19是例示第2实施方式涉及的半导体存储装置的剖视图。
图20A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图20B是俯视图。
图21A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图21B是俯视图。
图22A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图22B是俯视图。
图23A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图23B是俯视图。
图24A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图24B是俯视图。
图25A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图25B是俯视图。
图26A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图26B是俯视图。
图27A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图27B是俯视图。
图28A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图28B是沿图28A所示的C-C’线的剖视图，图28C是沿图28A所示的B-B’线的剖视图。
图29A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图29B是沿图29A所示的C-C’线的剖视图，图29C是沿图29A所示的B-B’线的剖视图。
图30A是例示第2实施方式涉及的半导体存储装置的制造方法的剖视图，图30B是沿图30A所示的C-C’线的剖视图，图30C是沿图30A所示的B-B’线的剖视图。
图31是例示第2实施方式的第1变形例涉及的半导体存储装置的剖视图。
图32是例示第2实施方式的第2变形例涉及的半导体存储装置的剖视图。
图33是例示第2实施方式的第3变形例涉及的半导体存储装置的剖视图。
图34是例示第3实施方式涉及的半导体存储装置的剖视图。
图35A是例示第3实施方式涉及的半导体存储装置的制造方法的剖视图，图35B是俯视图。
图36A是例示第3实施方式涉及的半导体存储装置的制造方法的剖视图，图36B是沿图36A所示的C-C’线的剖视图，图36C是沿图36A所示的B-B’线的剖视图。
图37A是例示第3实施方式涉及的半导体存储装置的制造方法的剖视图，图37B是沿图37A所示的C-C’线的剖视图，图37C是沿图37A所示的B-B’线的剖视图。
图38A是例示第3实施方式的变形例涉及的半导体存储装置的剖视图，图38B是沿图38A所示的C-C’线的剖视图，图38C是沿图38A所示的B-B’线的剖视图。
图39A是例示第3实施方式的变形例涉及的半导体存储装置的制造方法的剖视图，图39B是沿图39A所示的C-C’线的剖视图，图39C是沿图39A所示的B-B’线的剖视图。
图40是例示第4实施方式涉及的半导体存储装置的剖视图。
图41是示出图40所示的区域Ｅ的剖视图。
图42A是例示第4实施方式涉及的半导体存储装置的制造方法的剖视图，图42B是俯视图。
图43是例示第5实施方式涉及的半导体存储装置的剖视图。
图44是例示第5实施方式涉及的半导体存储装置的剖视图。
图45是例示第5实施方式涉及的半导体存储装置的制造方法的剖视图。
图46是例示第5实施方式涉及的半导体存储装置的制造方法的剖视图。
图47是例示第5实施方式涉及的半导体存储装置的制造方法的剖视图。
图48是例示第5实施方式涉及的半导体存储装置的制造方法的剖视图。
图49是例示第5实施方式涉及的半导体存储装置的制造方法的剖视图。
图50是例示第5实施方式涉及的半导体存储装置的制造方法的剖视图。
图51是例示第5实施方式涉及的半导体存储装置的制造方法的剖视图。
图52是例示第5实施方式涉及的半导体存储装置的制造方法的剖视图。
图53是例示第5实施方式涉及的半导体存储装置的制造方法的剖视图。
图54是例示第5实施方式的变形例涉及的半导体存储装置的剖视图。
图55是例示第5实施方式的变形例涉及的半导体存储装置的制造方法的剖视图。
图56是例示第5实施方式的变形例涉及的半导体存储装置的制造方法的剖视图。
图57是例示第5实施方式的变形例涉及的半导体存储装置的制造方法的剖视图。
具体实施方式
(第1实施方式)
下面，一边参照附图一边就本发明的实施方式进行说明。
首先，就第1实施方式进行说明。
图1是例示本实施方式涉及的半导体存储装置的立体图。
图2是例示本实施方式涉及的半导体存储装置的剖视图。
图3是表示图2所示的区域A的剖视图。
图4是沿图2所示的B-B’线的剖视图。
如图1以及图2所示，在本实施方式涉及的半导体存储装置1中，设置有硅基板10。在硅基板10设定有存储器单元区域Rm以及周边电路区域Rc。下面，为了方便说明，本说明书中采用ＸYＺ垂直坐标系。将相对于硅基板10的顶面10a平行且相互垂直的2个方向设为“X方向”以及“Y方向”，将相对于顶面10a垂直的方向设为“Z方向”。
在存储器单元区域Rm，在硅基板10上，例如含有硅氧化物的绝缘膜11(第3绝缘膜)、例如含有多晶硅的导电层12、例如含有钨的布线层13、例如含有多晶硅的导电层14，按该顺序层叠。由导电层12、布线层13以及导电层14构成了单元源线(cell source line)15。在单元源线15上设置有例如含有硅氧化物的绝缘膜17。在单元源线15上设置有多根沿Z方向延伸的硅柱20。硅柱20例如含有多晶硅，其下端贯通绝缘膜17而与单元源线15连接。从Z方向看，硅柱20沿X方向以及Y方向排列成矩阵状，共同连接于单一的单元源线15。
在硅柱20的侧方，多张控制栅电极膜(第1电极膜)21沿Z方向相互分离地设置。各控制栅电极膜21例如含有钨并沿Y方向延伸。因此，在沿Y方向排列的硅柱20之间未配置控制栅电极膜21。另外，在X方向上，2根硅柱20和2张控制栅电极膜21交替排列。换言之，若将沿X方向排列的硅柱20，按每相邻的2根硅柱20分组成多个组22，使得2根控制栅电极膜21位于组22与组22之间地排列，则在属于各组22的2根硅柱20之间不配置控制栅电极膜21。
在硅柱20之间设置有层间绝缘膜23。另外，在控制栅电极膜21彼此之间以及最下层的控制栅电极膜21的下方以及最上层的控制栅电极膜21的上方，设置有含有例如硅氧化物的层间绝缘膜24。在包括多张控制栅电极膜21、层间绝缘膜23以及层间绝缘膜24的层叠体25上设置有硬掩膜(hardmask)26。
硅柱20伸出到硬掩膜26之上，与在X方向上延伸的布线27一体化。由此，沿X方向排列的硅柱20连接于共用的布线27。在布线27上设置有过孔(via)28，在过孔28上设置有在X方向上延伸的位线29。位线29经由过孔28而连接于布线27。这样，各硅柱20连接于位线29与单元源线15之间。即，半导体存储装置1是I柱型的层叠型存储装置。
另外，层叠体25的Y方向端部被加工成阶梯状，在该端部，Z方向上的位置彼此等同的多张控制栅电极膜21束集成1根。而且，在束集起来的各控制栅电极膜21的端部上设置有过孔38。在过孔38上设置有在Y方向上延伸的字线39。Z方向上的字线39的位置与位线29的位置等同。字线39经由过孔38而连接于控制栅电极膜21。
如图3以及图4所示，在硅柱20与控制栅电极膜21之间设置有含有例如多晶硅的浮置栅电极膜31(第2电极膜)。浮置栅电极膜31按硅柱20与控制栅电极膜21的每个交叉点而设置，所以沿Y方向以及Z方向相互分离而排列成矩阵状。另外，从Z方向来看，浮置栅电极膜31的形状为控制栅电极膜21侧扩展的扇形。因此，浮置栅电极膜31的硅柱20侧的端部在Y方向上的长度L1，比浮置栅电极膜31的控制栅电极膜21侧的端部在Y方向上的长度L2短。
在硅柱20与浮置栅电极膜31之间设置有含有例如硅氧化物的隧道(tunnel)绝缘膜33。隧道绝缘膜33按每根硅柱20设置，其形状是以X方向为厚度方向、以Y方向为宽度方向且在Z方向上延伸的带状。
另一方面，在浮置栅电极膜31与控制栅电极膜21之间设置有块(block)绝缘膜34。块绝缘膜34例如是从浮置栅电极膜31侧向控制栅电极膜21侧将氮化硅层35、氧化硅层36、氮化硅层37按该顺序层叠而成的三层膜。氮化硅层35形成为包围浮置栅电极膜31，覆盖浮置栅电极膜31的顶面31a以及底面31b。另外，氧化硅层36以及氮化硅层37形成为包围控制栅电极膜21，并覆盖控制栅电极膜21的顶面21a以及底面21b。
隧道绝缘膜33是通常为绝缘性、但若被施加了处于半导体存储装置1的驱动电压范围内的电压则会流通隧道电流的膜。块绝缘膜34是即使被施加了处于半导体存储装置1的驱动电压范围内的电压、实质上也不会流通电流的膜。隧道绝缘膜33的电性膜厚度(EOT：Equivalent Oxide Thickness，等效氧化层厚度)比块绝缘膜34的电性膜厚度厚，隧道绝缘膜33的介电常数比块绝缘膜的介电常数低。
如图2所示，在周边电路区域Rc中，在硅基板10相互分离地形成有源区域40s以及漏区域40d。源区域40s与漏区域40d之间成为沟道区域40c。在硅基板10上的沟道区域40c的正上区域，设置有含有例如硅氧化物的栅绝缘膜41(第4绝缘膜)，在其上，含有例如多晶硅的导电层42以及含有例如钨的布线层43按该顺序层叠。由导电层42以及布线层43形成了栅电极45。由源区域40s、漏区域40d、沟道区域40c、栅绝缘膜41以及栅电极45构成了晶体管46。晶体管46构成周边电路。
如后所述，存储器单元区域Rm中的绝缘膜11和周边电路区域Rc中的栅绝缘膜41是断开同一氧化硅膜而形成的，存储器单元区域Rm中的导电层12和周边电路区域Rc中的导电层42是断开同一多晶硅层而形成的，存储器单元区域Rm中的布线层13与周边电路区域Rc中的布线层43是断开同一钨层而形成的。
接下来，就本实施方式涉及的半导体存储装置的制造方法进行说明。
图5A～图17B是例示本实施方式涉及的半导体存储装置的制造方法的俯视图以及剖视图。
此外，图5A～图17B中仅示出存储器单元区域Rm。
首先，如图1以及图2所示，在周边电路区域Rc中，在硅基板10的上层部分形成沟道区域40c、源区域40s以及漏区域40d。接着，在存储器单元区域Rm以及周边电路区域Rc这两方，在硅基板10上形成氧化硅膜。此时，在周边电路区域Rc中，在低耐压晶体管(LV Tr)区域形成相对较薄的氧化硅膜，在高耐压晶体管(HV Tr)区域形成相对较厚的氧化硅膜。另外，在存储器单元区域Rm形成相对较厚的氧化硅膜。
接着，在整个面形成多晶硅层。而且，使用适当的掩膜(未图示)，在周边电路区域Rc中，在硅基板10的上层部分形成STI(Shallow TrenchIsolation，浅沟槽隔离区)。接着，形成钨层。接着，仅在存储器单元区域Rm形成多晶硅层以及氧化硅膜。接着，通过RIE(Reactive Ion Etching：反应性离子蚀刻)对这些层进行构图。
由此，在存储器单元区域Rm中，按每个块形成绝缘膜11、导电层12、布线层13、导电层14以及绝缘膜17。由含有导电层12、布线层13以及导电层14的层叠体形成单元源线15。通过形成按每个块断开的单元源线15，能够以块为单位进行删除。另一方面，在周边电路区域Rc中，形成栅绝缘膜41、导电层42以及布线层43。由含有导电层42以及布线层43的层叠体形成栅电极45。由此，在周边电路区域Rc形成晶体管46。
接着，如图5A以及B所示，在存储器单元区域Rm，在绝缘膜17(参照图2)上交替地层叠氧化硅膜51以及氮化硅膜52。由此，形成层叠体25。此时，电极侧的栅长(控制栅电极膜21以及包围其的块绝缘膜的合计厚度)变得比沟道侧的栅长(浮置栅电极膜31以及包围其的块绝缘膜的合计厚度)大，所以层叠的氧化硅膜51以及氮化硅膜52的膜厚度比，与从两侧埋入的块膜的膜厚度相应地调整比率。此外，图5A是剖视图，而图5B是俯视图。后面的图也是一样。
接着，如图6A以及B所示，在层叠体25上形成含有例如硅氮化物的硬掩膜26。接着，对硬掩膜26进行构图，并将构图出的硬掩膜26作为掩膜对层叠体25实施RIE等各向异性蚀刻。由此，在层叠体25形成在Y方向上延伸的多条沟槽53。沟槽53贯通层叠体25。
接着，如图7A以及B所示，通过实施湿式蚀刻，经由沟槽53在氮化硅膜52形成缺口(recess)。由此，在沟槽53的内侧面，氮化硅膜52的露出面后退、形成在Y方向上延伸的凹部54。接着，通过SPA等进行氧化处理。由此，沟槽53的内侧面的氮化硅膜52的露出面由薄的氧化硅层50覆盖。
接着，如图8A以及B所示，在整个面形成氮化硅层35。接着，在整个面形成多晶硅膜55。氮化硅层35以及多晶硅膜55也形成在沟槽53的内侧面上、进入凹部54内。
接着，如图9A以及B所示，通过沿沟槽53实施RIE等各向异性蚀刻，选择性地去除多晶硅膜55以及氮化硅层35，且使得在凹部54内残留，并且将残留于在Z方向上相邻的凹部54内的多晶硅膜55彼此断开。同样地，也将残留于在Z方向上相邻的凹部54内的氮化硅层35彼此断开。
接着，如图10A以及B所示，使隧道绝缘膜33、多晶硅膜56以及绝缘膜57按该顺序堆积。
接着，如图11A以及B所示，在层叠体25与层叠在其上方的层叠体中的沟槽53之间，形成在Y方向上延伸的沟槽58。由此，沟槽53和沟槽58沿X方向交替排列。
接着，如图12A以及B所示，通过实施使用热磷酸的湿式蚀刻，经由沟槽58在氮化硅膜52形成缺口。该缺口的形成因在凹部59的进深面露出的氧化硅层50而停止。由此，氮化硅膜52被去除，在沟槽58的内侧面形成在Y方向上延伸的凹部59。此时，氮化硅层35受氧化硅层50保护，所以不会受损。
接着，如图13A以及B所示，去除在凹部59的进深面露出的氧化硅层50。由此，氮化硅层35在凹部59的进深面露出。接着，在沟槽58的内面上形成氧化硅层36以及氮化硅层37。其结果，如图3所示，由氮化硅层35、氧化硅层36以及氮化硅层37形成块绝缘膜34。接着，通过例如CＶD(ChemicalVapor Deposition：化学气相生长)法，在整个面形成钨膜61。氧化硅层36、氮化硅层37以及钨膜61也经由沟槽58而进入凹部59内。
接着，如图14A以及B所示，实施RIE等各向异性蚀刻，而选择性地去除钨膜61。由此，使钨膜61残留于凹部59内，并且将残留于在Z方向上相邻的凹部59内的钨膜61彼此断开。其结果，在凹部59内形成包括钨膜61的控制栅电极膜21。之后，在沟槽58内埋入层间绝缘膜24而使顶面平坦化。此外，图14B是沿图14A所示的B-B’线的剖视图。
接着，如图15A～C所示，形成硬掩膜62，该硬掩膜62中沿X方向以及Y方向按矩阵状排列有开口部62a。各开口部62a，其形状是以X方向为长度方向的矩形，在多晶硅膜56以及其间的绝缘膜57的正上区域，沿Y方向断续地排列，而在层间绝缘膜24的正上区域并未配置。接着，将硬掩膜62以及硬掩膜26作为掩膜而实施RIE等各向异性蚀刻，将多晶硅膜56以及绝缘膜57沿Y方向断开。由此，在多晶硅膜56以及绝缘膜57中的、开口部62a的正下区域形成贯通孔63，多晶硅膜56中的形成于硬掩膜26上的部分成为布线27，多晶硅膜56中的由贯通孔63断开的部分成为硅柱20。此外，图15B是沿图15A所示的C-C’线的俯视图，图15C是沿图15A所示的B-B’线的剖视图。
接着，如图16所示，实施CDE(Chemical Dry Etching，化学干式蚀刻)或湿式蚀刻等各向同性蚀刻，经由贯通孔63而选择性地去除隧道绝缘膜33以及多晶硅膜55。由此，隧道绝缘膜33以及多晶硅膜55沿Y方向被断开。另外，也去除绝缘膜57。其结果，由多晶硅膜55形成浮置栅电极膜31。此时，多晶硅膜55从硅柱20侧被蚀刻，所以浮置栅电极膜31中的硅柱20侧的端部在Y方向上的长度L1比控制栅电极膜21侧的端部在Y方向上的长度L2短。另一方面，此时，层间绝缘膜24未被去除仍残留。
接着，如图17A以及B所示，在整个面使层间绝缘膜23堆积。层间绝缘膜23也埋入贯通孔63内。另外，氧化硅膜51也成为层间绝缘膜23的一部分。
接着，如图1以及图2所示，形成过孔28、过孔38、位线29和字线39。这样一来就制造出了本实施方式涉及的半导体存储装置1。
接下来，就本实施方式的效果进行说明。
在本实施方式中，作为电荷蓄积部设置有含有多晶硅的浮置栅电极膜31。因此，存储器单元中的数据保持特性良好，并且不使空穴而使电子移动，从而能够将蓄积于浮置栅电极膜31的电荷去除，因此删除工作快。另外，浮置栅电极膜31彼此断开，所以数据保持特性更为良好。
另外，在本实施方式中，将块绝缘膜34设为包括氮化硅层35、氧化硅层36以及氮化硅层37的三层膜，所以能够一边抑制漏电流一边确保耦合比。而且，氮化硅层35在图8A以及B所示的工序中从硅柱20侧开始形成，氧化硅层36以及氮化硅层37在图13A以及B所示的工序中从控制栅电极膜21侧开始形成。
这样，通过将构成块绝缘膜34的三层膜分成2个而从两侧开始形成，与仅从单侧开始形成的情况相比较，由浮置栅电极膜31的X方向两侧分担块绝缘膜34的厚度，能够从整体上降低Z方向上的厚度。由此，能够降低凹部54(参照图8A以及B)以及凹部59(参照图13A以及B)在Z方向上的高度，能够提高Z方向上的存储器单元的集成度并且减低纵横比。
而且，在本实施方式中，块绝缘膜34沿Z方向按每个控制栅电极膜21断开。由此，能够防止蓄积于浮置栅电极膜31的电子在块绝缘膜34内传播而泄漏。其结果，存储器单元的数据保持特性良好。
而且，另外在本实施方式中，如图4所示，浮置栅电极膜31的形状为控制栅电极膜21侧宽的扇形。由此，能够增大浮置栅电极膜31与控制栅电极膜21之间的IPD容量，能够增大耦合比。
此外，在本实施方式中，示出了块绝缘膜34为三层膜的例子，但是不限定于此。另外，构成块绝缘膜34的层不限定于氧化硅层(SiO2层)以及氮化硅层(Si3N4层)，也可以是例如Al2O3层、MgO层、SrO层、SiN层、BaO层、TiO层、Ta2O5层、BaTiO3层、BaZrO层、ZrO2层、Y2O3层、ZrSiO层、HfAlO层、HfSiO层、La2O3层、LaAlO层等高介电常数层。
另外，在本实施方式中，示出了浮置栅电极膜31由多晶硅形成的例子，但是不限定于此，也可以由例如金属硅化物或金属形成。
而且，在本实施方式中，示出了控制栅电极膜21由钨形成的例子，但是不限定于此，也可以通过例如将多晶硅膜埋入而后将其硅化物化，从而由金属硅化物形成。
而且，另外在图5A以及B所示的工序中，也可以将最下层以及最上层的氮化硅膜52形成得比其他氮化硅膜52厚。由此，能够在控制栅电极膜21的下方以及上方形成膜厚度比控制栅电极膜21厚的选择栅电极膜。其结果，能够形成栅长比存储器单元晶体管长的选择晶体管。
而且，另外也可以将设置在层叠体25上部的几层的控制栅电极膜21彼此短路、并将设置在层叠体25下部的几层的控制栅电极膜21彼此短路，将它们分别作为选择栅电极膜来使用。由此，也能够形成栅长比存储器单元晶体管长的选择晶体管。
(第1实施方式的变形例)
接下来，就本实施方式的变形例进行说明。
图18是例示本变形例涉及的半导体存储装置的剖视图。
如图18所示，在本变形例涉及的半导体存储装置1a中，在沿X方向相邻的2根浮置栅电极膜31之间设置有1根宽幅的硅柱65。若换言之，则在属于各组22的2根硅柱20之间未设置层间绝缘膜24，这2根硅柱20一体地形成。
在本变形例涉及的半导体存储装置1a中，分别将宽幅的硅柱65中的X方向两侧部作为独立的沟道使用。本变形例中的上述以外的结构、制造方法以及效果，与上述第1实施方式相同。
(第2实施方式)
接下来，就第2实施方式进行说明。
图19是例示本实施方式涉及的半导体存储装置的剖视图。
如图19所示，本实施方式涉及的半导体存储装置2相较于上述第1实施方式涉及的半导体存储装置1(参照图1～图4)，在隧道绝缘膜33和块绝缘膜34的配置相反这一点上不同。
即，在半导体存储装置2中，在硅柱20与浮置栅电极膜31之间配置有块绝缘膜34，在浮置栅电极膜31与控制栅电极膜21之间配置有隧道绝缘膜33。因此，构成存储器单元的各要素按照(硅柱20—块绝缘膜34—浮置栅电极膜31—隧道绝缘膜33—控制栅电极膜21)的顺序排列。
更加具体而言，在半导体存储装置2中，氧化硅膜71沿Z方向彼此分离地排列，在相邻的氧化硅膜71间的空间设置有浮置栅电极膜31以及控制栅电极膜21。而且，以覆盖控制栅电极膜21的顶面、底面以及浮置栅电极膜31侧的侧面的方式，配置有隧道绝缘膜33。另一方面，块绝缘膜34沿硅柱20的侧面按直线配置。
此外，与第1实施方式同样地，块绝缘膜34也可以是多层膜、例如为三层膜。但是，块绝缘膜34不按硅柱20侧和控制栅电极膜21侧分割，而是整体配置在硅柱20侧。
另外，在半导体存储装置2中，属于组22的2根硅柱20的下端部彼此连接，未设置单元源线15。源线(未图示)设置在层叠体的上方。即，半导体存储装置2为U柱型层叠型存储装置。本实施方式中的上述以外的结构与上述第1实施方式同样。
关于半导体存储装置2的基本工作，其读出方法与通常的NAND型闪速存储器一样，其写入工作以及删除工作中，施加于硅柱20与控制栅电极膜21之间的电压的极性与通常的NAND型闪速存储器相反。由此，使得电荷从控制栅电极膜21相对于硅柱20出入。
接下来，就本实施方式涉及的半导体存储装置的制造方法进行说明。
图20A～图30C是例示本实施方式涉及的半导体存储装置的制造方法的俯视图以及剖视图。
首先，如图20A以及B所示，在硅基板10(参照图2)上形成了含有硅氧化物的绝缘膜17后，使氧化硅膜71以及多晶硅膜72交替层叠而形成层叠体73。多晶硅膜72中可掺杂硼(B)也可掺杂磷(P)，也可以什么都不掺杂。此外，图20A是剖视图，图20B是俯视图。之后的图也是一样。
接着，如图21A以及B所示，在层叠体73上形成硬掩膜(未图示)，通过光刻进行构图，并将构图出的硬掩膜作为掩膜而实施RIE等各向异性蚀刻，从而在层叠体73形成多条沿Y方向延伸的沟槽75。使沟槽75沿Z方向贯通层叠体73而不贯通绝缘膜17。
接着，如图22A以及B所示，在沟槽75的内面上，形成块绝缘膜34，之后形成多晶硅膜77。块绝缘膜34以及多晶硅膜77形成于沟槽75的侧面上以及底面上，并形成为从Y方向看按U形折回。因此，沟槽75的宽度与块绝缘膜34以及多晶硅膜77的各膜厚度的关系设定为，使得该折回可实现。接着，通过使硅氧化物堆积，在沟槽75内埋入层间绝缘膜24。
接着，如图23A以及B所示，在层叠体73上形成硬掩膜(未图示)，通过光刻进行构图，并将构图出的硬掩膜作为掩膜而实施RIE等各向异性蚀刻，从而在层叠体73中的沟槽75之间的部分形成沿Y方向延伸的沟槽78。沟槽75以及沟槽78沿X方向交替地排列。
接着，如图24A以及B所示，实施例如使用TMY(胆碱水溶液)的湿式蚀刻。由此，经由沟槽78对多晶硅膜72进行各向同性蚀刻，沟槽78的内面处的多晶硅膜72的露出面后退。由此，在沟槽78的内面形成凹部79。
接着，如图25A以及B所示，通过使硅氧化物堆积在沟槽78的内面上，而形成隧道绝缘膜33。此时，隧道绝缘膜33也形成在凹部79的内面上，与多晶硅膜72相接。此外，也可以通过对多晶硅膜72的露出面进行热氧化，形成隧道绝缘膜33。
接着，如图26A以及B所示，通过例如CＶD法使钨堆积，由此在沟槽78内形成钨膜81。此时，钨膜81也埋入凹部79内。
接着，如图27A以及B所示，通过对钨膜81进行蚀刻，而将钨膜81中的未埋入凹部79内的部分去除。由此，残留于凹部79内的钨膜81在凹部79之间相互分离、成为控制栅电极膜21。接着，将层间绝缘膜24埋入沟槽78内、将顶面平坦化。此外，也可以在图26A以及B所示的工序中取代钨而使硅堆积，并在本工序中使其硅化物化。由此，由金属硅化物形成控制栅电极膜21。
接着，如图28A～C所示，通过使用恰当的掩膜而实施各向异性蚀刻，选择性地去除层间绝缘膜24、多晶硅膜77以及块绝缘膜34，在沟槽75内形成贯通孔82。多晶硅膜77由贯通孔82沿Y方向周期性地断开而成为硅柱20。此外，图28A是剖视图，图28B是沿图28A所示的C-C’线的剖视图，图28C是沿图28A所示的B-B’线的剖视图。关于图29A～C以及图30A～C也是一样。
接着，如图29A～C所示，通过实施CDＥ或湿式蚀刻等各向同性蚀刻，经由贯通孔82将块绝缘膜34、多晶硅膜72以及隧道绝缘膜33进一步去除，沿Y方向断开。由此，沿Y方向断开的多晶硅膜72成为浮置栅电极膜31。此时，因各向同性蚀刻的条件，浮置栅电极膜31的形状成为控制栅电极膜21侧宽的扇形。
接着，如图30A～C所示，通过使例如硅氧化物堆积并将顶面平坦化，而将层间绝缘膜24埋入贯通孔82内。接着，通过通常的方法形成过孔28、过孔38、源线、位线29和字线39(参照图1以及图2)。这样一来，制造出了本实施方式涉及的半导体存储装置2。
接下来，就本实施方式的效果进行说明。
在NAND型存储装置的写入工作以及删除工作中，需要使隧道绝缘膜中有电流流通而使块绝缘膜中难以流通电流。因此，块绝缘膜的物理膜厚度需要比隧道绝缘膜的物理膜厚度厚。因此，假设要使块绝缘膜34绕入氧化硅膜71间的间隙中，则需要将Z方向上的氧化硅膜71的间隔设定得较长，这会阻碍Z方向上的存储器单元的高集成化。另外，沟槽75以及78的纵横比会增大、加工困难。
此外，若不合理地缩短氧化硅膜71的间隔，则其顶面以及底面由块绝缘膜34覆盖的控制栅电极膜21的厚度会变得比氧化硅膜71的间隔短。因此，控制栅电极膜21的布线电阻增加，并且存储器单元晶体管的栅长变短，存储器单元晶体管的特性也因短沟道效应而劣化。
相对于此，在本实施方式中，在图22A以及B所示的工序中，在沟槽75的内面上形成有块绝缘膜34。这样，通过在较早的阶段中形成块绝缘膜34，就没有必要将块绝缘膜34绕入氧化硅膜71间的间隙中，能够缩短氧化硅膜71的间隔。此外，如图19所示，在本实施方式中，使隧道绝缘膜33绕入氧化硅膜71间的间隙中，但是如上所述，隧道绝缘膜33能够比块绝缘膜34薄，所以问题较少。这样，根据本实施方式，在确保了控制栅电极膜21的厚度的基础上，能够提高Z方向上的存储器单元的集成度，并且能够降低纵横比。本实施方式的上述以外的效果与前述第1实施方式相同。
(第2实施方式的第1变形例)
接下来，就本实施方式的第1变形例进行说明。
图31是例示本变形例涉及的半导体存储装置的剖视图。
如图31所示，在本变形例涉及的半导体存储装置2a中，取代含有导电材料的浮置栅电极膜31，设置含有绝缘性电荷蓄积材料的电荷蓄积膜85。电荷蓄积膜85例如由硅氮化物形成。因此，半导体存储装置2a的存储器单元为MONOS构造。本变形例中的上述以外的结构、制造方法、工作以及效果，与前述第2实施方式相同。
(第2实施方式的第2变形例)
接下来，就本实施方式的第2变形例进行说明。
图32是例示本变形例涉及的半导体存储装置的剖视图。
如图32所示，在本变形例涉及的半导体存储装置2b中，设置有单元源线15，硅柱20的下端连接于单元源线15。即，半导体存储装置2b是I柱型层叠型存储装置。
在制造本变形例涉及的半导体存储装置2b时，为了将硅柱20的下端连接于单元源线15，在图22A以及B所示的工序中，需要通过蚀刻将块绝缘膜34中的形成于沟槽75的底面上的部分去除。但是，此时隧道绝缘膜33尚未形成，所以不会由于该蚀刻对隧道绝缘膜33造成损伤。本变形例中的上述以外的结构、制造方法、工作以及效果，与前述第2实施方式相同。
(第2实施方式的第3变形例)
接下来，就本实施方式的第3变形例进行说明。
图33是例示本变形例涉及的半导体存储装置的剖视图。
如图33所示，本变形例是组合前述第1变形例和第2变形例而成的例子。即，在本变形例涉及的半导体存储装置2c中，设置有含有绝缘性电荷蓄积材料的电荷蓄积膜85，硅柱20的下端连接于单元源线15。因此，半导体存储装置2c为MONOS构造，且为I柱型。本变形例中的上述以外的结构、制造方法、工作以及效果，与前述第2实施方式、其第1以及第2变形例相同。
(第3实施方式)
接下来，就第3实施方式进行说明。
图34是例示本实施方式涉及的半导体存储装置的剖视图。
如图34所示，在本实施方式涉及的半导体存储装置3中，与前述第2实施方式涉及的半导体存储装置2(参照图19)相比较，在硅柱20、控制栅电极膜21、浮置栅电极膜31、隧道绝缘膜33以及块绝缘膜34的彼此之间形成有气隙86。更加具体而言，在沿Z方向相邻的控制栅电极膜21之间以及浮置栅电极膜31之间、沿Y方向相邻的硅柱20之间、块绝缘膜34之间、浮置栅电极膜31之间以及隧道绝缘膜33之间、沿X方向相邻的属于同一组22的2根硅柱20之间，形成有气隙86。
接下来，就本实施方式涉及的半导体存储装置的制造方法进行说明。
图35A～图37C是例示本实施方式涉及的半导体存储装置的制造方法的俯视图以及剖视图。
此外，图35A是剖视图，图35B是俯视图。图36A是剖视图，图36B是沿图36A所示的C-C’线的剖视图，图36C是沿图36A所示的B-B’线的剖视图。图37A～C也是一样。
首先，如图35A以及B所示，在硅基板10(参照图2)上，在形成了含有硅氧化物的绝缘膜17后，使氮化硅膜87以及多晶硅膜72交替地层叠而形成层叠体。
接着，实施从图21A以及B到图29A～C所示的工序。但是，在图24A以及B、图27A以及B所示的工序中，取代含有硅氧化物的层间绝缘膜24而埋入氮化硅膜88。
由此，如图36A～C所示，制作与图29A～C所示的中间结构体同样的中间结构体。但是，在本实施方式的中间结构体中，取代氧化硅膜71而设置有氮化硅膜87，并取代层间绝缘膜24而设置有氮化硅膜88。
接着，如图37A～C所示，通过例如湿式蚀刻将氮化硅膜87以及氮化硅膜88去除。由此，在配置了氮化硅膜87以及氮化硅膜88的空间内形成了气隙86。这样一来，制造出了本实施方式涉及的半导体存储装置3。
根据本实施方式，在硅柱20、控制栅电极膜21、浮置栅电极膜31、隧道绝缘膜33以及块绝缘膜34的彼此之间形成有气隙86，所以能够抑制邻近效应并且提高耐压能力。
本实施方式中的上述以外的结构、制造方法、工作以及效果，与前述第2实施方式相同。
此外，在图35A以及B所示的工序中，如果取代氮化硅膜87以及多晶硅膜72而使氧化硅膜71以及多晶硅膜72交替地层叠，也能够仅在硅柱20之间形成气隙。
(第3实施方式的变形例)
接下来，就本实施方式的变形例进行说明。
图38A～C是例示本变形例涉及的半导体存储装置的剖视图。
此外，图38A是剖视图，图38B是沿图38A所示的C-C’线的剖视图，图38C是沿图38A所示的B-B’线的剖视图。另外，图38A是沿图38B以及C所示的D-D’线的剖视图。后述的图39A～C也是一样。
如图38A～C所示，在本变形例涉及的半导体存储装置3a中，与前述第3实施方式涉及的半导体存储装置3(参照图34)相比较，不同点在于：通过局部残留氮化硅膜87以及88而在多个区域形成强化部件89。强化部件89在半导体存储装置3a内沿Z方向延伸且沿Y方向断续地配置。
图39A～C是例示本变形例涉及的半导体存储装置的制造方法的剖视图。
如图39A～C所示，在本变形例中，在形成强化部件89的预定区域中不形成贯通孔82。由此，在图37A～C所示的工序中，在经由贯通孔82对氮化硅膜87以及88进行湿式蚀刻时，氮化硅膜87以及88局部残留而成为强化部件89。
根据本变形例，通过设置强化部件89，能够确保半导体存储装置3a的机械强度，防止塌倒损坏。本变形例中的上述以外的结构、制造方法、工作以及效果，与前述第3实施方式相同。
(第4实施方式)
接下来，就第4实施方式进行说明。
图40是例示本实施方式涉及的半导体存储装置的剖视图。
图41是示出图40中所示的区域Ｅ的剖视图。
如图40以及图41所示，本实施方式涉及的半导体存储装置4与前述第1实施方式涉及的半导体存储装置1(参照图1～图4)相比较，不同点在于：在最上段的控制栅电极膜21u与最上段的浮置栅电极膜31u之间未配置块绝缘膜34，最上段的控制栅电极膜21u连接于最上段的浮置栅电极膜31u。
接下来，就本实施方式涉及的半导体存储装置的制造方法进行说明。
图42A是例示本实施方式涉及的半导体存储装置的制造方法的剖视图，图42B是俯视图。
首先，实施从图5A以及B到图12A以及B所示的工序。
接着，如图42A以及B所示，在沟槽58的内面上形成氧化硅层36以及氮化硅层37。接着，在沟槽58内埋入抗蚀剂材料90并对顶面形成缺口，从而使最上段的凹部59u露出。接着，通过实施例如湿式蚀刻，将氮化硅层37、氧化硅层36以及氮化硅层35中的从抗蚀剂材料90露出的部分去除。由此，在最上段的凹部59u的进深面，多晶硅膜55露出。接着，去除抗蚀剂材料90。
接着，如图13A以及B所示，在沟槽58的内面上形成钨膜61。此时，在最上段的凹部59u内，钨膜61接触多晶硅膜55。之后的工序与前述第1实施方式相同。
根据本实施方式，通过使最上段的控制栅电极膜21u与最上段的浮置栅电极膜31u相互连接，从而使控制栅电极膜21u以及浮置栅电极膜31u电一体化，能够作为选择栅电极膜使用。由此，能够形成因为没有蓄积电荷所以阈值不变的选择栅晶体管。
本实施方式中的上述以外的结构、制造方法、工作以及效果，与前述第1实施方式相同。
(第5实施方式)
接下来，就第5实施方式进行说明。
图43以及图44是例示本实施方式涉及的半导体存储装置的剖视图。
如图43以及图44所示，在本实施方式涉及的半导体存储装置5中，设置有多根硅柱20，其沿X方向以及Y方向按矩阵状排列。各硅柱20的形状为圆柱状且沿Z方向延伸。而且，以包围各硅柱20的方式，从内侧即硅柱20侧按顺序分别按圆环状设置隧道绝缘膜33、浮置栅电极膜31以及块绝缘膜34。即，从Z方向看，浮置栅电极膜31包围硅柱20。
隧道绝缘膜33以及浮置栅电极膜31在Z方向上断开。在Z方向上的包括隧道绝缘膜33以及浮置栅电极膜31的圆环状层叠体彼此之间，设置有氧化硅膜51。在浮置栅电极膜31中，设置有配置于内侧的多晶硅层91以及配置于外侧的金属硅化物层92。金属硅化物层92由金属硅化物形成，但也可以由金属形成。
在块绝缘膜34设置有在内侧配置的氧化硅层93以及在外侧配置的高介电常数层94。高介电常数层94含有介电常数比硅氧化物高的材料，例如由铪(Hf)、铝氧化物(AlO)、钛氮化物(TiN)、钽氮化物(TaN)或钽氧化物(TaO)形成。氧化硅层93在Z方向上连续地按筒状设置。但是，筒的直径是周期性变化的，与浮置栅电极膜31相当的部分的直径相对较小而与氧化硅膜51相当的部分的直径相对较大。因此，氧化硅层93的形状为褶皱状的圆筒形。高介电常数层94配置在含有氧化硅层93的褶皱状圆筒的外侧的面处的凹部93a内，按每个凹部93a而断开。此外，块绝缘膜34的结构不限定于包括氧化硅层93以及高介电常数层94的二层构造。能够组合例如氧化硅层(SiO2层)、氮化硅层(Si3N4层)、Al2O3层、MgO层、SrO层、SiN层、BaO层、TiO层、Ta2O5层、BaTiO3层、BaZrO层、ZrO2层、Y2O3层、ZrSiO层、HfAlO层、HfSiO层、La2O3层、LaAlO层等中的任意层而构成。
另外，在半导体存储装置5中设置有多根控制栅电极膜21，并沿X方向以及Z方向按矩阵状排列。控制栅电极膜21的形状是沿Y方向延伸的带状。控制栅电极膜21是导电膜，是例如包括钛氮化层(TiN)以及钨层(W)的二层膜、包括钨氮化层(WN)以及钨层(W)的二层膜、或者包括钽氮化层(TaN)以及钨层(W)的二层膜。但是，控制栅电极膜21的结构并不限定于此，例如也可以为对多晶硅膜进行硅化物化所形成的金属硅化物层。
而且，包括硅柱20、隧道绝缘膜33、浮置栅电极膜31以及块绝缘膜34的结构体贯穿控制栅电极膜21。控制栅电极膜21配置于凹部93a。即，从Z方向看，控制栅电极膜21包围浮置栅电极膜31。在包括硅柱20、隧道绝缘膜33、浮置栅电极膜31以及块绝缘膜34还有控制栅电极膜21的结构体彼此之间，设置有层间绝缘膜24。
接下来，就本实施方式涉及的半导体存储装置的制造方法进行说明。
图45～图53是例示本实施方式涉及的半导体存储装置的制造方法的剖视图。
首先，与前述第1实施方式同样地，在硅基板10上形成绝缘膜11、单元源线15以及绝缘膜17(参照图1以及图2)。
接着，如图45所示，使氧化硅膜51以及氮化硅膜52交替地层叠而形成层叠体60。
接着，在层叠体60形成多个存储器孔95。存储器孔95沿Z方向延伸并贯穿层叠体60以及绝缘膜17(参照图2)而到达单元源线15。
接着，如图46所示，通过实施湿式蚀刻而使氮化硅膜52的露出面在存储器孔95的内面后退。由此，在存储器孔95的内面形成环状的凹部96。
接着，如图47所示，通过使多晶硅堆积并实施各向同性蚀刻而选择性地将其去除，从而将多晶硅层91埋入凹部96内。接着，通过氧化多晶硅层91的露出面而形成隧道绝缘膜33。
接着，如图48所示，通过将多晶硅埋入存储器孔95内而形成硅柱20。硅柱20连接于单元源线15(参照图2)。
接着，如图49所示，在层叠体60中的存储器孔95之间的部分形成沟槽97。沟槽97在Y方向以及Z方向上扩展并沿Z方向贯通层叠体60，但不贯通绝缘膜17(参照图2)。
接着，如图50所示，通过实施湿式蚀刻，而经由沟槽97将氮化硅膜52去除。由此，在沟槽97的内面形成凹部98。多晶硅层91在凹部98的进深面露出。
接着，如图51所示，通过实施硅化处理，经由沟槽97以及凹部98将凹部98内的多晶硅层91的露出面硅化物化。由此，形成了金属硅化物层92。由多晶硅层91以及金属硅化物层92构成浮置栅电极膜31。
接着，如图52所示，在沟槽97的内面上形成氧化硅层93。接着，在氧化硅层93上形成高介电常数层94。氧化硅层93以及高介电常数层94的形状反映凹部98而成为褶皱状的圆筒形。
接着，如图53所示，通过借助例如CＶD法使导电性材料堆积，而在高介电常数层94上形成导电膜99。导电膜99形成为，也埋入凹部98内但未填满沟槽97。
接着，如图43以及图44所示，通过进行各向同性蚀刻，在导电膜99以及高介电常数层94形成缺口，并使其仅残留于氧化硅层93的凹部93a内。由此，残留于凹部93a内的导电膜99成为控制栅电极膜21。另外，由高介电常数层94的残留部分以及氧化硅层93形成块绝缘膜34。这样一来，制造出了本实施方式涉及的半导体存储装置5。
接下来，就本实施方式的效果进行说明。
根据本实施方式，控制栅电极膜21包围浮置栅电极膜31以及硅柱20，所以能够实现控制性良好的存储器单元。
另外，由导电体形成浮置栅电极膜31，所以写入特性良好。而且，浮置栅电极膜31彼此断开，所以能够抑制电荷移动、数据保持特性高。而且，另外，能够通过从浮置栅电极膜31的辅助删除或ＦN删除而实施删除工作，所以删除特性良好。
另外，在本实施方式中，在图48所示的工序中形成硅柱20前，在图47所示的工序中形成有隧道绝缘膜33，所以无需为了使硅柱20连接于单元源线15(参照图2)而通过蚀刻将在存储器孔95的底面上所形成的隧道绝缘膜33去除。因此，不会因该蚀刻而使在存储器孔95的侧面上所形成的隧道绝缘膜受到损伤。
本实施方式中的上述以外的结构、制造方法、工作以及效果，与前述第1实施方式相同。此外，在本实施方式中，例示了I柱型装置，但是也可以与前述第2实施方式的第1变形例同样地设为U柱型装置。
(第5实施方式的变形例)
接下来，就第5实施方式的变形例进行说明。
图54是例示本变形例涉及的半导体存储装置的剖视图。
如图54所示，本变形例是组合前述第4实施方式和第5实施方式而成的例子。即，本变形例涉及的半导体存储装置5a与前述第5实施方式涉及的半导体存储装置5(参照图43)相比较，不同点在于：在最上段的控制栅电极膜21u与最上段的浮置栅电极膜31u之间未配置块绝缘膜34，而最上段的控制栅电极膜21u连接于最上段的浮置栅电极膜31u。但是，使得控制栅电极膜21连接于浮置栅电极膜31的段不限定于最上段，也可以是包含最上段在内的多段。
接下来，就本变形例涉及的半导体存储装置的制造方法进行说明。
图55～图57是例示本变形例涉及的半导体存储装置的制造方法的剖视图。
首先，实施图45～图52所示的工序。
接着，如图55所示，通过在沟槽97内埋入抗蚀剂材料90并进行曝光，而从顶面侧形成缺口。由此，使最上段的凹部93a从抗蚀剂材料90露出。此外，此时，也可以使包括最上段在内的多段凹部93a露出，但是在以下的说明中，就仅使最上段的凹部93a露出的例子进行说明。
接着，如图56所示，通过实施例如湿式蚀刻等各向同性蚀刻，将高介电常数层94以及氧化硅层93中的从抗蚀剂材料90露出的部分去除。由此，金属硅化物层92在最上段的凹部93a的进深面露出。
接着，如图57所示，去除抗蚀剂材料90。
接着，实施图53所示的工序。这样一来，能够制造本变形例涉及的半导体存储装置5a。
根据本变形例，与前述第4实施方式同样地，能够使最上段的控制栅电极膜21u与浮置栅电极膜31u电一体化而作为选择栅电极膜使用。其结果，能够形成阈值不变的选择栅晶体管。本变形例中的上述以外的结构、制造方法、工作以及效果，与前述第5实施方式相同。
根据以上说明了的实施方式，能够实现数据保持特性良好的半导体存储装置及其制造方法。
以上，对本发明的几个实施方式进行了说明，但是这些实施方式是作为例子提出的，不用于限定发明的范围。这些新实施方式能够按其他各种方式加以实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含于发明的范围和/或主旨中，并且包含于技术方案所记载的发明及其等同范围中。另外，前述各实施方式能够彼此组合地实施。

Claims (17)

1.一种半导体存储装置，其中，具备：
基板；
半导体柱，其设置在所述基板上，沿上下方向延伸；
多张第1电极膜，其设置在所述半导体柱的侧方，沿第1方向延伸且沿所述上下方向彼此分离地配置；
多个第2电极膜，其设置在所述半导体柱与所述第1电极膜之间，沿所述上下方向彼此分离地配置；
第1绝缘膜，其设置在所述半导体柱与所述第2电极膜之间；和
第2绝缘膜，其设置在所述第2电极膜与所述第1电极膜之间。
2.根据权利要求1所述的半导体存储装置，其中，
所述第1绝缘膜的电性膜厚度比所述第2绝缘膜的电性膜厚度厚，
所述第1绝缘膜的介电常数比所述第2绝缘膜的介电常数低。
3.根据权利要求2所述的半导体存储装置，其中，
所述第2绝缘膜具有：
第1层，其设置在所述第1电极膜侧，覆盖所述第1电极膜的顶面以及底面；和
第2层，其设置在所述第2电极膜侧，覆盖所述第2电极膜的顶面以及底面。
4.根据权利要求1所述的半导体存储装置，其中，
所述第2绝缘膜的电性膜厚度比所述第1绝缘膜的电性膜厚度厚，
所述第2绝缘膜的介电常数比所述第1绝缘膜的介电常数低。
5.根据权利要求4所述的半导体存储装置，其中，
所述第1绝缘膜沿所述半导体柱的侧面配置。
6.根据权利要求1所述的半导体存储装置，其中，
所述半导体柱设置有多根，
从上方看，所述多根半导体柱沿所述第1方向以及相对于所述第1方向交叉的第2方向按矩阵状排列，
在沿所述第1方向排列的所述半导体柱之间，未配置所述第1电极膜，
在将沿所述第2方向排列的所述半导体柱按每相邻的2根所述半导体柱分组、且使得2个所述第1电极膜位于所述组之间时，在属于各所述组的2根所述半导体柱之间未配置所述第1电极膜。
7.根据权利要求6所述的半导体存储装置，其中，
属于所述组的2根所述半导体柱形成为一体。
8.根据权利要求6所述的半导体存储装置，其中，
在所述第1方向上，所述第2电极膜的所述半导体柱侧的端部的长度比所述第1电极膜侧的端部的长度短。
9.根据权利要求6所述的半导体存储装置，其中，
在所述半导体柱之间、在所述上下方向上相邻的所述第1电极膜之间以及在所述上下方向上相邻的所述第2电极膜之间之中的至少一处，形成有气隙。
10.根据权利要求1所述的半导体存储装置，其中，
从上方看，所述第2电极膜包围所述半导体柱且所述第1电极膜包围所述第2电极膜。
11.根据权利要求1所述的半导体存储装置，其中，
在最上段或包括最上段的多段的所述第1电极膜与所述第2电极膜之间未配置所述第2绝缘膜，所述最上段或包括最上段的多段的第1电极膜连接于所述第2电极膜。
12.根据权利要求1所述的半导体存储装置，其中，
所述第2绝缘膜沿上下方向按每个所述第1电极膜断开。
13.根据权利要求1所述的半导体存储装置，其中，
还具备：
单元源线，其设置在所述基板与所述半导体柱之间，连接于所述半导体柱的下端；
位线，其设置在所述半导体柱上，连接于所述半导体柱的上端；
第3绝缘膜，其设置在所述基板与所述单元源线之间；
源区域以及漏区域，其在所述基板的从所述半导体柱的正下区域偏离的区域彼此分离地形成；
第4绝缘膜，其设置在所述基板的所述源区域与所述漏区域之间的区域的正上区域；和
栅电极，其设置在所述第4绝缘膜上。
14.一种半导体存储装置的制造方法，其中，包括：
在基板上使绝缘膜及第1膜交替地层叠而形成层叠体的工序；
在所述层叠体形成沿第1方向延伸的第1沟槽的工序；
通过使所述第1沟槽的内面的所述第1膜的露出面后退，而形成第1凹部的工序；
在所述第1沟槽的内面上形成第1绝缘层的工序；
在所述第1绝缘层上形成第1导电膜的工序；
通过蚀刻去除所述第1凹部外的所述第1导电膜以及所述第1绝缘层，在所述第1凹部内残留所述第1导电膜的一部分以及所述第1绝缘层的一部分的工序；
在所述第1沟槽的内面上形成第1绝缘膜的工序；
在所述第1绝缘膜上形成半导体膜的工序；
在所述层叠体的所述第1沟槽之间形成沿所述第1方向延伸的第2沟槽的工序；
通过经由所述第2沟槽去除所述第1膜而形成第2凹部的工序；
在所述第2凹部的内面上形成第2绝缘层的工序；
在所述第2凹部内形成第2导电膜的工序；和
将所述半导体膜以及所述第1导电膜沿所述第1方向断开的工序，
包括所述第1绝缘层以及所述第2绝缘层的第2绝缘膜的电性膜厚度比所述第1绝缘膜的电性膜厚度薄，所述第2绝缘膜的介电常数比所述第1绝缘膜的介电常数高。
15.根据权利要求14所述的半导体存储装置的制造方法，其中，
在形成所述半导体膜的工序之后且在形成所述第2沟槽的工序之前，还具有将层间绝缘膜埋入所述第1沟槽内的工序，
形成所述第1沟槽的工序包括：
在所述层叠体上形成沿所述第1方向延伸的线和间隔状的第1掩膜的工序；和
利用所述第1掩膜实施各向异性蚀刻的工序，
将所述半导体膜以及所述第1导电膜沿所述第1方向断开的工序包括：
在所述第1掩膜上形成沿相对于所述第1方向交叉的第2方向延伸的线和间隔状的第2掩膜的工序；
通过利用所述第2掩膜以及所述第1掩膜来实施各向异性蚀刻，而有选择地将所述层间绝缘膜以及所述半导体膜去除来形成贯通孔的工序；和
经由所述贯通孔对所述第1导电膜实施各向同性蚀刻的工序。
16.根据权利要求14所述的半导体存储装置的制造方法，其中，
在形成所述第1凹部的工序之后且在形成所述第1绝缘层的工序之前，还具有在所述第1凹部的进深面上形成包含与所述第1膜不同的材料的第2膜的工序，
在形成所述第2凹部的工序中，将所述第2膜作为阻挡物来去除所述第1膜。
17.一种半导体存储装置的制造方法，其中，包括：
在基板上使绝缘膜及第1导电膜交替地层叠而形成层叠体的工序；
在所述层叠体形成沿第1方向延伸的第1沟槽的工序；
在所述第1沟槽的内面上形成第1绝缘膜的工序；
在所述第1绝缘膜上形成半导体膜的工序；
在所述层叠体的所述第1沟槽之间，形成沿所述第1方向延伸的第2沟槽的工序；
使所述第2沟槽的内面的所述第1导电膜的露出面后退而形成凹部的工序；
在所述凹部的内面上，形成电性膜厚度比所述第1绝缘膜的电性膜厚度厚而介电常数比所述第1绝缘膜的介电常数低的第2绝缘膜的工序；
在所述凹部内形成第2导电膜的工序；和
将所述半导体膜以及所述第1导电膜沿所述第1方向断开的工序。
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