CN106165098A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

根据一个实施例，一种半导体存储装置包括基板、设置在所述基板上且在竖直方向上延伸的半导体柱、设置在所述半导体柱的侧方且在第一方向上延伸的多个第一电极膜。所述多个第一电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第一电极膜之间的多个第二电极膜。所述多个第二电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第二电极膜之间的第一绝缘膜，以及设置在所述第二电极膜与所述第一电极膜之间的第二绝缘膜。

Description

半导体存储装置及其制造方法
技术领域
在此描述的实施例涉及半导体存储装置及其制造方法。
背景技术
尽管传统上NAND闪速存储器的平面结构已被缩小以提高位密度和降低位成本(bit cost)，但此缩小正接近极限。因此，近年来，已提出在竖直方向上层叠存储单元(memory cell)的技术。存储单元的数据保持特性在这种层叠的存储装置中是成问题的。
发明内容
一般而言，根据一个实施例，一种半导体存储装置包括基板、设置在所述基板上且在竖直方向上延伸的半导体柱、设置在所述半导体柱的侧方且在第一方向上延伸的多个第一电极膜。所述多个第一电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第一电极膜之间的多个第二电极膜。所述多个第二电极膜沿着所述竖直方向彼此分离地配置。所述半导体存储装置进一步包括设置在所述半导体柱与所述第二电极膜之间的第一绝缘膜，以及设置在所述第二电极膜与所述第一电极膜之间的第二绝缘膜。
附图说明
图1是示出根据第一实施例的半导体存储装置的透视图；
图2是示出根据第一实施例的半导体存储装置的横截面图；
图3是示出图2所示的区域A的横截面图；
图4是沿着图2所示的线B-B’的横截面图；
图5A至图17B是示出根据第一实施例的半导体存储装置的制造方法的平面图和横截面图；
图18是示出根据第一实施例的变型例的半导体存储装置的横截面图；
图19是示出根据第二实施例的半导体存储装置的横截面图；
图20A至图30C是示出根据第二实施例的半导体存储装置的制造方法的平面图和横截面图；
图31是示出根据第二实施例的第一变型例的半导体存储装置的横截面图；
图32是示出根据第二实施例的第二变型例的半导体存储装置的横截面图；
图33是示出根据第二实施例的第三变型例的半导体存储装置的横截面图；
图34是示出根据第三实施例的半导体存储装置的横截面图；
图35A至图37C是示出根据第三实施例的半导体存储装置的制造方法的平面图和横截面图；
图38A至38C是示出根据第三实施例的变型例的半导体存储装置的横截面图；
图39A至39C是示出根据第三实施例的变型例的半导体存储装置的制造方法的横截面图；
图40是示出根据第四实施例的半导体存储装置的横截面图；
图41是示出图40所示的区域E的横截面图；
图42A是示出根据第四实施例的半导体存储装置的制造方法的横截面图；以及图42B是平面图；
图43和图44是示出根据第五实施例的半导体存储装置的横截面图；
图45至图53是示出根据第五实施例的半导体存储装置的制造方法的横截面图；
图54是示出根据第五实施例的变型例的半导体存储装置的横截面图；
图55至57是示出根据第五实施例的变型例的半导体存储装置的制造方法的横截面图；
图58至图59是示出根据第六实施例的半导体存储装置的横截面图；
图60是示出根据第六实施例的半导体存储装置的示意电路图；
图61是示出根据第六实施例的半导体存储装置的示意平面图；
图62示出根据第六实施例的半导体存储装置中的单元源线的连接关系；
图63A是示出选择NAND串(selection NAND string)和非选择NAND串的示意电路图，图63B示出施加到选择NAND串的电位，以及图63C示出施加到非选择NAND串的电位；
图64是示出根据第七实施例的半导体存储装置的横截面图；
图65示出根据第七实施例的半导体存储装置中的单元源线的连接关系；
图66是示出根据第八实施例的半导体存储装置的横截面图；
图67示出根据第八实施例的半导体存储装置中的单元源线的连接关系；
图68是示出根据第九实施例的半导体存储装置的透视图；以及
图69是示出根据第十实施例的半导体存储装置的透视图。
具体实施例
第一实施例
将参考附图描述本发明的实施例。
首先，将描述第一实施例。
图1是示出根据该实施例的半导体存储装置的透视图。
图2是示出根据该实施例的半导体存储装置的横截面图。
图3是示出图2所示的区域A的横截面图。
图4是沿着图2所示的线B-B’的横截面图。
如图1和图2所示，硅基板10被设置在根据该实施例的半导体存储装置1中。存储单元区域Rm和周边电路区域Rc被设置在硅基板10中。在下文中，为了描述方便，在该说明书中采用XYZ正交坐标系。与硅基板10的上表面10a平行的两个相互正交的方向设为X方向和Y方向；并且与上表面10a垂直的方向设为Z方向。
在存储单元区域Rm中，由例如氧化硅制成的绝缘膜11(第三绝缘膜)、由例如多晶硅制成的导电层12、由例如钨制成的互连层13、以及由例如多晶硅制成的导电层14以此次序在硅基板10上层叠。单元源线(cell source line)15由导电层12、互连层13、以及导电层14形成。在单元源线15上设置由例如氧化硅制成的绝缘膜17。在单元源线15上设置多个在Z方向上延伸的硅柱20。硅柱20由例如多晶硅制成；并且硅柱20的下端贯通绝缘膜17而被连接至单元源线15。硅柱20从Z方向来看沿着X方向和Y方向按矩阵状排列并且具有与单个单元源线15的共同连接。
多个控制栅电极膜(第一电极膜)21被设置在硅柱20的侧方而沿着Z方向彼此分离。每个控制栅电极膜21由例如钨制成并且在Y方向上延伸。因此，在沿着Y方向排列的硅柱20之间不设置控制栅电极膜21。此外，在X方向上，两个硅柱20与两个控制栅电极膜21交替排列。也就是，当沿X方向排列的硅柱20被组织成每两个彼此相邻的硅柱20的多个组22时，以及当两个控制栅电极膜21被排列为位于组22之间时，在属于每个组22的两个硅柱20之间不设置控制栅电极膜21。
在硅柱20之间设置有层间绝缘膜23。在控制栅电极膜21之间、最下层的控制栅电极膜21下方、以及最上层的控制栅电极膜21上方，设置由例如氧化硅制成的层间绝缘膜24。在由多个控制栅电极膜21、层间绝缘膜23、以及层间绝缘膜24制成的层叠体25上设置硬掩膜26。
硅柱20伸出到硬掩膜26之上而与在X方向上延伸的互连27成为一体。在互连27上设置过孔28；以及在过孔28上设置在X方向上延伸的位线29。位线29通过过孔28被连接至互连27。由此，每个硅柱20被连接在位线29与单元源线15之间。也就是，半导体存储装置1为I状柱型层叠存储装置。
层叠体25的Y方向端部被构图为阶梯配置；并且在阶梯配置的端部处，在Z方向上具有相同位置的多个控制栅电极膜21被束在一起。在被束的控制栅电极膜21的端部上设置有过孔38。在过孔38上设置有在Y方向上延伸的字线39。在Z方向上，字线39的位置与位线29的位置相同。字线39通过过孔38被连接至控制栅电极膜21。
如图3和图4所示，在硅柱20与控制栅电极膜21之间设置有由例如多晶硅制成的浮置栅电极膜(floating gate film)31(第二电极膜)。因为浮置栅电极膜31被设置在硅柱20与控制栅电极膜21之间的每个交叉处，浮置栅电极膜31按矩阵状排列而沿着Y方向和Z方向彼此分离。如上所述，因为硅柱20和控制栅电极膜21沿着X方向排列，浮置栅电极膜31也沿着X方向排列。结果，浮置栅电极膜31以XYZ三维矩阵配置排列。当从Z方向看时，浮置栅电极膜31的配置为扇形，该扇形在控制栅电极膜21侧较宽。因此，浮置栅电极膜31的在硅柱20侧的端部的Y方向上的长度L1短于浮置栅电极膜31的在控制栅电极膜21侧的端部的Y方向上的长度L2。
在硅柱20与浮置栅电极膜31之间设置有由例如氧化硅制成的隧穿绝缘膜(tunneling insulating film)33。在每个硅柱20处设置隧穿绝缘膜33；并且隧穿绝缘膜33的配置为带状配置，该带状配置在Z方向上延伸并且具有X方向作为厚度方向和Y方向作为宽度方向。
另一方面，阻断绝缘膜在浮置栅电极膜31与控制栅电极膜21之间设置有阻断绝缘膜(blocking insulating film)34。阻断绝缘膜34例如为其中氮化硅层35、氧化硅层36、以及氮化硅层37以此次序从浮置栅电极膜31侧朝向控制栅电极膜21侧层叠的三层膜。氮化硅层35围绕着浮置栅电极膜31形成以覆盖浮置栅电极膜31的上表面31a和下表面31b。氧化硅层36和氮化硅层37围绕着控制栅电极膜21形成以覆盖控制栅电极膜21的上表面21a和下表面21b。
尽管隧穿绝缘膜33通常是绝缘的，但隧穿绝缘膜33为这样的膜：当施加半导体存储装置1的驱动电压范围内的电压时，隧穿电流在该膜中流动。阻断绝缘膜34为这样的膜：即使当施加半导体存储装置1的驱动电压范围内的电压时，电流在该膜中也基本不流动。隧穿绝缘膜33的等效氧化物厚度(EOT)比阻断绝缘膜34的等效氧化物厚度厚；并且隧穿绝缘膜33的介电常数比阻断绝缘膜的介电常数低。
在如图2所示的周边电路区域Rc中，源区40s和漏区40d被彼此分离地在硅基板10中形成。源区40s与漏区40d之间的区域为沟道区域40c。由例如氧化硅制成的栅绝缘膜41(第四绝缘膜)被设置在硅基板10上的沟道区域40c的正上方的区域中；由例如多晶硅制成的导电层42和由例如钨制成的互连层43以此次序被层叠在栅绝缘膜41上。栅电极45由导电层42和互连层43形成。晶体管46包括源区40s、漏区40d、沟道区域40c、栅绝缘膜41、以及栅电极45。晶体管46被包括在周边电路中。
如下所述，存储单元区域Rm中的绝缘膜11和周边电路区域Rc中的栅绝缘膜41是通过将同一氧化硅膜分开而形成的；存储单元区域Rm中的导电层12和周边电路区域Rc中的导电层42是通过将同一多晶硅膜分开而形成的；存储单元区域Rm中的互连层13和周边电路区域Rc中的互连层43是通过将同一钨层分开而形成的。
现在将描述用于根据该实施例的半导体存储装置的制造方法。
图5A至图17B是示出根据该实施例的半导体存储装置的制造方法的平面图和横截面图。
在图5A至图17B中仅示出存储单元区域Rm。
首先，如图1和图2所示，在周边电路区域Rc中的硅基板10的上层部分中形成沟道区域40c、源区域40s和漏区域40d。然后，在硅基板10上在存储单元区域Rm和周边电路区域Rc两者中都形成氧化硅膜。因此，在周边电路区域Rc中，在低击穿电压晶体管(LV Tr)区域中形成相对薄的氧化硅膜；并且在高击穿电压晶体管(HV Tr)区域中形成相对厚的氧化硅膜。此外，在存储单元区域Rm中形成相对厚的氧化硅膜。
然后，在整个表面上形成多晶硅层。使用适当的掩膜(未示出)在硅基板10的上层部分中在周边电路区域Rc中形成STI(浅沟槽隔离)。然后，形成钨层。然后，仅在存储单元区域Rm中形成多晶硅层和氧化硅膜。然后，通过RIE(反应离子刻蚀)对这些层进行构图。
从而，在存储单元区域Rm中按每个块形成绝缘膜11、导电层12、互连层13、导电层14、以及绝缘膜17。单元源线15由通过导电层12、互连层13、以及导电层14组成的层叠体形成。通过形成按每个块分开的单元源线15，以块为单位进行擦除是可能的。另一方面，在周边电路区域Rc中形成栅绝缘膜41、导电层42、以及互连层43。栅电极45由通过导电层42和互连层43组成的层叠体形成。从而，在周边电路区域Rc中形成晶体管46。
然后，如图5A和5B所示，在存储单元区域Rm中在绝缘膜17(参考图2)上交替层叠氧化硅膜51和氮化硅膜52。由此，形成层叠体25。此时，电极侧的栅长(控制栅电极膜21以及包围控制栅电极膜21的阻断绝缘膜的合计厚度)变得比沟道侧的栅长(浮置栅电极膜31以及包围浮置栅电极膜31的阻断绝缘膜的合计厚度)大，所以层叠的氧化硅膜51与氮化硅膜52的膜厚度比根据从两侧填入的块膜的膜厚度而被调整。此外，图5A是横截面图，而图5B是顶视图。后面的图也是一样。
接着，如图6A以及6B所示，在层叠体25上形成含有例如氮化硅的硬掩膜26。接着，对硬掩膜26进行构图，并将构图出的硬掩膜26作为掩膜对层叠体25实施RIE等各向异性蚀刻。由此，在层叠体25中形成在Y方向上延伸的多个沟槽53。沟槽53贯通层叠体25。
接着，如图7A以及7B所示，通过执行湿式蚀刻，经由沟槽53使氮化硅膜52凹入(recess)。由此，在沟槽53的内表面，氮化硅膜52的露出面后退、形成在Y方向上延伸的凹部54。接着，通过SPA等进行氧化处理。由此，沟槽53的内表面的氮化硅膜52的露出面由薄的氧化硅层50覆盖。
接着，如图8A以及8B所示，在整个面上形成氮化硅层35。接着，在整个面上形成多晶硅膜55。氮化硅层35以及多晶硅膜55也形成在沟槽53的内表面上、进入凹部54内。
接着，如图9A以及9B所示，通过沿沟槽53实施RIE等各向异性蚀刻，选择性地去除多晶硅膜55以及氮化硅层35，且使得在凹部54内残留，并且将残留于在Z方向上相邻的凹部54内的多晶硅膜55彼此分开。同样地，也将残留于在Z方向上相邻的凹部54内的氮化硅层35彼此分开。
接着，如图10A以及10B所示，使隧穿绝缘膜33、多晶硅膜56以及绝缘膜57按该顺序沉积。
接着，如图11A以及11B所示，在层叠体25与层叠在其上方的层叠体中在沟槽53之间，形成在Y方向上延伸的沟槽58。由此，沟槽53和沟槽58沿X方向交替排列。
接着，如图12A以及12B所示，通过实施使用热磷酸的湿式蚀刻，经由沟槽58使氮化硅膜52凹入。该凹入因在凹部59的背表面露出的氧化硅层50而停止。由此，氮化硅膜52被去除；在沟槽58的内表面形成在Y方向上延伸的凹部59。此时，氮化硅层35受氧化硅层50保护，所以不会受损。
接着，如图13A以及13B所示，去除在凹部59的背表面露出的氧化硅层50。由此，氮化硅层35在凹部59的背表面露出。接着，在沟槽58的内表面上形成氧化硅层36以及氮化硅层37。其结果，如图3所示，由氮化硅层35、氧化硅层36以及氮化硅层37形成阻断绝缘膜34。接着，通过例如CVD(Chemical Vapor Deposition：化学气相生长)法，在整个面上形成钨膜61。氧化硅层36、氮化硅层37以及钨膜61也经由沟槽58而进入凹部59内。
接着，如图14A以及14B所示，实施RIE等各向异性蚀刻，而选择性地去除钨膜61。由此，使钨膜61残留于凹部59内，并且将残留于在Z方向上相邻的凹部59内的钨膜61彼此分开。其结果，在凹部59内形成包括钨膜61的控制栅电极膜21。之后，在沟槽58内填入层间绝缘膜24；并且使层间绝缘膜24的顶面平面化。此外，图14B是沿图14A所示的B-B’线的横截面图。
接着，如图15A至15C所示，形成硬掩膜62，该硬掩膜62中沿X方向以及Y方向按矩阵状排列有开口部62a。每个开口部62a，其形状是以X方向为长度方向的矩形，在多晶硅膜56以及其间的绝缘膜57的正上区域中，沿Y方向断续地排列，而未被设置在层间绝缘膜24的正上区域中。接着，将硬掩膜62以及硬掩膜26作为掩膜而实施RIE等各向异性蚀刻，将多晶硅膜56以及绝缘膜57沿Y方向分开。由此，在多晶硅膜56以及绝缘膜57中的位于开口部62a的正下区域中形成贯通孔63，多晶硅膜56中的形成于硬掩膜26上的部分成为互连27，多晶硅膜56中的由贯通孔63分开的部分成为硅柱20。此外，图15B是沿图15A所示的C-C’线的顶视图，图15C是沿图15A所示的B-B’线的横截面图。
接着，如图16所示，实施CDE(Chemical Dry Etching，化学干式蚀刻)或湿式蚀刻等各向同性蚀刻，经由贯通孔63而选择性地去除隧穿绝缘膜33以及多晶硅膜55。由此，隧穿绝缘膜33以及多晶硅膜55沿Y方向被分开。另外，也去除绝缘膜57(参见图15A)。其结果，由多晶硅膜55形成浮置栅电极膜31。此时，多晶硅膜55从硅柱20侧被蚀刻，所以浮置栅电极膜31的硅柱20侧的端部在Y方向上的长度L1比浮置栅电极膜31的控制栅电极膜21侧的端部在Y方向上的长度L2短。另一方面，此时，层间绝缘膜24未被去除仍残留。
接着，如图17A以及17B所示，在整个面上沉积层间绝缘膜23。层间绝缘膜23也填入贯通孔63内。另外，氧化硅膜51也成为层间绝缘膜23的一部分。
接着，如图1以及图2所示，形成过孔28、过孔38、位线29和字线39。这样一来就制造出了根据该实施例的半导体存储装置1。
接下来，就该实施例的效果进行说明。
在该实施例中，作为电荷存储单元设置有含有多晶硅的浮置栅电极膜31。因此，存储单元中的数据保持特性良好，并且不使空穴而使电子移动，从而能够将存储于浮置栅电极膜31的电荷去除，因此擦除操作快。另外，浮置栅电极膜31彼此分开，所以数据保持特性更为良好。
另外，在该实施例中，将阻断绝缘膜34设为包括氮化硅层35、氧化硅层36以及氮化硅层37的三层膜，所以能够在抑制漏电流的同时确保耦合比。而且，氮化硅层35在图8A以及8B所示的工序中从硅柱20侧形成，氧化硅层36以及氮化硅层37在图13A以及13B所示的工序中从控制栅电极膜21侧形成。
这样，通过将构成阻断绝缘膜34的三层膜分成两个而从两侧形成三层膜，与仅从单侧形成的情况相比较，由浮置栅电极膜31的X方向两侧分担阻断绝缘膜34的厚度，能够从整体上降低Z方向上的厚度。由此，能够降低凹部54(参见图8A以及8B)以及凹部59(参见图13A以及13B)在Z方向上的高度，能够提高Z方向上的存储单元的位密度，并且减低纵横比。
在该实施例中，阻断绝缘膜34沿Z方向按每个控制栅电极膜21分开。由此，能够防止存储于浮置栅电极膜31的电子在阻断绝缘膜34内传播而泄漏。其结果，存储单元的数据保持特性良好。
在该实施例中，如图4所示，浮置栅电极膜31的形状为在控制栅电极膜21侧较宽的扇形。由此，能够增大浮置栅电极膜31与控制栅电极膜21之间的IPD容量，能够增大耦合比。
在该实施例中，示出了阻断绝缘膜34为三层膜的例子，但是不限定于此。另外，构成阻断绝缘膜34的层不限定于氧化硅层(SiO2层)以及氮化硅层(Si3N4层)，也可以是例如Al2O3层、MgO层、SrO层、SiN层、BaO层、TiO层、Ta2O5层、BaTiO3层、BaZrO层、ZrO2层、Y2O3层、ZrSiO层、HfAlO层、HfSiO层、La2O3层、LaAlO层等高介电常数层。
在该实施例中，示出了浮置栅电极膜31由多晶硅形成的例子，但是不限定于此，也可以由例如金属硅化物或金属形成。
在该实施例中，示出了控制栅电极膜21由钨形成的例子，但是不限定于此，也可以通过例如将多晶硅膜填入而后将其硅化物化，从而由金属硅化物形成。
在图5A以及5B所示的工序中，也可以将最下层以及最上层的氮化硅膜52形成得比其他氮化硅膜52厚。由此，能够使在控制栅电极膜21的下方以及上方形成的选择栅电极膜的厚度比控制栅电极膜21的厚。其结果，能够形成其栅长比存储单元晶体管的栅长长的选择晶体管。
可以将设置在层叠体25上部的控制栅电极膜21的若干个层彼此短路以用作选择栅电极膜，并将设置在层叠体25下部的控制栅电极膜21的若干个层彼此短路以用作选择栅电极膜。由此，能够形成其栅长比存储单元晶体管的栅长长的选择晶体管。
第一实施例的变型例
现在将描述该实施例的变型例。
图18是示出根据该变型例的半导体存储装置的横截面图。
如图18所示，在根据该变型例的半导体存储装置1a中，在沿X方向相邻的两个浮置栅电极膜31之间设置有一个宽幅的硅柱65。换言之，在属于每个组22的两个硅柱20之间未设置层间绝缘膜24，这两个硅柱20一体地形成。
在根据该变型例的半导体存储装置1a中，分别将宽幅的硅柱65中的X方向两侧部作为独立的沟道使用。该变型例中的配置、制造方法以及效果与上述第一实施例的类似。
第二实施例
现在将描述第二实施例。
图19是示出根据该变型例的半导体存储装置的横截面图。
如图19所示，根据该实施例的半导体存储装置2与根据上述第一实施例的半导体存储装置1(参见图1至图4)不同之处在于，隧穿绝缘膜33和阻断绝缘膜34的设置相反。
也就是，在半导体存储装置2中，在硅柱20与浮置栅电极膜31之间配置有阻断绝缘膜34，在浮置栅电极膜31与控制栅电极膜21之间配置有隧穿绝缘膜33。因此，包括在存储单元中的组件按照硅柱20—阻断绝缘膜34—浮置栅电极膜31—隧穿绝缘膜33—控制栅电极膜21的顺序排列。
更加具体而言，在半导体存储装置2中，氧化硅膜71沿Z方向彼此分离地排列，在彼此相邻的氧化硅膜71间的空间中设置有浮置栅电极膜31以及控制栅电极膜21。而且，隧穿绝缘膜33被设置为覆盖控制栅电极膜21的顶面、底面以及浮置栅电极膜31侧的侧面。另一方面，阻断绝缘膜34沿硅柱20的侧面按直线配置。
与第一实施例类似，阻断绝缘膜34可以是多层膜，例如为三层膜。然而，阻断绝缘膜34在硅柱20侧和控制栅电极膜21侧之间未被分割，而是整体被配置在硅柱20侧。
另外，在半导体存储装置2中，属于组22的两个硅柱20的下端部彼此连接，未设置单元源线15。源线(未示出)设置在层叠体的上方。也就是，半导体存储装置2为U状柱型层叠存储装置。该实施例的配置与上述第一实施例类似。
半导体存储装置2的基本操作和读出方法与通常的NAND型闪速存储器类似，在其写入操作(programming operation)和擦除操作中的施加于硅柱20与控制栅电极膜21之间的电压的极性与通常的NAND型闪速存储器相反。由此，使得电荷从控制栅电极膜21中移入和移出硅柱20。
现在将描述根据该实施例的半导体存储装置的制造方法。
图20A至图30C是示出根据该实施例的半导体存储装置的制造方法的平面图和横截面图。
首先，如图20A以及20B所示，在硅基板10上形成由氧化硅制成的绝缘膜17(参见图2)；随后，使氧化硅膜71以及多晶硅膜72交替层叠而形成层叠体73。多晶硅膜72中可掺杂硼(B)，可掺杂磷(P)，也可以不被掺杂。图20A是横截面图，图20B是顶视图。之后的图也是一样。
接着，如图21A以及21B所示，在层叠体73上形成硬掩膜(未图示)，通过光刻进行构图，并将构图出的硬掩膜作为掩膜而实施RIE等各向异性蚀刻，从而在层叠体73中形成多个沿Y方向延伸的沟槽75。沟槽75沿Z方向贯通层叠体73而不贯通绝缘膜17。
接着，如图22A以及22B所示，在沟槽75的内表面上，形成阻断绝缘膜34，之后形成多晶硅膜77。阻断绝缘膜34以及多晶硅膜77形成于沟槽75的侧面上以及底面上，并形成为从Y方向看按U形折回。因此，沟槽75的宽度与阻断绝缘膜34以及多晶硅膜77的膜厚度的关系设定为使得该折回可实现。然后，通过沉积氧化硅，在沟槽75内填入层间绝缘膜24。
接着，如图23A以及23B所示，在层叠体73上形成硬掩膜(未图示)，通过光刻进行构图，并将构图出的硬掩膜作为掩膜而实施RIE等各向异性蚀刻，从而在层叠体73的位于沟槽75之间的部分中形成沿Y方向延伸的沟槽78。沟槽75以及沟槽78沿X方向交替地排列。
接着，如图24A以及24B所示，执行例如使用TMY(胆碱水溶液)的湿式蚀刻。由此，经由沟槽78对多晶硅膜72进行各向同性蚀刻，并且沟槽78的内表面处的多晶硅膜72的露出面后退。由此，在沟槽78的内表面处形成凹部79。
接着，如图25A以及25B所示，通过在沟槽78的内表面上沉积氧化硅，而形成隧穿绝缘膜33。此时，隧穿绝缘膜33也形成在凹部79的内表面上，与多晶硅膜72接触。可以通过对多晶硅膜72的露出面进行热氧化，形成隧穿绝缘膜33。
接着，如图26A以及26B所示，通过例如CVD法沉积钨，由此在沟槽78内形成钨膜81。此时，钨膜81也填入凹部79内。
接着，如图27A以及27B所示，通过对钨膜81进行蚀刻，而将钨膜81的未填入凹部79内的部分去除。由此，残留于凹部79内的钨膜81在凹部79之间相互分离，成为控制栅电极膜21。接着，将层间绝缘膜24填入沟槽78内，并且将层间绝缘膜24的顶面平面化。可以在图26A以及26B所示的工序中取代钨而沉积硅，并在本工序中硅被硅化物化。由此，由金属硅化物形成控制栅电极膜21。
接着，如图28A至28C所示，通过使用恰当的掩膜而实施各向异性蚀刻，选择性地去除层间绝缘膜24、多晶硅膜77以及阻断绝缘膜34，在沟槽75内形成贯通孔82。多晶硅膜77由贯通孔82沿Y方向周期性地分开而成为硅柱20。图28A是横截面图，图28B是沿图28A所示的线C-C’的横截面图，图28C是沿图28A所示的线B-B’的横截面图。关于图29A至29C以及图30A至30C是类似的。
接着，如图29A至29C所示，通过实施CDE或湿式蚀刻等各向同性蚀刻，经由贯通孔82将阻断绝缘膜34、多晶硅膜72以及隧穿绝缘膜33进一步去除而沿Y方向分开。由此，沿Y方向分开的多晶硅膜72成为浮置栅电极膜31。此时，根据各向同性蚀刻的条件，浮置栅电极膜31的形状成为在控制栅电极膜21侧较宽的扇形。
接着，如图30A至30C所示，通过沉积例如氧化硅并将氧化硅顶面平面化，而将层间绝缘膜24填入贯通孔82内。接着，通过通常的方法形成过孔28、过孔38、源线、位线29和字线39(参见图1以及图2)。由此，制造出了根据该实施例的半导体存储装置2。
现在将描述该实施例的效果。
在NAND型存储装置的写入操作以及擦除操作中，需要使隧穿绝缘膜中有电流流通而使阻断绝缘膜中不容易流通电流。为此，阻断绝缘膜的物理膜厚度需要比隧穿绝缘膜的物理膜厚度厚。因此，如果要使阻断绝缘膜34形成为绕入氧化硅膜71间的间隙中，则需要将Z方向上的氧化硅膜71的间隔设定得较长，这会阻碍Z方向上的存储单元的高集成化。另外，沟槽75以及78的纵横比会不希望地增大，构图变得困难。
然而，如果缩短氧化硅膜71的间隔，则其顶面以及底面由阻断绝缘膜34覆盖的控制栅电极膜21的厚度会变得比氧化硅膜71的间隔短。因此，控制栅电极膜21的互连电阻增加，并且存储单元晶体管的栅长变短，存储单元晶体管的特性也因短沟道效应而不希望地劣化。
相反地，在该实施例中，在图22A以及22B所示的工序中，在沟槽75的内表面上形成有阻断绝缘膜34。这样，通过在早期阶段中形成阻断绝缘膜34，就没有必要将阻断绝缘膜34绕入氧化硅膜71间的间隙中，并且氧化硅膜71的间隔可以更短。如图19所示，在该实施例中，使隧穿绝缘膜33绕入氧化硅膜71间的间隙中，但是如上所述，隧穿绝缘膜33能够比阻断绝缘膜34薄，所以问题较少。这样，根据该实施例，在确保了控制栅电极膜21的厚度之后，能够提高Z方向上的存储单元的位密度，并且能够降低纵横比。在其他方面，该实施例的效果与上述第一实施例类似。
第二实施例的第一变型例
现在将描述该实施例的第一变型例。
图31是示出根据该变型例的半导体存储装置的横截面图。
如图31所示，在根据该变型例的半导体存储装置2a中，取代由导电材料制成的浮置栅电极膜31，设置由绝缘性电荷存储材料制成的电荷存储膜85。电荷存储膜85例如由氮化硅形成。因此，半导体存储装置2a的存储单元具有MONOS结构。在其他方面，该变型例的配置、制造方法、操作以及效果与上述第二实施例类似。
第二实施例的第二变型例
现在将描述该实施例的第二变型例。
图32是示出根据该变型例的半导体存储装置的横截面图。
如图32所示，在根据该变型例的半导体存储装置2b中，设置有单元源线15，硅柱20的下端与单元源线15连接。也就是，半导体存储装置2b是I状柱型层叠存储装置。
在制造根据该变型例的半导体存储装置2b时，为了使硅柱20的下端与单元源线15连接，需要在图22A以及22B所示的工序中，通过蚀刻将阻断绝缘膜34中的形成于沟槽75的底面上的部分去除。然而，此时隧穿绝缘膜33尚未形成，所以不会由于该蚀刻对隧穿绝缘膜33造成损伤。在其他方面，该变型例中的配置、制造方法、操作以及效果与上述第二实施例类似。
第二实施例的第三变型例
现在将描述该实施例的第三变型例。
图33是示出根据该变型例的半导体存储装置的横截面图。
如图33所示，该变型例是组合上述第一变型例和第二变型例而成的例子。即，在根据该变型例的半导体存储装置2c中，设置有由绝缘性电荷存储材料制成的电荷存储膜85，硅柱20的下端与单元源线15连接。因此，半导体存储装置2c具有MONOS结构，且为I状柱型。在其他方面，该变型例中的配置、制造方法、操作以及效果与上述第二实施例、第二实施例的第一以及第二变型例类似。
第三实施例
现在将描述第三实施例。
图34是示出根据该实施例的半导体存储装置的横截面图。
如图34所示，在根据该实施例的半导体存储装置3中，与根据上述第二实施例的半导体存储装置2(参见图19)相比较，在硅柱20、控制栅电极膜21、浮置栅电极膜31、隧穿绝缘膜33以及阻断绝缘膜34之间形成有气隙86。更具体地，在沿Z方向彼此相邻的控制栅电极膜21之间、在沿Z方向彼此相邻的浮置栅电极膜31之间、在沿Y方向彼此相邻的硅柱20之间、在阻断绝缘膜34之间、在浮置栅电极膜31之间、在隧穿绝缘膜33之间、以及在沿X方向彼此相邻的属于同一组22的两个硅柱20之间，形成有气隙86。
现在将描述根据该实施例的半导体存储装置的制造方法。
图35A和35B至图37A-37C是示出根据该实施例的半导体存储装置的制造方法的平面图和横截面图。
图35A是横截面图，图35B是平面图。图36A是横截面图，图36B是沿图36A所示的线C-C’的横截面图，图36C是沿图36A所示的线B-B’的横截面图。图37A至37C也是一样。
首先，如图35A以及35B所示，通过在硅基板10(参见图2)上形成由氧化硅制成的绝缘膜17并且随后使氮化硅膜87以及多晶硅膜72交替地层叠而形成层叠体。
接着，实施从图21A以及21B到图29A至29C所示的工序。然而，在图24A和24B以及图27A和27B所示的工序中，取代由氧化硅制成的层间绝缘膜24而填入氮化硅膜88。
由此，如图36A至36C所示，制作与图29A至29C所示的中间结构体类似的中间结构体。然而，在本实施例的中间结构体中，取代氧化硅膜71而设置氮化硅膜87，并且取代层间绝缘膜24而设置氮化硅膜88。
接着，如图37A至37C所示，通过例如湿式蚀刻将氮化硅膜87以及氮化硅膜88去除。由此，在设置有氮化硅膜87以及氮化硅膜88的空间内形成了气隙86。由此，制造出了根据该实施例的半导体存储装置3。
根据该实施例，因为在硅柱20、控制栅电极膜21、浮置栅电极膜31、隧穿绝缘膜33以及阻断绝缘膜34之间形成气隙86，所以能够抑制邻近效应并且提高击穿电压。
在其他方面，该实施例中的配置、制造方法、操作以及效果，与上述第二实施例类似。
在图35A以及35B所示的工序中，取代氮化硅膜87以及多晶硅膜72而使氧化硅膜71以及多晶硅膜72交替地层叠，能够仅在硅柱20之间形成气隙。
第三实施例的变型例
现在将描述该实施例的变型例。
图38A至38C是示出根据该变型例的半导体存储装置的横截面图。
图38A是横截面图，图38B是沿图38A所示的线C-C’的横截面图，图38C是沿图38A所示的线B-B’的横截面图。图38A是沿图38C所示的线D-D’的横截面图。下述图39A至39C也是一样。
如图38A至38C所示，根据该变型例的半导体存储装置3a与根据上述第三实施例的半导体存储装置3(参见图34)的不同点在于：通过局部残留氮化硅膜87以及88而在多个区域形成强化部件89。强化部件89在半导体存储装置3a内部沿Z方向延伸且沿Y方向断续地配置。
图39A至39C是示出根据该变型例的半导体存储装置的制造方法的横截面图。
如图39A至39C所示，在该变型例中，在将要形成强化部件89的区域中不形成贯通孔82。由此，在图37A至37C所示的工序中，在经由贯通孔82对氮化硅膜87以及88执行湿式蚀刻时，氮化硅膜87以及88局部残留而成为强化部件89。
根据该变型例，通过设置强化部件89，能够确保半导体存储装置3a的机械强度，可以防止塌倒损坏。在其他方面，该变型例中的配置、制造方法、操作以及效果与上述第三实施例类似。
第四实施例
现在将描述第四实施例。
图40是示出根据该实施例的半导体存储装置的横截面图。
图41是示出图40所示的区域E的横截面图。
如图40以及图41所示，根据该实施例的半导体存储装置4与根据上述第一实施例的半导体存储装置1(参见图1至图4)的不同点在于：在最上段(level)的控制栅电极膜21u与最上段的浮置栅电极膜31u之间未设置阻断绝缘膜34，并且最上段的控制栅电极膜21u与最上段的浮置栅电极膜31u连接。
现在将描述根据该实施例的半导体存储装置的制造方法。
图42A是示出根据该实施例的半导体存储装置的制造方法的横截面图，图42B是平面图。
首先，实施在图5A以及5B到图12A以及12B中所示的工序。
接着，如图42A以及42B所示，在沟槽58的内表面上形成氧化硅层36以及氮化硅层37。接着，在沟槽58内填入抗蚀剂材料90，并且通过使抗蚀剂材料90的上表面凹入而使最上段的凹部59u露出。接着，通过例如湿式蚀刻将氮化硅层37、氧化硅层36以及氮化硅层35的从抗蚀剂材料90露出的部分去除。由此，在最上段的凹部59u的背表面处，多晶硅膜55露出。接着，去除抗蚀剂材料90。
接着，如图13A以及13B所示，在沟槽58的内表面上形成钨膜61。此时，在最上段的凹部59u内，钨膜61接触多晶硅膜55。随后的工序与上述第一实施例类似。
根据该实施例，通过使最上段的控制栅电极膜21u与最上段的浮置栅电极膜31u连接，从而使最上段的控制栅电极膜21u以及最上段的浮置栅电极膜31u电气一体化，以用作选择栅电极膜。由此，能够形成这样的选择栅晶体管：其中，因为未存储电荷，所以阈值不波动(fluctuate)。
在其他方面，该实施例中的配置、制造方法、操作以及效果与上述第一实施例类似。
第五实施例
现在将描述第五实施例。
图43以及图44是示出根据该实施例的半导体存储装置的横截面图。
如图43以及图44所示，在根据该实施例的半导体存储装置5中，设置有多个硅柱20，其沿X方向以及Y方向按矩阵状排列。每个硅柱20具有在沿Z方向延伸的圆柱状。以包围每个硅柱20的方式，从内侧即硅柱20侧按顺序以圆环状设置隧穿绝缘膜33、浮置栅电极膜31以及阻断绝缘膜34。也就是，从Z方向看，浮置栅电极膜31被设置为包围硅柱20。
隧穿绝缘膜33以及浮置栅电极膜31在Z方向上分开。在Z方向上在具有由隧穿绝缘膜33以及浮置栅电极膜31组成的圆环状的层叠体之间设置氧化硅膜51。在浮置栅电极膜31中，在内侧设置多晶硅层91，并且在外侧设置金属硅化物层92。金属硅化物层92由金属硅化物形成，但也可以由金属形成。
在阻断绝缘膜34中，在内侧设置氧化硅层93，并且在外侧设置高介电常数层94。高介电常数层94由介电常数比氧化硅高的材料，例如铪(Hf)、铝氧化物(AlO)、钛氮化物(TiN)、钽氮化物(TaN)或钽氧化物(TaO)制成。氧化硅层93在Z方向上连续地按筒状设置。然而，筒的直径周期性变化，以使得与浮置栅电极膜31对应的部分的直径为相对小的而与氧化硅膜51对应的部分的直径为相对大的。因此，氧化硅层93具有褶皱状的圆筒形状。高介电常数层94被设置在由氧化硅层93制成的褶皱状圆筒的外表面处的凹部93a内部，并且按每个凹部93a而分开。阻断绝缘膜34的配置不限定于由氧化硅层93以及高介电常数层94组成的二层结构。例如，该配置可以为氧化硅层(SiO2层)、氮化硅层(Si3N4层)、Al2O3层、MgO层、SrO层、SiN层、BaO层、TiO层、Ta2O5层、BaTiO3层、BaZrO层、ZrO2层、Y2O3层、ZrSiO层、HfAlO层、HfSiO层、La2O3层、LaAlO层等中的任意层的组合。
在半导体存储装置5中，多个控制栅电极膜21被设置为沿X方向以及Z方向按矩阵状排列。控制栅电极膜21具有沿Y方向延伸的带形状。控制栅电极膜21是导电膜，例如由钛氮化层(TiN)以及钨层(W)组成的两层膜、由钨氮化层(WN)以及钨层(W)组成的两层膜、或者由钽氮化层(TaN)以及钨层(W)组成的两层膜。然而，控制栅电极膜21的配置并不限定于此，例如可以使用对多晶硅膜进行硅化物化所形成的金属硅化物层。
由硅柱20、隧穿绝缘膜33、浮置栅电极膜31以及阻断绝缘膜34组成的结构体贯穿控制栅电极膜21。控制栅电极膜21被设置在凹部93a中。也就是，从Z方向看，控制栅电极膜21包围浮置栅电极膜31。在由硅柱20、隧穿绝缘膜33、浮置栅电极膜31、阻断绝缘膜34以及控制栅电极膜21组成的结构体之间设置有层间绝缘膜24。
现在将描述根据该实施例的半导体存储装置的制造方法。
图45至图53是示出根据该实施例的半导体存储装置的制造方法的横截面图。
首先，与上述第一实施例类似，在硅基板10上形成绝缘膜11、单元源线15以及绝缘膜17(参见图1以及图2)。
接着，如图45所示，使氧化硅膜51以及氮化硅膜52交替地层叠而形成层叠体60。
接着，在层叠体60中形成多个存储器孔95。存储器孔95沿Z方向延伸并贯穿层叠体60以及绝缘膜17(参见图2)而到达单元源线15。
接着，如图46所示，通过执行湿式蚀刻而使在存储器孔95的内表面处的氮化硅膜52的露出面后退。由此，在存储器孔95的内表面中形成具有环状的凹部96。
接着，如图47所示，通过沉积多晶硅并且执行各向同性蚀刻而选择性去除多晶硅，将多晶硅层91填入凹部96内。接着，通过氧化多晶硅层91的露出面而形成隧穿绝缘膜33。
接着，如图48所示，通过将多晶硅填入存储器孔95内而形成硅柱20。硅柱20与单元源线15连接(参见图2)。
接着，如图49所示，在层叠体60的位于存储器孔95之间的部分中形成沟槽97。沟槽97在Y方向以及Z方向上扩展并沿Z方向贯通层叠体60，但不贯通绝缘膜17(参见图2)。
接着，如图50所示，通过实施湿式蚀刻经由沟槽97将氮化硅膜52去除。由此，在沟槽97的内表面处形成凹部98。多晶硅层91在凹部98的背表面处露出。
接着，如图51所示，通过硅化物化，经由沟槽97以及凹部98将凹部98内部的多晶硅层91的露出面硅化物化。由此，形成了金属硅化物层92。浮置栅电极膜31包括多晶硅层91以及金属硅化物层92。
接着，如图52所示，在沟槽97的内表面上形成氧化硅层93。接着，在氧化硅层93上形成高介电常数层94。氧化硅层93以及高介电常数层94具有反映凹部98的褶皱状的圆筒形状。
接着，如图53所示，通过借助例如CVD法沉积导电性材料而在高介电常数层94上形成导电膜99。导电膜99也被填入凹部98内但未填满沟槽97。
接着，如图43以及图44所示，通过执行各向同性蚀刻使导电膜99以及高介电常数层94凹入，以使得导电膜99以及高介电常数层94仅残留于氧化硅层93的凹部93a内部。由此，残留于凹部93a内部的导电膜99成为控制栅电极膜21。另外，阻断绝缘膜34由高介电常数层94的残留部分以及氧化硅层93形成。由此，制造出了根据该实施例的半导体存储装置5。
现在将描述该实施例的效果。
根据该实施例，由于控制栅电极膜21包围浮置栅电极膜31以及硅柱20，所以能够实现控制性良好的存储单元。
由于浮置栅电极膜31由导电体形成，所以写入特性良好。另外，因为浮置栅电极膜31彼此分离，所以能够抑制电荷移动，并且数据保持特性高。能够通过从浮置栅电极膜31的辅助擦除或FN擦除而实施擦除操作，所以擦除特性良好。
在该实施例中，因为在图48所示的工序中形成硅柱20之前在图47所示的工序中形成有隧穿绝缘膜33，因为硅柱20与单元源线15连接(参见图2)，所以无需通过蚀刻将在存储器孔95的底表面上所形成的隧穿绝缘膜33去除。因此，不会通过该蚀刻而使在存储器孔95的侧表面上所形成的隧穿绝缘膜受到损伤。
在其他方面，该实施例中的配置、制造方法、操作以及效果与上述第一实施例类似。尽管在该实施例中示例了I状柱型装置，但是可以与上述第二实施例的第一变型例类似地使用U状柱型装置。
第五实施例的变型例
现在将描述第五实施例的变型例。
图54是示出根据该变型例的半导体存储装置的横截面图。
如图54所示，该变型例是组合上述第四实施例和第五实施例的例子。即，根据该变型例的半导体存储装置5a与根据上述第五实施例的半导体存储装置5(参见图43)的不同点在于：在最上段的控制栅电极膜21u与最上段的浮置栅电极膜31u之间未配置阻断绝缘膜34，并且最上段的控制栅电极膜21u与最上段的浮置栅电极膜31u连接。然而，使得控制栅电极膜21与浮置栅电极膜31连接的段不限定于最上段，并且可以是包括最上段的多个段。
现在将描述根据该变型例的半导体存储装置的制造方法。
图55至图57是示出根据该变型例的半导体存储装置的制造方法的横截面图。
首先，实施图45至图52所示的工序。
接着，如图55所示，抗蚀剂材料90被填入沟槽97内并且被通过曝光而从上表面侧凹入。由此，最上段的凹部93a从抗蚀剂材料90中露出。尽管此时可以使包括最上段的多个段的凹部93a露出，但是在下描述中，描述其中仅最上段的凹部93a露出的例子。
接着，如图56所示，通过执行例如湿式蚀刻等各向同性蚀刻，将高介电常数层94以及氧化硅层93的从抗蚀剂材料90露出的部分去除。由此，金属硅化物层92在最上段的凹部93a的背表面处露出。
接着，如图57所示，去除抗蚀剂材料90。
接着，实施图53所示的工序。由此，能够制造根据该变型例的半导体存储装置5a。
根据该变型例，与上述第四实施例类似，能够使最上段的控制栅电极膜21u与浮置栅电极膜31u电气一体化而用作选择栅电极膜。结果，能够形成其中阈值不波动的选择栅晶体管。在其他方面，该变型例的配置、制造方法、操作以及效果与上述第五实施例类似。
第六实施例
现在将描述第六实施例。
图58和图59是示出根据该实施例的半导体存储装置的横截面图。
图60是示出根据该实施例的半导体存储装置的示意电路图。
图61是示出根据该实施例的半导体存储装置的示意平面图。
图62示出根据该实施例的半导体存储装置中的单元源线的连接关系。
在图59中，为了方便看图，主要示出导电部件而省略绝缘部件。在图60中，控制栅电极膜21由虚线示出，并且源线SL和位线29由双点连线示出。仅示出与在图中示出的设置在两端的源线SL连接的NAND串。此外，仅示出控制栅电极膜21的四个段。
如图58和图59所示，在单元源线15被分为多个部分这一点上，根据该实施例的半导体存储装置6与根据上述第一实施例的半导体存储装置1(见图1至图4)不同。在下文中，将被分开的单元源线15的每个部分称为“源线SL”。源线SL在与控制栅电极膜21的方向相同的Y方向上延伸，并且沿Y方向排列成行(line)的硅柱20的每列设置源线SL。每多个沿Z方向排列成行的控制栅电极膜21设置源线SL。绝缘膜16被掩埋在源线SL之间。绝缘膜16由例如氧化硅形成。
如图60所示，在半导体存储装置中，最上段的控制栅电极膜21设为选择栅线SGD，最下段的控制栅电极膜21设为选择栅线SGS，其他的控制电极膜21设为字线WL。如图1所示，沿X方向排列的多个字线WL在Y方向上的端部处彼此连接。沿X方向排列的最下段的多个选择栅线SGS也在Y方向上的端部处彼此连接。另一方面，沿X方向排列的最上段的选择栅线SGD未彼此连接，并且可以对其中的每一个施加独立的电位。
在硅柱20和字线WL的交叉部分处形成包括隧穿绝缘膜33、浮置栅电极膜31和阻断绝缘膜34的存储单元晶体管MT。在硅柱20和最上段的选择栅线SGD的交叉部分处形成上选择晶体管STD。在硅柱和最下段的选择栅线SGS的交叉部分处形成下选择晶体管STS。
沿一个硅柱20形成的上选择晶体管STD、多个存储单元晶体管MT和下选择晶体管STS在位线29与源线SL之间串联连接而形成一个NAND串NS。NAND串NS沿X方向和Y方向按矩阵状排列。沿Y方向排列成行的NAND串NS分别与同一源线SL连接、与不同的位线29连接。沿X方向排列成行的NAND串NS分别与不同的源线SL连接、与同一位线29连接。
如图61所示，在半导体存储装置6中，存储单元区域Rm的形状为矩形。在存储单元区域Rm中设置沿Y方向排列的多个块Blk。在周边电路区域Rc中在存储单元区域Rm附近的区域中设置行译码器RD和读出放大器SA。从存储单元区域Rm看，行译码器RD位于Y方向上并且与字线WL连接。从存储单元区域Rm看，读出放大器SA位于X方向上并且与位线29(BL)连接。
在周边电路区域Rc中设置高电位输出电路HVG和低电位输出电路LVG。高电位输出电路HVG和低电位输出电路LVG被设置在例如4个段中，并且分别被设置在存储单元区域Rm的4个拐角附近。例如，一对高电位输出电路HVG和低电位输出电路LVG从行译码器RD看被设置在X方向侧，并且从读出放大器SA看被设置在Y方向侧。高电位输出电路HVG和低电位输出电路LVG为输出对源线SL施加的两个段的源线电位Vsl的电路，高电位输出电路HVG输出相对高的电位，低电位输出电路LVG输出相对低的电位，例如，地电位。
如图62所示，在每个块中，分别被设置在X方向位置彼此不同的字线正下区域上的源线SL未彼此连接。另一方面，被设置在彼此不同的块中且被设置在彼此相对应的字线的正下区域上的源线SL彼此连接。例如，被设置在属于第一块的字线WL1正下区域上的源线SL1与被设置在属于第一块的字线WL2正下区域上的源线SL2未彼此连接。另一方面，被设置在属于第一块的字线WL1正下区域上的源线SL1与被设置在属于第二块的字线WL1正下区域上的源线SL1彼此连接。
现在将描述根据该实施例的半导体存储装置的驱动方法。
图63A是示出选择NAND串和非选择NAND串的示意电路图，图63B示出施加到选择NAND串的电位，以及图63C示出施加到非选择NAND串的电位。
如图63A所示，将描述从一个存储单元晶体管MT中读出数据的情况。在下文中，将该存储单元晶体管MT描述为“选择单元MT0”，将除此之外的存储单元晶体管MT描述为“非选择单元MT1”。将包括选择单元MT0的NAND串NS描述为“选择串NS0”，将除此之外的NAND串NS描述为“非选择串NS1”。图63B和图63C示出施加到与同一位线连接的选择NAND串NS0和非选择NAND串NS1的电位。
如图63A至图63C所示，例如，将0.2至0.5V(伏特)施加到被选择的位线29作为位线电位Vbl。位线电位Vbl未被施加到除此之外的位线29。
如图63B所示，将从低电位输出电路LVG输出的相对低的源电位，例如0V(零伏特)，施加到与选择串NS0连接的源线SL作为源线电位Vsl。从而，例如，在与选择串NS0连接的位线29与源线SL之间施加大约0.2至0.5V的低电位差。在这种状态下，例如，将2.5至4V施加到选择栅线SGD和SGS作为选择栅电位Vsgd和Vsgs。从而，选择串NS0的上选择晶体管STD和下选择晶体管STS分别进入ON状态。
例如，将4.5至7V施加到形成非选择单元MT1的非选择字线WL作为读出电位Vread。读出电位Vread为使得存储单元晶体管MT进入ON状态而与存储单元晶体管MT保持的值无关的电位。另一方面，将比读出电位Vread低的电位，例如0至5V，施加到形成选择单元MT0的选择字线WL作为字线电位Vwl。字线电位Vwl为使得存储单元晶体管MT的导通状态依赖于存储单元晶体管MT保持的值而不同的电位。在这种状态下，检测到在位线29与源线SL之间经由选择串NS0通过的电流，从而可以读出写入到选择单元MT0中的值。
此时，使电压施加到在位线29与源线SL之间的被连接到与选择串NS0相同的位线29的非选择串NS以及选择串NS0。然后，如图63C所示，例如，将0V施加到非选择串NS1的选择栅线SGD作为选择栅电位Vsgd。因此，上选择晶体管STD进入OFF状态，并且可以抑制电流通过非选择串NS1。
然而，因为将相同的选择栅电位Vsgs施加到属于同一块的所有选择栅线SGS，所以使非选择串NS1的下选择晶体管STS进入OFF状态。因此，源电位Vsl被施加到非选择串NS1的硅柱20。由于将相同的电位施加到处于同一段中的字线WL，读出电位Vread或字线电位Vwl也被施加到非选择串NS1的字线WL。因此，当执行选择单元MT0的读出操作时，使(Vread-Vsl)的近似强度的电压也被施加在硅柱20与字线WL之间的属于非选择串NS1的非选择单元MT，可能通过此电压将电子注入到浮置栅电极膜31中并且使得一值被写入。也就是，可能发生读取扰动(read disturb)。
于是，在该实施例中，如图63C所示，将比与选择串NS0连接的源线SL(下文中称为“选择源线”)高的电压施加到与非选择串NS1连接的源线SL(下文中称为“非选择源线”)作为源线电位Vsl。更具体地，将从高电位输出电路HVG输出的相对高的源电位施加到非选择源线。
如果将非选择源线的电位设定为高于选择源线的电位，则施加到硅柱20与字线WL之间的电压可能在非选择单元MT1中被削弱(relaxed)，抑制读取扰动。例如，在将地电位(0V)施加到选择源线并且将4.5至7V施加到字线WL作为读出电压Vread的情况下，将高于0V的电位，优选地1V或更高的电位，施加到非选择源线。
非选择源线的电位可以等于选择栅电位Vsgs。在这种情况下，非选择串NS1的下选择晶体管STS进入OFF状态。此时，由于上选择晶体管STD也处于OFF状态，所以硅柱20从源线SL和位线29中被隔开，进入浮置状态。与字线WL的耦接将硅柱20的电位提高为接近读出电位Vread。这也降低了硅柱20与字线WL之间的电压。
在写入操作和擦除操作中，将相同的电位施加到所有源线SL。
现在将描述该实施例的效果。
如上所述，在该实施例中，通过将单元源线15分为多个源线SL，可以将比与选择串连接的选择源线高的电位施加到与非选择串连接的非选择源线。从而，硅柱20与字线WL之间的电压可能在非选择串中被削弱，抑制读取扰动。
在其他方面，该实施例的配置、制造方法、操作和效果与上述第一实施例类似。
第七实施例
现在将描述第七实施例。
图64是示出根据该实施例的半导体存储装置的横截面图。
图65示出根据该实施例的半导体存储装置中的单元源线的连接关系。
如图64和图65所示，在根据该实施例的半导体存储装置7中，每两行沿Y方向排列的NAND串NS设置一个源线SL。也就是，多个沿Y方向排列的硅柱20与同一源线SL连接，并且两个在X方向上相邻的硅柱20与同一源线SL连接。例如，夹着层间绝缘膜23的两个硅柱20与同一源线SL连接。
根据该实施例，由于与上述第六实施例相比，每个源线SL可以为厚的，所以可以减小每个源线SL的互连电阻。这容许半导体存储装置7以高速运行。
在其他方面，该实施例的配置、操作和效果与上述第六实施例类似。
第八实施例
现在将描述第八实施例。
图66是示出根据该实施例的半导体存储装置的横截面图。
图67示出根据该实施例的半导体存储装置中的单元源线的连接关系。
如图66和图67所示，在根据该实施例的半导体存储装置8中，存在属于每个块Blk的两个源线SL，并且在相邻块Blk中共用源线SL。也就是，源线SL的数目与块Blk的数目相同，并且源线和块被排列为偏移(shift)半个周期。
在设置在块Blk之间的沟槽58(见图11A)中，设置导电部件18。属于相邻块Blk并且彼此连接的源线SL的组被设置在夹着导电部件18的位置处。导电部件18为板状并且沿YZ平面延伸，并且导电部件18的下端与源线SL连接。绝缘膜19被设置在导电部件18的两侧表面上，并且使导电部件18与控制栅电极膜21隔离。与导电部件18连接的源线SL与被设置在从导电部件18看的X方向上的两侧的硅柱20连接。
在Y方向上延伸的上层源线30被设置在导电部件18上并且与导电部件18的上端连接。上层源线30可能与高电位输出电路HVG和低电位输出电路LVG连接。从而，经由上层源线30和导电部件18从高电位输出电路HVG或低电位输出电路LVG向源线SL提供源电位。
根据该实施例，与第六和第七实施例相比，可以进一步减小源线SL的电阻。另一方面，根据第六实施例，由于可以将相对高的源电位施加到每个块Blk中的除了与选择串NS0连接的源线SL之外的所有源线，所以可以有效地抑制读取扰动。
在其他方面，该实施例的配置、操作和效果与上述第六实施例类似。
第九实施例
现在将描述第九实施例。
图68是示出根据该实施例的半导体存储装置的透视图。
如图68所示，在根据该实施例的半导体存储装置9a中，未设置单元源线15(见图1和图2)，并且硅柱20的下端与硅基板10连接。将杂质引进硅基板10的上部中，上部为导电的。因此，硅基板10的上部用作源线。在被设置在块Blk之间的沟槽58(见图11A)中设置导电部件18(见图66)，可以将源电位施加到硅基板10。
根据该实施例，与上述第一实施例相比，可以省略单元源线。
在其他方面，该实施例的配置、制造方法、操作和效果与上述第一实施例类似。
可以在硅基板10中在沟槽53(见图9A)的正下区域中形成具有比周边高的杂质浓度的接触层。
第十实施例
现在将描述第十实施例。
图69是示出根据该实施例的半导体存储装置的透视图。
如图69所示，在根据该实施例的半导体存储装置9b中，未设置单元源线15(见图1和图2)，并且在X方向上的两个相邻硅柱20的下端被连接。在互连27和位线29之间设置在Y方向上延伸的源线49。在下端被连接的两个硅柱20之外，一个经由过孔28而与位线29连接，另一个与源线49连接。从而，由两个硅柱20组成的U形硅部件在位线29和源线49之间连接。
根据该实施例，在形成包括硅柱20和控制栅电极膜21等的层叠体25之后，可以形成源线49。为此，源线49的材料稍微被随后的工序所限制，材料选择的自由度为高的。因此，例如，源线49可以由具有相对低的熔点的金属材料形成。结果，例如，容易地减小源线49的互连电阻。
在其他方面，该实施例的配置、制造方法、操作和效果与上述第一实施例类似。
根据上述实施例，可以实现具有良好数据保持特性的半导体存储装置和该半导体存储装置的制造方法。
尽管已对某些实施例进行了说明，但是这些实施例仅作为例子提出，并非旨在限定发明的范围。事实上，在此描述的这些新颖实施例可以以各种其他形式实施；此外，能够在不脱离发明精神的情况下对在此描述的实施例的形式进行各种省略、置换、变更。所附权利要求及其等同物旨在覆盖落在本发明的范围和精神中的这些形式或修改。另外，上述实施例可以互相组合。

Claims (22)

1.一种半导体存储装置，包括：
基板；
半导体柱，其设置在所述基板上，在竖直方向上延伸；
多个第一电极膜，其设置在所述半导体柱的侧方，在第一方向上延伸，所述多个第一电极膜沿所述竖直方向彼此分离地配置；
多个第二电极膜，其设置在所述半导体柱与所述第一电极膜之间，所述多个第二电极膜沿所述竖直方向彼此分离地配置；
第一绝缘膜，其设置在所述半导体柱与所述第二电极膜之间；以及
第二绝缘膜，其设置在所述第二电极膜与所述第一电极膜之间。
2.根据权利要求1所述的装置，其中
所述第一绝缘膜的等效氧化物厚度比所述第二绝缘膜的等效氧化物厚度厚，并且
所述第一绝缘膜的介电常数比所述第二绝缘膜的介电常数低。
3.根据权利要求2所述的装置，其中所述第二绝缘膜包括：
第一层，其设置在所述第一电极膜侧，覆盖所述第一电极膜的上表面和下表面；以及
第二层，其设置在所述第二电极膜侧，覆盖所述第二电极膜的上表面和下表面。
4.根据权利要求1所述的装置，其中
所述第二绝缘膜的等效氧化物厚度比所述第一绝缘膜的等效氧化物厚度厚，并且
所述第二绝缘膜的介电常数比所述第一绝缘膜的介电常数低。
5.根据权利要求4所述的装置，其中所述第一绝缘膜沿所述半导体柱的侧表面配置。
6.根据权利要求1所述的装置，其中
设置有多个所述半导体柱，
从上方看，所述多个半导体柱沿所述第一方向以及与所述第一方向交叉的第二方向按矩阵状排列，
在沿所述第一方向排列的所述半导体柱之间，未配置所述第一电极膜，以及
当将沿所述第二方向排列的所述半导体柱按每两个相邻的半导体柱分组时，并且当使两个所述第一电极膜位于所述组之间时，在属于每组的两个所述半导体柱之间未配置所述第一电极膜。
7.根据权利要求6所述的装置，其中，属于所述组的两个所述半导体柱形成为一体。
8.根据权利要求6所述的装置，其中，所述第二电极膜的在所述半导体柱侧的端部的所述第一方向上的长度比所述第二电极膜的在所述第一电极膜侧的端部的所述第一方向上的长度短。
9.根据权利要求6所述的装置，其中在所述半导体柱之间、在所述竖直方向上彼此相邻的所述第一电极膜之间、以及/或者在所述竖直方向上彼此相邻的所述第二电极膜之间之中的至少一处，形成有气隙。
10.根据权利要求1所述的装置，其中从上方看，所述第二电极膜包围所述半导体柱，并且从上方看，所述第一电极膜包围所述第二电极膜。
11.根据权利要求1所述的装置，其中对于最上段或包括所述最上段的多个段，所述第一电极膜与所述第二电极膜之间未配置所述第二绝缘膜，并且对于所述最上段或包括所述最上段的所述多个段，所述第一电极膜与所述第二电极膜连接。
12.根据权利要求1所述的装置，其中对于每个所述第一电极膜，所述第二绝缘膜沿所述竖直方向被分开。
13.根据权利要求1所述的装置，进一步包括：
单元源线，其设置在所述基板与所述半导体柱之间，与所述半导体柱的下端连接；
位线，其设置在所述半导体柱上，与所述半导体柱的上端连接；
第三绝缘膜，其设置在所述基板与所述单元源线之间；
源区域和漏区域，其在所述基板的位于所述半导体柱的正下区域远端的区域中彼此分离地形成；
第四绝缘膜，其设置在所述基板的位于所述源区域与所述漏区域之间的区域的正上区域中；以及
栅电极，其设置在所述第四绝缘膜上。
14.根据权利要求1所述的装置，进一步包括：
其他半导体柱；以及
多个源线，其设置在所述基板与所述半导体柱之间；
所述多个源线中的一个与所述半导体柱中的一个的下端连接。
15.根据权利要求14所述的装置，进一步包括：
第一电位产生电路，其输出第一电位；以及
第二电位产生电路，其输出比所述第一电位高的第二电位，
所述源线包括第一源线和第二源线，在这种情况下，所述第一电位产生电路将所述第一电位施加到所述第一源线，所述第二电位产生电路将所述第二电位施加到所述第二源线。
16.根据权利要求14所述的装置，其中
所述源线中的一个与沿所述第一方向排列成行的所述半导体柱连接。
17.根据权利要求14所述的装置，其中
所述源线中的一个与沿所述第一方向排列成两行的所述半导体柱连接。
18.根据权利要求14所述的装置，进一步包括：
导电部件，其设置在所述半导体柱之间，并且在所述第一方向上延伸，所述导电部件的下端与所述源线中的一个连接，
从所述导电部件看，连接到所述导电部件的所述源线与设置在与所述第一方向交叉的第二方向上的两侧的所述半导体柱连接。
19.一种制造半导体存储装置的方法，包括：
在基板上交替层叠绝缘膜和第一膜而形成层叠体；
在所述层叠体中形成在第一方向上延伸的第一沟槽；
通过使所述第一沟槽的内表面处的所述第一膜的露出面后退而形成第一凹部；
在所述第一沟槽的所述内表面上形成第一绝缘层；
在所述第一绝缘层上形成第一导电膜；
通过蚀刻去除所述第一凹部外部的所述第一导电膜的一部分以及所述第一绝缘层的一部分，并且使所述第一凹部内部的所述第一导电膜的另一部分以及所述第一绝缘层的另一部分残留；
在所述第一沟槽的所述内表面上形成第一绝缘膜；
在所述第一绝缘膜上形成半导体膜；
在所述层叠体中所述第一沟槽之间形成在所述第一方向上延伸的第二沟槽；
通过经由所述第二沟槽去除所述第一膜而形成第二凹部；
在所述第二凹部的内表面上形成第二绝缘层；
在所述第二凹部内部形成第二导电膜；以及
将所述半导体膜以及所述第一导电膜沿所述第一方向分开，
包括所述第一绝缘层和所述第二绝缘层的第二绝缘膜的等效氧化物厚度比所述第一绝缘膜的等效氧化物厚度薄，所述第二绝缘膜的介电常数比所述第一绝缘膜的介电常数高。
20.根据权利要求19所述的方法，进一步包括在形成所述半导体膜之后且在形成所述第二沟槽之前，将层间绝缘膜填入所述第一沟槽内，
形成所述第一沟槽包括：
在所述层叠体上形成在所述第一方向上延伸的线和间隔状的第一掩膜；以及
使用所述第一掩膜执行各向异性蚀刻，
将所述半导体膜以及所述第一导电膜沿所述第一方向分开包括：
在所述第一掩膜上形成在与所述第一方向交叉的第二方向上延伸的线和间隔状的第二掩膜；
通过使用所述第二掩膜和所述第一掩膜执行各向异性蚀刻，选择性地去除所述层间绝缘膜和所述半导体膜，而形成贯通孔；以及
经由所述贯通孔对所述第一导电膜执行各向同性蚀刻。
21.根据权利要求19所述的方法，进一步包括在形成所述第一凹部之后且在形成所述第一绝缘层之前，在所述第一凹部的背表面上形成第二膜，所述第二膜由与所述第一膜不同的材料制成，
所述第二凹部的形成包括使用所述第二膜作为停止层去除所述第一膜。
22.一种制造半导体存储装置的方法，包括：
在基板上交替层叠绝缘膜和第一导电膜而形成层叠体；
在所述层叠体中形成在第一方向上延伸的第一沟槽；
在所述第一沟槽的内表面上形成第一绝缘膜；
在所述第一绝缘膜上形成半导体膜；
在所述层叠体中所述第一沟槽之间形成在所述第一方向上延伸的第二沟槽；
通过使所述第二沟槽的内表面处的所述第一导电膜的露出面后退而形成凹部；
在所述凹部的内表面上形成第二绝缘膜，所述第二绝缘膜的等效氧化物厚度比所述第一绝缘膜的等效氧化物厚度厚，所述第二绝缘膜的介电常数比所述第一绝缘膜的介电常数低；
在所述凹部内部形成第二导电膜；以及
将所述半导体膜以及所述第一导电膜沿所述第一方向分开。
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