JP2022023663A - 半導体記憶装置 - Google Patents

Abstract

【課題】積層体に加わる応力を緩和すること。【解決手段】実施形態の半導体記憶装置１０は、複数の第１の導電層ＷＬが第１の絶縁層ＯＬを介して積層され、複数の第１の導電層ＷＬの端部が階段状となって終端した階段領域ＳＲ、及び複数のメモリセルＭＣが配置されるメモリ領域ＭＲを有する積層体ＬＭａ，ＬＭｂと、階段領域ＳＲを覆い、少なくともメモリ領域ＭＲにおける積層体ＬＭａ，ＬＭｂの上面の高さまで達する第２の絶縁層５１と、階段領域ＳＲの昇降方向と交差する第１の方向に長手方向を有するとともに、第２の絶縁層５１内を積層体ＬＭａ，ＬＭｂの積層方向に延び、第２の絶縁層５１の階段領域ＳＲ上での広がりを昇降方向について遮る第１の構造ＢＳｓと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元不揮発性メモリでは、積層された複数の導電層に対してメモリセルが３次元に配置される。このような構成においては、積層体とその周辺部との材質の違いにより生じる応力を緩和することが望ましい。

特開２０１８－１５７０９６号公報

１つの実施形態は、積層体に加わる応力を緩和することが可能な半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、複数の第１の導電層が第１の絶縁層を介して積層され、前記複数の第１の導電層の端部が階段状となって終端した階段領域、及び複数のメモリセルが配置されるメモリ領域を有する積層体と、前記階段領域を覆い、少なくとも前記メモリ領域における前記積層体の上面の高さまで達する第２の絶縁層と、前記階段領域の昇降方向と交差する第１の方向に長手方向を有するとともに、前記第２の絶縁層内を前記積層体の積層方向に延び、前記第２の絶縁層の前記階段領域上での広がりを前記昇降方向について遮る第１の構造と、を備える。

図１は、実施形態１にかかる半導体記憶装置の構成例を示す模式図である。 図２は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図３は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図４は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図５は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図６は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図７は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図８は、実施形態２にかかる半導体記憶装置の構成例を示す模式図である。 図９は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１０は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１１は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１２は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１３は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１４は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１５は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１６は、実施形態３にかかる半導体記憶装置の構成例を示す模式図である。 図１７は、実施形態４にかかる半導体記憶装置の構成例を示すＸ方向に沿う断面図である。 図１８は、実施形態４にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図１９は、実施形態４にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図２０は、実施形態４にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図２１は、実施形態４にかかる半導体記憶装置の製造方法の手順の一例を示す図である。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。

（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１０の構成例を示す模式図である。図１（ａ）は半導体記憶装置１０のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１０の平面図であり、図１（ｃ）は半導体記憶装置１０のピラーＰＬのＸ方向に沿う拡大断面図であり、図１（ｄ）は半導体記憶装置１０の分割帯ＢＳｓのＸ方向に沿う拡大断面図であり、図１（ｅ）は半導体記憶装置１０の分割帯ＢＰｓのＸ方向に沿う拡大断面図であり、図１（ｆ）は半導体記憶装置１０のコンタクトＬＩのＹ方向に沿う拡大断面図である。ただし、図１（ａ）～（ｆ）においては、ピラーＰＬ及びコンタクトＣＣ，ＬＩの上層配線等が省略されている。

図１に示すように、半導体記憶装置１０は、シリコン基板等の基板ＳＢ上に、第１の導電層としてのワード線ＷＬと、第１の絶縁層としての絶縁層ＯＬとが交互に複数積層された積層体ＬＭａを備える。また、半導体記憶装置１０は、積層体ＬＭａ上に、第１の導電層としてのワード線ＷＬと、第１の絶縁層としての絶縁層ＯＬとが交互に複数積層された積層体ＬＭｂを備える。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えばＳｉＯ_２層等である。

なお、図１の例では、積層体ＬＭａ，ＬＭｂはそれぞれ４層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭａは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、積層体ＬＭｂは最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。

積層体ＬＭａ，ＬＭｂは、積層体ＬＭａ，ＬＭｂの中央付近に、メモリセルＭＣが３次元に複数配置されたメモリ領域ＭＲを有する。積層体ＬＭａ，ＬＭｂは、積層体ＬＭａ，ＬＭｂのＸ方向の端部付近に、異なる階層のワード線ＷＬを個々に引き出すためワード線ＷＬが階段状に終端した階段領域ＳＲを有する。なお、本明細書においては、階段領域ＳＲの各段のテラス面が向いた方向を上方向と規定する。

階段領域ＳＲのＸ方向外側、つまり、メモリ領域ＭＲの反対側は、ＳｉＯ_２層等の第２の絶縁層としての絶縁層５１が厚く堆積された周辺領域ＰＲとなっている。絶縁層５１は、階段領域ＳＲを覆いつつ周辺領域ＰＲにまで広がり、例えばメモリ領域ＭＲにおける積層体ＬＭｂの上面の高さまで達している。

周辺領域ＰＲには、例えばメモリセルＭＣの動作に寄与する図示しない周辺回路が配置されている。周辺回路は、例えば基板ＳＢ上に配置された図示しないトランジスタを有する。

積層体ＬＭａ，ＬＭｂは、Ｘ方向に延びる分割部としてのコンタクトＬＩでＹ方向に分割されている。つまり、コンタクトＬＩはＸ方向に長手方向を有する。コンタクトＬＩにより、メモリ領域ＭＲと階段領域ＳＲとは、ブロックＢＬＫと呼ばれる複数の領域に区画される。

メモリ領域ＭＲの積層体ＬＭａ，ＬＭｂには、破線で示す絶縁部材ＳＨＥが、Ｘ方向に帯状に延びている。絶縁部材ＳＨＥは、コンタクトＬＩとＹ方向に交互に配置され、例えば最上層のワード線ＷＬより上方の導電層を選択ゲート線（不図示）のパターンに区画している。

２つのコンタクトＬＩに挟まれた階段領域ＳＲの上方には、Ｙ方向に延び、絶縁層５１の階段領域ＳＲ上での広がりをＸ方向について遮る第１の構造としての分割帯ＢＳｓが配置されている。つまり、分割帯ＢＳｓはＹ方向に長手方向を有する。ただし、分割帯ＢＳｓは絶縁層５１を完全には貫通しておらず、分割帯ＢＳｓの底面は階段領域ＳＲの積層体ＬＭａ，ＬＭｂに接していない。すなわち、分割帯ＢＳｓの下端は、階段領域ＳＲの積層体ＬＭａ，ＬＭｂの上面より上方に位置する。

分割帯ＢＳｓは、階段領域ＳＲ内に少なくとも１つ配置されることができる。分割帯ＢＳｓは、階段領域ＳＲ内に複数配置されていてもよい。その場合、複数の分割帯ＢＳｓは例えば互いに略等間隔で配置されていてよい。複数の分割帯ＢＳｓの間隔は、例えば１４０μｍ以下とすることができる。

分割帯ＢＳｓは、分割帯ＢＳｓの側壁を覆う絶縁層５３を有する。絶縁層５３の内側には、例えば引っ張り応力を有する材料等が充填された充填層２１が配置されている。絶縁層５３は例えばＳｉＯ_２層等である。充填層２１は、例えばタングステン層等である。

なお、絶縁層５１の分割帯ＢＳｓに面した端面と絶縁層５３との間には、図示しない金属元素含有ブロック層が介在されていてもよい。金属元素含有ブロック層は例えばＡｌ_２Ｏ_３層等である。

階段領域ＳＲの外側であって、コンタクトＬＩのＸ方向の終端部近傍には、Ｙ方向に延び、絶縁層５１を貫通して基板ＳＢに到達する分割帯ＢＰｓが配置されている。つまり、分割帯ＢＰｓはＹ方向に長手方向を有し、絶縁層５１の広がりをＸ方向について遮る第２の構造として、階段領域ＳＲの外側の周辺領域ＰＲに広がった絶縁層５１の領域に配置される。また、図１（ａ）（ｂ）では簡略化して示してあるが、分割帯ＢＰｓのＸ方向の幅は、例えば分割帯ＢＳｓのＸ方向の幅より広い。

分割帯ＢＰｓ内は、例えば分割帯ＢＳｓと同様の構成となっている。すなわち、分割帯ＢＰｓは、上記の絶縁層５３と同様、分割帯ＢＰｓの側壁を覆うＳｉＯ_２層等の絶縁層５３を有する。絶縁層５３の内側には、上記の充填層２１と同様、タングステン等の引っ張り応力を有する材料が充填された充填層２１が配置されている。

なお、分割帯ＢＳｓの場合と同様に、絶縁層５１の分割帯ＢＰｓに面した端面と、分割帯ＢＰｓの絶縁層５３との間には、Ａｌ_２Ｏ_３層等である金属元素含有ブロック層が介在されていてもよい。

コンタクトＬＩは、積層体ＬＭａ，ＬＭｂを貫通して基板ＳＢに到達する。コンタクトＬＩのＹ方向の幅は、例えば分割帯ＢＳｓのＸ方向の幅より広い。

コンタクトＬＩ内は、例えば分割帯ＢＳｓと同様の構成となっている。すなわち、コンタクトＬＩは、上記の絶縁層５３と同様、コンタクトＬＩの側壁を覆うＳｉＯ_２層等の絶縁層５３を有する。絶縁層５３の内側には、上記の充填層２１と同一の材料であるタングステン等が充填された充填層２１が配置されている。

なお、階段領域ＳＲ及び階段領域ＳＲの外側領域において、分割帯ＢＳｓの場合と同様に、絶縁層５１のコンタクトＬＩに面した端面と、コンタクトＬＩの絶縁層５３との間には、Ａｌ_２Ｏ_３層等である金属元素含有ブロック層が介在されていてもよい。また、メモリ領域ＭＲ内のコンタクトＬＩにおいては、絶縁層ＯＬのコンタクトＬＩに面した端部と、コンタクトＬＩの絶縁層５３との間に、Ａｌ_２Ｏ_３層等である金属元素含有ブロック層が介在されていてもよい。

コンタクトＬＩ内に配置される充填層２１は、上述のように例えば導電性を有し、図示しない上層配線と接続される。上層配線に接続する導電性の充填層２１を有するコンタクトＬＩが、基板ＳＢ上に配置されることで、コンタクトＬＩは例えばソース線コンタクトとして機能する。

メモリ領域ＭＲ内には、積層体ＬＭａ，ＬＭｂを貫通して基板ＳＢに到達する複数のピラーＰＬが、マトリクス状に配置されている。

個々のピラーＰＬは、外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮはピラーＰＬの底部にも配置される。メモリ層ＭＥは、例えばピラーＰＬの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層された層である。

チャネル層ＣＮは、例えばアモルファスシリコン層またはポリシリコン層等である。コア層ＣＲ、ブロック絶縁層ＢＫ、及びトンネル絶縁層ＴＮは例えばＳｉＯ_２層等である。電荷蓄積層ＣＴは例えばＳｉＮ層等である。

ピラーＰＬの底部の基板ＳＢは、例えば表層部にｎウェル１１を有し、ｎウェル１１内にｐウェル１２を有する。基板ＳＢのｐウェル１２は、ピラーＰＬ底部のチャネル層ＣＮと接続される。

ピラーＰＬのチャネル層ＣＮは、また、図示しないビット線等の上層配線と接続される。個々のピラーＰＬが、トンネル絶縁層ＴＮ及びブロック絶縁層ＢＫによって電荷蓄積層ＣＴが囲まれたメモリ層ＭＥと、ビット線等に接続するチャネル層ＣＮとを有することにより、ピラーＰＬとワード線ＷＬとのそれぞれの交差部には複数のメモリセルＭＣが形成される。

上述の絶縁部材ＳＨＥは、Ｙ方向に並ぶコンタクトＬＩ間のピラーＰＬのうち、例えば中央のピラーＰＬの上部に、そのピラーＰＬと交差するように形成される。これにより、絶縁部材ＳＨＥは、２つのコンタクトＬＩ間において、積層体ＬＭａ，ＬＭｂの最上層のワード線ＷＬの更に上方に配置された導電層（不図示）を、Ｙ方向に隣接する２つの選択ゲート線に分割している。

以上のように、メモリ領域ＭＲには複数のメモリセルＭＣが３次元に配置され、半導体記憶装置１０は例えば３次元不揮発性メモリとして構成される。

階段領域ＳＲは、Ｘ方向においてメモリ領域ＭＲと隣接し、メモリ領域ＭＲへと向かって昇段していく複数列の階段状の構造である階段領域ＳＲａ，ＳＲｂを有する。階段領域ＳＲａでは、例えば最下層のワード線ＷＬから１層目、３層目、５層目というように、奇数層にあたるワード線ＷＬが引き出されている。階段領域ＳＲｂでは、例えば最下層のワード線ＷＬから２層目、４層目、６層目というように、偶数層にあたるワード線ＷＬが引き出されている。ただし、階段領域ＳＲが備える階段状の列は１列であってもよく、３列以上であってもよい。

階段領域ＳＲには、階段領域ＳＲ上を覆う絶縁層５１、及び積層体ＬＭａ，ＬＭｂを貫通し、基板ＳＢに到達する複数の柱状体ＨＲが、マトリクス状に配置されている。ただし、分割帯ＢＳｓの位置に重なって柱状体ＨＲが配置されている場合、その柱状体ＨＲの上部は分割帯ＢＳｓにより消失している。そして、これらの柱状体ＨＲの下部は、階段領域ＳＲ上方の絶縁層５１内に配置される分割帯ＢＳｓの底面から、絶縁層５１及び階段領域ＳＲの積層体ＬＭａ，ＬＭｂを貫通し、基板ＳＢに到達する。しかし、分割帯ＢＳｓの下方に、必ずしも柱状体ＨＲが配置されている必要はない。

個々の柱状体ＨＲは例えばピラーＰＬと略等しいサイズを有する。個々の柱状体ＨＲには例えばＳｉＯ_２層等の絶縁層５２が充填されている。柱状体ＨＲは、後述する半導体記憶装置１０の製造工程において、製造途中の半導体記憶装置１０が備える積層構造を支持する。したがって、可能な限り多くの柱状体ＨＲが、可能な限り高密度に配置されることが好ましい。

階段領域ＳＲの各段には、複数のコンタクトＣＣが配置されている。個々のコンタクトＣＣは、絶縁層５１の上面から下方の階段部ＳＲへと延び、自身が配置される段のテラス面を構成する絶縁層ＯＬを貫通して、絶縁層ＯＬの下層のワード線ＷＬに到達する。これにより、複数のコンタクトＣＣは、それぞれ階層の異なるワード線ＷＬに電気的に接続される。

（半導体記憶装置の製造方法）
次に、図２～図７を用いて、実施形態１の半導体記憶装置１０の製造方法の例について説明する。

図２～図７は、実施形態１にかかる半導体記憶装置１０の製造方法の手順の一例を示す図である。図２～図７の同一図番（Ａ）（Ｂ）において、小文字で示される（ａ）及び（ｂ）は、同じ処理工程中のそれぞれ断面及び平面を示す。図２～図７の小文字の（ａ）は図１（ａ）の断面に相当し、小文字の（ｂ）は図１（ｂ）の平面に相当する。

図２（Ａａ）（Ａｂ）に示すように、基板ＳＢ上に、犠牲層ＮＬと絶縁層ＯＬとが交互に複数積層された積層体ＬＭａｓを形成する。犠牲層ＮＬは、例えばＳｉＮ層等の絶縁層であり、後に導電材料と置き換えられてワード線ＷＬとなる層である。

図２（Ｂａ）（Ｂｂ）に示すように、積層体ＬＭａｓに階段領域ＳＲａｓを形成する。階段領域ＳＲａｓは、後に形成される階段領域ＳＲの下層部分にあたる。

階段領域ＳＲａｓは、例えばレジスト膜のスリミング等により形成することができる。すなわち、積層体ＬＭａｓ上に形成したレジスト膜等をＯ_２プラズマ等によりスリミングしつつ、積層体ＬＭａｓの上層から所定数の犠牲層ＮＬと絶縁層ＯＬとを順次、除去していくことで、階段領域ＳＲａｓが形成される。

階段領域ＳＲａｓを形成後、例えば未加工部分の積層体ＬＭａｓの上面の高さまで、階段領域ＳＲａｓを絶縁層５１で覆う。

図３（Ａａ）（Ａｂ）に示すように、階段領域ＳＲａｓを含む積層体ＬＭａｓの端部付近に、複数のホールＨＬａを形成する。つまり、複数のホールＨＬａは、積層体ＬＭａｓの端部付近の領域であって、階段領域ＳＲの下層部分にあたる階段領域ＳＲａｓの配置領域と、階段領域ＳＲａｓを覆う絶縁層５１の領域とに形成される。

図３（Ｂａ）（Ｂｂ）に示すように、個々のホールＨＬａ内に犠牲層を充填して、複数の柱状体ＨＲｓを形成する。犠牲層は、後に柱状体ＨＲの充填材となる絶縁材料と置き換えられる層であり、例えばアモルファスシリコン層等である。

図４（Ａａ）（Ａｂ）に示すように、積層体ＬＭａｓの上面および絶縁層５１の上面に、犠牲層ＮＬと絶縁層ＯＬとが交互に複数積層された積層体ＬＭｂｓを形成する。

図４（Ｂａ）（Ｂｂ）に示すように、積層体ＬＭｂｓに、後に形成される階段領域ＳＲの上層部分にあたる階段領域ＳＲｂｓを形成する。階段領域ＳＲｂｓも、階段領域ＳＲａｓと同様、例えばレジスト膜のスリミング等により形成することができる。

これにより、階段領域ＳＲａｓ，ＳＲｂｓを含み、後に階段領域ＳＲとなる階段領域ＳＲｓが形成される。また、階段領域ＳＲｓの全体および階段領域ＳＲｓの外側の領域には、絶縁層５１が積み増しされて、例えば未加工部分の積層体ＬＭｂｓの上面高さと略等しい高さとなる。このような厚膜の絶縁層５１は例えば圧縮応力を生じさせ、積層体ＬＭａｓ，ＬＭｂは例えば内側に向かう外力を受ける。

図５（Ａａ）（Ａｂ）に示すように、未加工部分の積層体ＬＭｂｓの上面または階段領域ＳＲｓを覆う絶縁層５１の上面から、積層体ＬＭｂｓの底面と接する積層体ＬＭａｓの上面の高さ位置まで到達する複数のホールＨＬｂを、個々の柱状体ＨＲｓの上方に形成する。

これにより、複数のホールＨＬｂのうち、一部のホールＨＬｂは、階段領域ＳＲｓの積層体ＬＭｂｓを貫通して下方の柱状体ＨＲｓに連結される。また、一部のホールＨＬｂは、階段領域ＳＲｓ上の絶縁層５１及び積層体ＬＭｂｓを貫通して下方の柱状体ＨＲｓに連結される。また、一部のホールＨＬｂは、階段領域ＳＲｓ上の絶縁層５１を貫通して下方の柱状体ＨＲｓに連結される。

図５（Ｂａ）（Ｂｂ）に示すように、個々の柱状体ＨＲｓの上端に連結されたホールＨＬｂを介して、柱状体ＨＲｓに充填されたアモルファスシリコン層等の犠牲層を除去する。これにより、未加工部分の積層体ＬＭｂｓの上面の高さ位置から基板ＳＢに到達する複数のホールＨＬが形成される。

図６（Ａａ）（Ａｂ）に示すように、個々のホールＨＬ内に例えばＳｉＯ_２層等の絶縁層５２（図１（ｄ）参照）を充填して、未加工部分の積層体ＬＭｂｓの上面の高さ位置から基板ＳＢに到達する複数の柱状体ＨＲを形成する。

なお、ここまでの処理において、メモリ領域ＭＲには複数のピラーＰＬが形成される。ピラーＰＬは、例えば柱状体ＨＲと類似の手順で形成することができる。

すなわち、基板ＳＢ上に形成された積層体ＬＭａｓを貫通する複数のメモリホールを形成し、個々のメモリホール内にアモルファスシリコン層等の犠牲層を充填して下部ピラーを形成する。ここまでの処理は、例えば柱状体ＨＲｓの形成処理、つまり、図３（Ａａ）（Ａｂ）乃至図３（Ｂａ）（Ｂｂ）に示す処理と並行して実施することができる。

また、積層体ＬＭａｓ上に形成された積層体ＬＭｂｓを貫通し、個々の下部ピラーに連結する複数のメモリホールを形成し、これらのメモリホールを介して下部ピラーの犠牲層を除去した後、積層体ＬＭａｓ，ＬＭｂｓ全体を貫通することとなった個々のメモリホール内に、メモリホールの側壁側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを形成する。このとき、チャネル層ＣＮは、基板ＳＢが露出したメモリホールの底部にも形成される。

以上の処理のうち、メモリホールの形成および下部ピラーの犠牲層の除去については、例えばホールＨＬの形成および柱状体ＨＲｓの犠牲層の除去、つまり、図５（Ａａ）（Ａｂ）乃至図５（Ｂａ）（Ｂｂ）に示す処理と並行して実施することができる。また、ピラーＰＬの形成は、例えば柱状体ＨＲの形成処理の前、つまり、図６（Ａａ）（Ａｂ）に示す処理の前に実施することができる。あるいは、ピラーＰＬの形成は、例えば柱状体ＨＲの形成処理の後、つまり、図６（Ａａ）（Ａｂ）に示す処理の後に実施することができる。

以上により、積層体ＬＭａｓ，ＬＭｂｓを貫通し、基板ＳＢに接続される複数のピラーＰＬが形成される。

図６（Ｂａ）（Ｂｂ）に示すように、スリットＳＴ，ＳＳｓ，ＳＰｓを例えば一括形成する。スリットＳＴは、後にコンタクトＬＩとなる部位でありＸ方向に延びる。スリットＳＳｓは、後に分割帯ＢＳｓとなる部位でありＹ方向に延びる。スリットＳＰｓは、後に分割帯ＢＰｓとなる部位でありＹ方向に延びる。スリットＳＳｓは階段領域ＳＲｓ内に少なくとも１つ、あるいは複数形成されてもよい。

これらのスリットＳＴ，ＳＳｓ，ＳＰｓは、例えばドライエッチング処理等により形成される。このとき、スリットＳＴは、積層体ＬＭａｓ，ＬＭｂｓを貫通して基板ＳＢに到達する。スリットＳＰｓは、絶縁層５１を貫通して基板ＳＢに到達する。スリットＳＳｓは絶縁層５１中を下方へと延びる。スリットＳＳｓの位置に重なって柱状体ＨＲが配置されている場合には、スリットＳＳｓが形成されることにより、この柱状体ＨＲの上部は消失する。

ここで、スリットＳＳｓのＸ方向の幅は、例えばスリットＳＰｓのＸ方向の幅およびスリットＳＴのＹ方向の幅より狭い。また、スリットＳＳｓのアスペクト比は、スリットＳＰｓ，ＳＴのアスペクト比よりも高い。

このため、これらのスリットＳＴ，ＳＳｓ，ＳＰｓを一括で形成した場合、スリットＳＴ，ＳＰｓに比べて、スリットＳＳｓのエッチングレートが抑制される。したがって、スリットＳＴ，ＳＰｓの底部が基板ＳＢに到達してスリットＳＴ，ＳＰｓのエッチング処理が終了したとき、スリットＳＳｓの底部が階段領域ＳＲｓの所定段のテラス面に到達することなく、スリットＳＳｓのエッチング処理が終了する。

このように、階段領域ＳＲｓの外側にスリットＳＰｓが形成されることで、スリットＳＰｓによって、階段領域ＳＲｓの外側の絶縁層５１が階段領域ＳＲｓを含む積層体ＬＭａｓ，ＬＭｂｓから切り離される。これにより、絶縁層５１から積層体ＬＭａｓ，ＬＭｂｓへの圧縮応力が緩和される。

一方で、階段領域ＳＲｓの外側にスリットＳＰｓが形成されることで、例えば積層体ＬＭａｓ，ＬＭｂｓにスリットＳＰｓ側へと膨張する応力が生じる。階段領域ＳＲｓの上方に形成されたスリットＳＳｓは、積層体ＬＭａｓ，ＬＭｂｓのスリットＳＰｓ側へと向かう応力を吸収して緩和させる。これにより、例えば階段領域ＳＲｓに形成された柱状体ＨＲが、積層体ＬＭａｓ，ＬＭｂｓの外側へ向かって傾いてしまうことが抑制される。

図７（Ａａ）（Ａｂ）に示すように、積層体ＬＭａｓ，ＬＭｂｓを分断するスリットＳＴを介して、積層体ＬＭａｓ，ＬＭｂｓの犠牲層ＮＬを除去する。これにより、各々の絶縁層ＯＬの間にギャップを有する積層体ＬＭａｇ，ＬＭｂｇが形成される。

このとき、柱状体ＨＲによって、ギャップを有することとなった脆弱な階段領域ＳＲｇが支持される。また、メモリ領域ＭＲのピラーＰＬ（図１参照）によって、脆弱な積層体ＬＭａｓ，ＬＭｂｓが支持される。

しかしながら、積層体ＬＭａｇ，ＬＭｂｇの階段領域ＳＲｇの上方および外側には、上述のように、例えば積層体ＬＭｂｇの上面高さまで形成された厚膜の絶縁層５１が存在する。積層体ＬＭａｇ，ＬＭｂｇは、この絶縁層５１から圧縮応力、つまり、積層体ＬＭａｇ，ＬＭｂｇの内側へと向かって押し潰されるような外力を受ける。

ここで、階段領域ＳＲｇの外側にはスリットＳＰｓが形成され、階段領域ＳＲｇ上の絶縁層５１と、階段領域ＳＲｇ外側の絶縁層５１とを分断している。このため、階段領域ＳＲｇ外側の絶縁層５１から積層体ＬＭａｇ，ＬＭｂｇへの圧縮応力が抑制される。

また、階段領域ＳＲｇの上方にはスリットＳＳｓが形成され、階段領域ＳＲｇ上の絶縁層５１を所定サイズの複数ブロックに分断している。このため、階段領域ＳＲｇ上の絶縁層５１から階段領域ＳＲｇへの圧縮応力が抑制される。また、積層体ＬＭａｇ，ＬＭｂｇのスリットＳＰｓ側へと膨張する応力が抑制される。よって、積層体ＬＭａｇ，ＬＭｂｇの絶縁層ＯＬの撓み、及び柱状体ＨＲの積層体ＬＭａｇ，ＬＭｂｇ側、または逆側への傾きが抑制される。

このとき、階段領域ＳＲｇ上の絶縁層５１は、圧縮応力を充分に抑制することが可能なサイズに分断され、ブロック化されていることが好ましい。このため、スリットＳＳｓは必要に応じて複数形成されてよい。

スリットＳＳｓの形成箇所、数、及び間隔等は、例えば応力シミュレーション等に基づいて決定することができる。そのような応力シミュレーションの一例として、複数のスリットＳＳｓの間隔を例えば１４０μｍ以下とすることで、階段領域ＳＲｇ上の絶縁層５１の圧縮応力を充分に抑制することができる。

図７（Ｂａ）（Ｂｂ）に示すように、積層体ＬＭａｇ，ＬＭｂｇの絶縁層ＯＬ間のギャップに、タングステンまたはモリブデン等の導電材料を充填する。これにより、個々の絶縁層ＯＬ間に積層されるワード線ＷＬを有する積層体ＬＭａ，ＬＭｂが形成される。

なお、絶縁層ＯＬ間のギャップに導電材料を充填する前に、Ａｌ_２Ｏ_３層等の金属元素含有ブロック層、及びＴｉＮ層等のバリアメタル層が、絶縁層ＯＬの上下面に、絶縁層ＯＬに近い順に形成されてもよい。このとき、金属元素含有ブロック層およびバリアメタル層は、絶縁層ＯＬのスリットＳＴに面した端部にも形成される。また、金属元素含有ブロック層およびバリアメタル層は、絶縁層５１の各々のスリットＳＴ，ＳＳｓ，ＳＰｓに面した端面にも形成されてよい。これらの金属元素含有ブロック層およびバリアメタル層のうち、バリアメタル層は、ワード線ＷＬの形成時に、スリットＳＴ，ＳＳｓ，ＳＰｓ内からは除去される。金属元素含有ブロック層は、これ以降の処理を経た後もスリットＳＴ，ＳＳｓ，ＳＰｓ内に残っていてよい。

図７（Ａａ）（Ａｂ）及び（Ｂａ）（Ｂｂ）に示す処理は、ワード線ＷＬのリプレース処理等と称されることがある。

ワード線ＷＬの形成後、各々のスリットＳＴ，ＳＳｓ，ＳＰｓの側壁には絶縁層５３（図１（ｄ）参照）等が一括して形成され、絶縁層５３内には例えばタングステン層等の充填層２１（図１（ｄ）参照）等が一括して充填される。これにより、各々のスリットＳＴ，ＳＳｓ，ＳＰｓから、それぞれコンタクトＬＩ、及び分割帯ＢＳｓ，ＢＰｓが形成される。

ここで、タングステン層等の充填層２１は引っ張り応力を有する。このため、充填層２１等を有する分割帯ＢＳｓ，ＢＰｓが形成されることで、これらの周辺の構成が分割帯ＢＳｓ，ＢＰｓへ向かって引っ張られる。よって、例えば階段領域ＳＲの上方および外側の絶縁層５１からの圧縮応力が更に緩和される。

また、リプレース処理後の積層体ＬＭａ，ＬＭｂの内側方向には、タングステン層等であるワード線ＷＬによる引っ張り応力が生じている。分割帯ＢＳｓ，ＢＰｓは、ワード線ＷＬによる引っ張り応力に対抗して、積層体ＬＭａ，ＬＭｂを外側へと引っ張る応力を生じさせる。

これにより、例えば階段領域ＳＲに形成された柱状体ＨＲが、絶縁層５１からの圧縮応力およびワード線ＷＬによる引っ張り応力によって、積層体ＬＭａ，ＬＭｂの内側へと傾いてしまうことが抑制される。

この後、階段領域ＳＲ上方の絶縁層５１及び階段領域ＳＲの各段のテラス面の絶縁層ＯＬを貫通して下層のワード線ＷＬに到達するコンタクトＣＣ（図１（ｂ）参照）が形成される。このとき、分割帯ＢＳｓ，ＢＰｓの応力緩和によって柱状体ＨＲの傾きが抑制されているので、柱状体ＨＲとコンタクトＣＣとの接触が抑制される。

また、メモリ領域ＭＲの積層体ＬＭａ，ＬＭｂに、最上層のワード線ＷＬより上方の導電層を分割する絶縁部材ＳＨＥが形成される。また、コンタクトＣＣ，ＬＩ、及びピラーＰＬのチャネル層ＣＮ等に接続される上層配線を形成する。

以上により、実施形態１の半導体記憶装置１０が製造される。

３次元不揮発性メモリは、例えば複数の導電層が絶縁層を介して積層される積層体に３次元にメモリセルを配置することで形成される。一方、積層体の外側には厚膜の絶縁層が配置され、積層構造をとる積層体とは構成材料が大きく異なっている。

このため、厚膜の絶縁層から積層体の内側へと向かう圧縮応力が発生する場合がある。リプレース時、積層体は多数のギャップを含む脆弱な構成を取るため、絶縁層からの圧縮応力によって、積層体の積層構造に撓みが生じたり、階段領域の柱状体がメモリ領域側へ傾いたりしてしまうことがある。

そこで、積層体と積層体外側の絶縁層とを分断する溝を、積層体の外側に形成するなどして、このような圧縮応力を緩和することが考えられる。また、例えばメモリセルが配置されない階段領域に、積層体を支持する複数の柱状体を高密度に配置することが考えられる。

しかしながら、上記のような溝の効果が及ぶのは所定範囲内に限られ、局所的にみると、例えば階段領域に働く外力が充分に抑制されない場合がある。また、積層体の全域的にみると、上記の溝が形成されることで、積層体が溝側へと引っ張られる引っ張り応力が発生してしまう場合がある。また、階段領域の面積には限りがあり、柱状体を配置できる数にも限界がある。

実施形態１の半導体記憶装置１０によれば、階段領域ＳＲの昇降方向と交差するＹ方向および積層体ＬＭａ，ＬＭｂの積層方向に延び、階段領域ＳＲ上の絶縁層５１を分割する分割帯ＢＳｓを備える。これにより、リプレース処理において犠牲層ＮＬが除去された際、階段領域ＳＲｇ上の絶縁層５１から階段領域ＳＲｇへの圧縮応力が抑制される。

よって、階段領域ＳＲｇにおいて上下に隣接する絶縁層ＯＬが撓んで接触し、その部分でワード線ＷＬが寸断されてオープンとなってしまうのを抑制することができる。また、絶縁層ＯＬに望まれる強度が下がり、絶縁層ＯＬを薄くすることができるので、半導体記憶装置１０の嵩を減らすことができる。

また、階段領域ＳＲｇの柱状体ＨＲの積層体ＬＭａｇ，ＬＭｂｇ内側への傾きが抑制され、例えばコンタクトＣＣが形成される際、コンタクトＣＣと柱状体ＨＲとが接触してしまうのを抑制することができる。

実施形態１の半導体記憶装置１０によれば、Ｙ方向および絶縁層５１の厚さ方向に延び、階段領域ＳＲの外側の絶縁層５１を貫通する分割帯ＢＰｓを備える。このように、分割帯ＢＳｓ，ＢＰｓの両方を備えることで、リプレース処理において犠牲層ＮＬが除去された際、積層体ＬＭａｇ，ＬＭｂｇがスリットＳＰｓ側へと引っ張られてしまうのを抑制することができる。

よって、階段領域ＳＲｇの柱状体ＨＲがスリットＳＰｓ側へと傾くことが抑制され、例えばコンタクトＣＣが形成される際に、コンタクトＣＣと柱状体ＨＲとが接触してしまうのを抑制することができる。

実施形態１の半導体記憶装置１０によれば、分割帯ＢＳｓは、引っ張り応力を有するタングステン等を内部に含む。これにより、ワード線ＷＬのリプレース処理後、階段領域ＳＲ上の絶縁層５１から階段領域ＳＲへの圧縮応力を緩和することができる。また、リプレース処理後の積層体ＬＭａ，ＬＭｂに、ワード線ＷＬによる引っ張り応力が発生しても、この引っ張り応力を相殺して抑制することができる。

よって、リプレース処理後の階段領域ＳＲの柱状体ＨＲが、積層体ＬＭａ，ＬＭｂの内側へと傾くことが抑制され、例えばコンタクトＣＣが形成される際に、コンタクトＣＣと柱状体ＨＲとが接触してしまうのを抑制することができる。

実施形態１の半導体記憶装置１０によれば、複数の分割帯ＢＳｓが階段領域ＳＲに配置され、階段領域ＳＲ上の絶縁層５１をさらに多数のブロックに分割してもよい。これにより、リプレース処理において犠牲層ＮＬが除去された際、階段領域ＳＲｇ上の絶縁層５１から階段領域ＳＲｇへの圧縮応力を、よりいっそう緩和することができる。

実施形態１の半導体記憶装置１０によれば、分割帯ＢＰｓのＸ方向の幅は、分割帯ＢＳｓのＸ方向の幅よりも広い。また、分割帯ＢＳｓのアスペクト比は、分割帯ＢＰｓのアスペクト比よりも高い。これにより、後に分割帯ＢＳｓとなるスリットＳＳｓを、階段領域ＳＲのテラス面に到達させることなく、後に分割帯ＢＰｓとなるスリットＳＰｓと共に一括形成することができる。

よって、例えば導電性の充填層２１を有する分割帯ＢＳｓと階段領域ＳＲのワード線ＷＬとが接触してしまうことが抑制される。ただし、分割帯ＢＳｓは例えば上層配線等には接続されず、他の構成と導通していない。したがって、万が一、スリットＳＳｓが積層体ＬＭａｓ，ＬＭｂｓの表層のワード線ＷＬの１つに接触したとしても、半導体記憶装置１０に対する影響は全くないか、限定的であると考えられる。

なお、上述の実施形態１では、階段領域ＳＲの外側に例えば１つの分割帯ＢＰｓを配置することとした。しかし、階段領域ＳＲの外側に複数の分割帯ＢＰｓが配置されてもよい。

また、階段領域ＳＲに分割帯ＢＳｓを配置する際にも、１箇所あたりに１つの分割帯ＢＳｓを配置するのではなく、複数の分割帯ＢＳｓを近接させて配置することができる。１箇所あたりに配置する分割帯ＢＳｓの数を調整することで、絶縁層５１の圧縮応力、ワード線ＷＬ及び分割帯ＢＰｓによる引っ張り応力等の応力バランスを所望の値に調整することができ、階段領域ＳＲへの応力の影響をよりいっそう低減することができる。

また、上述の実施形態１では、スリットＳＴにタングステン層等を充填することとした。しかし、タングステン層に替えて、あるいは加えて、スリットＳＴにポリシリコン層等の導電層を充填してもよい。

また、上述の実施形態１では、スリットＳＴに導電層を充填し、例えばソース線コンタクトとして機能させることとした。しかし、スリットＳＴを専らワード線ＷＬのリプレース処理に用い、その後は例えばＳｉＯ_２層等の絶縁層を充填し、半導体記憶装置１の機能に寄与させないこととしてもよい。

上記の場合、スリットＳＳｓ，ＳＰｓ内にも、スリットＳＴと同様の導電層または絶縁層が充填されてよい。この場合であっても、少なくともリプレース処理において犠牲層ＮＬが除去された際、スリットＳＳｓ，ＳＰｓによる応力抑制効果が得られる。

なお、スリットＳＴと同様、分割帯ＢＳｓ，ＢＰｓに、例えば絶縁層が充填された場合、半導体記憶装置１０内における分割帯ＢＳｓ，ＢＰｓの存在は、例えば分割帯ＢＳｓ，ＢＰｓと絶縁層５１との間に介在されるＡｌ_２Ｏ_３層等の金属元素含有ブロック層が検出されるか否かによって判別することができる。

［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、半導体記憶装置の製造手順が上述の実施形態１とは異なる。

（半導体記憶装置の構成例）
図８は、実施形態２にかかる半導体記憶装置２０の構成例を示す模式図である。図８（ａ）は半導体記憶装置２０のＸ方向に沿う断面図であり、図８（ｂ）は半導体記憶装置２０の平面図であり、図８（ｃ）は半導体記憶装置２０の分割帯ＢＨｓのＸ方向に沿う拡大断面図である。ただし、図８（ａ）～（ｃ）においては、ピラーＰＬ及びコンタクトＣＣ，ＬＩの上層配線等が省略されている。

図８に示すように、実施形態２の半導体記憶装置２０は、階段領域ＳＲの外側に、上述の実施形態１の分割帯ＢＰｓとは異なる構成の分割帯ＢＨｓを備える。以下、半導体記憶装置２０の上述の実施形態１とは異なる構成について詳述する。

第２の構造としての分割帯ＢＨｓは、階段領域ＳＲの外側であって、コンタクトＬＩのＸ方向の終端部近傍に配置される。分割帯ＢＨｓは、Ｙ方向に延び、絶縁層５１を貫通して基板ＳＢに到達する。分割帯ＢＨｓのＸ方向の幅は、例えば分割帯ＢＳｓのＸ方向の幅と略等しく、あるいは、図８（ａ）（ｂ）の例に依らず、分割帯ＢＨｓのＸ方向の幅は、例えば分割帯ＢＳｓのＸ方向の幅より広い。

分割帯ＢＨｓは、上部分割帯ＢＨｓｔと、上部分割帯ＢＨｓｔの下方の下部分割帯ＢＨｓｂとを含む。上部分割帯ＢＨｓｔは、例えば絶縁層５１の上面から絶縁層５１の下方に延び、下部分割帯ＢＨｓｂに連結される。下部分割帯ＢＨｓｂは、上部分割帯ＢＨｓｔとの連結部分の高さ位置から絶縁層５１の下方に延び、基板ＳＢに到達する。上部分割帯ＢＨｓｔと下部分割帯ＢＨｓｂとの連結部分は、例えば積層体ＬＭｂの底面と接する積層体ＬＭａの上面の高さ位置付近に配置される。

ただし、上部分割帯ＢＨｓｔと下部分割帯ＢＨｓｂとの上下端は、互いに充分近接していれば連結されていなくともよい。上部分割帯ＢＨｓｔと下部分割帯ＢＨｓｂとが連結されない状態には、例えば上部分割帯ＢＨｓｔの下端が積層体ＬＭａの上面の高さ位置より浅い位置にあることにより、絶縁層５１の厚さ方向において、上部分割帯ＢＨｓｔと下部分割帯ＢＨｓｂとの上下端に間隙が生じている場合があり得る。または、上部分割帯ＢＨｓｔのＸ方向位置が下部分割帯ＢＨｓｂのＸ方向位置とずれていることにより、Ｘ方向において、上部分割帯ＢＨｓｔと下部分割帯ＢＨｓｂとの上下端に間隙が生じている場合があり得る。

これらの場合であっても、上部分割帯ＢＨｓｔと下部分割帯ＢＨｓｂとの上下端の間隙が充分に小さく、上部分割帯ＢＨｓｔと下部分割帯ＢＨｓｂとが絶縁層５１を略貫通した状態となっていれば、後述するように、絶縁層５１の応力を緩和する分割帯ＢＨｓの機能が得られる。

上部分割帯ＢＨｓｔ内は、例えば分割帯ＢＳｓと同様の構成となっている。すなわち、上部分割帯ＢＨｓｔは、上部分割帯ＢＨｓｔの側壁を覆うＳｉＯ_２層等の絶縁層５３を有する。絶縁層５３の内側には、例えば引っ張り応力を有する第１の材料としてのタングステン等が充填された充填層２１が配置されている。

このように、上部分割帯ＢＨｓｔ内の絶縁層５３は、例えば分割帯ＢＳｓの側壁を覆う絶縁層５３と同一の材料で構成される。上部分割帯ＢＨｓｔ内の充填層２１は、例えば分割帯ＢＳｓ内に配置される充填層２１と同一の材料で構成される。

なお、分割帯ＢＳｓの場合と同様に、絶縁層５１の上部分割帯ＢＨｓｔに面した端面と、上部分割帯ＢＨｓｔの絶縁層５３との間には、Ａｌ_２Ｏ_３層等である図示しない金属元素含有ブロック層が介在されていてもよい。

下部分割帯ＢＨｓｂ内には、例えば引っ張り応力を有する第２の材料としてのアモルファスシリコン等が充填された充填層２２が配置されている。充填層２２の引っ張り応力は、例えば上記の充填層２１の引っ張り応力よりも大きい。下部分割帯ＢＨｓｂ内の充填層２２は、例えば後述するホールＨＬａ内に充填される犠牲層と同一の材料で構成される。

（半導体記憶装置の製造方法）
次に、図９～図１５を用いて、実施形態２の半導体記憶装置２０の製造方法の例について説明する。

図９～図１５は、実施形態２にかかる半導体記憶装置２０の製造方法の手順の一例を示す図である。図９～図１５の同一図番（Ａ）（Ｂ）において、小文字で示される（ａ）及び（ｂ）は、同じ処理工程中のそれぞれ断面および平面を示す。図９～図１５の小文字の（ａ）は図８（ａ）の断面に相当し、小文字の（ｂ）は図８（ｂ）の平面に相当する。

図９（Ａａ）（Ａｂ）及び図９（Ｂａ）（Ｂｂ）に示す処理は、上述の実施形態１の図２（Ａａ）（Ａｂ）及び図２（Ｂａ）（Ｂｂ）に示す処理と同様である。すなわち、図９（Ａａ）（Ａｂ）に示すように、基板ＳＢ上に積層体ＬＭａｓを形成し、図９（Ｂａ）（Ｂｂ）に示すように、積層体ＬＭａｓに階段領域ＳＲａｓを形成して絶縁層５１で覆う。

図１０（Ａａ）（Ａｂ）に示すように、階段領域ＳＲａｓを含む積層体ＬＭａｓの端部付近に、複数のホールＨＬａを形成する。また、これと並行して、積層体ＬＭａｓの階段領域ＳＲａｓの外側にスリットＳＨｂを形成する。スリットＳＨｂは、後に分割帯ＢＨｓの下部分割帯ＢＨｓｂとなる部位であり、Ｙ方向に延びるとともに、絶縁層５１を貫通して基板ＳＢに到達する。

なお、スリットＳＨｂを形成する際には、スリットＳＨｂとホールＨＬａとが略等しいエッチングレートとなり、両者が略同時に基板ＳＢに到達するよう、スリットＳＨｂのＸ方向の幅等を調整してアスペクト比を整合させることが望ましい。

図１０（Ｂａ）（Ｂｂ）に示すように、個々のホールＨＬａ内にアモルファスシリコン層等の犠牲層を充填し、柱状体ＨＲｓを形成する。このとき、スリットＳＨｂ内にもアモルファスシリコン層等が充填され、充填層２２（図８（ｃ）参照）を内部に有する下部分割帯ＢＨｓｂが形成される。

ここで、アモルファスシリコン層等は、例えばタングステン層よりも大きな引っ張り応力を有する。このため、この時点で、下部分割帯ＢＨｓｂの充填層２２によって積層体ＬＭａｓが外側へと引っ張られ、階段領域ＳＲａｓの外側の絶縁層５１から積層体ＬＭａへの圧縮応力を緩和する作用が働き始める。

図１１（Ａａ）（Ａｂ）に示すように、積層体ＬＭａｓ及び絶縁層５１の上面に積層体ＬＭｂｓを形成する。

図１１（Ｂａ）（Ｂｂ）に示すように、積層体ＬＭｂｓに階段領域ＳＲｂｓを形成し、階段領域ＳＲａｓ，ＳＲｂｓを含む階段領域ＳＲｓを形成する。

図１２（Ａａ）（Ａｂ）に示すように、未加工部分の積層体ＬＭｂｓの上面または絶縁層５１の上面から、積層体ＬＭｂｓの底面と接する積層体ＬＭａｓの上面の高さ位置まで到達する複数のホールＨＬｂを、個々の柱状体ＨＲｓの上方に形成する。これにより、個々のホールＨＬｂと柱状体ＨＲｓとが連結される。

図１２（Ｂａ）（Ｂｂ）に示すように、ホールＨＬｂを介して、柱状体ＨＲｓに充填された犠牲層を除去し、未加工部分の積層体ＬＭｂｓの上面の高さ位置から基板ＳＢに到達する複数のホールＨＬを形成する。

図１３（Ａａ）（Ａｂ）に示すように、個々のホールＨＬ内に絶縁層を充填して複数の柱状体ＨＲを形成する。

なお、実施形態２の半導体記憶装置２０でも上述の実施形態１の場合と同様、ここまでの処理において、メモリ領域ＭＲには複数のピラーＰＬが形成される。

図１３（Ｂａ）（Ｂｂ）に示すように、スリットＳＳｓ，ＳＨｔを例えば一括形成する。スリットＳＳｓは階段領域ＳＲｓ内に少なくとも１つ、あるいは複数形成されてもよい。スリットＳＨｔは、後に上部分割帯ＢＨｓｔとなる部位でありＹ方向に延びる。

スリットＳＳｓ，ＳＨｔは、絶縁層５１におけるエッチング深さが、それぞれ所望の深さになるよう、それぞれのＸ方向の幅等を調整して互いのアスペクト比が整合していることが好ましい。このとき、スリットＳＳｓのアスペクト比が、スリットＳＨｔのアスペクト比以上となっていてもよい。

これにより、階段領域ＳＲｓの所定段のテラス面に到達することなくスリットＳＳｓのエッチング処理を終え、また、より確実に下部分割帯ＢＨｓｂに連結させてスリットＳＨｔのエッチング処理を終えることができる。

ただし、スリットＳＨｔが所望のエッチング深さより浅く加工されることにより、スリットＳＨｔが下部分割帯ＢＨｓｂに連結されない場合もあり得る。または、スリットＳＨｔのＸ方向位置が下部分割帯ＢＨｓｂのＸ方向位置とずれて形成されることにより、スリットＳＨｔが下部分割帯ＢＨｓｂに連結されない場合もあり得る。これらの場合であっても、スリットＳＨｔの下端部と下部分割帯ＢＨｓｂの上端部との距離が充分に近接していれば、絶縁層５１の応力緩和が可能な程度に、後に形成される分割帯ＢＨｓによって絶縁層５１のＸ方向の広がりを遮ることができる。

図１４（Ａａ）（Ａｂ）に示すように、Ｘ方向に延び、積層体ＬＭａｓ，ＬＭｂｓを貫通して基板ＳＢに到達するスリットＳＴを形成する。このとき、所望のエッチングレートが得られるよう、スリットＳＴのＹ方向の幅等に基づいてアスペクト比が調整されていてよい。例えば、スリットＳＴのアスペクト比は、スリットＳＳｓ，ＳＨｔのアスペクト比以下であり、好ましくは、スリットＳＳｓ，ＳＨｔのアスペクト比より低い。

図１４（Ｂａ）（Ｂｂ）に示すように、スリットＳＴを介して積層体ＬＭａｓ，ＬＭｂｓの犠牲層ＮＬを除去し、絶縁層ＯＬ間にギャップを有する積層体ＬＭａｇ，ＬＭｂｇを形成する。このとき、絶縁層５１を分断するスリットＳＳｓ，ＳＨｔが形成されているので、絶縁層５１から積層体ＬＭａｇ，ＬＭｂｇ及び階段領域ＳＲｇへの圧縮応力が緩和される。

また、下部分割帯ＢＨｓｂに充填されるアモルファスシリコン等は、例えばタングステン等よりも引っ張り応力の大きい材料である。したがって、下部分割帯ＢＨｓｂにより絶縁層５１の圧縮応力がよりいっそう緩和される。

図１５（Ａａ）（Ａｂ）に示すように、スリットＳＴを介して積層体ＬＭａｇ，ＬＭｂｇの絶縁層ＯＬ間に導電材料を充填し、ワード線ＷＬを形成する。積層体ＬＭａ，ＬＭｂには、例えばワード線ＷＬによる引っ張り応力が生じる。しかし、アモルファスシリコン等が充填された下部分割帯ＢＨｓｂによって、より大きな引っ張り応力が積層体ＬＭａ，ＬＭｂの外側に向かって働くので、ワード線ＷＬによる引っ張り応力が抑制される。

なお、ワード線ＷＬを形成する前に、Ａｌ_２Ｏ_３層等の金属元素含有ブロック層、及びＴｉＮ層等のバリアメタル層が、絶縁層ＯＬの上下面、及びスリットＳＴ側の端部に、絶縁層ＯＬに近い順に形成されてもよい。これらの金属元素含有ブロック層およびバリアメタル層は、絶縁層５１のスリットＳＴ，ＳＳｓ，ＳＨｔに面した端面に形成されてもよい。金属元素含有ブロック層およびバリアメタル層のうち、バリアメタル層は、ワード線ＷＬの形成時に、スリットＳＴ，ＳＳｓ，ＳＨｔ内からは除去される。

ワード線ＷＬの形成後、各々のスリットＳＴ，ＳＳｓ，ＳＨｔの側壁には絶縁層５３等が一括して形成され、絶縁層５３内には例えばタングステン層等の充填層２１等が一括して充填される。これにより、各々のスリットＳＴ，ＳＳｓ，ＳＨｔから、それぞれコンタクトＬＩ、分割帯ＢＳｓ、及び上部分割帯ＢＨｓｔが形成される。また、上部分割帯ＢＨｓｔ及び下部分割帯ＢＨｓｂを含む分割帯ＢＨｓが形成される。

この後、階段領域ＳＲ上方の絶縁層５１及び階段領域ＳＲの各段のテラス面の絶縁層ＯＬを貫通して下層のワード線ＷＬに到達するコンタクトＣＣが形成される。このとき、分割帯ＢＳｓ，ＢＨｓによって、絶縁層５１からの圧縮応力およびワード線ＷＬによる引っ張り応力が抑制されているので、柱状体ＨＲの傾きが抑制され、柱状体ＨＲとコンタクトＣＣとの接触が抑制される。

また、積層体ＬＭａ，ＬＭｂのメモリ領域ＭＲに、最上層のワード線ＷＬより上方の導電層を分割する絶縁部材ＳＨＥが形成される。また、コンタクトＣＣ，ＬＩ、及びピラーＰＬのチャネル層ＣＮ等に接続される上層配線を形成する。

以上により、実施形態２の半導体記憶装置２０が製造される。

実施形態２の半導体記憶装置２０によれば、階段領域ＳＲ上の絶縁層５１を分割する分割帯ＢＳｓと、階段領域ＳＲの外側の絶縁層５１を貫通する分割帯ＢＨｓを備える。これにより、上述の実施形態１の半導体記憶装置１０と同様の効果を奏する。

実施形態２の半導体記憶装置２０によれば、分割帯ＢＨｓの上部分割帯ＢＨｓｔはタングステン等を含み、分割帯ＢＨｓの下部分割帯ＢＨｓｂは、引っ張り応力を有するアモルファスシリコン等を含む。これにより、リプレース処理において犠牲層ＮＬが除去された際、積層体ＬＭａｇ，ＬＭｂｇの外側の絶縁層５１から積層体ＬＭａｇ，ＬＭｂｇへの圧縮応力を緩和することができる。

実施形態２の半導体記憶装置２０によれば、分割帯ＢＳｓのアスペクト比は、上部分割帯ＢＨｓｔのアスペクト比以上である。これにより、後に分割帯ＢＳｓとなるスリットＳＳｓを、階段領域ＳＲのテラス面に到達させることなく、後に上部分割帯ＢＨｓｔとなるスリットＳＨｔと共に一括形成することができる。よって、例えば導電性の充填層２１を有する分割帯ＢＳｓと階段領域ＳＲのワード線ＷＬとが接触してしまうことが抑制される。

なお、実施形態２においても、階段領域ＳＲの外側に、例えば複数の分割帯ＢＨｓを配置してもよい。また、階段領域ＳＲに分割帯ＢＳｓを配置する際にも、１箇所あたりに複数の分割帯ＢＳｓを近接させて配置してもよい。

また、実施形態２においても、第１の材料としてのタングステンに替えて、あるいは加えて、第１の材料としてのポリシリコン等の導電材料をスリットＳＴ内に充填してもよい。また、導電材料に替えて、例えば第１の材料としてのＳｉＯ_２等の絶縁材料をスリットＳＴ内に充填してもよい。

これに伴って、スリットＳＳｓ，ＳＨｔ内にも、スリットＳＴと同様の導電材料または絶縁材料が充填されてよい。この場合、階段領域ＳＲ外側の分割帯ＢＨｓは、例えば第１の材料としてのポリシリコン層等の導電材料が充填された上部分割帯ＢＨｓｔと、第２の材料としてのアモルファスシリコン等が充填された下部分割帯ＢＨｓｂとを有することとなる。あるいは、分割帯ＢＨｓは、例えば第１の材料としてのＳｉＯ_２等の絶縁材料が充填された上部分割帯ＢＨｓｔと、第２の材料としてのアモルファスシリコン等が充填された下部分割帯ＢＨｓｂとを有することとなる。

このように、上部分割帯ＢＨｓｔは、必ずしも引っ張り応力を有する材料を有していなくともよい。この場合であっても、少なくともリプレース処理において犠牲層ＮＬが除去された際、スリットＳＳｓ，ＳＨｔによる応力抑制効果が得られる。また、下部分割帯ＢＨｓｂによる応力抑制効果が得られる。

なお、スリットＳＴと同様、分割帯ＢＳｓ及び上部分割帯ＢＨｓｔに、例えば絶縁層が充填された場合、半導体記憶装置２０内における分割帯ＢＳｓ及び上部分割帯ＢＨｓｔの存在は、例えば分割帯ＢＳｓ及び上部分割帯ＢＨｓｔと絶縁層５１との間に介在されるＡｌ_２Ｏ_３層等の金属元素含有ブロック層が検出されるか否かによって判別することができる。

［実施形態３］
以下、図面を参照して実施形態３について詳細に説明する。実施形態３においては、半導体記憶装置が備える分割帯の構成が上述の実施形態１，２とは異なる。

図１６は、実施形態３にかかる半導体記憶装置３１，３２の構成例を示す模式図である。図１６（ａ）は半導体記憶装置３１のＸ方向に沿う断面図であり、図１６（ｂ）は半導体記憶装置３２のＸ方向に沿う断面図であり、図１６（ｃ）は半導体記憶装置３１，３２の平面図である。ただし、図１６（ａ）～（ｃ）においては、ピラーＰＬ及びコンタクトＣＣ，ＬＩの上層配線等が省略されている。

図１６（ａ）（ｃ）に示すように、実施形態３の半導体記憶装置３１は、上述の実施形態１の分割帯ＢＳｓ，ＢＰｓとは異なる構成の分割帯ＢＳｐ，ＢＰｐを備える。以下、半導体記憶装置３１の上述の実施形態１とは異なる構成について詳述する。

第１の構造としての分割帯ＢＳｐは、２つのコンタクトＬＩに挟まれた階段領域ＳＲの上方に配置される。分割帯ＢＳｐは、Ｙ方向に配列され、階段領域ＳＲ上の絶縁層５１中に延びる複数の柱状部ＢＳｅを含む。分割帯ＢＳｐにおいては、これらの個々の柱状部ＢＳｅが、絶縁層５１の階段領域ＳＲ上での広がりをＸ方向について遮っている。ただし、個々の柱状部ＢＳｅは絶縁層５１を完全には貫通しておらず、個々の柱状部ＢＳｅの底面は階段領域ＳＲの積層体ＬＭａ，ＬＭｂに接していない。すなわち、個々の柱状部ＢＳｅの下端は、階段領域ＳＲの積層体ＬＭａ，ＬＭｂの上面より上方に位置する。

分割帯ＢＳｐは、階段領域ＳＲ内に少なくとも１つ配置されることができる。分割帯ＢＳｐが、階段領域ＳＲ内に複数配置されていてもよい。その場合、複数の分割帯ＢＳｐは例えば互いに略等間隔で配置されていてよい。複数の分割帯ＢＳｐの間隔は、例えば１４０μｍ以下とすることができる。

分割帯ＢＳｐの個々の柱状部ＢＳｅ内は、例えば上述の実施形態１の分割帯ＢＳｓと同様の構成となっている。すなわち、柱状部ＢＳｅは、上述の絶縁層５３と同様、柱状部ＢＳｅの側壁を覆うＳｉＯ_２層等の絶縁層を有する。絶縁層の内側には、上述の充填層２１と同様、タングステン等の引っ張り応力を有する材料が充填された充填層が配置されている。

なお、上述の実施形態１の分割帯ＢＳｓの場合と同様に、絶縁層５１の柱状部ＢＳｅに面した端面と、柱状部ＢＳｅの絶縁層との間には、Ａｌ_２Ｏ_３層等である金属元素含有ブロック層が介在されていてもよい。

また、複数の柱状部ＢＳｅの配列内におけるピッチ、つまり、Ｙ方向のピッチは、例えば柱状体ＨＲのＹ方向のピッチより小さい。例えば、柱状部ＢＳｅのピッチを調整することで、絶縁層５１の圧縮応力、ワード線ＷＬ及び分割帯ＢＰｐによる引っ張り応力等の応力バランスを所望の値に調整することができ、階段領域ＳＲへの応力の影響を低減することができる。

このように、柱状部ＢＳｅのピッチは例えば柱状体ＨＲのピッチとは異なるため、柱状部ＢＳｅの下方に必ずしも柱状体ＨＲが配置されなくともよい。柱状部ＢＳｅの配置箇所が柱状体ＨＲの配置箇所と一致していた場合、柱状部ＢＳｅにより柱状体ＨＲの上部は消失する。

第２の構造としての分割帯ＢＰｐは、階段領域ＳＲの外側であって、コンタクトＬＩのＸ方向の終端部近傍に配置される。分割帯ＢＰｐは、Ｙ方向に配列され、絶縁層５１を貫通して基板ＳＢに到達する複数の柱状部ＢＰｅを含む。分割帯ＢＰｐにおいては、これらの個々の柱状部ＢＰｅが、階段領域ＳＲの外側の絶縁層５１の広がりをＸ方向について遮っている。

分割帯ＢＰｐの個々の柱状部ＢＰｅ内は、例えば上述の実施形態１の分割帯ＢＰｓと同様の構成となっている。すなわち、柱状部ＢＰｅは、上述の絶縁層５３と同様、柱状部ＢＰｅの側壁を覆うＳｉＯ_２層等の絶縁層を有する。絶縁層の内側には、上述の充填層２１と同様、タングステン等の引っ張り応力を有する材料が充填された充填層が配置されている。

なお、上述の実施形態１の分割帯ＢＰｓの場合と同様に、絶縁層５１の柱状部ＢＰｅに面した端面と、柱状部ＢＰｅの絶縁層との間には、Ａｌ_２Ｏ_３層等である金属元素含有ブロック層が介在されていてもよい。

また、複数の柱状部ＢＰｅの配列内におけるピッチ、つまり、Ｙ方向のピッチは、例えば柱状体ＨＲのＹ方向のピッチより小さいことが好ましく、例えば上述の柱状部ＢＳｅのピッチと略等しくともよい。例えば、柱状部ＢＰｅのピッチを調整することで、絶縁層５１の圧縮応力、及びワード線ＷＬによる引っ張り応力等の応力バランスを所望の値に調整することができ、階段領域ＳＲへの応力の影響を低減することができる。

また、個々の柱状部ＢＰｅの径は、例えば分割帯ＢＳｐの柱状部ＢＳｅの径よりも大きい。この場合、図１６（ａ）（ｃ）では簡略化して示してあるが、個々の柱状部ＢＰｅのＸ方向の幅は、例えば分割帯ＢＳｐの柱状部ＢＳｅのＸ方向の幅より広くともよい。これにより、後に柱状部ＢＰｅとなるホールのアスペクト比は、後に柱状部ＢＳｅとなるホールのアスペクト比よりも低いこととなり、到達点の深さがそれぞれ異なる柱状部ＢＰｅ，ＢＳｅを例えば一括形成することができる。

なお、これらの柱状部ＢＳｅ，ＢＰｅの横断面の形状は、略真円の円形、楕円形、または小判型（オーバル型）等のように、任意に選択することができる。柱状部ＢＳｅ，ＢＰｅが互いに異なる横断面形状を有していてもよい。

図１６（ｂ）（ｃ）に示すように、実施形態３の半導体記憶装置３２は、上述の実施形態２の分割帯ＢＳｓ，ＢＨｓとは異なる構成の分割帯ＢＳｐ，ＢＨｐを備える。これらの分割帯ＢＳｐ，ＢＨｐのうち、分割帯ＢＳｐは、上述の実施形態３の半導体記憶装置３１の分割帯ＢＳｐと同様の構成を備える。

以下、半導体記憶装置３２の上述の実施形態２と異なる分割帯ＢＨｐの構成について詳述する。

第２の構造としての分割帯ＢＨｐは、階段領域ＳＲの外側であって、コンタクトＬＩのＸ方向の終端部近傍に配置される。分割帯ＢＨｐは、Ｙ方向に配列され、絶縁層５１を貫通して基板ＳＢに到達する複数の柱状部ＢＨｅを含む。分割帯ＢＨｐにおいては、これらの個々の柱状部ＢＨｅが、階段領域ＳＲの外側の絶縁層５１の広がりをＸ方向について遮っている。

個々の柱状部ＢＨｅは、上部柱状部ＢＨｅｔと、上部柱状部ＢＨｅｔの下方の下部柱状部ＢＨｅｂとを含む。上部柱状部ＢＨｅｔは、例えば絶縁層５１の上面から絶縁層５１の下方に延び、下部柱状部ＢＨｅｂに連結される。下部柱状部ＢＨｅｂは、上部柱状部ＢＨｅｔとの連結部分の高さ位置から絶縁層５１の下方に延び、基板ＳＢに到達する。

ただし、上部柱状部ＢＨｅｔと下部柱状部ＢＨｅｂとの上下端は、互いに充分近接していれば連結されていなくともよい。上部柱状部ＢＨｅｔと下部柱状部ＢＨｅｂとが連結されない状態には、上部柱状部ＢＨｅｔの下端が下部柱状部ＢＨｅｂの上端より浅い位置にある場合、上部柱状部ＢＨｅｔと下部柱状部ＢＨｅｂとが互いにＸ方向にずれている場合のほか、上部柱状部ＢＨｅｔと下部柱状部ＢＨｅｂとが互いにＹ方向にずれていることにより、Ｙ方向において、上部柱状部ＢＨｅｔと下部柱状部ＢＨｅｂとの上下端に間隙が生じている場合があり得る。

これらの場合であっても、上部柱状部ＢＨｅｔと下部柱状部ＢＨｅｂとの上下端の間隙が充分に小さく、上部柱状部ＢＨｅｔと下部柱状部ＢＨｅｂとが絶縁層５１を略貫通した状態となっていれば、絶縁層５１の応力緩和が可能な程度に、上部柱状部ＢＨｅｔと下部柱状部ＢＨｅｂとで絶縁層５１のＸ方向の広がりを遮ることができる。

なお、複数の上部柱状部ＢＨｅｔが集合した上部柱状部ＢＨｅｔの配列を実施形態３の上部分割帯と称し、複数の下部柱状部ＢＨｅｂが集合した下部柱状部ＢＨｅｂの配列を実施形態３の下部分割帯と称することもできる。

分割帯ＢＨｐの個々の上部柱状部ＢＨｅｔ内は、例えば上述の実施形態２の上部分割帯ＢＨｓｔと同様の構成となっている。すなわち、上部柱状部ＢＨｅｔは、上述の絶縁層５３と同様、上部柱状部ＢＨｅｔの側壁を覆うＳｉＯ_２層等の絶縁層を有する。絶縁層の内側には、上述の充填層２１と同様、引っ張り応力を有する第１の材料としてのタングステン等が充填された充填層が配置されている。

なお、上述の実施形態２の上部分割帯ＢＨｓｔの場合と同様に、絶縁層５１の上部柱状部ＢＨｅｔに面した端面と、上部柱状部ＢＨｅｔの絶縁層との間には、Ａｌ_２Ｏ_３層等である金属元素含有ブロック層が介在されていてもよい。

分割帯ＢＨｐの個々の下部柱状部ＢＨｅｂ内は、例えば上述の実施形態２の下部分割帯ＢＨｓｂと同様の構成となっている。すなわち、下部柱状部ＢＨｅｂは、上述の充填層２２と同様、引っ張り応力を有する第２の材料としてのアモルファスシリコン等が充填された充填層を有する。

また、複数の柱状部ＢＨｅの配列内におけるピッチ、つまり、Ｙ方向のピッチは、例えば柱状体ＨＲのＹ方向のピッチより小さいことが好ましく、例えば上述の柱状部ＢＳｅのピッチと略等しくともよい。例えば、柱状部ＢＨｅのピッチを調整することで、絶縁層５１の圧縮応力、及びワード線ＷＬによる引っ張り応力等の応力バランスを所望の値に調整することができ、階段領域ＳＲへの応力の影響を低減することができる。

また、個々の柱状部ＢＨｅの径は、例えば分割帯ＢＳｐの柱状部ＢＳｅの径と略等しく、あるいは、図１６（ｂ）（ｃ）の例に依らず、個々の柱状部ＢＨｅの径は、例えば柱状部ＢＳｅの径よりも大きい。この場合、個々の柱状部ＢＨｅのＸ方向の幅は、例えば分割帯ＢＳｐの柱状部ＢＳｅのＸ方向の幅より広くともよい。これにより、後に上部柱状部ＢＨｅｔとなるホールのアスペクト比と、後に柱状部ＢＳｅとなるホールのアスペクト比とを整合させて、例えばこれらのホールを所望のエッチングレートで一括形成することができる。

なお、これらの柱状部ＢＳｅ，ＢＨｅの横断面の形状は、略真円の円形、楕円形、または小判型（オーバル型）等のように、任意に選択することができる。柱状部ＢＳｅ，ＢＨｅが互いに異なる横断面形状を有していてもよい。

実施形態３の半導体記憶装置３１は、上述の実施形態１の半導体記憶装置１０の製造方法と同様の手順で製造することができる。実施形態３の半導体記憶装置３２は、上述の実施形態２の半導体記憶装置２０の製造方法と同様の手順で製造することができる。

実施形態３の半導体記憶装置３１，３２によれば、分割帯ＢＳｐが、Ｙ方向に配列される複数の柱状部ＢＳｅを含む。また、実施形態３の半導体記憶装置３１によれば、分割帯ＢＰｐが、Ｙ方向に配列される複数の柱状部ＢＰｅを含む。また、実施形態３の半導体記憶装置３２によれば、分割帯ＢＨｐが、Ｙ方向に配列される複数の柱状部ＢＨｅを含む。

これにより、上述の実施形態１，２の半導体記憶装置１０，２０と同様の効果を奏する。

また、それぞれの柱状部ＢＳｅ，ＢＰｅ，ＢＨｅのピッチを調整することによっても、積層体ＬＭａ，ＬＭｂ及び階段領域ＳＲに働く種々の応力バランスを調整することができ、積層体ＬＭａ，ＬＭｂ及び階段領域ＳＲへの応力の影響をよりいっそう低減しやすくなる。

また、それぞれの柱状部ＢＳｅ，ＢＰｅ，ＢＨｅを形成する際に、柱状部ＢＳｅ，ＢＰｅ，ＢＨｅとなるそれぞれのホールのアスペクト比を整合させることが容易となる。よって、柱状部ＢＳｅ，ＢＰｅ，ＢＨｅの少なくとも一部を一括形成することがいっそう容易となる。

なお、実施形態３においても、階段領域ＳＲの外側に例えば複数の分割帯ＢＰｐまたは複数の分割帯ＢＨｐを配置してもよい。また、階段領域ＳＲに分割帯ＢＳｐを配置する際にも、１箇所あたりに複数の分割帯ＢＳｐを近接させて配置してもよい。つまり、１か所あたりに柱状部ＢＳｅの配列が複数近接して配置されてよい。

また、実施形態３においても、第１の材料としてのタングステンに替えて、あるいは加えて、コンタクトＬＩとなるスリット内に第１の材料としてのポリシリコン等の導電材料を充填してもよい。また、導電材料に替えて、上記のスリットに例えば第１の材料としてのＳｉＯ_２等の絶縁材料を充填してもよい。

これに伴って、後にそれぞれ柱状部ＢＳｅ，ＢＰｅ及び上部柱状部ＢＨｅｔとなるホール内にも、上記スリットと同様の導電材料または絶縁材料が充填されてよい。この場合、半導体記憶装置３２において、階段領域ＳＲ外側の柱状部ＢＨｅは、例えば第１の材料としてのポリシリコン等の導電材料が充填された上部柱状部ＢＨｅｔと、第２の材料としてのアモルファスシリコン等が充填された下部柱状部ＢＨｅｂとを有することとなる。あるいは、柱状部ＢＨｅは、例えば第１の材料としてのＳｉＯ_２等の絶縁材料が充填された上部柱状部ＢＨｅｔと、第２の材料としてのアモルファスシリコン等が充填された下部柱状部ＢＨｅｂとを有することとなる。

このように、上部柱状部ＢＨｅｔは、必ずしも引っ張り応力を有する材料を有していなくともよい。この場合であっても、少なくともリプレース処理において犠牲層ＮＬが除去された際、後にそれぞれ柱状部ＢＳｅ，ＢＰｅ，ＢＨｅとなる複数ホールの配列による応力抑制効果が得られる。また、下部柱状部ＢＨｅｂによる応力抑制効果が得られる。

なお、スリットＳＴと同様、分割帯ＢＳｐ，ＢＰｐ及び分割帯ＢＨｐの上部に、例えば絶縁層が充填された場合、半導体記憶装置３１，３２内における分割帯ＢＳｐ，ＢＰｐ及び分割帯ＢＨｐの上部構造である上部柱状部ＢＨｅｔの存在は、例えば分割帯ＢＳｐ，ＢＰｐ及び分割帯ＢＨｐの上部構造と絶縁層５１との間に介在されるＡｌ_２Ｏ_３層等の金属元素含有ブロック層が検出されるか否かによって判別することができる。

［実施形態４］
以下、図面を参照して実施形態４について詳細に説明する。実施形態４においては、ピラー、柱状体、及び分割帯が並行して形成される点が上述の実施形態１とは異なる。

（半導体記憶装置の構成例）
図１７は、実施形態４にかかる半導体記憶装置４０の構成例を示すＸ方向に沿う断面図である。ただし、図１７においては、ピラーＰＬ及びコンタクトＣＣの上層配線等が省略されている。

図１７に示すように、実施形態４の半導体記憶装置４０は、上述の実施形態１の柱状体ＨＲとは異なる構成の柱状体ＨＲｍを備える。また、分割帯ＢＳｍの位置には柱状体ＨＲｍが配置されない。以下、半導体記憶装置４０の上述の実施形態１とは異なる構成について詳述する。

複数の柱状体ＨＲｍは、上述の実施形態１の柱状体ＨＲとは異なる充填材を有する他は、例えば上述の実施形態１の柱状体ＨＲと同様の構成を備える。

個々の柱状体ＨＲｍは例えばピラーＰＬと略等しいサイズを有し、個々の柱状体ＨＲｍ内にはピラーＰＬと同様の材料が充填されている。すなわち、個々の柱状体ＨＲｍは、外周側から順に、例えばメモリ層ＭＥの構成材と同様のＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層、チャネル層ＣＮの構成材と同様のアモルファスシリコン層またはポリシリコン層、及びコア層ＣＲの構成材と同様のＳｉＯ_２層を有する。

第１の構造としての分割帯ＢＳｍと重なる位置には柱状体ＨＲｍが配置されない。この点を除き、分割帯ＢＳｍは、例えば上述の実施形態１の分割帯ＢＳｓと同様の構成を備える。

第２の構造としての分割帯ＢＰｍは、上述の実施形態１の分割帯ＢＰｓとは異なる手順で形成される他は、例えば上述の実施形態１の分割帯ＢＰｓと同様の構成を備える。

（半導体記憶装置の製造方法）
次に、上述の実施形態２の図９～図１１を援用するとともに、図１８～図２１を用いて、実施形態４の半導体記憶装置４０の製造方法の例について説明する。

図１８～図２１は、実施形態４にかかる半導体記憶装置４０の製造方法の手順の一例を示す図である。図１８～図２１の同一図番（Ａ）（Ｂ）において、小文字で示される（ａ）及び（ｂ）は、同じ処理工程中のそれぞれ断面および平面を示す。図１８～図２１の小文字の（ａ）は図１７の断面に相当し、小文字の（ｂ）は加工処理中の半導体記憶装置４０の平面図である。

援用する図９（Ａａ）（Ａｂ）に示すように、基板ＳＢ上に積層体ＬＭａｓを形成し、図９（Ｂａ）（Ｂｂ）に示すように、積層体ＬＭａｓに階段領域ＳＲａｓを形成して絶縁層５１で覆う。

図１０（Ａａ）（Ａｂ）に示すように、階段領域ＳＲａｓを含む積層体ＬＭａｓの端部付近に、複数のホールＨＬａを形成する。このとき、後に分割帯ＢＳｍが形成されることとなる位置にはホールＨＬａを形成しない。また、これと並行して、積層体ＬＭａｓの階段領域ＳＲａｓの外側にスリットＳＨｂを形成し、図示しないメモリ領域ＭＲには図示しないメモリホールを形成する。

実施形態４において、スリットＳＨｂは、後に分割帯ＢＰｍの一部となる部位であり、Ｙ方向に延びるとともに、絶縁層５１を貫通して基板ＳＢに到達する。また、実施形態４においても、スリットＳＨｂとホールＨＬａとが略同時に基板ＳＢに到達するよう、これらのアスペクト比を整合させることが好ましい。

図１０（Ｂａ）（Ｂｂ）に示すように、ホールＨＬａ内にアモルファスシリコン層等の犠牲層を充填して柱状体ＨＲｓを形成する。このとき、スリットＳＨｂ内および図示しないメモリホールにもアモルファスシリコン層等が充填される。

上記のように、アモルファスシリコン層等の犠牲層が充填されたスリットＳＨｂによって、階段領域ＳＲａｓの外側の絶縁層５１から積層体ＬＭａへの圧縮応力を緩和する作用が得られる。

図１１（Ａａ）（Ａｂ）に示すように、積層体ＬＭａｓ及び絶縁層５１の上面に積層体ＬＭｂｓを形成する。

図１１（Ｂａ）（Ｂｂ）に示すように、積層体ＬＭｂｓに階段領域ＳＲｂｓを形成し、階段領域ＳＲａｓ，ＳＲｂｓを含む階段領域ＳＲｓを形成し、階段領域ＳＲｓを覆う絶縁層５１を形成する。

図１８（Ａａ）（Ａｂ）に示すように、未加工部分の積層体ＬＭｂｓの上面または絶縁層５１の上面から、積層体ＬＭｂｓの底面と接する積層体ＬＭａｓの上面の高さ位置まで到達する複数のホールＨＬｂを、個々の柱状体ＨＲｓの上方に形成する。

また、これと並行して、絶縁層５１の上面から、積層体ＬＭｂｓの底面と接する積層体ＬＭａｓの上面の高さ位置まで到達するスリットＳＰｍｔを、分割帯ＢＰｍｓの上方に形成する。分割帯ＢＰｍｓは、上述のスリットＳＨｂにアモルファスシリコン層等の犠牲層が充填された構造物である。

また、ホールＨＬｂの形成と並行して、階段領域ＳＲｓの所定段のテラス面に到達することなく、絶縁層５１中を下方へと延びるスリットＳＳｍを形成する。スリットＳＳｍは、後に分割帯ＢＳｍとなる部位であり、階段領域ＳＲｓ内に少なくとも１つ、あるいは複数形成される。

また、ホールＨＬｂの形成と並行して、図示しないメモリ領域ＭＲにおいて、積層体ＬＭｂｓの上面から積層体ＬＭａｓの上面の高さ位置まで到達する複数のメモリホールを、積層体ＬＭａｓに形成され、アモルファスシリコン層等の犠牲層が充填された個々のメモリホールの上方に形成する。

図１８（Ｂａ）（Ｂｂ）に示すように、個々のホールＨＬｂを介して、柱状体ＨＲｓに充填された犠牲層を除去し、未加工部分の積層体ＬＭｂｓの上面の高さ位置から基板ＳＢに到達する複数のホールＨＬを形成する。

また、これと並行して、スリットＳＰｍｔを介して、分割帯ＢＰｍｓに充填された犠牲層を除去し、絶縁層５１の上面から基板ＳＢに到達するスリットＳＰｍを形成する。これにより、積層体ＬＭａｓ，ＬＭｂｓの外側の絶縁層５１が積層体ＬＭａｓ，ＬＭｂｓから切り離され、絶縁層５１から積層体ＬＭａｓ，ＬＭｂｓへの圧縮応力が緩和される。

また、柱状体ＨＲｓの犠牲層除去と並行して、図示しないメモリ領域ＭＲでは、積層体ＬＭｂｓに形成されたメモリホールを介して、積層体ＬＭａｓに形成されたメモリホール内の犠牲層を除去する。これにより、積層体ＬＭａｓ，ＬＭｂｓを貫通して基板ＳＢに到達するメモリホールが形成される。

図１９（Ａａ）（Ａｂ）に示すように、スリットＳＳｍ，ＳＰｍ上に、スリットＳＳｍ，ＳＰｍを覆うようにレジスト膜等をパターニングしたマスクパターン６０を形成する。

図１９（Ｂａ）（Ｂｂ）に示すように、個々のホールＨＬ内に、ホールＨＬの側壁側から順に、例えばメモリ層ＭＥの構成材と同様のＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層、チャネル層ＣＮの構成材と同様のアモルファスシリコン層またはポリシリコン層、及びコア層ＣＲの構成材と同様のＳｉＯ_２層を形成する。

このとき、チャネル層ＣＮの構成材と同様のアモルファスシリコン層またはポリシリコン層は、ホールＨＬの底部にも形成されてよく、さらにメモリ層ＭＥの構成材と同様のＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層も、ホールＨＬの底部に形成されてもよい。

ホールＨＬ内へのこれらの材料の充填は、図示しないメモリ領域ＭＲにおけるメモリホールへの同様の材料の充填と並行して行われる。すなわち、個々のメモリホール内には、メモリホールの側壁側から順に、ブロック絶縁層、電荷蓄積層、及びトンネル絶縁層を含むメモリ層ＭＥ、チャネル層ＣＮ、並びにコア層ＣＲが形成される。このとき、チャネル層ＣＮは、メモリホールの底部にも形成される。

上記により、階段領域ＳＲｓに複数の柱状体ＨＲｍが形成される。また、図示しないメモリ領域ＭＲに、図示しない複数のピラーＰＬが形成される。

なお、マスクパターン６０で覆われたスリットＳＳｍ，ＳＰｍ内には、これらの材料は充填されない。また、スリットＳＳｍの下方にはホールＨＬａは配置されていないため、スリットＳＳｍがマスクパターン６０で覆われていても、上記の材料が未充填のホールＨＬａまたはホールＨＬが生じてしまうことが抑制される。

図２０（Ａａ）（Ａｂ）に示すように、スリットＳＳｍ，ＳＰｍ上のマスクパターン６０を除去する。

図２０（Ｂａ）（Ｂｂ）に示すように、Ｘ方向に延び、積層体ＬＭａ，ＬＭｂを貫通して基板ＳＢに到達するスリットＳＴを形成する。

図２１（Ａａ）（Ａｂ）に示すように、スリットＳＴを介して積層体ＬＭａｓ，ＬＭｂｓの犠牲層ＮＬを除去し、絶縁層ＯＬ間にギャップを有する積層体ＬＭａｇ，ＬＭｂｇを形成する。

このとき、階段領域ＳＲｇでは上記各層が充填された柱状体ＨＲｍが積層体ＬＭａｇ，ＬＭｂｇを支持し、図示しないメモリ領域ＭＲではピラーＰＬが積層体ＬＭａｇ，ＬＭｂｇを支持する。また、スリットＳＳｍ，ＳＰｍにより、絶縁層５１から積層体ＬＭａｇ，ＬＭｂｇ及び階段領域ＳＲｇへの圧縮応力が緩和される。

図２１（Ｂａ）（Ｂｂ）に示すように、スリットＳＴを介して積層体ＬＭａｇ，ＬＭｂｇの絶縁層ＯＬ間に導電材料を充填し、ワード線ＷＬを形成する。

なお、ワード線ＷＬを形成する前に、Ａｌ_２Ｏ_３層等の金属元素含有ブロック層、及びＴｉＮ層等のバリアメタル層が、絶縁層ＯＬの上下面、及びスリットＳＴ側の端部に、絶縁層ＯＬに近い順に形成されてもよい。これらの金属元素含有ブロック層およびバリアメタル層が、絶縁層５１のスリットＳＴ，ＳＳｍ，ＳＰｍ側の端面に形成されてもよい。金属元素含有ブロック層およびバリアメタル層のうち、バリアメタル層は、ワード線ＷＬの形成時に、スリットＳＴ，ＳＳｍ，ＳＰｍ内からは除去される。

ワード線ＷＬの形成後、各々のスリットＳＴ，ＳＳｍ，ＳＰｍの側壁には絶縁層が一括して形成され、絶縁層内には例えばタングステン層等の充填層が一括して充填される。これにより、コンタクトＬＩ、分割帯ＢＳｍ，ＢＰｍがそれぞれ形成される。

この後、階段領域ＳＲ上方の絶縁層５１及び階段領域ＳＲの各段のテラス面の絶縁層ＯＬを貫通して下層のワード線ＷＬに到達するコンタクトＣＣが形成される。このとき、分割帯ＢＳｍ，ＢＰｍの応力抑制効果によって柱状体ＨＲの傾きが抑制され、柱状体ＨＲとコンタクトＣＣとの接触が抑制される。

また、メモリ領域ＭＲの積層体ＬＭａ，ＬＭｂに、最上層のワード線ＷＬより上方の導電層を分割する絶縁部材ＳＨＥが形成される。また、コンタクトＣＣ，ＬＩ、及びピラーＰＬのチャネル層ＣＮ等に接続される上層配線を形成する。

以上により、実施形態４の半導体記憶装置４０が製造される。

実施形態４の半導体記憶装置４０によれば、ピラーＰＬ、柱状体ＨＲｍ、及び分割帯ＢＳｍ，ＢＰｍが並行して形成される。

つまり、積層体ＬＭａｓに対してメモリホール、ホールＨＬａ、及びスリットＳＨｂ（図１０からの援用）が一括形成され、また、これらへアモルファスシリコン層等の犠牲層が一括して充填される。

また、積層体ＬＭｂｓに対してメモリホール、ホールＨＬｂ、及びスリットＳＳｍ，ＳＰｍｔが一括形成され、また、これらを介して、積層体ＬＭａｓのメモリホール、柱状体ＨＲｓ、及び分割帯ＢＰｍｓから犠牲層が一括して除去される。

また、積層体ＬＭａｓ，ＬＭｂｓのメモリホール及びホールＨＬへの各層の形成が一括して行われ、ピラーＰＬ及び柱状体ＨＲｍがそれぞれ形成される。

これらにより、半導体記憶装置４０の製造工程を削減することができ、コストを低減することができる。

なお、実施形態４においても、階段領域ＳＲの外側に例えば複数の分割帯ＢＰｍを配置してもよい。また、階段領域ＳＲに分割帯ＢＳｍを配置する際にも、１箇所あたりに複数の分割帯ＢＳｍを近接させて配置してもよい。

また、実施形態４においても、タングステン層に替えて、あるいは加えて、スリットＳＴにポリシリコン層等の導電層を充填してもよい。また、導電層に替えて、スリットＳＴに例えばＳｉＯ_２層等の絶縁層を充填してもよい。

これに伴って、スリットＳＳｍ，ＳＰｍ内にも、スリットＳＴと同様の導電層または絶縁層が充填されてよい。

また、上述の実施形態４では、スリットＳＳｍ，ＳＰｍを形成し、スリットＳＳｍ，ＳＰｍ内に充填層を形成して、例えば帯状に繋がった分割帯ＢＳｍ，ＢＰｍを形成することとした。しかし、スリットＳＳｍ，ＳＰｍの代わりにＹ方向に配列された複数のホールを形成し、これらのホール内に充填層を形成して、例えば複数の柱状部を備える分割帯ＢＳｍ，ＢＰｍを形成してもよい。

この場合、複数のホールはメモリホールと近い形状を有するため、これらのホール及びメモリホールの一括形成がより容易となる。ただし、スリットＳＳｍ，ＳＰｍ及び帯状に繋がった分割帯ＢＳｍ，ＢＰｍは応力調整機能を有していればよく、これらの構成に要求される加工精度はそれほど高くはない。

［その他の実施形態］
上述の実施形態１～４では、分割帯ＢＰｓ，ＢＨｓ，ＢＰｐ，ＢＨｐ，ＢＰｍは、コンタクトＬＩのＸ方向の終端部近傍に配置されることとした。しかし、分割帯ＢＰｓ，ＢＨｓ，ＢＰｐ，ＢＨｐ，ＢＰｍは、階段領域ＳＲの外側であって、２つのコンタクトＬＩに挟まれた領域に配置されてもよい。

上述の実施形態１～４では、半導体記憶装置において、積層体ＬＭａ，ＬＭｂがシリコン基板等の基板ＳＢ上に配置され、積層体ＬＭａ，ＬＭｂの外側に周辺回路が配置されることとした。しかし、積層体ＬＭａ，ＬＭｂは、例えば周辺回路の上方に、ソース線等を介して配置されていてもよい。または、積層体ＬＭａ，ＬＭｂの上方に周辺回路が配置されてもよい。このような構成は、例えば周辺回路が配置された基板に、積層体ＬＭａ，ＬＭｂを反転させて貼り合わせることで得られる。

上述の実施形態１～４では、半導体記憶装置は、２段に積まれた積層体ＬＭａ，ＬＭｂを有する２Ｔｉｅｒ構造を備えることとした。しかし、半導体記憶装置は、１段の積層体を有する１Ｔｉｅｒ構造であってもよく、または、３段以上の積層体を有する３Ｔｉｅｒ以上の構造を備えていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０，２０，３１，３２，４０…半導体記憶装置、５１…絶縁層、ＢＨｐ，ＢＨｓ，ＢＰｍ，ＢＰｐ，ＢＰｓ，ＢＳｍ，ＢＳｐ，ＢＳｓ…分割帯、ＣＣ…コンタクト、ＨＲ…柱状体、ＬＩ…コンタクト、ＬＭａ，ＬＭｂ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＯＬ…絶縁層、ＰＬ…ピラー、ＷＬ…ワード線。

Claims (5)

1. 複数の第１の導電層が第１の絶縁層を介して積層され、前記複数の第１の導電層の端部が階段状となって終端した階段領域、及び複数のメモリセルが配置されるメモリ領域を有する積層体と、
   前記階段領域を覆い、少なくとも前記メモリ領域における前記積層体の上面の高さまで達する第２の絶縁層と、
   前記階段領域の昇降方向と交差する第１の方向に長手方向を有するとともに、前記第２の絶縁層内を前記積層体の積層方向に延び、前記第２の絶縁層の前記階段領域上での広がりを前記昇降方向について遮る第１の構造と、を備える、
   半導体記憶装置。
2. 前記第２の絶縁層は、前記階段領域の外側にも広がっており、
   前記第１の方向に長手方向を有するとともに、前記第２の絶縁層の厚さ方向に延び、前記階段領域の外側の前記第２の絶縁層を略貫通する第２の構造と、を備える、
   請求項１に記載の半導体記憶装置。
3. 前記第２の構造の前記昇降方向における幅は、前記第１の構造の前記昇降方向における幅よりも広い、
   請求項２に記載の半導体記憶装置。
4. 前記第１の構造は、
   それぞれの下端が前記階段領域における前記積層体の上面より上方に位置し、前記第１の方向に配列された複数の柱状部を含む、
   請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
5. 複数の第１の導電層が第１の絶縁層を介して積層され、前記複数の第１の導電層の端部が階段状となって終端した階段領域、及び複数のメモリセルが配置されるメモリ領域を有する積層体と、
   前記階段領域を覆いつつ前記階段領域の外側へ向かって広がり、少なくとも前記メモリ領域における前記積層体の上面の高さまで達する第２の絶縁層と、
   前記階段領域の昇降方向と交差する第１の方向に長手方向を有するとともに、前記第２の絶縁層の厚さ方向に延び、前記第２の絶縁層の前記階段領域の外側における広がりを前記昇降方向について遮る構造部と、
   前記階段領域の昇降方向に沿う第２の方向に長手方向を有するとともに、前記積層体の積層方向に延び、前記積層体を前記第１の方向に分割する分割部と、を備え、
   前記分割部は、第１の材料を含み、
   前記構造部は、
   上部に、前記第１の材料を含み、
   下部に、引っ張り応力を有し、前記第１の材料とは異なる第２の材料を含む、
   半導体記憶装置。

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