JP2020145311A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセル周辺領域に配線層を配置するスペースを確保すること。【解決手段】実施形態の半導体記憶装置１は、基板Ｓｕｂと、基板Ｓｕｂの上方に、複数の導電層ＷＬが絶縁層ＩＬを介して積層され、複数のメモリセルＭＣが配置されるメモリ部ＭＥＭ、および複数の導電層ＷＬの端部が階段状となった階段部ＳＴＲを有する積層体ＬＭａ，ＬＭｂと、メモリ部ＭＥＭでは積層体ＬＭａ，ＬＭｂの最上層の導電層ＷＬから複数の導電層ＷＬ内を積層体ＬＭａ，ＬＭｂの積層方向に延び、階段部ＳＴＲでは階段部ＳＴＲにおける複数の導電層ＷＬの少なくとも一部の層内を積層体ＬＭａ，ＬＭｂの積層方向に延び、かつ、積層体ＬＭａ，ＬＭｂの積層方向と交差する方向にメモリ部ＭＥＭから階段部ＳＴＲまで延びる導電部２０と、を備え、階段部ＳＴＲにおける導電部２０の高さは、メモリ部ＭＥＭにおける導電部２０の高さよりも低い。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元不揮発性メモリでは、高密度に集積化されたメモリセルの周辺領域に種々の配線が配置される。

特開２０１５−１４９４１３号公報

一つの実施形態は、メモリセル周辺領域に配線層を配置するスペースが確保された半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、基板と、前記基板の上方に、複数の導電層が絶縁層を介して積層され、複数のメモリセルが配置されるメモリ部、および前記複数の導電層の端部が階段状となった階段部を有する積層体と、前記メモリ部に配置され、前記積層体の積層方向に延び、前記複数の導電層のうち少なくとも一部の導電層との交差部に前記複数のメモリセルを形成する複数のピラーと、前記メモリ部では前記積層体の最上層の前記導電層から前記複数の導電層内を前記積層体の積層方向に延び、前記階段部では前記階段部における前記複数の導電層の少なくとも一部の層内を前記積層体の積層方向に延び、かつ、前記積層体の積層方向と交差する方向に前記メモリ部から前記階段部まで延びる導電部と、を備え、前記階段部における前記導電部の高さは、前記メモリ部における前記導電部の高さよりも低い。

図１は、実施形態にかかる半導体記憶装置の構成例を示す図である。 図２は、実施形態にかかる半導体記憶装置の構成例を示す断面図である。 図３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図７は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図８は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図９は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１０は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１１は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１２は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１７は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１８は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図１９は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成例を示す図である。図１（ａ）は、半導体記憶装置１のＸ方向の断面図を示す図であり、（ｂ）は、半導体記憶装置１の平面図である。ただし、図１においては、積層体ＬＭａ，ＬＭｂ上方のプラグＣＨ，Ｖ０等は省略されている。また、図１（ｂ）においては、階段部ＳＴＲ及び周辺回路ＰＥＲ上方の絶縁層５２等は省略されている。図２は、実施形態にかかる半導体記憶装置１の構成例を示す断面図である。

図１に示すように、半導体記憶装置１は、メモリ部ＭＥＭと階段部ＳＴＲとを有する積層体ＬＭａ，ＬＭｂを備える。積層体ＬＭａ，ＬＭｂは、積層体ＬＭａ，ＬＭｂを貫通し、Ｘ方向に延びる複数のコンタクトＬＩにより、Ｙ方向に分割されている。積層体ＬＭａ，ＬＭｂのＸ方向の周辺部には、メモリ部ＭＥＭの動作に寄与する周辺回路ＰＥＲが配置されている。

図２（ａ）は、実施形態にかかる半導体記憶装置１のメモリ部ＭＥＭのＹ方向の断面図である。

図１及び図２（ａ）に示すように、半導体記憶装置１は例えばシリコン基板等の基板Ｓｕｂを備える。基板Ｓｕｂは、表層部にｎウェル１１を有し、ｎウェル１１内にｐウェル１２を有し、ｐウェル１２内に複数のｎ^＋拡散領域１３を有する。基板Ｓｕｂ上には、導電層としてのワード線ＷＬと、絶縁層ＩＬとが交互に複数積層された積層体ＬＭａが配置されている。積層体ＬＭａ上には、接合層Ｂｉを介して、導電層としてのワード線ＷＬと、絶縁層ＩＬとが交互に複数積層された積層体ＬＭｂが配置されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＩＬ及び接合層Ｂｉは、例えばＳｉＯ_２層等である。

なお、図２（ａ）の例では、積層体ＬＭａ，ＬＭｂはそれぞれ７層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭａは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、積層体ＬＭｂは最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。

積層体ＬＭａ，ＬＭｂ及び積層体ＬＭｂ上層の絶縁層５３を貫通し、積層体ＬＭａ，ＬＭｂをＹ方向に分割する複数のコンタクトＬＩは、基板Ｓｕｂのｎ^＋拡散領域１３上に配置されている。個々のコンタクトＬＩは、コンタクトＬＩの内壁を覆う絶縁層５１を有する。コンタクトＬＩの絶縁層５１の更に内側には、コンタクトＬＩの底部から順に、導電層２１および導電層２２が充填されている。主に導電層２１と導電層２２とにより導電部２０が構成される。絶縁層５１は例えばＳｉＯ_２層等である。導電層２１は例えばポリシリコン層等であり、導電層２２は例えばタングステン層等である。

メモリ部ＭＥＭにおけるコンタクトＬＩは、コンタクトＬＩの上端部まで充填された絶縁層５１及び導電部２０（導電層２１，２２）により構成される。このように導電部２０を有するコンタクトＬＩが、基板Ｓｕｂのｎ^＋拡散領域１３上に配置されることで、コンタクトＬＩはメモリ部ＭＥＭ内においてソース線コンタクトとして機能する。

２つのコンタクトＬＩ間の積層体ＬＭａ，ＬＭｂには、複数のピラーＰＬが配置されている。個々のピラーＰＬは、積層体ＬＭａ，ＬＭｂ及び接合層Ｂｉを貫通し、積層体ＬＭａ，ＬＭｂのメモリ部ＭＥＭにマトリクス状に配置されている。個々のピラーＰＬは、接合層Ｂｉ中に接合部Ｂｐを有する。個々のピラーＰＬは、ピラーＰＬの外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮはピラーＰＬの底部にも配置される。メモリ層ＭＥは例えばＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層が積層された層であり、チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層等であり、コア層は例えばＳｉＯ_２層等である。個々のピラーＰＬがメモリ層ＭＥ及びチャネル層ＣＮを有することにより、ピラーＰＬとワード線ＷＬとのそれぞれの交差部には複数のメモリセルＭＣが形成される。

このように、半導体記憶装置１は、例えばメモリ部ＭＥＭ内にメモリセルＭＣが３次元に配置される３次元不揮発性メモリとして構成されている。

積層体ＬＭｂ上には絶縁層５３が配置される。絶縁層５３上には絶縁層５４が配置される。個々のピラーＰＬのチャネル層ＣＮは、絶縁層５３，５４を貫通するプラグＣＨによりビット線等の上層配線と接続される。個々のコンタクトＬＩの導電部２０は、絶縁層５４を貫通するプラグＶ０により上層配線と接続される。

図２（ｂ）は、実施形態にかかる半導体記憶装置１の階段部ＳＴＲのＹ方向の断面図である。

図１及び図２（ｂ）に示すように、積層体ＬＭａ，ＬＭｂは、Ｘ方向の端部にワード線ＷＬ及び絶縁層ＩＬが階段状となった階段部ＳＴＲを有する。積層体ＬＭａ，ＬＭｂの上下に選択ゲート線を配置した場合には、選択ゲート線も階段部ＳＴＲに含まれてよい。階段部ＳＴＲの各段は、例えば図２（ａ）の積層体ＬＭｂ上面の高さと等しい高さの絶縁層５２で覆われている。階段部ＳＴＲの各段は、例えば１層のワード線ＷＬとその上層の１層の絶縁層ＩＬとにより構成される。図２（ｂ）は、積層体ＬＭａの下から５段目を示す断面図である。

積層体ＬＭａ，ＬＭｂをＹ方向に分割する複数のコンタクトＬＩは、階段部ＳＴＲにまで延びている。ただし、階段部ＳＴＲにおける導電部２０の高さは、例えば導電層２２のコンタクトＬＩ内への充填量が少ないことにより、メモリ部ＭＥＭにおける導電部２０の高さよりも低い。よって、メモリ部ＭＥＭにおける導電部２０が、最上層のワード線ＷＬから積層体ＬＭａ，ＬＭｂ中に配置された複数層のワード線ＷＬ内を延びるのに対し、階段部ＳＴＲにおける導電部２０は、積層体ＬＭａ，ＬＭｂ中に配置された複数層のワード線ＷＬの下層側の少なくとも一部の層内を延びている。

階段部ＳＴＲにおけるコンタクトＬＩは、導電部２０の高さが低い分、コンタクトＬＩ内の導電層２２上には絶縁層５５が充填されている。つまり、階段部ＳＴＲにおけるコンタクトＬＩは、コンタクトＬＩの上端部まで充填された絶縁層５１、コンタクトＬＩの上端部より低く充填された導電部２０（導電層２１，２２）、及び導電部２０上にコンタクトＬＩ上端部まで充填された絶縁層５５により構成される。

２つのコンタクトＬＩ間の積層体ＬＭａ，ＬＭｂには、複数の柱状部ＨＲが配置されている。個々の柱状部ＨＲは、積層体ＬＭａ，ＬＭｂの各段を貫通し、積層体ＬＭａ，ＬＭｂの階段部ＳＴＲにマトリクス状に配置されている。個々の柱状部ＨＲは、図２（ａ）の接合層Ｂｉと同じ高さ位置に接合部Ｂｈを有する。個々の柱状部ＨＲは、柱状部ＨＲの外周側から順に、ダミー層ＭＥｄ，ＣＮｄ，ＣＲｄを有する。ダミー層ＭＥｄ，ＣＮｄは柱状部ＨＲの底部にも配置される。ダミー層ＭＥｄは、上述のメモリ層ＭＥと同様、例えばＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層が積層された層である。ダミー層ＣＮｄは、上述のチャネル層ＣＮと同様、例えばアモルファスシリコン層またはポリシリコン層等である。ダミー層ＣＲｄは、上述のコア層ＣＲと同様、例えばＳｉＯ_２層等である。ただし、柱状部ＨＲは、ピラーＰＬと同様の層構造を備えていなくてもよく、例えばＳｉＯ_２層またはＳｉＮ層等の絶縁層が充填された構造であってもよい。

階段部ＳＴＲの各段のワード線ＷＬには、階段部ＳＴＲを覆う絶縁層５２及び接続対象のワード線ＷＬ上層の絶縁層ＩＬを貫通してコンタクトＣＣが接続されている。コンタクトＣＣの上端部は、絶縁層５２を覆う絶縁層５３中に配置される配線層ＭＸと接続される。配線層ＭＸは、例えば少なくとも下面の高さがメモリ部ＭＥＭにおけるコンタクトＬＩの上端部よりも低い高さ位置に配置される。配線層ＭＸは、より好ましくは配線層ＭＸの上面の高さがメモリ部ＭＥＭにおけるコンタクトＬＩの上端部と略等しい高さ位置に配置される。

ここで、上述のように、階段部ＳＴＲにおけるコンタクトＬＩでは、導電部２０の高さ位置はコンタクトＬＩ自体の上端部よりも低い。したがって、配線層ＭＸとコンタクトＬＩ（の導電部２０）とは導通していない。換言すれば、導電部２０及び配線層ＭＸ間に配置される絶縁層５５が、導電部２０及び配線層ＭＸ間の耐圧が充分確保される層厚となるよう、導電部２０の上端部と配線層ＭＸとが隔てられていることが好ましい。

またここで、配線層ＭＸの高さ位置を上述のピラーＰＬ上のプラグＣＨと比較する。プラグＣＨの下端が接続されるピラーＰＬのチャネルＣＮ上端部は、配線層ＭＸが配置される絶縁層５３の下面に位置する。プラグＣＨの上端は例えば絶縁層５３の上層の絶縁層５４上面に位置する。したがって、プラグＣＨの下端部の高さは配線層ＭＸの下面の高さより低く、プラグＣＨの上端部の高さは配線層ＭＸの上面の高さより高い。

階段部ＳＴＲを覆う絶縁層５２上には絶縁層５３が配置される。絶縁層５３上には絶縁層５４が配置される。個々のコンタクトＣＣ上には例えば配線層ＭＸが接続され、配線層ＭＸは、絶縁層５４を貫通するプラグＶ０により上層配線と接続される。なお、階段部ＳＴＲのコンタクトＬＩには、メモリ部ＭＥＭのコンタクトＬＩのようなソース線コンタクト等としての機能は無く、階段部ＳＴＲのコンタクトＬＩは上層配線には接続されなくともよい。

図２（ｃ）は、実施形態にかかる半導体記憶装置１の周辺回路ＰＥＲのＹ方向の断面図である。

図１及び図２（ｃ）に示すように、周辺回路ＰＥＲは複数のトランジスタＴＲを有する。個々のトランジスタＴＲは、ゲート電極ＧＥおよびゲート電極ＧＥ両側の基板Ｓｕｂに形成されたアクティブ領域ＡＡを有する。トランジスタＴＲを含む周辺回路ＰＥＲは、例えば図２（ａ）の積層体ＬＭｂ上面の高さと等しい高さの絶縁層５２により覆われている。

トランジスタＴＲのゲート電極ＧＥには、周辺回路ＰＥＲを覆う絶縁層５２を貫通してコンタクトＣＳが接続されている。コンタクトＣＳは、図２（ａ）の接合層Ｂｉと同じ高さ位置に接合部Ｂｃを有する。コンタクトＣＳの上端部は、絶縁層５２を覆う絶縁層５３中に配置される配線層ＭＸと接続される。配線層ＭＸは、階段部ＳＴＲの配線層ＭＸと略等しい高さ位置に配置される。なお、トランジスタＴＲの更にアクティブ領域ＡＡに対して、絶縁層５２を貫通してコンタクト（不図示）が接続されてもよい。

周辺回路ＰＥＲを覆う絶縁層５２上には絶縁層５３が配置される。絶縁層５３上には絶縁層５４が配置される。コンタクトＣＳ上には例えば配線層ＭＸが接続され、配線層ＭＸは、絶縁層５４を貫通するプラグＶ０により上層配線と接続される。

（半導体記憶装置の製造処理の例）
次に、図３〜図１９を用いて、実施形態の半導体記憶装置１の製造処理の例について説明する。図３〜図１９は、実施形態にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。同一図番における（ａ）（ｂ）（ｃ）は、同じ処理工程中の異なる部位を示す。図３〜図１９の（ａ）は図２（ａ）の部位に相当し、（ｂ）は図２（ｂ）の部位に相当し、（ｃ）は図２（ｃ）の部位に相当する。

図３（ａ）（ｂ）（ｃ）に示すように、表層部にｎウェル１１、ｐウェル１２、及び複数のｎ^＋拡散領域１３等が形成された基板Ｓｕｂ上に、犠牲層ＳＣと絶縁層ＩＬとが交互に複数積層された積層体ＬＭａｓを形成する。犠牲層ＳＣは、例えばＳｉＮ層等の絶縁層で、後に導電材料と置き換えられてワード線ＷＬとなる層である。積層体ＬＭａｓ上には接合層Ｂｉを形成する。

図４（ｂ）に示すように、積層体ＬＭａｓに階段部ＳＴＲａｓを形成する。本例では、積層体ＬＭａｓは例えば７層の犠牲層ＳＣを有しており、よって積層体ＬＭａｓの階段部ＳＴＲａｓは７つの段を有する。図４（ｂ）は、図２（ｂ）と同様、積層体ＬＭａｓの下から５段目を示す断面図であり、５段目を構成する最下層から６層目の絶縁層ＩＬを最上面として、それより上層の犠牲層ＳＣ及び絶縁層ＩＬが除去されている。階段部ＳＴＲａｓは全体が、積層体ＬＭａｓ上の接合層Ｂｉの高さまで絶縁層５２で覆われる。

図４（ｃ）に示すように、周辺回路ＰＥＲが形成される領域において基板Ｓｕｂ上から積層体ＬＭａｓをすべて除去し、基板Ｓｕｂにアクティブ領域ＡＡ、ゲート電極ＧＥを含むトランジスタＴＲ等を形成する。トランジスタＴＲは全体が、積層体ＬＭａｓ上の接合層Ｂｉの高さまで絶縁層５２で覆われる。

図５（ａ）に示すように、積層体ＬＭａｓに、ピラーＰＬの下層構造に犠牲層が充填されたピラーＰＬｓを形成する。すなわち、積層体ＬＭａｓ及び接合層Ｂｉを貫通するメモリホールを形成し、メモリホールの内側に、アモルファスシリコン層等の犠牲層を充填する。これにより、上端部に接合部Ｂｐｓを有するピラーＰＬｓが形成される。

図５（ｂ）に示すように、階段部ＳＴＲの各段に、柱状部ＨＲの下層構造に犠牲層が充填された柱状部ＨＲｓを形成する。すなわち、階段部ＳＴＲ上方の絶縁層５２および階段部ＳＴＲの各段を貫通するホールを形成し、ホールの内側に、アモルファスシリコン層等の犠牲層を充填する。これにより、上端部に接合部Ｂｈｓを有する柱状部ＨＲｓが形成される。

図５（ｃ）に示すように、コンタクトＣＳの下層構造に犠牲層が充填されたコンタクトＣＳｓ及び接合部Ｂｃｓを、トランジスタＴＲのゲート電極ＧＥ上に形成する。すなわち、トランジスタＴＲ上方の絶縁層５２をゲート電極ＧＥ上面まで貫通するコンタクトホールを形成し、コンタクトホール内にアモルファスシリコン層等の犠牲層を充填する。アモルファスシリコン層等の犠牲層は後に導電材料と置き換えられてコンタクトＣＳ及び接合部Ｂｃを形成することとなる層である。

図６（ａ）（ｂ）（ｃ）に示すように、各部の上層に犠牲層ＳＣと絶縁層ＩＬとが交互に複数積層された積層体ＬＭｂｓを形成する。つまり、図６（ａ）に示す部位では、接合層Ｂｉを介して積層体ＬＭａｓ上に積層体ＬＭｂｓが形成される。図６（ｂ）に示す部位では、絶縁層５２を介して階段部ＳＴＲａｓを覆うよう積層体ＬＭｂｓが形成される。図６（ｃ）に示す部位では、絶縁層５２を介してトランジスタＴＲを覆うよう積層体ＬＭｂｓが形成される。

図７（ｂ）に示すように、積層体ＬＭｂｓに上層の階段部を形成する。本例では、積層体ＬＭｂｓは例えば７層の犠牲層ＳＣを有しており、よって積層体ＬＭｂｓの階段部は７つの段を有する。これにより、積層体ＬＭａｓ，ＬＭｂｓにそれぞれ複数の段を有する階段部ＳＴＲｓが形成される。階段部ＳＴＲｓは全体が、積層体ＬＭｂｓの最上層と等しい高さまで絶縁層５２で覆われる。

図７（ｃ）に示すように、周辺回路ＰＥＲを形成した領域において絶縁層５２上から積層体ＬＭｂｓをすべて除去した後、絶縁層５２で埋め戻す。これにより、トランジスタＴＲ全体が、積層体ＬＭｂｓの最上層と等しい高さまで絶縁層５２で覆われる。

図８（ａ）に示すように、ピラーＰＬを積層体ＬＭａｓ，ＬＭｂｓに形成する。すなわち、積層体ＬＭｂｓを貫通し、ピラーＰＬｓ上端の接合部Ｂｐｓに到達するメモリホールを形成し、メモリホールを介してピラーＰＬｓの犠牲層を除去する。積層体ＬＭａｓ，ＬＭｂｓを貫通して開口することとなったメモリホールの内壁側から順に、ＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層等のメモリ層ＭＥ、アモルファスシリコン層またはポリシリコン層等のチャネル層ＣＮ、及びＳｉＯ_２層等のコア層ＣＲを形成する。チャネル層ＣＮはメモリホールの底部にも形成する。これにより、中央部に接合部Ｂｐを有するピラーＰＬが形成される。

図８（ｂ）に示すように、柱状部ＨＲを階段部ＳＴＲの各段に形成する。すなわち、階段部ＳＴＲ上方の絶縁層５２を貫通し、柱状部ＨＲｓ上端の接合部Ｂｈｓに到達するホールを形成し、ホールを介して柱状部ＨＲｓの犠牲層を除去する。階段部ＳＴＲの各段を貫通して開口することとなったホールの内壁側から順に、ＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層等のダミー層ＭＥｄ、アモルファスシリコン層またはポリシリコン層等のダミー層ＣＮｄ、及びＳｉＯ_２層等のダミー層ＣＲｄを形成する。ダミー層ＭＥｄ，ＣＮｄは、ホールの底面にも形成される。これにより、中央部に接合部Ｂｈを有する柱状部ＨＲが形成される。

なお、図５〜図８において、ピラーＰＬと柱状部ＨＲとが並行して形成される例について説明したが、ピラーＰＬと柱状部ＨＲとは別々に形成されてもよい。また、ピラーＰＬと柱状部ＨＲとを異なる材料で形成してもよい。

図９（ａ）（ｂ）（ｃ）に示すように、各部の上層に絶縁層５３を形成する。つまり、図９（ａ）に示す部位では、積層体ＬＭｂｓ上に絶縁層５３が形成される。図９（ｂ）（ｃ）に示す部位では、絶縁層５２上に絶縁層５３が形成される。

図９（ａ）（ｂ）に示すように、基板Ｓｕｂ表層のｎ^＋拡散領域１３に到達するスリットＳＴを形成する。つまり、図９（ａ）に示す部位では、スリットＳＴは、絶縁層５３、積層体ＬＭｂｓ、接合層Ｂｉ、積層体ＬＭａｓを貫通して形成される。図９（ｂ）に示す部位では、スリットＳＴは、絶縁層５３，５２及び階段部ＳＴＲｓの各段を貫通して形成される。図９（ｃ）に示すように、スリットＳＴは例えばトランジスタＴＲ近傍には形成されない。

図１０（ａ）（ｂ）に示すように、積層体ＬＭａｓ，ＬＭｂｓを貫通するスリットＳＴを介して、積層体ＬＭａｓ，ＬＭｂｓ中の犠牲層ＳＣを除去する。これにより、各絶縁層ＩＬ間にギャップが形成された積層体ＬＭａｇ，ＬＭｂｇが形成される。積層体ＬＭａｇ，ＬＭｂｇは複数のギャップを含む脆弱な構造物である。このとき、階段部ＳＴＲｇに配置される柱状部ＨＲが支柱の役割を果たし、積層体ＬＭａｇ，ＬＭｂｇが倒壊してしまうことを抑制する。

図１１（ａ）（ｂ）に示すように、積層体ＬＭａｇ，ＬＭｂｇを貫通するスリットＳＴを介して、積層体ＬＭａｇ，ＬＭｂｇ中のギャップに導電材料を充填する。これにより、各絶縁層ＩＬ間にワード線ＷＬが形成された積層体ＬＭａ，ＬＭｂが形成される。

図１２（ａ）（ｂ）に示すように、スリットＳＴの内壁に絶縁層５１を形成する。

図１３（ａ）（ｂ）に示すように、スリットＳＴの絶縁層５１の更に内側に、スリットＳＴの底部から、例えば積層体ＬＭａ，ＬＭｂ間の接合層Ｂｉを超える高さまで、ポリシリコン層等の導電層２１を充填する。また、スリットＳＴ内の導電層２１上に、例えば絶縁層５３の上面の高さまで、タングステン層等の導電層２２を充填する。これにより、導電層２１，２２を含む導電部２０が内部に形成されたコンタクトＬＩが形成される。

図１４（ｂ）に示すように、階段部ＳＴＲに配置されるコンタクトＬＩ内の導電層２２の一部または全部を除去する。これにより、階段部ＳＴＲにおける導電部２０の高さが、少なくともメモリ部ＭＥＭにおける導電部２０の高さより低くなる。階段部ＳＴＲにおける導電部２０の高さは、後に絶縁層５３の高さに形成される配線層ＭＸとの耐圧が充分確保できる程度に、導電部２０の上端部が配線層ＭＸと隔てられることとなるよう調整されることが好ましい。

図１５（ｂ）に示すように、階段部ＳＴＲに配置されるコンタクトＬＩ内を絶縁層５５で埋め戻す。より具体的には、絶縁層５５は、コンタクトＬＩ内の空隙に充填され、かつ、絶縁層５３上にも形成される。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により、絶縁層５５を例えばコンタクトＬＩの上端部まで研磨する。

これ以降に示す処理により、階段部ＳＴＲのコンタクトＣＣとそれに接続される配線層ＭＸ、及びトランジスタＴＲ上のコンタクトＣＳとそれに接続される配線層ＭＸは、例えばそれぞれデュアルダマシン法により形成することができる。

図１６（ｂ）に示すように、階段部ＳＴＲ上の絶縁層５３，５２を貫通し、階段部ＳＴＲの各段のワード線ＷＬに到達するコンタクトホールＨＬｃと、コンタクトホールＨＬｃの上端部に接続される溝ＴＲＣｃとを形成する。溝ＴＲＣｃは、例えばコンタクトＬＩ上にまで延び、一部分がコンタクトＬＩの導電部２０とオーバーラップする。

図１６（ｃ）に示すように、トランジスタＴＲ上の絶縁層５３，５２を貫通し、トランジスタＴＲ上のコンタクトＣＳｓ上端部の接合部Ｂｃｓに到達するコンタクトホールＨＬｂと、コンタクトホールＨＬｂの上端部に接続される溝ＴＲＣｓとを形成する。

図１７（ｃ）に示すように、溝ＴＲＣｓ及びコンタクトホールＨＬｂを介して、接合部Ｂｃｓ及びコンタクトＣＳｓに充填されるアモルファスシリコン層等の犠牲層が除去され、ゲート電極ＧＥに到達するコンタクトホールＨＬａ、及びコンタクトホールＨＬａ，ＨＬｂ間に配置される空隙Ｂａｂが形成される。

図１８（ｂ）に示すように、コンタクトホールＨＬｃと溝ＴＲＣｃとを導電材料で充填してコンタクトＣＣとそれに接続される配線層ＭＸとを形成する。配線層ＭＸは、例えばその一部分がコンタクトＬＩの導電部２０とオーバーラップするように形成される。

図１８（ｃ）に示すように、コンタクトホールＨＬａ，ＨＬｂ、その間の空隙Ｂａｂ、及び溝ＴＲＣｓを導電材料で充填して、接合部Ｂｃを有するコンタクトＣＳとそれに接続される配線層ＭＸとを形成する。

以上のように、図１６〜図１８において、コンタクトＣＣ，ＣＳと、それらに接続される配線層ＭＸとを一括して形成するデュアルダマシン法を用いる例を示した。ただし、コンタクトＣＣ，ＣＳと配線層ＭＸとを別々に形成するシングルダマシン法等を用いてもよい。

図１９（ａ）（ｂ）（ｃ）に示すように、各部の上層に絶縁層５４を形成する。つまり、図１９（ａ）に示す部位では、絶縁層５３上に絶縁層５４が形成される。図１９（ｂ）（ｃ）に示す部位では、配線層ＭＸを覆うように絶縁層５３上に絶縁層５４が形成される。

図１９（ａ）に示すように、絶縁層５３，５４を貫通し、ピラーＰＬのチャネル層ＣＮとビット線等の上層配線とを接続するプラグＣＨが形成される。絶縁層５４を貫通し、コンタクトＬＩと上層配線とを接続するプラグＶ０が形成される。

図１８（ｂ）（ｃ）に示すように、絶縁層５４を貫通し、配線層ＭＸと上層配線とを接続するプラグＶ０が形成される。

以上により、実施形態の半導体記憶装置１の製造処理が終了する。

メモリセルが３次元に配置され、高集積化された半導体記憶装置においては、種々の配線を配置するスペースを如何に確保するかが課題となる。本発明者は、積層体のワード線が引き出される階段部上方に配線層を配置することを検討した。

しかしながら、メモリ部にてソース線コンタクトとして機能するコンタクトが階段部に至るまでＸ方向に延びており、コンタクトと階段部上方の配線層との耐圧を充分に確保することが困難である。耐圧を確保するためには、配線層をより上層に配置することも考えられる。その場合、配線層の上層配線等も、より上層に配置されることとなる。

一方、ピラーのチャネル層に接続されるプラグにおいては、上記配線層より低い位置にあるチャネル層が上層配線に接続される。上層配線が高い位置に配置されると、プラグによるチャネル層と上層配線との接続距離が長くなり、プラグの形成処理の難度が上がり、また、プラグの配線抵抗が増大してしまう場合がある。

実施形態の半導体記憶装置１によれば、階段部ＳＴＲにおけるコンタクトＬＩ内の導電部２０は、メモリ部ＭＥＭにおけるコンタクトＬＩ内の導電部２０よりも低い位置にある。これにより、階段部ＳＴＲにおいてコンタクトＬＩの上方で配線層ＭＸをオーバーラップさせることが許容され、階段部ＳＴＲ上方に配線層ＭＸを配置するスペースを確保しやすくなる。

実施形態の半導体記憶装置１によれば、階段部ＳＴＲにおける導電部２０が低い位置に配置されることで、導電部２０上に充分な層厚の絶縁層５５を配置することができる。これにより、導電部２０と配線層ＭＸとの耐圧を確保しつつ、例えばメモリ部ＭＥＭのコンタクトＬＩが有する導電部２０と同程度の高さに配線層ＭＸを配置することができる。

実施形態の半導体記憶装置１によれば、配線層ＭＸおよびそれに接続される上層配線を高い位置に配置する必要がない。これにより、ピラーＰＬのチャネル層ＣＮと上層配線とを接続するプラグＣＨの接続距離も短くて済む。よって、プラグＣＨの形成処理が容易となる。また、プラグＣＨの配線抵抗の上昇を抑制することができる。

なお、上述の実施形態では、半導体記憶装置１が２段（２Ｔｉｅｒ）に構成された積層体ＬＭａ，ＬＭｂを備えることとしたがこれに限られない。半導体記憶装置は積層体を１段のみ備えていてもよく、また、３段以上の積層体を備えていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、２０…導電部、ＣＣ，ＣＳ…コンタクト、ＣＨ，Ｖ０…プラグ、ＩＬ…絶縁層、ＬＩ…コンタクト、ＬＭａ，ＬＭｂ…積層体、ＭＣ…メモリセル、ＭＥＭ…メモリ部、ＭＸ…配線層、ＰＬ…ピラー、ＳＴＲ…階段部、Ｓｕｂ…基板、ＷＬ…ワード線。

Claims (5)

1. 基板と、
   前記基板の上方に、複数の導電層が絶縁層を介して積層され、複数のメモリセルが配置されるメモリ部、および前記複数の導電層の端部が階段状となった階段部を有する積層体と、
   前記メモリ部に配置され、前記積層体の積層方向に延び、前記複数の導電層のうち少なくとも一部の導電層との交差部に前記複数のメモリセルを形成する複数のピラーと、
   前記メモリ部では前記積層体の最上層の前記導電層から前記複数の導電層内を前記積層体の積層方向に延び、前記階段部では前記階段部における前記複数の導電層の少なくとも一部の層内を前記積層体の積層方向に延び、かつ、前記積層体の積層方向と交差する方向に前記メモリ部から前記階段部まで延びる導電部と、を備え、
   前記階段部における前記導電部の高さは、前記メモリ部における前記導電部の高さよりも低い、
   半導体記憶装置。
2. 前記階段部の上方に配置される配線層を更に備える、
   請求項１に記載の半導体記憶装置。
3. 前記配線層の下面の高さは、前記メモリ部における前記導電部の上端部の高さ以下である、
   請求項２に記載の半導体記憶装置。
4. 前記配線層の上面の高さは、前記メモリ部における前記導電部の上端部の高さと略等しい、
   請求項２または請求項３に記載の半導体記憶装置。
5. 前記ピラーの上端部をビット線と接続するプラグを更に備え、
   前記プラグの下端部の高さは前記配線層の下面の高さより低く、前記プラグの上端部の高さは前記配線層の上面の高さより高い、
   請求項３または請求項４に記載の半導体記憶装置。
   

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