JP2021150413A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】コンタクトが下層の導電層とショートしてしまうのを抑制すること。【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、複数の導電層の端部が階段状となった階段部を備える積層体と、積層体を貫通し、複数の導電層の各々の高さ位置にメモリセルを有するピラーと、階段部に配置され、複数の導電層のうちの最下層の導電層からｎ番目（ｎは２以上の整数）の導電層に、側面で接続されるコンタクトと、複数の導電層のうちの最下層の導電層から（ｎ−１）番目の導電層内に埋め込まれ、コンタクトの下方の位置に配置される導電部材、及び導電部材を囲う絶縁部材を含み、周囲を取り巻く（ｎ−１）番目の導電層から絶縁された領域と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
３次元不揮発性メモリでは、積層された複数の導電層を引き出すため、導電層の端部を階段状とし、そこに複数のコンタクトが配置される。この場合に、コンタクトが接続対象の導電層を貫通して下層の導電層とショートしてしまうのを抑制する必要がある。
特開２０１１−１６６０６１号公報
本発明の実施形態は、コンタクトが下層の導電層とショートしてしまうのを抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層の端部が階段状となった階段部を備える積層体と、前記積層体を貫通し、前記複数の導電層の各々の高さ位置にメモリセルを有するピラーと、前記階段部に配置され、前記複数の導電層のうちの最下層の導電層からｎ番目（ｎは２以上の整数）の導電層に、側面で接続されるコンタクトと、前記複数の導電層のうちの最下層の導電層から（ｎ−１）番目の導電層内に埋め込まれ、前記コンタクトの下方の位置に配置される導電部材、及び前記導電部材を囲う絶縁部材を含み、周囲を取り巻く前記（ｎ−１）番目の導電層から絶縁された領域と、を備える。
図１は、実施形態１にかかる半導体記憶装置の構成例を示す断面図である。 図２は、実施形態１にかかる半導体記憶装置の階段部の構成例を示す斜視図である。 図３は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図４は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図５は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図６は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図７は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図８は、比較例にかかる半導体記憶装置の構成例を示す断面図である。 図９は、実施形態２にかかる半導体記憶装置の構成例を示す断面図である。 図１０は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１１は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図１２は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
［実施形態１］
以下、図面を参照して、実施形態１について詳細に説明する。
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の構成例を示す断面図である。なお、実施形態１の半導体記憶装置１における上下方向は、後述する階段部ＳＲの形状に基づき規定される。具体的には、階段部ＳＲのテラス部ＴＲＲ、つまり、階段部ＳＲの各段における絶縁層ＯＬの露出面が向いた方向を、半導体記憶装置１における上方向とする。
図１に示すように、半導体記憶装置１はソース線ＳＬを備える。ソース線ＳＬは、例えばｎ−ウェル内にｐ−ウェルが設けられ、ソース線ＳＬとして機能するシリコンウェハ等の半導体基板の上部領域である。または、ソース線ＳＬは、半導体基板の上方に別途設けられてもよい。この場合、ソース線ＳＬは、例えばポリシリコン等の導電性の材料から構成される。
ソース線ＳＬ上には、複数の導電層としてのワード線ＷＬと、複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが配置される。ワード線ＷＬは、例えばタングステンまたはモリブデン等の導電体から構成される。絶縁層ＯＬは、例えばＳｉＯ２等の絶縁性の材料から構成される。ワード線ＷＬの積層数は任意である。絶縁層ＯＬは、任意の層数の個々のワード線ＷＬ間に配置される。
図１（ａ）に示すように、積層体ＬＭは中央付近にセルアレイ領域ＣＡを有する。セルアレイ領域ＣＡには複数のピラーＰＬが配置されている。個々のピラーＰＬは、積層体ＬＭの積層方向に積層体ＬＭを貫通してソース線ＳＬに到達する。ピラーＰＬ内には、ピラーＰＬの内壁側から順に、ブロック絶縁層ＢＬＫ、電荷蓄積層ＣＨＴ、トンネル絶縁層ＴＮＬ、及びチャネル層ＣＨＮが配置されている。チャネル層ＣＨＮは、ピラーＰＬの底面にも配置され、ソース線ＳＬと接続される。ピラーＰＬ内のチャネル層ＣＨＮの更に内側にはコア層ＣＯＲが充填されている。
ブロック絶縁層ＢＬＫ、トンネル絶縁層ＴＮＬ、及びコア層ＣＯＲは例えばＳｉＯ２等から構成される。電荷蓄積層ＣＨＴは例えばＳｉＮ等から構成される。チャネル層ＣＨＮは、例えばα−Ｓｉまたはポリシリコン等から構成される。
積層体ＬＭ上には、コンタクトＣＨを有する絶縁層ＭＬが配置される。絶縁層ＭＬ上には、ビット線ＢＬを有する絶縁層ＴＬが配置される。絶縁層ＭＬを貫通するコンタクトＣＨは、ピラーＰＬのチャネル層ＣＨＮと、絶縁層ＴＬのビット線ＢＬとを接続する。
このように構成されることで、個々のワード線ＷＬとピラーＰＬとの交差位置には、個々のワード線ＷＬの高さ位置に並ぶメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧を印加することで、メモリセルＭＣの電荷蓄積層ＣＨＴに電荷が蓄積されるなどしてメモリセルＭＣにデータが不揮発に書き込まれる。また、ワード線ＷＬから所定の電圧を印加することで、メモリセルＭＣが保持するデータがビット線ＢＬに読み出される。
ただし、積層体ＬＭの最上層および最下層のワード線ＷＬを含む幾つかのワード線ＷＬは、選択ゲート線として機能してもよい。選択ゲート線とピラーＰＬとの交差部には、メモリセルＭＣの代わりに選択ゲートが形成される。選択ゲートがオンまたはオフすることで、その選択ゲートが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。
図１（ｂ）に示すように、積層体ＬＭは、外縁付近に階段部ＳＲを有する。階段部ＳＲでは、複数のワード線ＷＬの端部が階段状となって終端している。階段部ＳＲの個々の段ＳＴＧは、終端した２つのワード線ＷＬとそれらのそれぞれの上層の絶縁層ＯＬとの端部で構成されるステップ部ＳＴＰと、その段ＳＴＧに属する最上層の絶縁層ＯＬが露出したテラス部ＴＲＲとを有する。
階段部ＳＲは、セルアレイ領域ＣＡの方向へ向かって昇段していく。図１（ｂ）の断面位置では、ワード線ＷＬは、最下層のワード線ＷＬより２層目のワード線ＷＬから２層ずつ昇段している。後述するように、他の断面位置では、ワード線ＷＬは、最下層のワード線Ｗｌから２層ずつ昇段する。これにより、ワード線ＷＬの１層１層が、階段部ＳＲの各段ＳＴＧのテラス部ＴＲＲに引き出される。
階段部ＳＲの各段ＳＴＧのテラス部ＴＲＲにはコンタクトＣＣが配置される。コンタクトＣＣは例えばタングステン等の金属から構成される。階段部ＳＲは、例えば積層体ＬＭの上面と等しい高さまで層間絶縁層ＩＬに覆われている。コンタクトＣＣは、上述の絶縁層ＭＴ、層間絶縁層ＩＬ、及び個々の段ＳＴＧにおいて上面に露出した絶縁層ＯＬを貫通し、絶縁層ＯＬ下層のワード線ＷＬに接続される。
層間絶縁層ＩＬ上には、上述の絶縁層ＭＬと、コンタクトＶ０を有する上述の絶縁層ＴＬとが、この順に配置される。絶縁層ＴＬを貫通するコンタクトＶ０は、コンタクトＣＣと、図示しない上層配線等とを接続する。
最上層のワード線ＷＬに接続されるコンタクトＣＣを含む上層側のコンタクトＣＣの下方には、コンタクトＣＣが配置される位置と上面視で重なる位置に台座ＰＤが配置されている。
台座ＰＤの上端部は、その台座ＰＤが設けられたコンタクトＣＣが接続されるワード線ＷＬ内に配置される。台座ＰＤの下端部は、台座ＰＤが設けられたコンタクトＣＣが接続されるワード線ＷＬのうち、最下層のワード線ＷＬの、少なくとももう１層下のワード線ＷＬを貫通する深さ位置まで達する。
図１（ｂ）の例では、台座ＰＤは、最上層のワード線ＷＬ及びそのもう２層下のワード線ＷＬに、それぞれ接続されるコンタクトＣＣの下方に配置されている。それぞれの台座ＰＤの上端部は、最上層のワード線ＷＬ内、及びもう２層下のワード線ＷＬ内に配置されている。それぞれの台座ＰＤの下端部はいずれも、最上層のワード線ＷＬの２層下のワード線ＷＬの更にもう１層下のワード線、つまり、最上層のワード線ＷＬの３層下のワード線ＷＬを貫通する深さ位置まで到達している。
ただし、これらの台座ＰＤの下端部が、より深い位置に達していてもよく、例えば積層体ＬＭを貫通してソース線ＳＬに到達していてもよい。
台座ＰＤは、例えばＳｉＯ２等から構成される絶縁部材ＩＮと、例えばα−Ｓｉ等から構成される導電部材ＣＲとを有する。ただし、導電部材ＣＲはポリシリコン等から構成されてもよい。絶縁部材ＩＮは、台座ＰＤの内壁面および底面に沿って薄く配置されている。導電部材ＣＲは絶縁部材ＩＮの更に内側に充填されている。
これにより、例えば台座ＰＤが貫通しているワード線ＷＬは絶縁領域ＡＲを有する。絶縁領域ＡＲはワード線ＷＬにおいて台座ＰＤが占める領域である。換言すれば、絶縁領域ＡＲは、導電部材ＣＲを取り囲む絶縁部材ＩＮによって区画される領域である。絶縁部材ＩＮに取り囲まれることで、絶縁領域ＡＲは周囲を取り巻くワード線ＷＬから絶縁されている。
台座ＰＤの側壁を構成する絶縁部材ＩＮの外壁は、コンタクトＣＣの側壁と連続する平面から構成される。すなわち、台座ＰＤと接するコンタクトＣＣの底部の径と、コンタクトＣＣと接する台座ＰＤの上部の径とは略等しく、コンタクトＣＣの側壁と台座ＰＤの側壁とは略一体に形成されている。
台座ＰＤの中央部に配置される導電部材ＣＲの上端部は、例えば台座ＰＤの外縁部に配置される絶縁部材ＩＮの上端部よりも突出した凸部ＣＲｐを有する。一方、コンタクトＣＣは、例えば底面の中央部に凹部ＣＣｒを有する。この台座ＰＤの導電部材ＣＲの凸部ＣＲｐが、コンタクトＣＣの凹部ＣＣｒに嵌め合わされることで、台座ＰＤの導電部材ＣＲの上端部とコンタクトＣＣの下端部とが接続されている。すなわち、コンタクトＣＣと台座ＰＤの導電部材ＣＲとの間には、例えばワード線ＷＬが介在しない。
図２は、実施形態１にかかる半導体記憶装置１の階段部ＳＲの構成例を示す斜視図である。
図２に示すように、半導体記憶装置１の階段部ＳＲは、セルアレイ領域ＣＡへと向かう方向と直交する方向において例えば２列に分割されている。つまり、階段部ＳＲは、セルアレイ領域ＣＡへと向かって昇段する２列の階段を有している。
セルアレイ領域ＣＡの方向と直交する方向に並ぶ２列の階段のうち、一方は他方に比べて１段、つまり、ワード線ＷＬ１層分だけ高い階段となっている。また、セルアレイ領域ＣＡへと向かう方向においては、２列の階段はそれぞれが、セルアレイ領域ＣＡへ向かってワード線２層分ずつ昇段する。このように階段部ＳＲが構成されることにより、積層体ＬＭの端部においてワード線ＷＬを１層ずつ引き出すことができる。
図１及び図２には示されないが、半導体記憶装置１は、メモリセルＭＣの動作に寄与する周辺回路を備える。周辺回路は、図示しないトランジスタを半導体基板上に備える。上述のソース線ＳＬが半導体基板である場合、周辺回路は積層体ＬＭの外側に、積層体ＬＭの横方向に並んで配置される。上述のソース線ＳＬが半導体基板上方に別途設けられている場合、周辺回路は積層体ＬＭの下方の半導体基板の近傍に配置される。
（半導体記憶装置の製造方法）
次に、図３〜図７を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図３〜図７は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一例を示す断面図である。
以下、ピラーＰＬの形成方法と階段部ＳＲの形成方法とについて、順次説明していく。まずは、ピラーＰＬの形成方法について説明する。
図３（ａ）に示すように、ソース線ＳＬ上に、複数の第２の絶縁層としての犠牲層ＮＬと、複数の第１の絶縁層としての絶縁層ＯＬとを１層ずつ交互に積層した積層体ＬＭｓを形成する。犠牲層ＮＬは、後述するリプレース処理でワード線ＷＬとなる層であって、例えばタングステン等の導電体と置き換え可能なＳｉＮ等から構成される。
図３（ｂ）に示すように、積層体ＬＭｓを貫通してソース線ＳＬに到達する複数のメモリホールＭＨを形成する。
図３（ｃ）に示すように、それぞれのメモリホールＭＨに、メモリホールＭＨの内壁側から順に、ブロック絶縁層ＢＬＫ、電荷蓄積層ＣＨＴ、トンネル絶縁層ＴＮＬ、チャネル層ＣＨＮ、及びコア層ＣＯＲを形成する。チャネル層ＣＨＮはメモリホールＭＨの底面にも形成される。以上により、複数のピラーＰＬが形成される。
次に、階段部ＳＲの形成方法について説明する。
図４（ａ）に示すように、階段部ＳＲとなる領域にまで延伸して形成された積層体ＬＭｓの端部を階段状に加工して、階段部ＳＲを形成する。階段部ＳＲを例えば積層体ＬＭｓの上面の高さまで第３の絶縁層としての層間絶縁層ＩＬで覆う。
上記のような階段部ＳＲの加工は、例えば後述するレジストパターンのスリミング技術を用いて行うことができる。すなわち、積層体ＬＭｓ上に形成したレジストパターンの端部をスリミングにより後退させながら、露出した積層体ＬＭｓを上層から所定の層数ずつ除去していくことで、ステップ部ＳＴＰとテラス部ＴＲＲとを含む段ＳＴＧを複数有する階段部ＳＲを形成することができる。
このとき、２列の階段のうち１列分の階段の、最上層の絶縁層ＯＬと、その下層の犠牲層ＮＬとを、予め除去しておく。これにより、もう１列の階段に対して、後にワード線ＷＬとなる犠牲層ＮＬの１層分だけ低くなった階段を形成することができる。
なお、図３（ａ）〜（ｃ）に示す処理と、図４（ａ）に示す処理とは、処理の順番を入れ替え可能である。
図４（ｂ）に示すように、層間絶縁層ＩＬ上に絶縁層ＭＬを形成する。絶縁層ＭＬは、セルアレイ領域ＣＡの積層体ＬＭｓ上にも形成される。
図４（ｃ）に示すように、階段部ＳＲの最上段および最上段の１段下の上方位置に、絶縁層ＭＬ、層間絶縁層ＩＬ、及び積層体ＬＭｓの所定深さの犠牲層ＮＬまで貫通する複数のホールＨＬを形成する。これにより、例えば最上段に最上層の犠牲層ＮＬからその３層下の犠牲層ＮＬまで貫通するホールＨＬと、最上段の１段下に最上層の２層下の犠牲層ＮＬ及びそのもう１層下の犠牲層ＮＬまで貫通するホールＨＬと、の２つのホールＨＬが形成される。
図５（ａ）に示すように、絶縁層ＭＬを覆うように絶縁部材ＩＮを形成する。このとき、ホールＨＬ内の側壁および底面にも絶縁部材ＩＮが形成される。絶縁部材ＩＮによってホールＨＬ内が充填されてしまうことがないよう、絶縁部材ＩＮは充分に薄く形成される。
図５（ｂ）に示すように、ホールＨＬ内の側壁および底面の絶縁部材ＩＮを覆って、第１の導電部材としての導電部材ＣＲを形成する。このとき、導電部材ＣＲは充分に厚く形成され、ホールＨＬ内が導電部材ＣＲで充填される。絶縁層ＭＬ上の絶縁部材ＩＮを覆う導電部材ＣＲは除去される。
図５（ｃ）に示すように、絶縁層ＯＬ間の犠牲層ＮＬを除去し、タングステン等の導電体を絶縁層ＯＬ間に充填してワード線ＷＬを形成する。犠牲層ＮＬの除去および導電体の充填は、図示しないスリットを介して行われる。スリットは、積層体ＬＭｓを貫通し、セルアレイ領域ＣＡから階段部ＳＲにまで延びる溝として形成される。つまり、スリットは図５（ｃ）における断面と平行に形成される。
これにより、セルアレイ領域ＣＡから階段部ＳＲまでの犠牲層ＮＬがワード線ＷＬに置き換えられる。積層体ＬＭｓ全体の犠牲層ＮＬがワード線ＷＬに置き換わることで、ワード線ＷＬと絶縁層ＯＬとが交互に積層された積層体ＬＭが形成される。
なお、犠牲層ＮＬを導電体に置き換えてワード線ＷＬを形成する上記のような処理をリプレースと呼ぶことがある。
図６（ａ）に示すように、階段部ＳＲの絶縁層ＭＬ上に、絶縁部材ＩＮを介してレジストパターンＰＲ１を形成する。レジストパターンＰＲ１の端部からは、２つのホールＨＬのうち、階段部ＳＲの最上段の１段下に形成されたホールＨＬが露出した状態とする。そして、露出したホールＨＬ内から、ホールＨＬ内に充填された導電部材ＣＲを所定深さまでエッチバックする。
図６（ｂ）に示すように、レジストパターンＰＲ１をＯ２プラズマ等によりスリミングしてレジストパターンＰＲ１の端部を後退させ、２つのホールＨＬのうちのもう１つのホールＨＬ、つまり、階段部ＳＲの最上段に形成されたホールＨＬも露出させる。
そして、最上段のホールＨＬ内に充填された導電部材ＣＲを所定深さまでエッチバックする。このとき、先に露出していた最上段の１段下のホールＨＬ内の導電部材ＣＲが更に深い位置までエッチバックされる。
これにより、最上段のホールＨＬ内では、導電部材ＣＲの上端部の高さが例えば最上層のワード線ＷＬ内の高さ位置となる。また、当初より露出していた最上段の１段下のホールＨＬ内では、導電部材ＣＲの上端部の高さが例えば最上層から２層目のワード線ＷＬ内の高さ位置となる。
換言すれば、２つのホールＨＬ内の導電部材ＣＲの上端部が、上記の高さ位置となるよう図６（ａ）（ｂ）の処理を適宜調整して実行する。
このときにも、２列の階段のうち１列分の階段の導電部材ＣＲを、予め所定深さまでエッチバックしておく。これにより、もう１列の階段に対して、犠牲層ＮＬの１層分だけ低くなった導電部材ＣＲをホールＨＬ内に残すことができる。
図７（ａ）に示すように、ウェットエッチング等により、２つのホールＨＬの側面の絶縁部材ＩＮを所定深さまで除去し、２つのホールＨＬ内における最上層のワード線ＷＬの側面をそれぞれのホールＨＬ内に露出させる。
つまり、最上段のホールＨＬ内においては、少なくとも最上層のワード線ＷＬの側面が露出する。このとき、このホールＨＬ内に残った導電部材ＣＲの上端部より深い位置まで、ホールＨＬの側面の絶縁部材ＩＮが除去されることにより、導電部材ＣＲの上端部が絶縁部材ＩＮの高さ位置から突出した凸部ＣＲｐを有することとなってもよい。ただし、ホールＨＬの側面の絶縁部材ＩＮの上端部の位置は、最上層のワード線ＷＬのもう１層下のワード線ＷＬの上面の高さ位置より高くなっていなければならない。
また、最上段の１段下のホールＨＬ内においては、少なくとも最上層から２層目のワード線ＷＬの側面が露出する。このとき、このホールＨＬ内に残った導電部材ＣＲの上端部より深い位置まで、ホールＨＬの側面の絶縁部材ＩＮが除去されることにより、導電部材ＣＲの上端部が絶縁部材ＩＮの高さ位置から突出した凸部ＣＲｐを有することとなってもよい。ただし、ホールＨＬの側面の絶縁部材ＩＮの上端部の位置は、最上層から２層目のワード線ＷＬのもう１層下のワード線ＷＬの上面の高さ位置より高くなっていなければならない。
以上により、２つのホールＨＬ内に、それぞれ台座ＰＤが形成される。またこのとき、絶縁層ＭＬの上面の絶縁部材ＩＮも除去される。
図７（ｂ）に示すように、絶縁層ＭＬ上にレジストパターンＰＲ２を形成する。レジストパターンＰＲ２は、最上段および最上段の１段下の段よりも下方の各段の上方位置に開口を有する。最上段および最上段の１段下の位置に形成済みの２つのホールＨＬは、レジストパターンＰＲ２により塞がれている。なお、これらのホールＨＬは充分に浅いので、これらのホールＨＬ内には略完全に、レジストパターンＰＲ２を構成するレジスト材が充填された状態となる。
レジストパターンＰＲ２をマスクとして、絶縁層ＭＬから各段のワード線ＷＬにそれぞれ到達する複数のコンタクトホールＨＬｃを形成する。その後、レジストパターンＰＲ２を除去する。
図７（ｃ）に示すように、レジストパターンＰＲ２で塞がれていた２つのホールＨＬ内、及びレジストパターンＰＲ２をマスクに形成された複数のコンタクトホールＨＬｃ内にタングステン等の第２の導電部材としての導電材を充填する。絶縁層ＭＬ上に形成された導電材はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅａｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により除去する。
これにより、２つのホールＨＬ内には、最上層および最上層から２層目のワード線ＷＬにそれぞれ側面で接続し、下端部に台座ＰＤが配置されたコンタクトＣＣが形成される。これらのコンタクトＣＣは、例えば下端部に凹部ＣＣｒを有し、それらの凹部ＣＣｒには台座ＰＤの導電部材ＣＲの凸部ＣＲｐが嵌め合わせられている。
また、上記により、これらのホールＨＬの下方のコンタクトホールＨＬｃ内には、それぞれのワード線ＷＬの少なくとも上面と接続する複数のコンタクトＣＣが形成される。
これ以降、セルアレイ領域ＣＡの絶縁層ＭＬを貫通し、ピラーＰＬのチャネル層ＣＨＮに接続されるコンタクトＣＨが形成される。また、セルアレイ領域ＣＡ及び階段部ＳＲの絶縁層ＭＬ上に絶縁層ＴＬが形成される。また、セルアレイ領域ＣＡの絶縁層ＴＬにコンタクトＣＨと接続されるビット線ＢＬが形成される。また、階段部ＳＲの絶縁層ＴＬを貫通してコンタクトＣＣに接続されるコンタクトＶ０が形成される。コンタクトＶ０の更に上方には、コンタクトＶ０と接続する上層配線等が形成される。
以上により、実施形態１の半導体記憶装置１が製造される。
（比較例）
図８は、比較例にかかる半導体記憶装置の構成例を示す断面図である。比較例の半導体記憶装置では、最上層から最下層のワード線ＷＬ’にそれぞれ接続されるコンタクトホールを一括して形成する。このため、例えば最上層等の上層側のワード線ＷＬ’を接続対象とするコンタクトホールが、接続対象のワード線ＷＬ’を貫通して下層のワード線ＷＬ’にまで到達してしまうことがある。
図８に示すように、このようなコンタクトホールに導電体を充填してコンタクトＣＣ’を形成すると、本来の接続対象であるワード線ＷＬ’と、その下層のワード線ＷＬ’とがコンタクトＣＣ’により導通し、ショート不良ＤＦを起こしてしまう。
実施形態１の半導体記憶装置１によれば、最上層を含む上層側のワード線ＷＬに接続されるコンタクトＣＣの下層のワード線ＷＬ内に台座ＰＤを有する。このような台座ＰＤは、例えば所定深さのホールＨＬ内に形成され、コンタクトＣＣの接続対象のワード線ＷＬの下層のワード線ＷＬから絶縁されている。そして、例えばコンタクトＣＣの接続対象となるワード線ＷＬのみが露出したホールＨＬ内に、導電材を埋め込んでコンタクトＣＣが形成される。
このように、予め周囲から絶縁された台座ＰＤの上方に導電材を埋め込むことでコンタクトＣＣが形成されるので、上層側においてコンタクトホールＨＬｃを形成する必要が無く、コンタクトホールＨＬｃが接続対象のワード線ＷＬを貫通してしまうのが抑制される。これにより、コンタクトＣＣが下層のワード線ＷＬとショートしてしまうのを抑制することができる。
またこのように、上層側においてコンタクトホールＨＬｃを形成する必要が無い実施形態１の構成は、ワード線ＷＬの積層数が増すほど、接続対象のワード線ＷＬの貫通を抑制し、ワード線ＷＬがショートしてしまうのを抑制する効果がよりいっそう得られやすい。
実施形態１の半導体記憶装置１によれば、台座ＰＤの側壁は、コンタクトＣＣの側壁と連続する平面から構成される。つまり、コンタクトＣＣとその下方に配置される台座ＰＤとは、同一のホールＨＬ内に形成されている。これにより、コンタクトＣＣを形成する際、コンタクトＣＣの形成位置が台座ＰＤからずれてしまうことを抑制できる。
［実施形態２］
以下、図面を参照して、実施形態２について詳細に説明する。実施形態２の半導体記憶装置２では、上層側だけでなく下層側のワード線ＷＬに接続されるコンタクトＣＣの下方にも台座ＰＤｍが配置されている点が、上述の実施形態１とは異なる。
（半導体記憶装置の構成例）
図９は、実施形態２にかかる半導体記憶装置２の構成例を示す断面図である。なお、実施形態２の半導体記憶装置２における上下方向も、階段部ＳＲのテラス部ＴＲＲが向いた方向を上方向として規定される。
図９に示すように、セルアレイ領域ＣＡは、例えば上述の実施形態１のセルアレイ領域ＣＡと同様に構成される。
階段部ＳＲでは、各段ＳＴＧのコンタクトＣＣの下方に台座ＰＤｍが配置されている。つまり、台座ＰＤｍは、最上層のワード線ＷＬに接続されるコンタクトＣＣから、最下層から２層目のワード線ＷＬに接続されるコンタクトＣＣまでの各コンタクトＣＣの下方に配置されている。
台座ＰＤｍの上端部は、その台座ＰＤｍが設けられたコンタクトＣＣが接続されるワード線ＷＬ内に配置される。台座ＰＤｍの下端部は、少なくとも最下層のワード線ＷＬを貫通する深さ位置まで達する。より具体的には、台座ＰＤｍは例えばソース線ＳＬまで到達している。
台座ＰＤｍの内壁面、及びソース線ＳＬと接する底面には、例えばＳｉＯ２等から構成される絶縁部材ＩＮが薄く配置されている。絶縁部材ＩＮの内側には、例えばα−Ｓｉまたはポリシリコン等から構成される導電部材ＣＲが充填されている。
これにより、例えば台座ＰＤｍが貫通しているワード線ＷＬは、そのワード線ＷＬから絶縁された絶縁領域ＡＲを有する。
台座ＰＤｍと接するコンタクトＣＣの底部の径と、コンタクトＣＣと接する台座ＰＤｍの上部の径とは略等しく、コンタクトＣＣの側壁と台座ＰＤｍの側壁とは略一体に形成されている。
コンタクトＣＣの底面は、台座ＰＤｍの導電部材ＣＲの上面と接続される。つまり、コンタクトＣＣと台座ＰＤの導電部材ＣＲとの間には、例えばワード線ＷＬが介在しない。
ここで、図９の例では、台座ＰＤｍの導電部材ＣＲの上端部は、台座ＰＤの絶縁部材ＩＮの上端部と略等しい高さ位置にあるが、複数の台座ＰＤｍのうち、例えば上層側のワード線ＷＬと接続されるコンタクトＣＣの下方の導電部材ＣＲ等の一部の導電部材ＣＲ、または全部の導電部材ＣＲが、実施形態１と同様、凸部を有していていもよい。また、これに伴い、コンタクトＣＣの下端部が凹部を有し、コンタクトＣＣの凹部に導電部材ＣＲの凸部が嵌め合わせられていてもよい。
（半導体記憶装置の製造方法）
次に、図１０〜図１２を用いて、実施形態２の半導体記憶装置２の製造方法について説明する。図１０〜図１２は、実施形態２にかかる半導体記憶装置２の製造方法の手順の一例を示す断面図である。
セルアレイ領域ＣＡは、例えば上述の実施形態１の図３の処理と同様の処理により形成される。
図１０（ａ）は、上述の実施形態１の図４（ｃ）の処理に対応する処理の様子を示す図である。すなわち、これまでに、積層体ＬＭｓから構成される階段部ＳＲが形成され、層間絶縁層ＩＬで階段部ＳＲが覆われ、その上に絶縁層ＭＬが形成済みである。
図１０（ａ）に示すように、階段部ＳＲの各段の上方位置に、絶縁層ＭＬ、層間絶縁層ＩＬ、及び積層体ＬＭｓを貫通し、ソース線ＳＬに到達するホールＨＬｍをそれぞれ形成する。
図１０（ｂ）に示すように、絶縁層ＭＬ、並びにホールＨＬｍ内の側壁および底面を覆うように絶縁部材ＩＮを形成する。絶縁部材ＩＮを介してホールＨＬｍ内が充填されるよう導電部材ＣＲを形成する。絶縁層ＭＬ上の絶縁部材ＩＮを覆う導電部材ＣＲは除去される。
図１０（ｃ）に示すように、図示しないスリットを介して、絶縁層ＯＬ間の犠牲層ＮＬを除去し、タングステン等の導電体を絶縁層ＯＬ間に充填してワード線ＷＬを形成する。これにより、ワード線ＷＬと絶縁層ＯＬとが交互に積層された積層体ＬＭが形成される。
図１１（ａ）に示すように、階段部ＳＲの絶縁層ＭＬ上に、絶縁部材ＩＮを介してレジストパターンＰＲ３を形成する。レジストパターンＰＲ３の端部からは、階段部ＳＲの最下段の位置に形成されたホールＨＬｍが露出している。そして、露出したホールＨＬｍ内に充填された導電部材ＣＲを所定深さまでエッチバックする。
図１１（ｂ）に示すように、レジストパターンＰＲ３をスリミングしながら、レジストパターンＰＲ３の端部から順次、上段側のホールＨＬｍを露出させ、露出したホールＨＬｍ内の導電部材ＣＲをエッチバックする。これにより、最下段に近い方のホールＨＬｍでは、導電部材ＣＲがより深い位置までエッチバックされ、最上段に近い方のホールＨＬｍでは、導電部材ＣＲがより浅くエッチバックされる。
図１２（ａ）に示すように、階段部ＳＲの各段における最上層のワード線ＷＬの高さ位置まで、導電部材ＣＲがエッチバックされた状態で、ウェットエッチング等により、各ホールＨＬｍの側面の絶縁部材ＩＮを所定深さまで除去し、各ホールＨＬｍ内における最上層のワード線ＷＬの側面をそれぞれのホールＨＬｍ内に露出させる。
このとき、上述の実施形態１の図７（ａ）の処理のように、各段に形成されるホールＨＬｍ内の導電部材ＣＲのうち、一部の導電部材ＣＲまたは全部の導電部材ＣＲの上端部が絶縁部材ＩＮの上端部から突出する凸部を有することとなってもよい。この場合、導電部材ＣＲ及び絶縁部材ＩＮの上端部がより浅い位置にある上段側において、導電部材ＣＲがより突出した状態となりやすいと考えられる。
これにより、階段部ＳＲの各段に台座ＰＤｍが形成される。
図１２（ｂ）に示すように、各ホールＨＬｍ内にタングステン等の導電材を充填する。絶縁層ＭＬ上に形成された導電材はＣＭＰ等により除去する。
これにより、各ホールＨＬｍ内には、各ホールＨＬｍにおける最上層のワード線ＷＬにそれぞれ側面で接続し、下端部に台座ＰＤｍが配置されたコンタクトＣＣが形成される。このとき、導電部材ＣＲが上端部に凸部を有することにより、コンタクトＣＣの下端部に凹部が形成され、これらの凸部に凹部が嵌め合わされてもよい。
これ以降、上述の実施形態１の処理と同様の処理が実施され、コンタクトＣＨ，Ｖ０、ビット線ＢＬ、その他の上層配線等が形成される。
以上により、実施形態２の半導体記憶装置２が製造される。
実施形態２の半導体記憶装置２によれば、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。
上述の実施形態１の半導体記憶装置１は、２列の階段を有する階段部ＳＲを備えることとした。しかし、半導体記憶装置の階段部は、１列の階段を有し、セルアレイ領域に向かってワード線が１層分ずつ昇段する構成を有していてもよい。また、階段部は、３列以上の階段を有し、セルアレイ領域に向かってワード線が３層分以上ずつ昇段する構成であってもよい。
上述の実施形態１の半導体記憶装置１は、積層体ＬＭの側方または下方に周辺回路を備えることとした。しかし、半導体記憶装置は、例えば積層体の上方に周辺回路を備えていてもよい。このような構成は、例えば、周辺回路が配置された半導体基板とは別基板に積層体が形成された後、周辺回路が配置された半導体基板に積層体が貼り合わせられることで得られる。この場合においても、積層体はソース線上に形成され、ソース線と共に周辺回路の半導体基板に貼り合わされる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２…半導体記憶装置、ＡＲ…絶縁領域、ＣＣ…コンタクト、ＰＤ，ＰＤｍ…台座、ＬＭ…積層体、ＭＣ…メモリセル、ＮＬ…犠牲層、ＯＬ…絶縁層、ＰＬ…ピラー、ＷＬ…ワード線。

Claims (5)

  1. 複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層の端部が階段状となった階段部を備える積層体と、
    前記積層体を貫通し、前記複数の導電層の各々の高さ位置にメモリセルを有するピラーと、
    前記階段部に配置され、前記複数の導電層のうちの最下層の導電層からｎ番目（ｎは２以上の整数）の導電層に、側面で接続されるコンタクトと、
    前記複数の導電層のうちの最下層の導電層から（ｎ−１）番目の導電層内に埋め込まれ、前記コンタクトの下方の位置に配置される導電部材、及び前記導電部材を囲う絶縁部材を含み、周囲を取り巻く前記（ｎ−１）番目の導電層から絶縁された領域と、を備える、
    半導体記憶装置。
  2. 前記絶縁部材の外壁は、前記コンタクトの側壁と連続する平面から構成される、
    請求項１に記載の半導体記憶装置。
  3. 前記コンタクトの下端部は前記導電部材の上端部に接続されている、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記コンタクトは下端部に凹部を有し、
    前記導電部材は上端部に凸部を有し、
    前記凸部が前記凹部に嵌め合わされている、
    請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
  5. 複数の第１の絶縁層と、後に導電層へと置き換えられる複数の第２の絶縁層とが１層ずつ交互に積層された積層体を形成し、
    前記積層体に前記複数の第２の絶縁層の端部が階段状となった階段部を形成し、
    前記階段部を第３の絶縁層で覆い、
    少なくとも前記第３の絶縁層の上面から延び、前記階段部の最下段からｎ番目（ｎは２以上の整数）の段における、前記複数の第２の絶縁層のうちの最下層の第２の絶縁層から（ｎ−１）番目の第２の絶縁層を貫通する貫通孔を形成し、
    前記（ｎ−１）番目の第２の絶縁層内に埋め込まれる第１の導電部材、及び前記第１の導電部材を囲う絶縁部材を含み、前記（ｎ−１）番目の第２の絶縁層が前記導電層に置き換えられたときには、周囲を取り巻く前記（ｎ−１）番目の導電層から絶縁されることとなる領域を前記貫通孔内に形成し、
    前記貫通孔内に第２の導電部材を充填して、前記ｎ番目の第２の絶縁層に接続されるコンタクトを形成する、
    半導体記憶装置の製造方法。
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