JP2022134606A - 半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】階段形状のテラス面にコンタクトを接続する構造を含む半導体記憶装置の小型化を可能とする。【解決手段】実施形態による半導体記憶装置は、階段部、柱状体、及びコンタクトを有する。階段部は、複数の導電層と複数の絶縁層とが交互に一層ずつ積層された積層体の第１の領域に設けられ、導電層をテラス面として有し、積層体の積層方向に交差する第１の方向に少なくとも３列に並ぶ階段を含む。柱状体は、積層体の第２の領域に設けられ、積層方向に貫通し、複数の導電層と対向する位置に複数のメモリセルが構成される。コンタクトはテラス面に接続する。また、階段部は、第１の方向に、複数の導電層のうちの１つの導電層を有する第１の段ごとに昇段し、積層方向及び第１の方向と交差する第２の方向に、複数の導電層のうちの３つの導電層を有する第２の段ごとに昇段する。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
例えば３次元構造を有する半導体記憶装置には、複数の導電層と複数の絶縁層とが交互に一層ずつ積層される積層体と、この積層体を積層方向に貫通し、導電層と対向する部分にメモリセルが形成されるメモリピラーとを有するものがある。導電層はメモリセルに対するワード線として機能し、階段形状に加工された各テラス面（踏み板面）に対してコンタクトが接続され、コンタクトを介してメモリセルが制御される。
このような半導体記憶装置では、記憶容量の増大のため、積層体の積層数が増加する傾向がある。これに伴って、階段形状において段数が増加し、階段が長くなるため、半導体記憶装置の小型化ができないことともなる。
特開２０２０－１２６９２８号公報
一つの実施形態は、階段形状のテラス面にコンタクトを接続する構造を有する半導体記憶装置の小型化を可能とする。
一つの実施形態によれば、半導体記憶装置は、階段部、柱状体、及びコンタクトを有する。階段部は、複数の導電層と複数の絶縁層とが交互に一層ずつ積層された積層体の第１の領域に設けられ、前記導電層をテラス面として有し、前記積層体の積層方向に交差する第１の方向に少なくとも３列に並ぶ階段を含む。柱状体は、前記積層体の第２の領域に設けられ、前記積層方向に貫通し、前記複数の導電層と対向する位置に複数のメモリセルが構成される。コンタクトは前記テラス面に接続する。前記階段部は、前記第１の方向に、前記複数の導電層のうちの１つの導電層を有する第１の段ごとに昇段し、前記積層方向及び前記第１の方向と交差する第２の方向に、前記複数の導電層のうちの３つの導電層を有する第２の段ごとに昇段する。
図１は、実施形態による半導体記憶装置の一部上面図である。 図２（ａ）は、図１のＡ－Ａ線に沿った断面図であり、図２（ｂ）は、図１のＢ－Ｂ線に沿った断面図である。 図３は、実施形態による半導体記憶装置の階段部の形成方法について説明する説明図である。 図４は、実施形態による半導体記憶装置の階段部の形成方法について説明する説明図である。 図５は、実施形態による半導体記憶装置の階段部の形成方法について説明する説明図である。 図６は、実施形態による半導体記憶装置の階段部の形成方法について説明する説明図である。 図７は、実施形態による半導体記憶装置の階段部の形成方法について説明する説明図である。 図８は、実施形態による半導体記憶装置の階段部の形成方法について説明する説明図である。 図９は、実施形態による半導体記憶装置の階段部の形成方法について説明する説明図である。 図１０は、実施形態による半導体記憶装置の階段部の形成方法について説明する説明図である。 図１１は、実施形態による半導体記憶装置の階段部の形成方法について説明する説明図である。 図１２は、比較例による半導体記憶装置の階段部を示す図である。
以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されてよい。
図１及び図２を参照しながら、実施形態による半導体記憶装置について説明する。図１は、実施形態による半導体記憶装置の一部上面図であり、図２（ａ）は、図１のＡ－Ａ線に沿った断面図であり、図２（ｂ）は、図１のＢ－Ｂ線に沿った断面図である。本実施形態による半導体記憶装置１は、例えばシリコンなどの半導体で形成されるほぼ矩形の基板と、基板上に形成された周辺回路部（後述）と、周辺回路部上に形成された記憶素子部とを有している。記憶素子部は、後述するように複数の導電層と複数の絶縁層とが交互に一層ずつ積層された積層体を含み、積層体は図１に示すセルアレイ領域ＣＡと階段領域ＳＡに区画されている。
図１を参照すると、セルアレイ領域ＣＡには複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、図中のｘ方向及びｙ方向に周期的に配列され、それぞれ図中のｚ方向に延びる。メモリピラーＭＰの構造については、後に図２（ｂ）を参照しながら説明する。
また、半導体記憶装置１には、セルアレイ領域ＣＡ及び階段領域ＳＡを複数のブロックＢＬＫへと分割する複数の板状部ＳＴが設けられている。各板状部ＳＴは、セルアレイ領域ＣＡと階段領域ＳＡをｘ方向に横切るとともに、図２（ａ）に示すように、図中のｚ方向に延び、後述のソースラインＳＬ内で終端する。板状部ＳＴは、導電部ＥＰとこれを覆う絶縁部ＩＰとを有している。具体的には、セルアレイ領域ＣＡ及び階段領域ＳＡの積層体（後述）に細長い溝状のスリットが形成され、このスリットの内壁に絶縁材料を堆積することにより絶縁部ＩＰが形成され、絶縁部ＩＰの内側の空間に導電材料を埋め込んで導電部ＥＰを形成することにより、板状部ＳＴが形成される。導電部ＥＰは、後述するソースラインＳＬに接続しており、板状部ＳＴはソースコンタクトとして機能し得る。ただし、板状部ＳＴは導電部ＥＰを有しなくてもよい。この場合、上記のスリットの内部の全体が絶縁体で埋め込まれ、絶縁性の板状部ＳＴとなる。なお、スリットは、後述するように、積層体における導電層を形成するときに利用される。
各ブロックＢＬＫの階段領域ＳＡには２つの階段部ＳＲが設けられ、階段部ＳＲの各段（各テラス面）には、図中のｚ方向に延びるコンタクトＣＣが接続されている。階段部ＳＲの各々には、本実施形態においては、後に説明するように、平面視で格子状にテラス面（踏み板面）が配置されている。詳細には、階段部ＳＲはｙ方向に並ぶ３列の階段を有し、各列はｘ方向に並ぶ３つの段を有している。また、本実施形態では、隣接する２つのブロックＢＬＫにおいて、板状部ＳＴに対して対称に階段部ＳＲが配置されている。
図２（ａ）を参照すると、基板Ｓの表層には、素子分離部ＳＴＩにより分離されたトランジスタＴｒが形成されている。トランジスタＴｒ及び基板Ｓの上には、第１の層間絶縁膜ＩＬ１が例えば酸化シリコンなどの絶縁材料により形成され、第１の層間絶縁膜ＩＬ１内には、トランジスタＴｒのゲートなどに接続するビアＶや、配線ＭＬが設けられている。これらのトランジスタＴｒや、ビアＶ、配線ＭＬ、第１の層間絶縁膜ＩＬ１により、後述のメモリセルを制御する周辺回路部ＰＥＲが構成されている。第１の層間絶縁膜ＩＬ１の上にはソースラインＳＬが形成されている。ソースラインＳＬは、例えば、ヒ素やアンチモンなどの不純物が添加された導電性の多結晶シリコンにより形成されてよい。
ソースラインＳＬの上方には、例えば酸化シリコンで形成される絶縁膜ＳＯを介して、階段部ＳＲが設けられている。階段部ＳＲは積層体ＳＫを含み、積層体ＳＫには複数の絶縁層ＱＬｍと複数の導電層ＷＬｍ（図示の例では、ｍ＝３～１０の整数）とが交互に一層ずつ積層されている。絶縁層ＱＬｍは、絶縁材料、例えば酸化シリコンで形成され、導電層ＷＬｍは金属、例えばタングステンなどで形成されてよい。
図示の例では、積層体ＳＫの下方部における（すなわちソースラインＳＬに近い）導電層ＷＬ７～ＷＬ１０と絶縁層ＱＬ７～ＱＬ１０は、板状部ＳＴの間で（すなわちブロックＢＬＫ内で）ｙ方向に連続的に延びている。一方、絶縁層ＱＬ７よりも上に位置する導電層ＷＬ３～ＷＬ６と絶縁層ＱＬ３～ＱＬ６は、ブロックＢＬＫ内で分断されている。ここで、図中の左側の板状部ＳＴからｙ方向に延びる導電層ＷＬ４～ＷＬ６の各々の長さは、絶縁層ＱＬ７から離れるほど短くなる。これにより、導電層ＷＬ４～ＷＬ６をテラス面とし、図中の左側の板状部ＳＴからｙ方向に降段する階段形状が形成される。また、この階段形状を覆うように第２の層間絶縁膜ＩＬ２が形成されている。第２の層間絶縁膜ＩＬ２は、絶縁層ＱＬｍと同じ絶縁材料（例えば酸化シリコン）により形成され、したがって、第２の層間絶縁膜ＩＬ２に覆われる絶縁層ＱＬ３及びＱＬ６～ＱＬ９とは第２の層間絶縁膜ＩＬ２と実質的に一体となる。
テラス面としての導電層ＷＬ５，ＷＬ６，ＷＬ７には、第２の層間絶縁膜ＩＬ２（及び、それぞれ絶縁層ＱＬ５，ＱＬ６，ＱＬ７）を貫通するコンタクトＣＣがそれぞれ接続している。コンタクトＣＣは、例えばタングステンやモリブデンなどの金属により形成され、上端でプラグＰｇを介して上部配線（不図示）と接続する。
また、各ブロックＢＬＫの階段領域ＳＡには、階段部ＳＲに対してｘ方向に隣接して貫通接続部ＴＰが設けられている。貫通接続部ＴＰには貫通コンタクトが設けられ、貫通コンタクトは例えば貫通接続部ＴＰを貫通し、下端で、周辺回路部ＰＥＲの周辺回路に接続する。また、貫通コンタクトは、上端で、プラグＰｇを介して上部配線（不図示）と接続する。これにより、周辺回路と導電層ＷＬ５，ＷＬ６，ＷＬ７等とが、貫通コンタクト、プラグ等、上部配線、プラグＰｇ、及びコンタクトＣＣを介して互いに電気的に接続される。導電層ＷＬｍは後述するメモリセルのワード線としての機能を有し、したがって、メモリセルが周辺回路によって制御されることとなる。
なお、以下、絶縁層ＱＬ３，ＱＬ４，ＱＬ５，・・・，ＱＬ１０の各々について特に言及しない場合には、単に絶縁層ＱＬと記すことがある。また導電層ＷＬ３，ＷＬ４，ＷＬ５，・・・，ＷＬ１０についても単に導電層ＷＬと記す場合がある。
図２（ｂ）は、図１中のＢ－Ｂ線に沿った断面図である。ただし、階段部ＳＲの下方に設けられる周辺回路部ＰＥＲは、図２（ａ）に示すものと同様の構成を有するため、省略されている。また、コンタクトＣＣに接続するプラグ等も省略されている。
図２（ｂ）を参照すると、３つの導電層ＷＬ９，ＷＬ６，ＷＬ３をテラス面とし、ｘ方向に昇段する階段形状が形成されている。導電層ＷＬ９，ＷＬ６，ＷＬ３には、第２の層間絶縁膜ＩＬ２（及び、それぞれ絶縁層ＱＬ９，ＱＬ６，ＱＬ３）を貫通するコンタクトＣＣがそれぞれ接続している。図２（ａ）に示した導電層ＷＬ７，ＷＬ６，ＷＬ５をテラス面とする階段は１つの絶縁層を含む段ごとに（詳細には一組の導電層ＷＬ及び絶縁層ＱＬごとに）ｙ方向に昇段する一方、図２（ｂ）に示す階段は、３つの絶縁層を含む段ごとに（詳細には、三組の導電層ＷＬ及び絶縁層ＱＬごとに）ｘ方向に昇段する。このように、階段部ＳＲは、図１におけるｘ方向とｙ方向で一段の高さ（蹴上げの高さ）が異なっている。
メモリピラーＭＰは、ｚ方向（積層体ＳＫの積層方向）に沿って、積層体ＳＫを貫通し、ソースラインＳＬ内で終端する。メモリピラーＭＰは、有底のほぼ円筒状の形状を有し、その中心から外側に向かって同心円状に形成されたコア層ＣＯＲ、チャネル層ＣＨＮ、及びメモリ膜ＭＥＭを有している。ここで、コア層ＣＯＲは例えば酸化シリコン等で形成されてよく、チャネル層ＣＨＮは例えば導電性の多結晶シリコン又はアモルファスシリコン等で形成されてよい。また、図２（ｂ）に示すように、メモリ膜ＭＥＭは、メモリピラーＭＰの中心から外側に向かう方向に沿って順次形成されたトンネル絶縁層ＴＮ、電荷蓄積層ＣＴ、及びブロック絶縁層ＢＫを有している。トンネル絶縁層ＴＮ及びブロック絶縁層ＢＫは例えば酸化シリコンで形成されてよく、電荷蓄積層ＣＴは例えば窒化シリコンで形成されてよい。
積層体ＳＫ中の導電層ＷＬのうちの最も上のものがメモリピラーＭＰのメモリ膜ＭＥＭに対向する部分は、ドレイン側選択トランジスタとして機能する。導電層ＷＬのうちの最も下のものがメモリピラーＭＰに対向する部分は、ソース側選択トランジスタとして機能する。残りの導電層ＷＬがメモリ膜ＭＥＭと対向する部分は、メモリセルＭＣとして機能する。それらの導電層ＷＬはメモリセルＭＣのワード線として機能する。
また、ソースラインＳＬ内においては、メモリピラーＭＰのメモリ膜ＭＥＭの一部が除去され、チャネル層ＣＨＮがメモリピラーＭＰの外側面を構成している。チャネル層ＣＨＮの外側面を形成する部分がソースラインＳＬと接触している。これにより、チャネル層ＣＨＮとソースラインＳＬとが電気的に接続される。
次に、図３から図９までを参照しながら、階段部ＳＲの形成方法について説明する。図３（ａ）は上面図であり、図３（ｂ）は図３（ａ）のＬ１－Ｌ１線に沿った断面図であり、図３（ｃ）は図３のＬ２－Ｌ２線に沿った断面図であり、図３（ｄ）は図３のＬ３－Ｌ３線に沿った断面図である。また、図３（ｂ）、図３（ｃ）、及び図３（ｄ）では、エッチング前後の断面図を示している。なお、図４から図９までにおいても、図３と同様に上面図と断面図を図示する。また、以下の形成方法では、図１の一点鎖線Ｒで囲まれた４つの階段部ＳＲが同時に形成される。図１に示した板状部ＳＴは、図３から図９まででは省略されいる。これは、板状部が階段部ＳＲの形成後に形成されるためである。
図３（ａ）及び図３（ｂ）を参照すると、複数の絶縁層ＱＬ１～ＱＬ１０と複数の犠牲層ＳＮ１～ＳＮ１０が交互に一層ずつ積層された積層体ＴＳＫが形成されている。複数の絶縁層ＱＬ１～ＱＬ１０は、互いにほぼ同じ厚さを有することができ、複数の犠牲層ＳＮ１～ＳＮ１０もまた、互いにほぼ同じ厚さを有することができる。また、絶縁層と犠牲層の厚さもほぼ同じであってよい。絶縁層ＱＬ１～ＱＬ１０は例えば酸化シリコンで形成されてよく、犠牲層ＳＮ１～ＳＮ１０は例えば窒化シリコンで形成されてよい。なお、積層体ＴＳＫは、ソースラインＳＬの上方に絶縁膜ＳＯ（図２）を介して設けられているが、図示の簡便のため、絶縁膜ＳＯやソースラインＳＬ、その下方の構造は省略されている。また、以下の形成方法により積層体ＴＳＫに仮の階段部が形成され、その階段部内の犠牲層ＳＮ１～ＳＮ１０が、後の工程において、導電層ＷＬ１～ＷＬ１０（図２）に置換され、階段部ＳＲが形成される。なお、図３から図９は、説明の目的に適した数の絶縁層と導電層を図示している。しかし、これらの層の数は、図示の例に限らず、作製される半導体記憶装置１の記憶容量（すなわちメモリピラーＭＰに形成されるメモリセルの数）を考慮して決定されてよい。
図３（ａ）に示すように、まず、積層体ＴＳＫの上面に、矩形平面視形状を有するフォトレジスト膜Ｒ１０が形成される。次いで、フォトレジスト膜Ｒ１０をマスクとして、第１回目のエッチングが行われる。具体的には、このエッチングにより、フォトレジスト膜Ｒ１０で覆われていない領域では、図３（ｂ）に示すように積層体ＴＳＫの表面に露出する絶縁層ＱＬ１と犠牲層ＳＮ１とがエッチングされ、これにより絶縁層ＱＬ２が露出する。すなわち、このエッチングにおけるエッチング量は、一組の絶縁層ＱＬ１及び犠牲層ＳＮ１に相当する。また、フォトレジスト膜Ｒ１０で覆われた領域には、図３（ｃ）及び図３（ｄ）に示すように絶縁層ＱＬ１と犠牲層ＳＮ１が凸状に残る。なお、以下に説明する第２回目から第５回目のエッチングにおいても、エッチング量は同じである。
次に、図４（ａ）に示すように、フォトレジスト膜Ｒ１０がスリミングされ、フォトレジスト膜Ｒ１０よりも小さな矩形平面視形状を有するフォトレジスト膜Ｒ１１が形成される。フォトレジスト膜Ｒ１１をマスクとして第２回目のエッチングが行われる。ここで、図４（ａ）に示すように、フォトレジスト膜Ｒ１１に覆われず、絶縁層ＱＬ２が露出している領域では、露出する絶縁層ＱＬ２と犠牲層ＳＮ２とが除去され、絶縁層ＱＬ３が露出する。
また、フォトレジスト膜Ｒ１１では覆われず、凸状の絶縁層ＱＬ１及び犠牲層ＳＮ１が形成されている領域では、図４（ｃ）に示すように、凸状の絶縁層ＱＬ１及び犠牲層ＳＮ１の形状が絶縁層ＱＬ２と犠牲層ＳＮ２に転写されて、凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２が得られるとともに、その周囲にて絶縁層ＱＬ３が露出する。
さらに、第１回目のエッチングで形成された凸状の絶縁層ＱＬ１及び犠牲層ＳＮ１上にフォトレジスト膜Ｒ１１が設けられた領域では、図４（ｄ）に示すように、凸状の絶縁層ＱＬ１及び犠牲層ＳＮ１の形状が絶縁層ＱＬ２と犠牲層ＳＮ２に転写されて、凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２が得られるとともに、その周囲にて絶縁層ＱＬ３が露出する。また、フォトレジスト膜Ｒ１１の下に凸状の絶縁層ＱＬ１及び犠牲層ＳＮ１が残り、その周囲にて絶縁層ＱＬ２が露出する。これにより、絶縁層ＱＬ３の上に、大きな凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２と、小さな凸状の絶縁層ＱＬ１及び犠牲層ＳＮ１とが二段に形成される。
次いで、図５（ａ）を参照すると、積層体ＴＳＫの上にフォトレジスト膜Ｒ２１が形成されている。フォトレジスト膜Ｒ２１には、矩形平面視形状を有する４つの開口ＱＰ２１が設けられている。図示のとおり、これまでのエッチングにより形成された凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２の４つの角部のそれぞれに開口ＱＰ２１の一つの角部が接し、絶縁層ＱＬ２と開口ＱＰ２１の長辺が連続するように開口ＱＰ２１が配置される。開口ＱＰ２１には絶縁層ＱＬ３が露出している。
フォトレジスト膜Ｒ２１をマスクとして第３回目のエッチングが行われると、図５（ｂ）に示すように、開口ＱＰ２１に露出した絶縁層ＱＬ３と、その下層の犠牲層ＳＮ３とが除去され、絶縁層ＱＬ４が露出する。すなわち、絶縁層ＱＬ４の上に、絶縁層ＱＬ３と犠牲層ＳＮ３による凸部が形成される。一方、図５（ｃ）及び図５（ｄ）に示すように、フォトレジスト膜Ｒ２１で覆われた領域は、このエッチングの後であっても変わることはない。
続けて、フォトレジスト膜Ｒ２１がスリミングされると、図６（ａ）に示すように、開口ＱＰ２１が開口ＱＰ２２へと均一に拡大される。すなわち、開口ＱＰ２１より大きな開口ＱＰ２２を有するフォトレジスト膜Ｒ２２が得られる。図示のとおり、これまでのエッチングにより形成された凸状の絶縁層ＱＬ１及び犠牲層ＳＮ１の４つの角部のそれぞれに、開口ＱＰ２２の一つの角部が接し、絶縁層ＱＬ１と開口ＱＰ２２の長辺が連続するように開口ＱＰ２２が配置される。換言すると、開口ＱＰ２２がこのように配置されるようにフォトレジスト膜Ｒ２１がスリミングされて、開口ＱＰ２２を有するフォトレジスト膜Ｒ２２が得られる。開口ＱＰ２２には、平面視で、矩形形状を有する絶縁層ＱＬ４と、これを取り囲む枠体状の絶縁層ＱＬ３とが露出している。
フォトレジスト膜Ｒ２２をマスクとして第４回目のエッチングが行われる。図６（ｂ）に示すように、凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３の上にフォトレジスト膜Ｒ２２が設けられている領域では、凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３の形状が、絶縁層ＱＬ４と犠牲層ＳＮ４に転写されて、凸状の絶縁層ＱＬ４及び犠牲層ＳＮ４が得られ、その両側に絶縁層ＱＬ５が露出する。また、フォトレジスト膜Ｒ２２の下に凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３が残り、その両側に絶縁層ＱＬ４が露出する。すなわち、絶縁層ＱＬ３及び犠牲層ＳＮ３による凸部が形成される。これにより、絶縁層ＱＬ５の上に、大きな凸状の絶縁層ＱＬ４及び犠牲層ＳＮ４と、小さい凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３が二段に形成される。
また、図６（ｃ）に示すように、凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２の上にフォトレジスト膜Ｒ２２が設けられている領域では、凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２の形状が、絶縁層ＱＬ３と犠牲層ＳＮ３に転写されて、凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３が得られ、その両側に絶縁層ＱＬ４が露出する。また、フォトレジスト膜Ｒ２２の下に凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２が残り、その両側に絶縁層ＱＬ３が露出する。これにより、絶縁層ＱＬ４の上に、大きな凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３と、小さい凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２が二段に形成される。なお、図６（ｄ）に示すように、フォトレジスト膜Ｒ２３で覆われた領域は、このエッチングの後であっても変わることはない。
次に、フォトレジスト膜Ｒ２２がスリミングされると、図７（ａ）に示すように、開口ＱＰ２２が開口ＱＰ２３へと均一に拡大される。すなわち、開口ＱＰ２２より大きな開口ＱＰ２３を有するフォトレジスト膜Ｒ２３が得られる。図示のとおり、開口ＱＰ２２には、平面視で、矩形形状を有する絶縁層ＱＬ３と、これを取り囲む枠体状の絶縁層ＱＬ４と、これを取り囲む枠体状の絶縁層ＱＬ５が露出している。
フォトレジスト膜Ｒ２３をマスクとして第５回目のエッチングが行われる。図７（ｂ）に示すように、絶縁層ＱＬ３上にフォトレジスト膜Ｒ２３が設けられている領域では、凸状の絶縁層ＱＬ４及び犠牲層ＳＮ４の形状が、絶縁層ＱＬ５及び犠牲層ＳＮ５に転写されて、凸状の絶縁層ＱＬ５及び犠牲層ＳＮ５が得られ、その両側に絶縁層ＱＬ６が露出し、凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３の形状が、絶縁層ＱＬ４及び犠牲層ＳＮ４に転写される。また、フォトレジスト膜Ｒ２３で覆われていない絶縁層ＱＬ３と、犠牲層ＳＮ３とがエッチングされる。これにより、露出した絶縁層ＱＬ６の上に、大きな凸状の絶縁層ＱＬ５及び犠牲層ＳＮ５と、これよりも小さい凸状の絶縁層ＱＬ４及び犠牲層ＳＮ４と、更に小さい凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３とが三段に形成される。
また、図７（ｃ）に示すように、凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２の上にフォトレジスト膜Ｒ２３が設けられている領域では、凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３の形状が、絶縁層ＱＬ４と犠牲層ＳＮ４に転写されて、凸状の絶縁層ＱＬ４及び犠牲層ＳＮ４が得られ、その両側に絶縁層ＱＬ５が露出する。また、凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２の形状が、絶縁層ＱＬ３と犠牲層ＳＮ３に転写されて、凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３が得られる。さらに、フォトレジスト膜Ｒ２３の下に、凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２が残り、その両側に絶縁層ＱＬ３が露出する。これにより、絶縁層ＱＬ５の上に、大きな凸状の絶縁層ＱＬ４及び犠牲層ＳＮ４と、これよりも小さい凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３と、更に小さい凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２とが三段に形成される。
図７（ｄ）を参照すると、フォトレジスト膜Ｒ２３は絶縁層ＱＬ１の上に形成されており、フォトレジスト膜Ｒ２３を用いたエッチングにより、絶縁層ＱＬ４の上に、大きな凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３と、これよりも小さい凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２と、更に小さい凸状の絶縁層ＱＬ１及び犠牲層ＳＮ１とが三段に形成される。
次に、図８（ａ）を参照すると、積層体ＴＳＫの上にフォトレジスト膜Ｒ３１が形成されている。フォトレジスト膜Ｒ３１は２つの開口ＱＰ３１を有し、各開口ＱＰ３１は、図中縦方向に細長く延びている。詳細には、各開口ＱＰ３１は、フォトレジスト膜Ｒ２１の４つの開口ＱＰ２１がそれぞれ配置されていた４つの領域のうちの２つの領域に跨って広がっており、絶縁層ＱＬ６，ＱＬ５，ＱＬ４が階段状に露出している。一方、絶縁層ＱＬ１～ＱＬ３はフォトレジスト膜Ｒ３１に覆われている。なお、後の工程において、図８（ａ）における一点鎖線ＬＬに沿って板状部ＳＴ（図１）が形成される。したがって、後に形成される板状部ＳＴを横切るように並ぶ、開口ＱＰ２１が配置されていた２つの領域が開口ＱＰ３１から露出する。
フォトレジスト膜Ｒ３１をマスクとして、第６回目のエッチングが行われる。具体的には、図８（ｂ）に示すように、フォトレジスト膜Ｒ３１の開口ＱＰ３１に露出した絶縁層ＱＬ６から犠牲層ＳＮ７まで（絶縁層ＱＬ６、犠牲層ＳＮ６、絶縁層ＱＬ７、犠牲層ＳＮ７）が除去される。すなわち、第６回目のエッチングにおいては、二組の絶縁層及び犠牲層が除去される。これにより、絶縁層ＱＬ８が露出する。絶縁層ＱＬ８の上に、平面視で、大きな凸状の三組の絶縁層及び犠牲層（絶縁層ＱＬ５、犠牲層ＳＮ５、絶縁層ＱＬ６、犠牲層ＳＮ６、絶縁層ＱＬ７、犠牲層ＳＮ７）と、その上の小さい凸状の絶縁層ＱＬ４及び犠牲層ＳＮ４と、その上の更に小さい凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３とが形成される。
図８（ｃ）を参照すると、同様に、絶縁層ＱＬ７の上に、平面視で、大きな凸状の三組の絶縁層及び犠牲層（絶縁層ＱＬ４、犠牲層ＳＮ４、絶縁層ＱＬ５、犠牲層ＳＮ５、絶縁層ＱＬ６、犠牲層ＳＮ６）と、その上の小さい凸状の絶縁層ＱＬ３及び犠牲層ＳＮ３と、その上の更に小さい凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２とが形成される。
さらに図８（ｄ）においては、絶縁層ＱＬ６の上に、平面視で、大きな凸状の三組の絶縁層及び犠牲層（絶縁層ＱＬ３、犠牲層ＳＮ３、絶縁層ＱＬ４、犠牲層ＳＮ４、絶縁層ＱＬ５、犠牲層ＳＮ５）と、その上の小さい凸状の絶縁層ＱＬ２及び犠牲層ＳＮ２と、その上の更に小さい凸状の絶縁層ＱＬ１及び犠牲層ＳＮ１とが形成される。
次に、フォトレジスト膜Ｒ３１がスリミングされると、図９（ａ）に示すように、開口ＱＰ３１が開口ＱＰ３２へと均一に拡大される。すなわち、開口ＱＰ３１よりも大きい開口ＱＰ３２を有するフォトレジスト膜Ｒ３２が形成される。詳細には、各開口ＱＰ３２は、フォトレジスト膜Ｒ２２の４つの開口ＱＰ２２がそれぞれ配置されていた４つの領域のうちの２つの領域に跨って広がっている。
フォトレジスト膜Ｒ３２をマスクとして第７回目のエッチングが行われる。このエッチングにおいても、二組の絶縁層及び犠牲層がエッチングされる。具体的には、図９（ｂ）に示すように、フォトレジスト膜Ｒ３２の開口に絶縁層ＱＬ５，ＱＬ８が露出する部分では、絶縁層ＱＬ８から犠牲層ＳＮ９までがエッチングされて絶縁層ＱＬ１０が露出するとともに、絶縁層ＱＬ５から犠牲層ＳＮ６までがエッチングされて絶縁層ＱＬ７が露出する。
同様に、図９（ｃ）に示すように、フォトレジスト膜Ｒ３２の開口に絶縁層ＱＬ４，ＱＬ７が露出する部分では、絶縁層ＱＬ７から犠牲層ＳＮ８までがエッチングされて絶縁層ＱＬ９が露出するとともに、絶縁層ＱＬ４から犠牲層ＳＮ５までがエッチングされて絶縁層ＱＬ６が露出する。
さらに、図９（ｄ）に示すように、フォトレジスト膜Ｒ３２の開口に絶縁層ＱＬ３，ＱＬ６が露出する部分では、絶縁層ＱＬ３から犠牲層ＳＮ４までがエッチングされて絶縁層ＱＬ５が露出するとともに、絶縁層ＱＬ６から犠牲層ＳＮ７までがエッチングされて絶縁層ＱＬ８が露出する。
この後、フォトレジスト膜Ｒ３２を除去すると、図１０に示すように、絶縁層ＱＬ１から絶縁層ＱＬ１０までがそれぞれ部分的に露出し、階段部ＳＲとなるべき仮の階段部が得られる。図１０（ａ）は、このようにして形成された階段部の上面図であり、図１０（ｂ）は、この階段部の斜視図である。図１０（ａ）に示されているように、絶縁層ＱＬ２から絶縁層ＱＬ１０までの９つ絶縁層は、平面視で格子状に配列されており、各々がテラス面となる。また、図１０（ｂ）に示されているように、Ｌ１－Ｌ１線、Ｌ２－Ｌ２線、及びＬ３－Ｌ３線に沿って（図１のｘ方向に沿って）形成され、一つの段が三組の絶縁層及び犠牲層を有する３つの階段が、Ｌ１－Ｌ１線、Ｌ２－Ｌ２線、及びＬ３－Ｌ３線に交差する方向（図１のｙ方向）に３列に並んでいる。また、この仮の階段部においては、当該交差する方向（図１のｙ方向）には、一つの段が一組の絶縁層及び犠牲層を有する３つの階段が形成されるということもできる。
この後、図１１（ａ）に示すように、図１０（ａ）に示した４つの階段部のうちの右側の２つの階段部を覆うようにフォトレジスト膜Ｒ４０が形成される。図１１（ａ）は、フォトレジスト膜Ｒ４０の上面図であり、図１１（ｂ）は、フォトレジスト膜Ｒ４０を用いたエッチングの前後における図１１（ａ）のＬ１―Ｌ１線に沿った断面図である。なお、図１１（ａ）のＬ１－Ｌ１線は、図３から図９までにおけるＬ１－Ｌ１線に対応する。
図１１（ｂ）に示すように、フォトレジスト膜Ｒ４０から露出する領域（フォトレジスト膜Ｒ４０の端部Ｒ４０Ｅよりも左側の領域）において、９組の絶縁層及び犠牲層がエッチングにより除去される。これにより、このエッチング前の段差形状が、下方の絶縁層と犠牲層へと転写される。具体的には、エッチング前には、テラス面として絶縁層ＱＬ４、ＱＬ７、及びＱＬ１０が露出していたところ、エッチング後には、絶縁層ＱＬ１３、ＱＬ１６、及びＱＬ１９が露出する。一方、フォトレジスト膜Ｒ４０に覆われている部分では、（フォトレジスト膜Ｒ４０の除去後に）テラス面としての絶縁層ＱＬ４、ＱＬ７、及びＱＬ１０が露出したままとなる。すなわち、フォトレジスト膜Ｒ４０を用いたエッチングにより、Ｌ１－Ｌ１線に沿った領域において、テラス面としての絶縁層の数が３から６へと倍増する。これは、図３から図９までに示したＬ２－Ｌ２線やＬ３－Ｌ３線に沿った領域でも同様である。したがって、このエッチングの後には、合計１８個の絶縁層ＱＬがテラス面として露出することとなる。
次いで、以上のように形成された仮の階段部を覆うように例えば酸化シリコン膜が堆積され、この酸化シリコン膜を例えば化学研磨平坦化（ＣＭＰ）法により平坦化すると、第２の層間絶縁膜ＩＬ２（図２）が形成される。ここで、上述の各絶縁層ＱＬもまた酸化シリコンで形成されるため、第２の層間絶縁膜ＩＬ２と各絶縁層ＱＬは実質的に一体化される。このため、例えば絶縁層ＱＬ４の下の犠牲層ＳＮ５のように、犠牲層ＳＮがむしろテラス面に相当することになる。この後、板状部ＳＴ（例えば図１参照）のためのスリットが形成され、スリットを通して犠牲層ＳＮが導電層ＷＬに置換される。導電層ＷＬは、上述のとおり、例えばタングステンなどの金属で形成されてよい。これにより、仮の階段部が階段部ＳＲとなる。続いて、第２の層間絶縁膜ＩＬ２を貫通して、導電層ＷＬ２～ＷＬ１０（図２）を含む合計１８個の導電層ＷＬのそれぞれに到達するホール（不図示）が形成される。これらのホールが金属により埋め込まれ、コンタクトＣＣ（図２）が形成される。ここで、１８個の導電層ＷＬはメモリセルＭＣ（図２（ｂ））のワード線となる。なお、導電層ＷＬ１は、上述のとおり、ソース側選択トランジスタのゲート線として機能し得る。
以下、本実施形態による半導体記憶装置１及びその製造方法が奏する効果について、比較例を参照しながら説明する。図１２は、比較例による半導体記憶装置における階段部を示す断面図である。比較例による半導体記憶装置は、例えば図１に示す、実施形態による半導体記憶装置１の一つのブロックＢＬＫにおける階段領域ＳＡの２つの階段部ＳＲが図１２に示す階段部に置き換えられることにより形成されている。このため、比較例による半導体記憶装置は、階段部（図１２）と、階段部に設けられるコンタクトと上層配線の配置などとを除き、実施形態による半導体記憶装置１と同じ構造を有している。
図１２に示すように、比較例による半導体記憶装置の階段部ＣＳＲは、中央に最下段を有し、互いにｘ方向に反対向きに昇段する２つの階段ＣＳＲ１，ＣＳＲ２を有している。また、各階段ＣＳＲ１，ＣＳＲ２は、導電層をテラス面とする６個の段を有している。このような構成によれば、この階段部ＣＳＲはｘ方向に合計１２個のテラス面を有し、それぞれに対してコンタクトが接続される。
一方、本実施形態による半導体記憶装置１においては、図１及び図１０から明らかなように、それぞれｘ方向に６個のテラス面を有する３つの階段が提供される。すなわち、合計で１８個のテラス面が提供される一方で、ｘ方向には６個のテラス面を有するに過ぎない。このため、比較例における階段部ＣＳＲのｘ方向の長さに比べて、実施形態における階段部ＳＲのｘ方向の長さを低減することが可能となる。これにより、半導体記憶装置１を小型化することも可能となる。
また、比較例による半導体記憶装置では、階段部ＣＳＲと、隣接する板状部ＳＴとの間に利用されない領域が生じ得る。しかしながら、実施形態による半導体記憶装置１によれば、そのような領域にもテラス面を形成することができ、そこにコンタクトＣＣを接続することが可能となる。したがって、無駄になり得る領域を有効に利用することができ、半導体記憶装置１の小型に寄与する。
さらに、半導体記憶装置の記憶容量の増大のため、導電層の数（メモリピラーに設けられるメモリセルの数に相当）を増やす場合には、それに応じてステップ面が設けられる。ステップ面の増加のためには、階段部を増加することになる。ここで、例えば比較例による半導体記憶装置の階段部ＣＳＲは、図１２に示すように１２個のステップ面を有するため、ステップ面の数を１２で除算した得た商に１を加えた数に等しい数の階段部ＣＳＲが必要となる。
一方、実施形態による半導体記憶装置１によれば、階段部ＳＲは１８個のテラス面を提供できるため、ステップ面の数を１８で除算すれ良いため、必要な階段部ＳＲの数は、比較例における階段部ＣＳＲに比べ、少なくてよい。しかも、その差は、テラス面の数（導電層の数）が増大するほど大きくなる。したがって、記憶容量の増大に伴って、実施形態における階段部ＳＲにより奏される効果は大きくなる。
なお、上述の実施形態においては、一つの階段領域ＳＡに２つの階段部ＳＲが設けられていたが、これに限らず、積層体ＳＫ（ＴＳＫ）の層数に応じて、例えば３つ以上の階段部ＳＲが設けられてよい。
また、上述の実施形態においては、階段部ＳＲはｙ方向に３列に並ぶ階段を有していたが、これに限らず、４列以上に並ぶ階段を有していてもよい。この場合、ｘ方向では、一つの段が４つ以上の導電層を有する階段となってよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、ＣＡ…セルアレイ領域、ＳＡ…階段領域、ＳＲ…階段部、ＣＳＲ１，ＣＳＲ２…階段、ＳＫ，ＴＳＫ…積層体、ＣＣ…コンタクト、ＴＰ…貫通接続部、ＩＬ１…第１の層間絶縁膜、ＩＬ２…第２の層間絶縁膜、ＱＬｍ，ＱＬ１～ＱＬ１０…絶縁層、ＷＬｍ，ＷＬ１～ＷＬ１０…導電層、ＳＮ１～ＳＮ１０…犠牲層、Ｓ…基板、Ｔｒ…トランジスタ、Ｖ…ビア、Ｐｇ…プラグ、Ｒ１０，Ｒ１１，Ｒ２１，Ｒ２２，Ｒ２３、Ｒ４０…フォトレジスト膜、ＱＰ２１，ＱＰ２２，ＱＰ２３…開口。

Claims (7)

  1. 複数の導電層と複数の絶縁層とが交互に一層ずつ積層された積層体の第１の領域に設けられ、前記導電層をテラス面として有し、前記積層体の積層方向に交差する第１の方向に少なくとも３列に並ぶ階段を含む階段部と、
    前記積層体の第２の領域に設けられ、前記積層方向に貫通し、前記複数の導電層と対向する位置に複数のメモリセルが構成される柱状体と、
    前記テラス面に接続するコンタクトと
    を備え、
    前記階段部は、前記第１の方向に、前記複数の導電層のうちの１つの導電層を有する第１の段ごとに昇段し、前記積層方向及び前記第１の方向と交差する第２の方向に、前記複数の導電層のうちの少なくとも３つの導電層を有する第２の段ごとに昇段する、
    半導体記憶装置。
  2. 前記積層体の前記第１の領域と前記第２の領域とを複数のブロックに分割する板状部を更に備える、請求項１に記載の半導体記憶装置。
  3. 前記板状部で分割された一つのブロックに少なくとも２つの前記階段部が設けられる、請求項２に記載の半導体記憶装置。
  4. 前記複数のブロックのうちの隣接する２つのブロックにおいて、前記階段部が前記板状部に対して対称に配置される、請求項２又は３に記載の半導体記憶装置。
  5. 複数の犠牲層と複数の絶縁層とを交互に一層ずつ積層することにより積層体を形成し、
    前記積層体の上面に形成された平面視矩形形状を有する第１のマスクを用いて、前記複数の犠牲層のうちの一つの犠牲層と前記複数の絶縁層のうちの一つの絶縁層との厚さに相当する第１のエッチング量で前記積層体をエッチングすることにより、第１の凸部を形成し、
    前記第１のマスクをスリミングすることにより第２のマスクを設け、
    前記第２のマスクを用いて前記第１のエッチング量で当該積層体をエッチングすることにより、第２の凸部と、前記第１の凸部が下層に転写された第３の凸部とを形成し、
    前記第２のマスクを用いたエッチングの後の当該積層体の上に、前記第３の凸部の４つの角部にそれぞれ接する４つの第１の開口を有する第３のマスクを設け、
    前記第３のマスクを用いて前記第１のエッチング量で当該積層体をエッチングし、
    前記第３のマスクをスリミングすることにより前記第１の開口よりも大きく、前記第１の凸部の４つの角部に接する４つの第２の開口を有する第４のマスクを設け、
    前記第４のマスクを用いて前記第１のエッチング量で当該積層体をエッチングし、
    前記第４のマスクをスリミングすることにより前記第２の開口よりも大きい４つの第３の開口を有する第５のマスクを設け、
    前記第５のマスクを用いて前記第１のエッチング量で当該積層体をエッチングし、
    前記第５のマスクを用いたエッチングの後の当該積層体の上に、４つの前記第１の開口が配置されていた４つの領域のうち２つの領域にそれぞれ跨る２つの第４の開口を有する第６のマスクを設け、
    前記第６のマスクを用いて、前記複数の犠牲層のうちの二つの犠牲層と前記複数の絶縁層のうちの二つの絶縁層との厚さに相当する第２のエッチング量で当該積層体をエッチングし、
    前記第６のマスクをスリミングすることにより、４つの前記第２の開口が配置されていた４つの領域のうち２つの領域にそれぞれ跨る２つの第５の開口を有する第７のマスクを設け、
    前記第７のマスクを用いて前記第２のエッチング量で当該積層体をエッチングすること
    を含む、半導体記憶装置の製造方法。
  6. 前記第７のマスクを用いたエッチングの後、前記複数の犠牲層をそれぞれ導電層に置き換えることを更に含む、請求項５に記載の製造方法。
  7. 前記複数の犠牲層が窒化シリコンにより形成され、前記導電層が金属により形成される、請求項６に記載の製造方法。
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