CN109698203B - 一种三维存储器及其制备方法 - Google Patents

一种三维存储器及其制备方法 Download PDF

Info

Publication number
CN109698203B
CN109698203B CN201910015846.5A CN201910015846A CN109698203B CN 109698203 B CN109698203 B CN 109698203B CN 201910015846 A CN201910015846 A CN 201910015846A CN 109698203 B CN109698203 B CN 109698203B
Authority
CN
China
Prior art keywords
channel
hole
dimensional memory
groove
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910015846.5A
Other languages
English (en)
Other versions
CN109698203A (zh
Inventor
王恩博
卢峰
刘沙沙
李兆松
何家兰
薛家倩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201910015846.5A priority Critical patent/CN109698203B/zh
Publication of CN109698203A publication Critical patent/CN109698203A/zh
Application granted granted Critical
Publication of CN109698203B publication Critical patent/CN109698203B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种三维存储器及其制备方法；其中，所述制备方法包括以下步骤：提供衬底；在所述衬底上形成叠层结构；所述叠层结构中包括最底层牺牲层；刻蚀所述叠层结构形成沟槽，所述沟槽至少延伸至所述最底层牺牲层的下表面以下；在所述沟槽内填充绝缘层；所述绝缘层至少覆盖所述最底层牺牲层的朝向所述沟槽的侧壁。

Description

一种三维存储器及其制备方法
技术领域
本发明涉及存储器件技术领域，尤其涉及一种三维存储器及其制备方法。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。为了获得更高的集成度以及数据存储密度，存储器的关键尺寸需要不断减小，对应的工艺成本及技术要求不断提高；在这种情况下，普通的平面存储器逐渐不能满足实际批量生产的需要，三维(3D)存储器应运而生。
三维存储器件包括用于形成存储单元的核心区以及用于形成外围结构的辅助区。在三维存储器件的核心区内，设置有若干沟道通孔，从而提供载流子流通的通道；而在一些辅助区，例如台阶区(Stair Step,SS)，设置有若干虚拟沟道通孔(Dummy Channel Hole,DCH)，这些虚拟沟道通孔中没有电流流过，仅起到支撑作用或者其他辅助作用。沟道通孔通常呈阵列形式并且交错排布；位于阵列中的沟道通孔，其四周的相邻沟道通孔排布较为对称；而对于位于三维存储器中所有沟道通孔的最边缘的沟道通孔而言，围绕在其周围的沟道通孔相对于该最边缘沟道通孔排列不对称；例如，一侧有其他沟道通孔，另一侧没有沟道通孔。目前，由于工艺限制，位于最边缘的沟道通孔经常出现栅极金属泄露问题，极大地影响了器件工作的可靠性。
发明内容
有鉴于此，本发明的主要目的在于提供一种三维存储器及其制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种三维存储器，包括：
衬底；
叠层结构，位于所述衬底上；所述叠层结构中包括所述三维存储器的最底层栅极；
沟槽，穿过所述叠层结构，并至少延伸至所述最底层栅极的下表面以下；
绝缘层，位于所述沟槽内；所述绝缘层至少覆盖所述最底层栅极的朝向所述沟槽的侧壁。
本发明实施例还提供了一种三维存储器，包括：
沟槽；
第一外延层，位于所述沟槽内；
绝缘层，至少位于所述沟槽的侧壁与所述外延层的侧壁之间。
上述方案中，所述沟槽内具有第一沟道通孔，所述第一沟道通孔为所述三维存储器的虚拟沟道通孔(DCH)。
上述方案中，所述沟槽内具有第一沟道通孔，所述第一沟道通孔为所述三维存储器的最边缘沟道通孔。
上述方案中，所述三维存储器还包括若干沟道通孔；围绕在所述沟槽周围的沟道通孔相对于所述沟槽排列不对称。
上述方案中，所述三维存储器还包括若干沟道通孔，所述沟槽的开口尺寸大于所述沟道通孔的开口尺寸。
上述方案中，所述沟槽内具有第一沟道通孔；所述第一沟道通孔内具有第一外延层；所述第一外延层的侧壁处存在空隙。
上述方案中，所述第一沟道通孔为所述三维存储器的最边缘沟道通孔；所述三维存储器还包括次边缘沟道通孔；所述次边缘沟道通孔内具有第二外延层；所述第二外延层的侧壁与所述次边缘沟道通孔的侧壁相接触，中间不存在空隙。
上述方案中，所述绝缘层选自与氮化硅在相同的刻蚀条件下具有不同的刻蚀速率的材料。
上述方案中，所述绝缘层的材料为氧化物。
本发明实施例还提供了一种三维存储器的制备方法，所述方法包括以下步骤：
提供衬底；
在所述衬底上形成叠层结构；所述叠层结构中包括最底层牺牲层；
刻蚀所述叠层结构形成沟槽，所述沟槽至少延伸至所述最底层牺牲层的下表面以下；
在所述沟槽内填充绝缘层；所述绝缘层至少覆盖所述最底层牺牲层的朝向所述沟槽的侧壁。
上述方案中，所述方法还包括：刻蚀所述绝缘层形成第一沟道通孔。
上述方案中，所述第一沟道通孔为所述三维存储器的虚拟沟道通孔(DCH)。
上述方案中，所述方法还包括：刻蚀所述叠层结构形成若干沟道通孔；所述第一沟道通孔位于所述三维存储器中所有沟道通孔的最边缘。
上述方案中，所述方法还包括：刻蚀所述叠层结构形成若干沟道通孔；围绕在所述沟槽周围的沟道通孔相对于所述沟槽排列不对称。
上述方案中，所述方法还包括：刻蚀所述叠层结构形成若干沟道通孔；所述沟槽的开口尺寸大于所述沟道通孔的开口尺寸。
上述方案中，所述方法还包括：在所述第一沟道通孔内形成第一外延层；所述第一外延层的侧壁处存在空隙。
上述方案中，所述第一沟道通孔为所述三维存储器的最边缘沟道通孔；所述三维存储器还包括次边缘沟道通孔；所述次边缘沟道通孔内具有第二外延层；所述第二外延层的侧壁与所述次边缘沟道通孔的侧壁相接触，中间不存在空隙。
上述方案中，所述绝缘层选自与牺牲层在相同的刻蚀条件下具有不同的刻蚀速率的材料。
上述方案中，所述绝缘层的材料为氧化物。
在本发明实施例提供的三维存储器及其制备方法中，通过设置沟槽，并在沟槽内填充绝缘层，所述绝缘层至少覆盖最底层栅极的朝向所述沟槽的侧壁，和/或覆盖沟槽内外延层的侧壁；如此，阻隔了最底层栅极在进行栅极金属填充时产生的泄露问题，避免了栅极金属漏电，提高了器件工作的可靠性。
附图说明
图1为三维存储器沟道通孔结构俯视示意图；
图2a和图2b分别为一实施例中三维存储器的X方向和Y方向的沟道通孔扫描电镜图；
图3为一实施例中三维存储器的结构剖面示意图；
图4为本发明实施例提供的三维存储器结构剖面示意图；
图5为本发明实施例提供的三维存储器的制备方法的流程示意图；
图6a至图6f为本发明实施例提供的三维存储器的制备过程中的器件结构剖面示意图。
附图标记说明：
100、200-三维存储器；
10、20-衬底；
11、21-叠层结构；211-牺牲层；212-介质层；
12、22-沟道通孔；221-第一沟道通孔/最边缘沟道通孔；222-次边缘沟道通孔；
13、23-外延层；231-第一外延层；232-第二外延层；
14、24-最底层栅极；
25-凹槽；
26-绝缘层；
27-沟道结构。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1示出了三维存储器沟道通孔结构的俯视示意图。图中左侧为核心区，右侧为辅助区；如图所示，在核心区与辅助区内分别排布有若干沟道通孔；其中，辅助区内的沟道通孔并不提供电流流通的通道，仅起到支撑作用或者其他辅助作用，因而称之为虚拟沟道通孔(DCH)。沟道通孔通常呈阵列排布；阵列中包括多行沟道通孔，如沿X-dir排列的沟道通孔；相邻两行沟道通孔交错排开；靠近阵列边缘的沟道通孔(如图中右侧三列沟道通孔)可以具有更大的开口尺寸以及更宽的间隔距离。值得注意的是，位于阵列中的沟道通孔，其四周的相邻沟道通孔排布较为对称；而对于位于三维存储器中所有沟道通孔的最边缘的沟道通孔而言，围绕在其周围的沟道通孔相对于该最边缘沟道通孔排列不对称。例如，图1中示出了三维存储器的右边缘沟道通孔，对于位于图中最右侧(X-dir的边缘)的沟道通孔而言，其上、下、左边均有相邻沟道通孔，而在其右侧没有沟道通孔；并且位于最右侧的一列(Y-dir)沟道通孔均存在这样的问题。
图2a以及图2b分别示出了一实施例中三维存储器的X方向和Y方向的沟道通孔扫描电镜图。由于工艺限制，位于最边缘的沟道通孔经常出现栅极金属泄露的问题。例如，图2a(对应于图1中任一X-dir沟道通孔)中最右侧的沟道通孔，以及图2b(对应于图1中最右侧一列Y-dir沟道通孔)中所有沟道通孔，均出现了栅极金属泄露的问题。
具体地，参见附图3，在一实施例中，三维存储器100包括：衬底10；叠层结构11，位于所述衬底10上；沟道通孔12，贯穿所述叠层结构11，并暴露所述衬底10；外延层(SEG)13，位于所述沟道通孔12底部的所述衬底10上；以及位于所述沟道通孔12内、所述SEG13上的沟道结构。当在沟道通孔12内外延生长形成SEG13时，对于最边缘的沟道通孔，由于围绕在其周围的沟道通孔相对于该最边缘的沟道通孔排列不对称，该最边缘的沟道通孔内经常出现SEG填充不满、存在空隙的问题。当执行后续工艺，去除叠层结构11中的牺牲层，并在牺牲层的位置填充栅极金属时，如最底层栅极(下选择管栅极BSG)14，栅极金属容易进入SEG的空隙内，从而造成栅极金属泄露，器件工作失效等问题。
基于此，本发明实施例提供了一种三维存储器；具体请参见附图4。
在一实施例中，三维存储器200，包括：衬底20；叠层结构21，位于所述衬底20上；所述叠层结构21中包括所述三维存储器200的最底层栅极24；沟槽25，穿过所述叠层结构21，并至少延伸至所述最底层栅极24的下表面以下；绝缘层26，位于所述沟槽内；所述最底层栅极24的朝向所述沟槽25的侧壁被所述绝缘层26覆盖。
在另一实施例中，三维存储器200，包括：沟槽25；第一外延层23，位于所述沟槽25内；绝缘层26，位于所述沟槽25的侧壁与所述外延层23的侧壁之间。
本发明实施例还提供了一种三维存储器的制备方法；具体请参见附图5。
所述方法包括以下步骤：
步骤101、提供衬底；
步骤102、在所述衬底上形成叠层结构；所述叠层结构中包括最底层牺牲层；
步骤103、刻蚀所述叠层结构形成沟槽，所述沟槽至少延伸至所述最底层牺牲层的下表面以下；
步骤104、在所述沟槽内填充绝缘层；所述绝缘层至少覆盖所述最底层牺牲层的朝向所述沟槽的侧壁。
可以理解地，本发明实施例提供的三维存储器及其制备方法，通过设置沟槽，并在沟槽内填充绝缘层，所述绝缘层覆盖最底层栅极的朝向所述沟槽的侧壁，和/或覆盖沟槽内外延层的侧壁；如此，阻隔了最底层栅极在进行栅极金属填充时产生的泄露问题，避免了栅极金属漏电，提高了器件工作的可靠性。
下面结合图6a至图6f中三维存储器的制备过程中的器件结构剖面示意图，对本发明再作进一步详细的说明。
首先，请参考图6a。如图所示，提供衬底20。所述衬底20可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。
在所述衬底20上形成有叠层结构21。所述叠层结构21可以首先通过在所述衬底20上交替堆叠牺牲层211和介质层212而形成。这里，所述牺牲层211将在填充栅极金属之前被去除，其材料可以选自氧化物层、氮化物层、碳化硅层、硅层和硅锗层中的任意一种。所述介质层212，可以作为栅极层间介质，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其他高介电常数(高k)介质层。本实施例中，介质层212可以由SiO2形成，牺牲层211可以由SiN形成，从而形成的叠层结构21为NO叠层。叠层结构21可以利用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺形成；其中，牺牲层211和介质层212可以具有彼此相同的厚度，也可以具有彼此不同的厚度。
值得注意的是，位于所述叠层结构21中最底层牺牲层211，在后续工序被去除后，其所在的位置填充栅极金属，形成三维存储器的下选择管栅极(BSG)。
接下来，请参考图6b，刻蚀所述叠层结构21形成沟槽25，所述沟槽25至少延伸至最底层牺牲层211的下表面以下。具体地，所述沟槽25可以延伸至所述衬底20的上表面。
所述沟槽25设置在三维存储器200的沟道通孔区域的最边缘；或者，设置在形成为围绕在所述沟槽25周围的沟道通孔相对于所述沟槽25排列不对称的位置。在一实施例中，在刻蚀沟道通孔之前，在所述三维存储器设计中最边缘的沟道通孔的位置外侧，先刻蚀形成沟槽25；并且设计中每一个最边缘的沟道通孔的外侧均可以对应地形成一沟槽25，如此，使得原本设计的最边缘沟道通孔变成为次边缘沟道通孔；或者，在所述三维存储器设计中任一四周呈不对称排列的沟道通孔的旁边，刻蚀形成所述沟槽25，以使所述四周呈不对称排列的沟道通孔最终被形成为四周具有对称排列。在另一实施例中，也可以在设计中将要形成最边缘或者其他形成为四周呈不对称排列的沟道通孔的位置上直接刻蚀形成沟槽25。
在一实施例中，所述沟槽25位于三维存储器200的辅助区的虚拟沟道通孔区域的边缘。
所述沟槽25的开口尺寸大于所述三维存储器件200的沟道通孔的开口尺寸。
接下来，请参考图6c，在所述沟槽25内填充绝缘层26。在一实施例中，所述绝缘层26可以填满所述沟槽25。所述绝缘层26可以覆盖所有牺牲层的朝向所述沟槽的侧壁；即在完成三维存储器的栅极金属填充后，所述绝缘层覆盖三维存储器中所有栅极层的侧壁。在本实施例中，所述绝缘层至少覆盖所述最底层牺牲层的朝向所述沟槽的侧壁。
所述绝缘层26的材料选自与牺牲层在相同的刻蚀条件下具有不同的刻蚀速率的材料；当牺牲层的材料为氮化硅时，选自与氮化硅具有较高刻蚀选择比的材料。所述绝缘层26优选为氧化物，例如二氧化硅。
接下来，请参考图6d，刻蚀所述绝缘层26形成第一沟道通孔221。该步骤可以在三维存储器制备过程中刻蚀沟道通孔的步骤中同步实现；即刻蚀所述叠层结构21形成若干沟道通孔时，所述第一沟道通孔221与所有沟道通孔同时刻蚀形成。如此，本发明实施例提供的技术方案仅对原本的三维存储器的制备过程稍作调整，即在刻蚀沟道通孔的步骤之前，增加了刻蚀沟槽以及填充绝缘层的步骤，而对于三维存储器的制备过程中的其他工艺步骤并无影响；如此，可以简单、有效地解决栅极金属漏电的问题。
在一实施例中，所述第一沟道通孔221为所述三维存储器200的虚拟沟道通孔(DCH)。根据所述沟槽25的形成位置，所述第一沟道通孔221可以为所述三维存储器200的最边缘沟道通孔，紧邻所述最边缘沟道通孔还设置有次边缘沟道通孔222；或者，所述第一沟道通孔221位于四周排布的沟道通孔相对于该第一沟道通孔221呈不对称排列的位置。
接下来，请参考图6e，在沟道通孔22底部的所述衬底20上，选择性外延生长，形成外延层23。在形成所述外延层之后，所述绝缘层至少位于所述沟槽的侧壁与所述外延层的侧壁之间。其中，在所述第一沟道通孔221内形成第一外延层231；所述第一外延层231的侧壁处存在空隙。在所述三维存储器200的次边缘沟道通孔222内，形成第二外延层232；所述第二外延层232的侧壁与所述次边缘沟道通孔222的侧壁相接触，中间不存在空隙。如此，在次边缘沟道通孔中，由于第二外延层的侧壁与所述次边缘沟道通孔的侧壁之间不存在空隙，因此不会出现栅极金属漏电问题；而对于位于最边缘或者其他四周沟道通孔呈不对称排列的位置上的第一沟道通孔，由于绝缘层至少覆盖最底层牺牲层(最终形成三维存储器的最底层栅极)的朝向所述沟槽的侧壁，和/或覆盖沟槽内第一外延层的侧壁；如此，阻隔了最底层栅极在进行栅极金属填充时产生的泄露问题，避免了栅极金属漏电。
接下来，请参考图6f，在所述沟道通孔22内的所述外延层23上形成沟道结构27。对于DCH而言，由于其通孔顶部也是开放的，因此在所述核心区的沟道通孔内形成沟道结构时，所述DCH内也会形成沟道结构。所述沟道结构27具体可以包括阻挡层-存储层-隧穿层结构，进一步在隧穿层上沉积沟道层，以及在沟道层上沉积沟道保护层，从而填满或部分填满所述沟道通孔22。
接下来，去除叠层结构21中的牺牲层211，并在所述牺牲层211的位置填充栅极金属，形成所述三维存储器200(如图4所示)。其中，在最底层所述牺牲层211的位置处形成所述三维存储器200的最底层栅极/下选择管栅极(BSG)24；在BSG24之上，可以形成所述三维存储器200的字线/存储单元栅极(WL1、WL2……)，以及虚设字线/虚设存储单元栅极(DWL1、DWL2……)。
如此，在本发明实施例制备得到的三维存储器中，栅极金属由于绝缘层的阻隔，不会进入到沟道通孔内；外延层由于绝缘层的覆盖，不会为栅极金属提供泄露的通道；从而有效地避免了栅极金属漏电，提高了器件工作的可靠性。
需要说明的是，本发明实施例提供的三维存储器与三维存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本发明实施例提供的三维存储器，其各技术特征组合已经可以解决本发明所要解决的技术问题；因而，本发明实施例所提供的三维存储器可以不受本发明实施例提供的三维存储器的制备方法的限制，任何能够形成本发明实施例所提供的三维存储器结构的制备方法所制备的三维存储器均在本发明保护的范围之内。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种三维存储器，其特征在于，包括：
衬底；
叠层结构，位于所述衬底上；所述叠层结构中包括所述三维存储器的最底层栅极；
沟槽，穿过所述叠层结构，并至少延伸至所述最底层栅极的下表面以下；
绝缘层，位于所述沟槽内；所述绝缘层至少覆盖所述最底层栅极的朝向所述沟槽的侧壁；
所述沟槽内具有第一沟道通孔，所述第一沟道通孔内形成有沟道结构；
所述沟槽的开口尺寸大于所述第一沟道通孔的开口尺寸；
所述第一沟道通孔为所述三维存储器的最边缘沟道通孔；或者，所述第一沟道通孔位于四周排布的沟道通孔相对于所述第一沟道通孔呈不对称排列的位置；
所述三维存储器还包括次边缘沟道通孔，所述次边缘沟道通孔内具有第二外延层，所述第二外延层的侧壁与所述最底层栅极的朝向所述次边缘沟道通孔的侧壁接触。
2.一种三维存储器，其特征在于，包括：
沟槽；
第一外延层，位于所述沟槽内；
绝缘层，至少位于所述沟槽的侧壁与所述第一外延层的侧壁之间；
所述沟槽内具有第一沟道通孔，所述第一沟道通孔内具有所述第一外延层以及位于所述第一外延层上的沟道结构；
所述沟槽的开口尺寸大于所述第一沟道通孔的开口尺寸；
所述第一沟道通孔为所述三维存储器的最边缘沟道通孔；或者，所述第一沟道通孔位于四周排布的沟道通孔相对于所述第一沟道通孔呈不对称排列的位置；
所述三维存储器还包括次边缘沟道通孔，所述次边缘沟道通孔内具有第二外延层，所述第二外延层的侧壁与所述三维存储器的最底层栅极的朝向所述次边缘沟道通孔的侧壁接触。
3.根据权利要求1或2所述的三维存储器，其特征在于，所述第一沟道通孔为所述三维存储器的虚拟沟道通孔。
4.根据权利要求1或2所述的三维存储器，其特征在于，所述三维存储器还包括若干沟道通孔，所述沟槽的开口尺寸大于所述沟道通孔的开口尺寸。
5.根据权利要求2所述的三维存储器，其特征在于，所述第一外延层的侧壁处存在空隙。
6.根据权利要求1或2所述的三维存储器，其特征在于，所述第二外延层的侧壁与所述次边缘沟道通孔的侧壁相接触，中间不存在空隙。
7.根据权利要求1或2所述的三维存储器，其特征在于，所述绝缘层选自与氮化硅在相同的刻蚀条件下具有不同的刻蚀速率的材料。
8.根据权利要求1或2所述的三维存储器，其特征在于，所述绝缘层的材料为氧化物。
9.一种三维存储器的制备方法，其特征在于，所述方法包括以下步骤：
提供衬底；
在所述衬底上形成叠层结构；所述叠层结构中包括最底层牺牲层；
刻蚀所述叠层结构形成沟槽，所述沟槽至少延伸至所述最底层牺牲层的下表面以下；
在所述沟槽内填充绝缘层；所述绝缘层至少覆盖所述最底层牺牲层的朝向所述沟槽的侧壁；
刻蚀所述绝缘层和所述叠层结构以分别形成第一沟道通孔和次边缘沟道通孔；在所述第一沟道通孔内形成沟道结构；
所述沟槽的开口尺寸大于所述第一沟道通孔的开口尺寸；
所述第一沟道通孔为所述三维存储器的最边缘沟道通孔；或者，所述第一沟道通孔位于四周排布的沟道通孔相对于所述第一沟道通孔呈不对称排列的位置；
所述次边缘沟道通孔内具有第二外延层，所述第二外延层的侧壁与所述最底层牺牲层的朝向所述次边缘沟道通孔的侧壁接触。
10.根据权利要求9所述的方法，其特征在于，所述第一沟道通孔为所述三维存储器的虚拟沟道通孔。
11.根据权利要求9所述的方法，其特征在于，所述方法还包括：刻蚀所述叠层结构形成若干沟道通孔；所述沟槽的开口尺寸大于所述沟道通孔的开口尺寸。
12.根据权利要求9所述的方法，其特征在于，所述方法还包括：在所述第一沟道通孔内形成第一外延层；所述第一外延层的侧壁处存在空隙。
13.根据权利要求9所述的方法，其特征在于，所述第二外延层的侧壁与所述次边缘沟道通孔的侧壁相接触，中间不存在空隙。
14.根据权利要求9所述的方法，其特征在于，所述绝缘层选自与牺牲层在相同的刻蚀条件下具有不同的刻蚀速率的材料。
15.根据权利要求9所述的方法，其特征在于，所述绝缘层的材料为氧化物。
CN201910015846.5A 2019-01-08 2019-01-08 一种三维存储器及其制备方法 Active CN109698203B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910015846.5A CN109698203B (zh) 2019-01-08 2019-01-08 一种三维存储器及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910015846.5A CN109698203B (zh) 2019-01-08 2019-01-08 一种三维存储器及其制备方法

Publications (2)

Publication Number Publication Date
CN109698203A CN109698203A (zh) 2019-04-30
CN109698203B true CN109698203B (zh) 2021-10-19

Family

ID=66232563

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910015846.5A Active CN109698203B (zh) 2019-01-08 2019-01-08 一种三维存储器及其制备方法

Country Status (1)

Country Link
CN (1) CN109698203B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397521B (zh) * 2020-11-13 2022-01-11 长江存储科技有限责任公司 一种半导体器件及其制作方法
CN112701123B (zh) * 2020-12-25 2022-05-10 长江存储科技有限责任公司 半导体器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876403A (zh) * 2017-03-07 2017-06-20 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN107564915A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107996000A (zh) * 2015-09-28 2018-05-04 桑迪士克科技有限责任公司 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591407B (zh) * 2017-08-31 2018-08-07 长江存储科技有限责任公司 一种3d nand存储器及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107996000A (zh) * 2015-09-28 2018-05-04 桑迪士克科技有限责任公司 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区
CN106876403A (zh) * 2017-03-07 2017-06-20 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN107564915A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Also Published As

Publication number Publication date
CN109698203A (zh) 2019-04-30

Similar Documents

Publication Publication Date Title
CN109075174B (zh) 多堆叠层三维存储器件及其制造方法
US9905664B2 (en) Semiconductor devices and methods of manufacturing the same
US10600800B2 (en) Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same
US10475804B1 (en) Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same
US9536895B2 (en) Methods of fabricating three-dimensional semiconductor devices
KR102452562B1 (ko) 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102422689B1 (ko) 다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
US11101288B2 (en) Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11257841B2 (en) Three-dimensional semiconductor memory device
CN109887917B (zh) 电子设备、三维存储器及其制作方法
CN110676259B (zh) 三维存储结构及其制作方法
US11244953B2 (en) Three-dimensional memory device including molybdenum word lines and metal oxide spacers and method of making the same
US11476276B2 (en) Semiconductor device and method for fabricating the same
WO2021225639A1 (en) Three-dimensional memory device with a dielectric isolation spacer and methods of forming the same
US11063063B2 (en) Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11201111B2 (en) Three-dimensional memory device containing structures for enhancing gate-induced drain leakage current and methods of forming the same
CN109698203B (zh) 一种三维存储器及其制备方法
US20210257301A1 (en) Semiconductor device and method for fabricating semiconductor device
US11257835B2 (en) Three-dimensional memory device containing a dummy memory film isolation structure and method of making thereof
US10886366B2 (en) Semiconductor structures for peripheral circuitry having hydrogen diffusion barriers and method of making the same
KR20210002137A (ko) 수직형 메모리 장치
CN114730766A (zh) 半导体器件及其制备方法
CN111863823A (zh) 半导体存储器件
US7394128B2 (en) Semiconductor memory device with channel regions along sidewalls of fins
US11626417B2 (en) Three-dimensional semiconductor memory device and method of fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant