CN109075174B - 多堆叠层三维存储器件及其制造方法 - Google Patents

多堆叠层三维存储器件及其制造方法 Download PDF

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Abstract

公开了三维存储器件的方法和结构。在示例中，存储器件包括衬底和多堆叠层阶梯结构。多堆叠层阶梯结构可包括堆叠在衬底之上的多个阶梯结构。多个阶梯结构中的每一个可包括多个导体层，每个导体层位于两个绝缘层之间。存储器件还可以包括在多堆叠层阶梯结构之上的填充结构、延伸穿过多堆叠层阶梯结构的半导体沟道、以及延伸穿过多堆叠层阶梯结构和填充结构的支撑柱。半导体沟道可包括未对准的侧壁表面，并且支撑柱可包括对准的侧壁表面。

Description

多堆叠层三维存储器件及其制造方法
背景技术
闪存器件经历了快速发展。闪存器件可以在相当长的时间内存储数据而无需供电，并且具有诸如高集成度、快速访问、易于擦除和重写的优点。为了进一步提高位密度并降低闪存器件的成本，已经开发出三维NAND闪存器件。
三维(3D)NAND存储器件包括布置在衬底上的一个或多个字线(或栅电极)堆叠层，其中多个半导体沟道穿过字线到衬底中并与字线交叉。字线堆叠层包括沿垂直于衬底的方向堆叠的不同层面/层级的字线，其中不同的层面/层级表示与衬底的表面不同的高度。
多堆叠层(或多层面)3D NAND存储器件通常包括沿垂直于衬底的方向布置的字线的多堆叠层。在每个堆叠层中分别形成沟道孔，用于随后穿过多堆叠层3D存储器件形成半导体沟道。这种布置可以具有例如允许沿垂直于衬底的方向形成更多存储单元的优点，从而减少了在阶梯形成期间的光掩模的数量，并且避免了在高纵横比蚀刻期间衬底过蚀刻。为了形成这种多堆叠层存储器件，在制造过程中使用支撑柱来提供机械支撑并防止图案坍塌。然而，半导体沟道和支撑柱的制造过程耗时且昂贵。
发明内容
因此，本文公开了三维存储器件架构和制造方法的实施例。所公开的结构和方法提供许多益处，包括但不限于简化制造工艺，减小三维存储器件的尺寸，以及改善其上形成三维存储器件的芯片的空间利用率。
在一些实施例中，存储器件包括衬底和多堆叠层阶梯结构。多堆叠层阶梯结构可包括堆叠在衬底之上的多个阶梯结构。多个阶梯结构中的每一个可以包括多个导体层，并且多个导体层中的每一个位于两个绝缘层之间。在一些实施例中，存储器件还包括围绕多堆叠层阶梯结构的填充结构，延伸穿过多堆叠层阶梯结构的半导体沟道，以及延伸穿过多堆叠层阶梯结构和填充结构的支撑柱。半导体沟道可包括未对准的侧壁表面，并且支撑柱可包括对准的侧壁表面。
在一些实施例中，多堆叠层阶梯结构包括在衬底之上的第一阶梯结构和在第一阶梯结构之上的第二阶梯结构。
在一些实施例中，支撑柱从第二阶梯结构的顶表面延伸到第一阶梯结构的底表面。
在一些实施例中，支撑柱和半导体沟道包括相同的填充层。
在一些实施例中，支撑柱和半导体沟道各自均填充有电荷捕获膜、半导体沟道膜和电介质芯中的至少一种。
在一些实施例中，支撑柱和半导体沟道填充有不同的填充层。
在一些实施例中，支撑柱填充有绝缘材料和由绝缘材料围绕的柱支撑材料中的至少一种。在一些实施例中，半导体沟道填充有电荷捕获膜、半导体沟道膜和电介质芯中的至少一种。
在一些实施例中，绝缘材料包括氧化硅，并且金属材料包括铜、钴、镍和铝中的至少一种。
在一些实施例中，存储器件还包括在第一阶梯结构和第二阶梯结构之间的接合绝缘层、以及在第二阶梯结构之上的绝缘帽层。
在一些实施例中，存储器件还包括在半导体沟道之上的漏极区。
在一些实施例中，存储器件还包括在两个相邻阶梯结构之间的半导体沟道中的连接层。连接层可以包括掺杂的半导体材料，并且由连接层分开的半导体沟道的部分可以各自形成半导体子沟道。
在一些实施例中，一种用于形成存储器件的方法包括在衬底之上形成彼此堆叠的多个电介质堆叠层，以产生多堆叠层阶梯结构。多个电介质堆叠层中的每一个可包括沿垂直于衬底的顶表面的方向布置的多个电介质对。在一些实施例中，该方法还包括基于多个电介质堆叠层形成多堆叠层阶梯结构，形成围绕多堆叠层阶梯结构的填充结构，以及形成延伸穿过多阶梯结构的半导体沟道。半导体沟道可包括未对准的侧壁表面。该方法还可包括形成延伸穿过多阶梯结构和填充结构中的至少一个的支撑柱。支撑柱可包括对准的侧壁表面。
在一些实施例中，形成支撑柱包括在填充结构和多堆叠层阶梯结构中的至少一个之上形成光刻胶层，以及图案化光刻胶层以形成具有暴露填充结构的一部分的开口的图案化光刻胶层。开口的位置可以对应于支撑柱的位置。在一些实施例中，形成支撑柱还包括使用图案化的光刻胶层作为蚀刻掩模，以蚀刻穿过填充结构和多堆叠层阶梯结构中的至少一个以形成柱孔，其中柱孔的底部接触衬底，并用第一材料填充柱孔。
在一些实施例中，形成半导体沟道包括在多个电介质堆叠层的第一电介质堆叠层中形成第一子沟道孔，并用牺牲填充材料填充第一子沟道孔以形成牺牲填充结构。该方法还包括在第一电介质堆叠层之上形成第二电介质堆叠层并在第二电介质堆叠层中形成第二子沟道孔。在一些实施例中，第二子沟道孔沿着垂直于衬底的顶表面的方向与牺牲填充结构对准，并且第二子沟道孔邻接第一子沟道孔以形成穿过多个电介质堆叠层并到衬底中的沟道孔。在一些实施例中，该方法还包括去除第一子沟道孔中的牺牲填充结构，以及用第二材料填充沟道孔。
在一些实施例中，第一材料与第二材料相同并且通过相同的制造操作形成，并且相同的制造操作包括将电荷捕获膜、半导体沟道膜和电介质芯中的至少一种顺序地沉积到沟道孔和柱孔中。
在一些实施例中，在形成第二子沟道孔之前形成柱孔。
在一些实施例中，在形成第二子沟道孔之前且在形成牺牲填充结构之后形成柱孔。
在一些实施例中，在形成第一子沟道孔和第二子沟道孔之后形成柱孔。
在一些实施例中，第一材料与第二材料不同，并且通过与第二材料不同的沉积操作形成。
在一些实施例中，第一材料包括绝缘材料和由绝缘材料围绕的柱支撑材料中的至少一种，并且第二材料包括电荷捕获膜、半导体沟道膜以及电介质芯中的至少一种。
在一些实施例中，绝缘材料包括氧化硅，并且柱支撑材料包括铜、钴、镍和铝中的至少一种。
在一些实施例中，形成半导体沟道包括在第一电介质堆叠层中形成第一半导体子沟道，在第一半导体子沟道之上形成连接层，其中连接层包括掺杂的半导体材料，并且形成第二电介质堆叠层和第二电介质堆叠层中的第二半导体子沟道。第二半导体子沟道可以对准并邻接第一半导体子沟道，以形成延伸穿过多个电介质堆叠层并到衬底中的半导体沟道。
在一些实施例中，形成第一半导体子沟道包括在多个电介质堆叠层的第一电介质堆叠层中形成第一子沟道孔并将第二材料沉积到第一子沟道孔中。在一些实施例中，形成第二半导体子沟道孔包括在多个电介质堆叠层的第一电介质堆叠层之上形成第二电介质堆叠层和在第二电介质堆叠层中形成第二子沟道孔，以及将第二材料沉积到第二子沟道孔中。第二子沟道孔可以沿垂直于衬底的顶表面的方向对准并邻接第一子沟道孔。
在一些实施例中，第一材料与第二材料相同并且通过相同的制造操作形成，并且相同的制造操作包括将电荷捕获膜、半导体沟道膜和电介质芯中的至少一种顺序地沉积到沟道孔和柱孔中。
在一些实施例中，在形成第二子沟道孔之前形成柱孔。
在一些实施例中，在形成第一半导体子沟道之后且在形成第二子沟道孔之前形成柱孔。
在一些实施例中，在形成第一半导体子沟道和第二子沟道孔之后形成柱孔。
在一些实施例中，第一材料与第二材料不同，并且通过与第二材料不同的沉积操作来形成。
在一些实施例中，第一材料包括绝缘材料和由绝缘材料围绕的柱支撑材料中的至少一种，并且第二材料包括电荷捕获膜、半导体沟道膜以及电介质芯中的至少一种。
在一些实施例中，绝缘材料包括氧化硅，并且柱支撑材料包括铜、钴、镍和铝中的至少一种。
在一些实施例中，在形成多堆叠层阶梯结构和第一子沟道孔之后形成柱孔。
在一些实施例中，一种用于形成存储器件的方法包括在衬底之上沉积彼此堆叠的多个电介质堆叠层以形成多电介质堆叠结构。多个电介质堆叠层中的每一个可包括沿垂直于衬底的顶表面的方向交替布置的多个第一材料层和第二材料层。该方法还可以包括在多个电介质堆叠层的第一电介质堆叠层中形成第一半导体子沟道，以及在第一电介质堆叠层之上形成多个电介质堆叠层的第二电介质堆叠层。该方法还可以包括在第二电介质堆叠层中形成第二半导体子沟道。第二半导体子沟道可以沿着垂直于衬底的顶表面的方向与第一半导体子沟道对准。该方法还可以包括图案化多电介质堆叠结构以形成多堆叠层阶梯结构。
在一些实施例中，图案化多电介质堆叠结构包括单个阶梯形成图案化工艺。
在一些实施例中，阶梯形成图案化工艺包括在多电介质堆叠结构之上形成光刻胶层，沿平行于衬底的顶表面的第一方向修整光刻胶层，以及蚀刻多电介质-堆叠层结构，使用修整的光刻胶层作为蚀刻掩模以形成阶梯。
在一些实施例中，形成第一半导体子沟道和第二半导体子沟道包括在第一电介质堆叠层中形成第一子沟道孔和在第二电介质堆叠层中形成第二子沟道孔，并用沟道形成层填充第一子沟道孔和第二子沟道孔中的每一个。
在一些实施例中，沟道形成材料包括电荷捕获膜、半导体沟道膜和电介质芯中的至少一种。
在一些实施例中，该方法还包括在第一电介质堆叠层之间形成接合绝缘材料层，在接合绝缘材料层中形成开口以暴露第一半导体子沟道，以及执行凹槽蚀刻以去除第一半导体子沟道的沟道形成层的顶部并形成凹槽区。该方法还可以包括在凹槽区中形成连接层并图案化接合绝缘材料层以形成接合绝缘层。
在一些实施例中，形成连接层包括沉积掺杂的半导体材料。
在一些实施例中，掺杂半导体材料包括掺杂硅。
在一些实施例中，该方法还包括在第二半导体子沟道之上形成漏极区。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的通用实践，各种特征未按比例绘制。实际上，为了清楚说明和讨论，可以任意增加或减少各种特征的尺寸。可以重复元素的多个实例，其中示出了元素的单个实例，除非明确描述或清楚指出不存在元素的重复。
图1-12各自是根据一些实施例的在示例性制造工艺的不同阶段的3D存储器件的横截面视图的图示。
图13是根据一些实施例的形成3D存储器件的示例性制造工艺。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于衬底的横向表面。
在本公开中，为了便于描述，“层级”用于指沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“层级”，牺牲层和下面的绝缘层可以一起被称为“层级”，字线和下面的绝缘层可以一起被称为“层级”，具有基本相同高度的字线可以被称为“字线的层级”或类似的，等等。
三维NAND存储器工业的趋势包括器件尺寸的减小和制造工艺的简化。在多堆叠层3D存储器件中，多堆叠层的字线(控制栅电极)沿垂直于衬底的顶表面的方向排列。“堆叠层”是指沿指定方向布置的一堆物体。这些字线被布置成形成多堆叠层阶梯结构。用于存储数据的存储单元嵌入在字线堆叠层中，并且半导体沟道穿过字线堆叠层形成。该配置允许在单位区域内形成更多存储单元。
为了形成多堆叠层3D NAND存储器件，通过在多堆叠层阶梯结构中用导电材料替换牺牲材料层来形成不同堆叠层中的不同层级的字线。通过多堆叠层阶梯结构形成支撑柱，以防止在字线形成期间图案坍塌。在示例中，沿垂直于衬底表面的方向顺序地形成多个电介质堆叠层或电介质对(例如，牺牲材料层/绝缘材料层对)的多堆叠层。多个电介质堆叠层可包括相同数量的不同数量的电介质阶梯，例如32层级、48层级和64层级。首先形成在底部的电介质堆叠层(例如，最接近衬底的顶表面的下部电介质堆叠层)，并在该堆叠层中形成子沟道孔和子柱孔。在下部电介质堆叠层的电介质对上执行图案化工艺以形成阶梯结构(例如，下部阶梯结构)。然后在下部电介质堆叠层之上形成另一个电介质堆叠层，并进行类似的制造工艺，以形成具有子沟道孔和子柱孔的上部阶梯结构。上部阶梯结构中的子沟道孔和子柱孔沿着垂直于衬底表面的方向对准并邻接下部阶梯结构中的子沟道孔和子柱孔。上部阶梯结构和下部阶梯结构形成多堆叠层阶梯结构。然后用合适的材料填充相邻的子沟道孔和相邻的子柱孔，以分别形成半导体沟道和支撑柱。在本公开中，子沟道孔和子柱孔分别指的是在一个电介质堆叠层/阶梯结构中形成的腔结构，并且仅用于区分穿过多堆叠层阶梯结构的沟道孔和柱孔(邻接的腔结构)。术语“子沟道孔”和“子柱孔”在其他方面(例如制造顺序或功能)并不意味着任何差异。
在该制造工艺中，分别图案化电介质堆叠层(例如，上部电介质堆叠层和下部电介质堆叠层)以形成相应的阶梯结构(例如，上部阶梯结构和下部阶梯结构)，并且使用单独的光掩模来执行图案化工艺。在沉积下一个电介质堆叠层之前形成不同阶梯结构的子沟道孔和子柱孔。然后，穿过多堆叠层阶梯结构的半导体沟道和支撑柱通常通过沿垂直于衬底表面的方向分别邻接相邻的电介质阶梯结构的子沟道孔和子柱孔并用合适的材料(例如填充半导体沟道的材料)填充邻接的子沟道和子柱孔来形成。
上述制造过程可能具有若干问题。首先，因为经常使用不同的光掩模(或不同的光掩模组)来图案化每个电介质堆叠层的子沟道孔和子柱孔，所以用于形成多堆叠层阶梯结构的光掩模的数量和相应的光刻操作可能是不希望的大，从而增加了制造工艺的成本和处理时间。第二，因为在形成下部阶梯结构及其电介质填充结构(例如，下部电介质填充结构)之后经常形成上部电介质堆叠层，所以在下部阶梯和下部电介质填充结构上的处理(例如，蚀刻)经常影响上部电介质堆叠层的膜质量。例如，下部阶梯的形貌和下部电介质填充结构可能导致上部电介质堆叠层中的缺陷，从而不利地影响上部电介质堆叠层的膜质量。第三，同一电介质堆叠层的子沟道孔和子柱孔通常具有不同的尺寸，并且通常由相同的图案化/蚀刻工艺形成，使得将它们一起形成具有高均匀性而具有挑战性，此外，因为穿过多堆叠层阶梯结构的沟道孔和柱孔是通过沿垂直于衬底的表面的方向将每个阶梯结构的子沟道孔和子柱孔邻接而形成，因此子沟道孔和子柱孔的蚀刻和对准可能需要更高的精度控制。
穿过存储结构的柱孔的内侧壁(或侧壁)可以通过分别邻接堆叠在一起的多个阶梯结构的支撑柱的侧壁来形成。通过上述制造工艺形成的支撑柱可以被称为具有“邻接/连接的侧壁”，其可以包括由子柱孔的邻接形成的一个或多个连接部分(例如，在两个邻接的侧壁的界面处)。因此，侧壁可以在连接部分处具有未对准(或分离)的表面。未对准的表面可以指由蚀刻具有高纵横比(例如，大于4)的孔引起的不一致的孔尺寸。例如，当第一子柱孔邻接下面的第二子柱孔时，第一子柱孔的底部的直径可以小于第二子柱孔的顶部的直径，从而在邻接的界面处产生沿垂直方向的未对准的表面。相反，形成为没有邻接的子柱孔的柱孔可以被称为具有对准(或非分离)表面的侧壁。例如，由本公开形成的柱孔可以延伸穿过存储结构并且可以具有对准的侧壁表面。
为简单起见，将电介质堆叠层的电介质对重复蚀刻成基于电介质堆叠层的阶梯结构的制造工艺被称为“阶梯形成图案化”工艺。每个阶梯形成图案可以包括对相应的电介质堆叠层的电介质对的多个重复蚀刻/图案化。在一些实施例中，通常采用两个阶梯形成图案化工艺来形成双堆叠层阶梯结构。
本公开描述了用于形成3D存储器件的结构和方法。根据所公开的结构和方法，通过一个阶梯形成图案化工艺来图案化形成多堆叠层存储器件的多堆叠层的电介质对，以形成多堆叠层阶梯结构。可以在沉积多个电介质堆叠层的电介质对之后执行多个电介质堆叠层的电介质对的蚀刻。可以在通过一个图案化工艺形成多堆叠层阶梯结构之后，形成穿过多堆叠层阶梯结构的柱孔。可以例如在形成上部电介质堆叠层的沟道孔之前或之后形成柱孔。可以通过用任何合适的材料(例如，采用半导体沟道的膜沉积形成半导体沟道的相同材料)填充柱孔来形成存储器件的支撑柱。类似的工艺也可用于在双沟道存储器件中形成支撑柱。
通过使用所公开的结构和方法，可以通过一个阶梯形成图案化工艺来形成多堆叠层阶梯结构，从而避免不同电介质堆叠层的多个图案化。减少数量的光掩模和光刻工艺可用于形成具有半导体沟道和支撑柱的多堆叠层阶梯结构。3D存储器件的形成可以简化并且耗时更少。同时，支撑柱的形成可与多堆叠层阶梯结构的形成兼容。形成支撑柱需要较少的图案化，并因此3D存储器件的制造过程被简化并且成本较低，这又可以提高器件产量和性能。
出于说明性目的，3D NAND存储器件用于描述本公开。示例性3D NAND存储器件包括上部字线堆叠层和下部字线堆叠层，其分别由上部电介质堆叠层和下部电介质堆叠层形成。所公开的方法可用于形成具有增加数量的堆叠层的任何合适的多堆叠层存储器件。在各种实施例中，上部电介质堆叠层可代表多个电介质堆叠层的最后电介质堆叠层。
在本公开中，“阶梯结构”或“台阶式腔结构”或类似物是指具有台阶式表面的结构。在本公开中，“台阶式表面”是指包括至少两个水平表面(例如，沿着x-y平面)和至少两个(例如，第一和第二)垂直表面(例如，沿着z轴)的一组表面，使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“台阶”或“阶梯”是指一组邻接表面的高度的垂直偏移。在本公开的附图中，x轴沿垂直于y-z平面的方向传播。
在本公开中，电介质堆叠层或电介质对堆叠层是指沿垂直于衬底的顶表面的方向堆叠的一堆(或多个)电介质对。电介质堆叠层可以经历图案化和/或蚀刻工艺以形成阶梯结构。例如，可以图案化/蚀刻下部/底部电介质堆叠层以形成下部/底部阶梯结构，等等。因此，可以图案化/蚀刻多个电介质堆叠层，在衬底之上的另一个的顶部上的一个，以形成多堆叠层阶梯结构。在每个阶梯结构中形成的沟道孔可以对准并邻接相邻(例如，上部或下部)阶梯结构的沟道孔，以形成穿过多堆叠层阶梯结构的邻接/组合沟道孔。术语“穿过”物体是指从物体的顶表面/部分到底表面/部分。例如，穿过每个阶梯结构的沟道孔可以邻接以形成穿过多堆叠层阶梯结构的沟道孔，并且柱孔可以形成为穿过存储结构。为了描述简单，“多堆叠层阶梯结构”可以与实施例中的“阶梯结构”互换。
示出了用于形成3D存储器件的制造工艺。图1-6示出了穿过3D多堆叠层存储器件的多堆叠层阶梯结构形成支撑柱的示例性过程，并且图7-12示出了在3D多堆叠层存储器件中形成多堆叠层阶梯结构的示例性过程。
图1示出了根据一些实施例的在形成3D NAND存储器件的制造工艺开始时的存储结构100的截面图。如图1所示，存储结构100包括衬底107、衬底107中的第一掺杂区106、第一掺杂区106中的第二掺杂区105、衬底107之上的电介质层104、衬底107之上并由隔离层109覆盖的多个晶体管108、以及电介质层104和隔离层109之上的第一电介质堆叠层103。为了说明的目的，存储结构100可以分成核心区域110和外围区域120。外围区域120可以包括用于提供控制信号的多个晶体管108，并且可以围绕核心区域110。根据存储器件的类型，外围区域120也可以在核心区域110下面。
在核心区域110中，第一电介质堆叠层103(例如，下部电介质堆叠层)可包括沿垂直于衬底107的顶表面的方向(例如，z轴)重复布置的多个电介质对。电介质对可包括牺牲材料层和绝缘材料层。第一电介质堆叠层103可包括沿z轴交替堆叠的牺牲材料层和绝缘材料层。在电介质对中，102和101均可以是牺牲材料层和绝缘材料层中的一种。在本公开中，102表示绝缘材料层，并且101表示牺牲材料层。牺牲材料层101和绝缘材料层102可包括不同的材料。在一些实施例中，牺牲材料层101包括氮化硅，并且绝缘材料层102包括氧化硅。在随后的制造工艺中，存储单元可以形成在核心区域110中。在一些实施例中，电介质层104是栅极电介质层并且包括合适的氧化物，例如氧化硅。
外围区域120包括任何外围设备(例如，由晶体管108表示)、外围设备之上的隔离层109、以及在外围设备之上重复布置的多个电介质对。隔离层109可以包括任何合适的绝缘材料(例如，氧化硅)，并且可以保护外围设备并将其与其他设备或结构隔离。在一些实施例中，第一掺杂区106包括深N阱(DNW)，并且第二掺杂区105包括高电压P阱(HVPW)。出于说明性目的，在附图中仅描绘和标记与本公开相关的元件。在一些实施例中，在沉积第一电介质堆叠层103之前形成外围设备。由于外围设备的高度，第一电介质堆叠层103的电介质对可以在核心区域110和外围区域120之间的高度上具有垂直偏移。
在一些实施例中，衬底107包括用于形成三维存储器件的任何合适的材料。例如，衬底107可包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V化合物。第一掺杂区106和第二掺杂区105各自均可以通过合适的掺杂工艺(例如离子注入)形成。
存储结构100提供用于制造3D存储器件的基础，并且可使用任何合适的工艺形成。例如，存储结构100可以通过在衬底107之上沉积电介质材料堆叠层(未示出)并平坦化电介质材料堆叠层来形成。在一些实施例中，提供具有第一掺杂区106和第二掺杂区105的衬底107，并且在衬底107之上形成外围器件(例如，多个晶体管108)和隔离层109。电介质膜可以被沉积在衬底107之上，并被图案化以形成电介质层104。可以通过在衬底107之上交替地沉积绝缘材料层102和牺牲材料层101，在电介质层104和隔离层109之上形成电介质材料堆叠层。牺牲材料层101和绝缘材料层102可以具有相同或不同的厚度。牺牲材料层101可包括与绝缘材料层102不同的任何合适材料。例如，在一些实施例中，牺牲材料层101可包括多晶硅、氮化硅、多晶锗和/或多晶锗硅。在一些实施例中，牺牲材料层101包括氮化硅。绝缘材料层102可包括任何合适的绝缘材料，例如氧化硅。牺牲材料层101和绝缘材料层102的沉积可以包括任何合适的沉积方法，例如等离子体增强CVD(PECVD)、溅射、原子层沉积(ALD)等。
此外，可以执行平坦化工艺以将电介质材料堆叠层平坦化为合适的厚度。由此可以形成第一电介质堆叠层103。在一些实施例中，核心区域110的顶表面与外围区域120的顶表面齐平。在一些实施例中，牺牲材料层101通过平坦化工艺暴露在核心区域110中。在一些实施例中，平坦化工艺包括化学机械平坦化(CMP)工艺。
图2示出根据一些实施例的基于存储结构100形成的存储结构200的横截面图。如图2所示，可以通过在第一电介质堆叠层103中形成多个第一子沟道孔205、用牺牲填充结构207填充第一子沟道孔205、以及在第一电介质堆叠层103之上形成第二电介质堆叠层206(例如，上部电介质堆叠层)来形成存储结构200。第一电介质堆叠层103和第二电介质堆叠层206可以形成双堆叠电介质堆叠层203(术语“电介质堆叠层203”也可以指双堆叠电介质堆叠层203)。出于说明性目的，存储结构200被划分为核心区域210和外围区域220，每个分别对应于图1的核心区域110和外围区域120。在一些实施例中，核心区域210的顶表面与外围区域220的顶表面齐平。
可以使用任何合适的工艺来形成存储结构200。在一些实施例中，在第二电介质堆叠层206沉积在其上之前，首先在第一电介质堆叠层103中形成第一子沟道孔205。可以通过例如使用光刻在第一电介质堆叠层103之上图案化光刻胶层以在图案化的光刻胶层中形成开口、以及执行蚀刻工艺以去除第一电介质堆叠层103中由开口限定的电介质材料来形成第一子沟道孔205。开口的位置可以对应于第一子沟道孔205的位置。蚀刻工艺可以包括任何合适的湿法蚀刻和/或干法蚀刻。在一些实施例中，执行各向异性蚀刻以垂直地(例如，沿z轴)去除材料。第一子沟道孔205可以延伸穿过第一电介质堆叠层103并且基本上延伸到第二掺杂区域105中和/或延伸到衬底107中。在一些实施例中，第一子沟道孔205可以具有基本上矩形的横截面形状。在一些实施例中，第一子沟道孔205可具有基本上梯形的横截面形状。在一些实施例中，第一子沟道孔205的水平尺寸(例如，沿x轴)可以例如由于制造工艺而朝向衬底减小。第一子沟道孔205的形状的任何变化仍然在本公开的范围内。
可以进一步沉积牺牲填充材料以填充在第一子沟道孔205中。可以执行任何合适的沉积工艺以将牺牲填充材料沉积到第一子沟道孔205和第一电介质堆叠层103之上的其他区域中。沉积在第一子沟道孔205中的牺牲填充材料可以形成牺牲填充结构207。可以执行任何合适的平坦化方法(例如，CMP)和/或凹槽蚀刻(例如，干法蚀刻和/或湿法蚀刻)以去除第一电介质堆叠层103之上的任何过量的牺牲填充材料。牺牲填充材料可以包括任何合适的非导电材料(例如，非晶硅、多晶硅、硅锗、无定形碳、氮化硅、类金刚石碳和多孔有机硅酸盐玻璃)，并且可以通过任何合适的沉积方法(例如CVD和/或旋涂)来沉积。
在一些实施例中，可以在第一电介质堆叠层103之上沉积绝缘层(图2中未示出)。绝缘层可以包括合适的绝缘材料，例如形成第一电介质堆叠层103的一种或多种材料。可以在形成第一子沟道孔205之前或者在沉积牺牲填充材料之后形成绝缘层。如果在形成第一子沟道孔205之前形成绝缘层，则形成第一子沟道孔205可以包括在绝缘层中形成开口并去除由开口暴露的第一电介质堆叠层103的部分。可以执行合适的平坦化方法(例如，CMP)和/或凹槽蚀刻(例如，干法蚀刻和/或湿法蚀刻)以去除第一电介质堆叠层103之上的任何过量的绝缘层材料。
在一些实施例中，可以通过合适的沉积工艺在第一子沟道孔205的底部形成沟道外延部分204。沟道外延部分204可以用作半导体沟道的一部分。例如，可以执行选择性外延沉积以在第一子沟道孔205的底部沉积半导体材料。在一些实施例中，沟道外延部分204包括与第二掺杂区105外延对准(例如，相同的晶体取向)的单晶半导体。在一些实施例中，沟道外延部分204包括单晶硅。沟道外延部分204的顶表面可以处于一对牺牲材料层101之间，并且外延沟道部分204的外围可以与绝缘材料层102物理接触。
此外，第二电介质堆叠层206可以形成在第一电介质堆叠层103之上。在一些实施例中，第二电介质堆叠层206形成在核心区域210和外围区域220之上。第二电介质堆叠层206可以包括多个电介质对，每个电介质对包括牺牲材料层201和绝缘材料层202。牺牲材料层201和绝缘材料层202可以沿z轴交替布置。第一电介质堆叠层103和第二电介质堆叠层206可以形成电介质堆叠层203。形成第二电介质堆叠层206的结构和沉积方法可以参考第一电介质堆叠层103的结构和沉积方法。
图3示出了根据一些实施例的基于存储结构200形成的示例性存储结构300。如图3所示，可以通过由电介质堆叠层203形成双堆叠层阶梯结构303、用电介质填充结构311填充由形成阶梯结构303所形成的空间、以及形成多个柱孔309来形成存储结构300。为了说明的目的，存储结构300被分成核心区域310和外围区域320，每个分别对应于图2的核心区域210和外围区域220。
可以去除外围区域320中的电介质堆叠层203的部分，并且可以暴露隔离层109的顶表面。可以通过在核心区域310中重复地图案化/蚀刻电介质堆叠层203的牺牲材料层201和绝缘材料层202来形成阶梯结构303。可以蚀刻不同层级的电介质对以形成沿x-y平面延伸的阶梯。每个阶梯可包括绝缘层(例如，302)和配对牺牲层(例如，301)。可以通过一个阶梯形成图案化工艺对电介质堆叠层进行图案化/蚀刻，以形成阶梯结构303(或多堆叠层阶梯结构303或双堆叠层阶梯结构303)。阶梯结构303的形成细节在图7-12中描述。
此外，可以在形成阶梯结构303之后沉积电介质填充材料以填充通过去除电介质堆叠层203的部分而形成的空间。电介质填充结构311沉积在外围区域320和核心区域310中以填充通过去除电介质堆叠层203的部分而形成的空间。可以执行合适的平坦化方法(例如，CMP和/或凹槽蚀刻)以去除覆盖在阶梯结构303的最顶部表面上的任何过量的电介质填充材料。沉积的电介质填充材料的剩余部分(例如，在阶梯结构303和隔离层109之上)可以形成围绕阶梯结构303的电介质填充结构311。电介质填充结构311可以是后向台阶式的。在本公开中，后向台阶式元件指的是具有台阶式表面和水平横截面区域的元件，该水平横截面区域作为距存在所述元件的衬底的顶表面的垂直距离的函数而单调增加。电介质填充结构311可以包括为阶梯结构300提供电绝缘的任何合适的电介质材料，并且可以通过诸如CVD、ALD和/或PVD的任何合适的沉积方法来沉积。在一些实施例中，电介质填充结构311包括氧化硅并且通过CVD形成。可以沉积绝缘帽材料层以覆盖阶梯结构303和电介质填充结构311。绝缘帽材料层可以沿z轴具有足够的厚度以允许在其内形成漏极区。绝缘帽材料层可包括任何合适的绝缘材料，例如氧化硅。
此外，柱孔309可以形成在存储结构300中。柱孔309可以形成在核心区域310中的任何合适的位置，例如，与阶梯结构303相交。在一些实施例中，柱孔309可以形成为邻近第一子沟道孔205。在一些实施例中，柱孔309可以形成在阶梯结构中。在一些实施例中，一些柱孔309可以形成在外围区域320的一部分中。可以通过例如使用光刻法图案化在阶梯结构303和电介质填充结构311之上的绝缘帽材料层之上的光刻胶层以在图案化的光刻胶层中形成对应于柱孔309的位置的开口、以及执行蚀刻工艺(例如，使用图案化的光刻胶层作为蚀刻掩模)以去除由开口暴露/限定的绝缘帽材料层的部分和阶梯结构303的部分来形成柱孔309。蚀刻工艺可包括任何合适的湿法蚀刻和/或干法蚀刻。在一些实施例中，执行各向异性蚀刻以蚀刻绝缘帽材料层、阶梯结构303和电介质填充结构311的部分以形成柱孔309。然后可在形成柱孔309之后去除图案化的光刻胶层。然后可以形成绝缘帽层312。柱孔309可以从绝缘帽层312的顶表面延伸到衬底107。柱孔309沿x-z平面的横截面可以具有梯形形状。在一些实施例中，柱孔309的水平尺寸(例如，沿x轴)可以例如由于制造工艺而朝向衬底减小。柱孔309的形状的任何变化仍然在本公开的范围内。在一些实施例中，在形成上部电介质堆叠层的第二子沟道孔之前形成柱孔309。在一些实施例中，在形成上部电介质堆叠层的第二子沟道孔之后形成柱孔309。
图4示出了根据一些实施例的基于存储结构300形成的示例性存储结构400。如图4所示，可以通过在第一子沟道孔205之上形成多个第二子沟道孔、填充第一和第二子沟道孔和柱孔309以形成半导体沟道415和支撑柱409、以及在半导体沟道415之上形成漏极区419并在支撑柱409之上形成虚设漏极区414来形成存储结构400。为了说明的目的，在图4中描述了核心区域。
为了形成第二子沟道孔，可以在绝缘帽层410之上形成光刻胶层。光刻胶层可以覆盖/封闭柱孔309的顶部，使得随后的第二子沟道孔的蚀刻几乎没有或者不影响柱孔309。然后可以将光刻胶层图案化以形成暴露绝缘帽层410的部分并且对应于第二子沟道孔的位置的开口。图案化的光刻胶层可以用作蚀刻掩模，以去除由开口暴露/限定的绝缘帽层410的部分和阶梯结构303的部分。可以形成绝缘帽层410。第二子沟道孔的水平投影(例如，在x-y平面上)可以基本上与第一子沟道孔205的水平投影重叠。在一些实施例中，第二子沟道孔基本上沿z轴与相应的第一子沟道孔205对准。在一些实施例中，第二子沟道孔的数量等于第一子沟道孔205的数量，并且每个第二子沟道孔的水平投影与下面的相应第一子沟道孔205的水平投影重叠。然后可以在形成第二子沟道孔之后去除图案化的光刻胶层。
在一些实施例中，第二子沟道孔可各自邻接相应的第一子沟道孔205，使得所形成的沟道孔将第一子沟道孔205和相应的第二子沟道孔的体积组合，并且延伸穿过阶梯结构303。在一些实施例中，第二子沟道孔的底部暴露出相应的第一子沟道孔205的牺牲填充结构207。
延伸穿过阶梯结构303的沟道孔的内侧壁(或侧壁)可以通过将第一子沟道孔205和堆叠在一起的相应的第二子沟道孔的侧壁分别邻接而形成。由这些制造操作形成的半导体沟道可以被称为具有“邻接/连接的侧壁”，其可以包括由子柱孔的邻接形成的一个或多个连接部分(例如，在两个邻接的侧壁的界面处)。因此，侧壁可能在连接部分处具有未对准的表面。未对准的表面可指的是由蚀刻具有高纵横比(例如，大于4)的孔引起的不一致的孔尺寸。例如，当第二子沟道孔邻接第一子沟道孔时，第二子沟道孔的底部的直径可小于第一子柱孔的顶部的直径，从而在邻接的界面处沿垂直方向产生未对准的表面。相反，形成为没有邻接子柱孔的沟道孔可以被称为具有对准表面的侧壁。例如，由本公开形成的沟道孔可以延伸穿过存储结构并且可以具有未对准的侧壁表面。
然后可以通过合适的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)去除牺牲填充结构207。例如，可以执行选择性蚀刻。选择性蚀刻可以是各向同性蚀刻工艺或各向异性蚀刻工艺。
此外，沟道孔和柱孔309可以通过相同的制造操作(例如，同时)填充。一系列沟道形成层可以顺序地沉积到沟道孔(例如，具有第一子沟道孔205和邻接的第二子沟道孔的组合体积)和柱孔309中以填充沟道孔和柱孔309。
在一些实施例中，电荷捕获膜416(例如，或牺牲膜)沉积在沟道孔和柱孔309的侧壁之上。电荷捕获膜416可包括在沟道孔的侧壁之上的一个或多个块电介质层以将沟道孔中的其它层与阶梯结构303绝缘。电荷捕获膜416还可以包括在块电介质层之上并由该块电介质层围绕的存储单元层(存储层)，以用于捕获电荷并沿z轴形成多个电荷存储区域。电荷捕获膜416还可以包括在存储层之上并被存储层围绕的隧穿层(例如，隧穿电介质)。可以在合适的电偏压下通过隧穿层执行电荷隧穿。
一个或多个块电介质层可包括第一阻挡层，所述第一阻挡层包括具有相对高电介质常数的电介质金属氧化物层。术语“金属氧化物”可包括金属元素和非金属元素，例如氧、氮和其他合适的元素。例如，电介质金属氧化物层可包括氧化铝、氧化铪、氧化镧、氧化钇、氧化钽、硅酸盐、氮掺杂化合物、合金等。第一阻挡层可以例如通过CVD、ALD、脉冲激光沉积(PLD)、液体源雾化化学沉积和/或其他合适的沉积方法来沉积。
一个或多个块电介质层还可以包括第二阻挡层，其包括电介质金属氧化物之上的另一电介质层。另一电介质层可以与电介质金属氧化物层不同。另一电介质层可包括氧化硅、具有与第一阻挡层不同成分的电介质金属氧化物、氮氧化硅，氮化硅和/或其他合适的电介质材料。可以例如通过低压化学气相沉积(LPCVD)、ALD、CVD和/或其他合适的沉积方法来沉积第二阻挡层。在一些实施例中，一个或多个块电介质层包括通过CVD形成的氧化硅。
可以在一个或多个块电介质层之上顺序地形成存储单元层。存储单元层可包括电荷捕获材料，例如电介质电荷捕获材料(例如，氮化硅)和/或导电材料(例如，掺杂的多晶硅)。在一些实施例中，电介质电荷捕获材料包括氮化硅，并且可以通过CVD、ALD、PVD和/或其他合适的沉积方法来形成。
可以在存储层之上顺序地形成隧穿层。隧穿层可包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物、电介质金属氧氮化物、电介质金属硅酸盐、合金和/或其他合适的材料。隧穿层可以通过CVD、ALD、PVD和/或其他合适的沉积方法形成。在一些实施例中，隧穿层包括通过CVD形成的氧化硅。
此外，半导体沟道膜417可以形成在沟道孔和柱孔309中的电荷捕获膜之上。半导体沟道膜417可以包括一层或多层任何合适的半导体材料，例如硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和/或其他合适的半导体材料。半导体沟道膜417可以通过合适的沉积方法(例如金属有机化学气相沉积(MOCVD)、LPCVD、CVD和/或其他合适的沉积方法)来形成。在一些实施例中，通过使用CVD沉积非晶硅层，然后进行退火工艺使得非晶硅转变为单晶硅，来形成半导体沟道膜417。在一些实施例中，可以对其他非晶材料进行退火以使其结晶以形成半导体沟道膜417。
此外，可以通过在沟道孔和柱孔中的半导体沟道膜之上沉积合适的电介质材料来形成电介质芯418。电介质芯418可以填充在沟道孔和柱孔的中心处的空间中。电介质芯418可包括合适的电介质材料，例如氧化硅和/或有机硅酸盐玻璃。电介质芯418可以通过合适的共形沉积方法(例如，LPCVD)和/或自平面化沉积方法(例如，旋涂)来形成。在一些实施例中，电介质芯418包括氧化硅并且通过LPCVD形成。在一些实施例中，执行合适的平坦化工艺(例如，CMP和/或凹槽蚀刻)以去除阶梯结构303的顶部之上的任何过量材料。
当在沟道孔中形成不同的层(例如，电荷捕获膜416、半导体沟道膜417和电介质芯418)时，用于形成这些层的材料也可以分别沉积在柱孔309中。因为这些层具有很少或没有有源电功能，因此为了说明的目的，在柱孔309中的这些层被称为虚设电荷捕获膜411、虚设半导体沟道膜417和虚设电介质芯413。因此，可以形成支撑柱409。
此外，可以通过任何合适的凹槽蚀刻工艺来去除支撑柱409和半导体沟道415的顶部。在一些实施例中，执行选择性蚀刻以去除支撑柱409和半导体沟道415的顶部。在一些实施例中，凹槽区域的深度基本上等于绝缘帽层410的厚度。
此外，可以在凹槽区域中形成漏极区419(例如，在半导体沟道415之上)和虚设漏极区414(例如，在支撑柱409之上)。可以通过例如在凹槽区域中沉积掺杂的半导体材料来形成漏极区419和虚设漏极区414。沉积可包括任何合适的沉积方法，例如CVD和/或区域选择性沉积(ASD)。可选地，采用离子注入工艺来调整凹槽区域的掺杂水平。掺杂的半导体材料可包括例如掺杂的多晶硅。掺杂的半导体材料可以具有与衬底107的导电类型相反的导电类型。可以通过例如CMP和/或凹槽蚀刻从绝缘帽层410的顶表面上方去除沉积的掺杂半导体材料的多余部分。
图5示出了根据一些实施例的基于存储结构200形成的示例性存储结构500。与存储结构400不同，在存储结构500中，可在形成阶梯结构303、半导体沟道501和漏极区505之后形成柱孔509。半导体沟道501、漏极区505和绝缘帽层510可分别为与图4的半导体沟道415、漏极区419和绝缘帽层410相同或相似。电荷捕获膜502、半导体沟道膜503和电介质芯504可分别与图4的电荷捕获膜416、半导体沟道膜417和电介质芯418相同或相似。
在一个示例中，在形成电介质填充结构311和绝缘帽材料层之后，可以在阶梯结构303中形成第二子沟道孔。第二子沟道孔可以与图4所示的第二子沟道孔相同或相似。第二子沟道孔可以通过任何合适的工艺形成。例如，可以形成光刻胶层以至少覆盖阶梯结构303的顶表面。光刻胶层可以被图案化以形成暴露绝缘帽材料层的部分的开口。开口的位置可以对应于第二子沟道孔的位置。然后可以将图案化的光刻胶层用作蚀刻掩模，以去除暴露的绝缘帽材料层和阶梯结构303的部分，以形成第二子沟道孔，每个第二子沟道孔从绝缘帽层510的顶表面延伸到相应的第一子沟道孔。可以形成从阶梯结构303的顶表面延伸到衬底107中的沟道孔。在形成第二子沟道孔之后，可以去除图案化的光刻胶层。
可以形成沟道形成层(与图4中所示的沟道形成层类似或相同)以填充沟道孔并形成半导体沟道501。此外，半导体沟道501的顶部可以被去除并填充掺杂的半导体材料(例如，掺杂的多晶硅)以形成漏极区505。漏极区505可以具有与绝缘盖层510基本相同的厚度。然后，具有限定柱孔509的位置的开口的图案化的光刻胶层可以在绝缘帽层510之上形成。在一些实施例中，开口暴露部分电介质填充结构311。可以执行合适的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)(例如，使用图案化的光刻胶层)以去除阶梯结构303和电介质填充结构311的部分，使得可以穿过绝缘帽层510、阶梯结构303和电介质填充结构311形成柱孔509。
可以沉积任何合适的柱填充材料(例如，诸如氧化硅和/或氮化硅的绝缘材料)以填充柱孔509并形成支撑柱。在一些实施例中，柱填充材料可包括纯电介质材料，例如纯氧化硅和/或纯氮化硅。在一些实施例中，可以将合适的掺杂剂/杂质掺杂到氧化硅和/氮化硅中以增强支撑。在一些实施例中，柱填充材料包括在柱孔509的侧壁之上形成的绝缘衬垫/间隔层和填充柱孔509剩余部分的另一支撑材料。在一些实施例中，绝缘衬垫/间隔层围绕支持材料。具有足够刚度和/或支撑功能的任何合适材料可用作支撑材料。例如，载体材料可包括铜、钴、镍和铝中的一种或多种。
图6示出了根据一些实施例的基于存储结构200形成的另一存储结构600。与存储结构400和500不同，存储结构600(例如，多沟道结构)可以包括半导体沟道，每个半导体沟道包括沿z轴堆叠的多于一个的半导体子沟道。多沟道结构可以进一步增加3D存储器件的存储单元密度。在一些实施例中，如图6所示，半导体沟道601延伸穿过阶梯结构603，并包括半导体子沟道601-1(例如，形成在下部阶梯结构中)和601-2(例如，形成在上部阶梯结构中)。半导体子沟道601-1和601-2可以通过连接层606连接。在一些实施例中，半导体子沟道(例如，601-1和601-2)具有与图4和图5的半导体沟道415和501相同或相似的功能。
在示例中，支撑柱613可以通过与图1-5中类似的制造操作形成。也就是说，可以在形成半导体子沟道601-2的子沟道孔形成之前或之后形成柱孔。可以在填充半导体子沟道601-2的子沟道孔的同时或之后，执行柱孔的填充。
与图1-4中所示的制造操作相反，为了形成存储结构600，在沉积第二电介质堆叠层(例如，上部电介质堆叠层)之前，可以在沉积第二电介质堆叠层(例如，上部电介质堆叠层)之前在第一电介质堆叠层(例如，下部电介质堆叠层)中形成半导体子沟道601-1。在图6的描述中，第一电介质堆叠层和第二电介质堆叠层(例如，与第一电介质堆叠层103和第二电介质堆叠层206相同或相似)可各自包括多个交替布置的牺牲材料层和绝缘材料层。在一些实施例中，通过例如在第一电介质堆叠层中形成半导体子沟道601-2的第一子沟道孔，分别将电荷捕获膜602、半导体沟道膜604和电介质芯605沉积在第一个子沟道孔中来形成半导体子沟道601-2。第一子沟道孔的形成和第一子沟道孔中的膜的沉积可以参考分别形成第一子沟道孔205和电荷捕获膜502、半导体沟道膜503及电介质芯504的操作。可选地，可以执行凹槽蚀刻(例如，干法蚀刻和/或湿法蚀刻)和/或平坦化工艺(例如，CMP)以去除第一电介质堆叠层的顶表面之上的过量电介质材料。
存储结构600可以包括半导体子沟道601-1和601-2之间的接合绝缘层618以及接合绝缘层618中的多个连接层606。连接层606可以用作漏极区并且可以连接半导体子沟道601-1和601-2。接合绝缘层618可以使连接层606彼此绝缘，并可以在形成第一子沟道孔之前，在第一电介质堆叠层之上形成。在一些实施例中，接合绝缘层618包括氧化硅，并且连接层606包括掺杂硅。接合绝缘层618和连接层606的形成可以指形成绝缘帽层410和漏极区419。沉积可以包括任何合适的沉积方法，例如CVD和/或区域选择性沉积(ASD)。可选地，采用离子注入工艺来调整凹槽区域的掺杂水平。连接层606的导电类型可以与半导体子沟道601-1的导电类型相同。可选地，可以执行凹槽蚀刻(例如，干法蚀刻和/或湿法蚀刻)和/或平坦化工艺(例如，CMP)以去除第一电介质堆叠层的顶表面之上的过量掺杂半导体材料。可选地，可以在第二电介质堆叠层的顶表面之上沉积附加的电介质材料以覆盖半导体子沟道601-1。附加电介质材料可包括形成第一电介质堆叠层103的一种或多种电介质材料。
此外，可以在第一电介质堆叠层之上形成第二电介质堆叠层，并且可以通过重复蚀刻/图案化由第一电介质堆叠层和第二电介质堆叠层形成的电介质堆叠层来形成阶梯结构603。可以在阶梯结构603之上沉积电介质填充材料以填充通过去除电介质对的部分而形成的空间，并且可以形成电介质填充结构611(例如，类似于电介质填充结构311)。
在形成阶梯结构603之后，可以通过任何合适的方法形成半导体子沟道601-2。在一些实施例中，半导体子沟道601-2的第二子沟道孔形成在半导体子沟道601-1之上。半导体子沟道601-2的第二子沟道孔的底部可以暴露连接层606。此外，可以将一系列层沉积到第二子沟道孔中以形成第二半导体子沟道601-2。半导体子沟道601-2的第二子沟道孔、电荷捕获膜607、半导体沟道膜608、电介质芯609、漏极区612和绝缘帽层610的形成可以类似于半导体沟道415的第二子沟道孔、电荷捕获膜416、半导体沟道膜417、电介质芯418、漏极区419和绝缘帽层410。
支撑柱613可以通过形成半导体子沟道601-2的相同制造操作来形成，或者在形成半导体子沟道601-2之后形成。虚设电荷捕获膜614、虚设半导体沟道膜615、虚设电介质芯616和虚设漏极区617的形成可与虚设电荷捕获膜411、虚设半导体沟道膜412、虚设电介质芯413和虚设漏极区414的形成相似或相同。
图7-12示出了根据一些实施例的采用一个阶梯形成图案化工艺由两个电介质堆叠层形成双堆叠层阶梯结构的示例性过程。为了简化观察，图7-12示出了在图1-6中所示的核心区域中形成阶梯结构的制造工艺。在图7-12所示的方法中执行相同或类似的操作可以参考图1-6中描述的操作。出于说明性目的，描述了双沟道结构的形成(例如，类似于图6的存储结构600)。
图7示出了根据一些实施例的类似于图1的核心区域110的存储结构700。存储结构700可包括在栅极电介质层704之上的第一电介质堆叠层703，该栅极电介质层704进一步在衬底707之上。衬底707可包括第一掺杂区706和第二掺杂区705。第一电介质堆叠层703可包括多个电介质对，每个电介质对包括牺牲材料层701和绝缘材料层702。衬底707、第一掺杂区域706、第二掺杂区域705、栅极电介质层704和第一电介质堆叠层703可以分别相同或相似于衬底107、第一掺杂区106、第二掺杂区105、电介质层104和第一电介质堆叠层103。存储结构700的结构和形成方法的描述可以参考存储结构100的描述。
图8示出了根据一些实施例的基于存储结构700形成的存储结构800。可以通过形成从第一电介质堆叠层703延伸到第二掺杂区域705的多个沟道外延区806、在第一电介质堆叠层703之上的接合绝缘材料层810、从接合绝缘材料层810的顶表面延伸到沟道外延区806中的多个第一子沟道孔801、以及用一系列沟道形成层802(电荷捕获膜、半导体沟道膜和电介质芯)填充第一子沟道孔801以形成半导体子沟道805，来由存储结构700形成存储结构800。多个连接层804可以形成在接合绝缘材料层810中，并且每个可以在半导体子沟道805之上。在一些实施例中，可以执行凹槽蚀刻和/或合适的平坦化工艺(CMP)以从存储结构800的顶表面去除任何过量的沟道形成层802的材料。
作为示例，可以首先在第一电介质堆叠层703之上形成接合绝缘材料层。然后，可以在第一电介质堆叠层703中形成多个第一子沟道孔801，以从接合绝缘材料的顶表面延伸到沟道外延区806中。可以从接合绝缘材料层形成接合绝缘材料层810，并且可以从第一电介质堆叠层703形成第一电介质堆叠层803。然后可以沉积一系列沟道形成层802以填充在第一子沟道孔801中。可以执行合适的凹槽蚀刻(例如，干法蚀刻和/或湿法蚀刻)以去除每个第一子沟道孔801中的沟道形成层802的顶部，并且掺杂的半导体材料可以沉积到第一子沟道孔801中以在接合绝缘材料层810中形成连接层804。可选地，可以在连接层804之上沉积附加的绝缘材料以将连接层804与在后续操作中形成的相邻结构绝缘。半导体子沟道805和连接层804的形成的细节可以参考半导体沟道501和漏极区505的描述。
图9示出了根据一些实施例的基于存储结构800形成的示例性存储结构900。存储结构900可以通过在第一电介质堆叠层803之上形成第二电介质堆叠层906来形成。类似于第一电介质堆叠层703和103，第二电介质堆叠层906可以包括布置在第一电介质堆叠层703(例如，接合绝缘层810)之上的沿z轴的多个电介质对。每个电介质对可以包括牺牲材料层901和绝缘材料层902。第一电介质堆叠层803和第二电介质堆叠层906可以形成电介质堆叠层903(例如，双堆叠电介质堆叠层)。在一些实施例中，在第二电介质堆叠层906之上形成绝缘帽材料层910(例如，类似于图8的接合绝缘材料层和图3的绝缘帽材料层)。在一些实施例中，第二电介质堆叠层906类似于第一电介质堆叠层703。第二电介质堆叠层906和绝缘帽材料层910的结构和形成方法的描述可以参考图3的第一电介质堆叠层103和绝缘帽材料层的描述。
图10示出了根据一些实施例的基于存储结构900形成的示例性存储结构1000。存储结构1000可以通过形成多个第二半导体子沟道1007形成，所述多个第二半导体子沟道1007对准并邻接半导体子沟道805以形成穿过电介质堆叠层1003的半导体沟道1001以及绝缘帽材料层1010中的多个漏极区1005。在形成第二半导体子沟道1007之后，电介质堆叠层1003可以由电介质堆叠层903形成，并且在形成第二子沟道孔1002之后，绝缘帽材料层1010可以由绝缘帽材料层910形成。在一些实施例中，通过将一系列沟道形成层1004(电荷捕获膜、半导体沟道膜和电介质芯)沉积到第二子沟道孔1002中来形成第二半导体子沟道1007。在一些实施例中，通过在绝缘帽材料层1010中和在第二子沟道孔1002的顶部形成凹槽区域并将掺杂的半导体材料(例如，掺杂的多晶硅)沉积在凹槽区域中来形成漏极区1005。第二半导体子沟道1007、漏极区1005和绝缘帽材料层1010的制造工艺可以参考半导体子沟道805、接合绝缘材料层810和连接层804的制造工艺。
图11示出了根据一些实施例的基于存储结构1000形成的存储结构1100。存储结构1100可以通过在电介质堆叠层1003上执行阶梯形成图案化工艺以形成阶梯结构1104来形成。通过执行阶梯形成图案化工艺，可以蚀刻第一电介质堆叠层803以形成第一阶梯结构1103，并且可以蚀刻第二电介质堆叠层1006以形成第二阶梯结构1106。第一阶梯结构1103和第二阶梯结构1106可以沿z轴堆叠以形成阶梯结构1104。在一些实施例中，可以蚀刻接合绝缘材料层810和绝缘帽材料层1010以分别形成接合绝缘层1111和绝缘帽层1110。阶梯形成图案化工艺可以包括在电介质堆叠层1003之上形成光刻胶层。在一些实施例中，可以图案化光刻胶层(例如，使用光刻工艺)以覆盖核心区域。光刻胶层沿z轴可以具有足够的厚度，使得它可以被修整并用作用于由电介质堆叠层1003形成阶梯的蚀刻掩模。在阶梯形成图案化工艺期间，光刻胶层沿着各个方向(例如，x轴、y轴和z轴)被重复修整(例如，通过合适的干法蚀刻和/或湿法蚀刻的蚀刻)，因此可以重复地暴露电介质堆叠层1003的电介质对。可以使用相同或不同的蚀刻剂(例如，湿法蚀刻剂和/或干法蚀刻剂)来蚀刻牺牲材料层(例如，701或901)和绝缘材料层(例如，702或902)。在一些实施例中，控制光刻胶层的修整时间，以便可以控制光刻胶层的修整/蚀刻速率。因此，可以控制阶梯沿x方向的尺寸。在一些实施例中，可以蚀刻牺牲材料层以形成牺牲层，并且可以蚀刻绝缘材料层以形成绝缘层。一个牺牲层可以与一个绝缘层配对。取决于不同的存储器件结构，牺牲层可以位于配对的绝缘层的顶部，反之亦然。
为了说明的目的，如图11所示，存储结构1100被分成核心阵列区域1120、第一阶梯区域1121和第二阶梯区域1122。第一阶梯区域1121和第二阶梯区域1122可以各自沿x-y平面围绕存储结构1100。第一阶梯区域1121可以表示形成第一电介质堆叠层703的阶梯的区域，并且第二阶梯区域1122可以表示形成第二电介质堆叠层906的阶梯的区域。在一些实施例中，可以修整光刻胶层(例如，蚀刻掩模)以沿着例如x方向从第一阶梯区域1121朝向核心阵列区域1120暴露电介质堆叠层1003，并且可以沿着相同于修整光刻胶层的方向来形成阶梯结构1104的阶梯。在一些实施例中，第一阶梯结构1103的阶梯(例如，下部/底部阶梯结构)形成在第一阶梯区域1121中，并且第二阶梯结构1106的阶梯(例如，上部/顶部阶梯结构)形成在第二阶梯区域1122中。在一些实施例中，当形成第一阶梯区域1121和第二阶梯区域1122中的阶梯时，光刻胶层的修整可以停止。修整的光刻胶层可以覆盖核心阵列区域1120的顶表面，使得半导体沟道1001可以保持完整。然后可以去除光刻胶层，并且可以形成存储结构1100。
在各种实施例中，半导体沟道1001可以在形成阶梯结构1104之前或之后形成。也就是说，第二半导体子沟道(例如，形成在第二电介质堆叠层1006中)也可以在形成阶梯结构1104之后形成。形成半导体沟道1001和阶梯结构1104的不同顺序仍应在本公开的范围内。
图12示出根据一些实施例的基于存储结构1100形成的存储结构1200。可以通过形成电介质填充结构1201以填充通过去除电介质堆叠层1003的部分而形成的空间来形成存储结构1200。电介质填充结构1201可以是后向台阶式的(图12中未示出)。在一些实施例中，通过沉积合适的电介质填充结构以填充空间并执行合适的平坦化工艺(例如，CMP和/或凹槽蚀刻)以去除存储结构顶表面之上的任何过量电介质填充结构，来形成电介质填充结构1201。在一些实施例中，电介质填充结构1201与电介质填充结构311类似或相同。电介质填充结构1201的结构和形成方法的描述可以参考电介质填充结构311的描述。
此外，可以通过合适的各向同性蚀刻工艺去除牺牲层，并且可以用合适的金属(例如，铜、钨和铝中的一种或多种)填充通过去除牺牲层而形成的空间。可选地，可以执行凹槽蚀刻以去除阶梯结构1104之上的过量金属。然后，沉积的金属可以形成3D存储器件的字线。在一些实施例中，每个字线通过其间的绝缘层与相邻字线绝缘。
可以采用图7-12所示的方法来形成图1-6中的阶梯结构和嵌入在阶梯结构中的半导体沟道。通过使用所公开的方法，可以使用一个阶梯形成图案来形成阶梯结构，该阶梯结构包含沿z轴堆叠的至少两个子阶梯结构。不需要阶梯形成图案来分别形成子阶梯结构。可以简化3D存储器件的制造工艺。
此外，可以通过一个蚀刻工艺和随后的填充过程来形成穿过多堆叠层阶梯结构的支撑柱，该蚀刻工艺形成穿过多堆叠层阶梯结构的柱孔。在一些实施例中，柱孔与半导体沟道的一部分同时或通过相同的制造操作来形成。在一些实施例中，在形成半导体沟道之后形成柱孔。与现有技术相比，减少了形成支撑柱的操作次数。因此，3D存储器件的制造更简单且成本更低。
图13是根据一些实施例的用于形成三维存储结构的示例性方法1300的图示。出于说明的目的，方法1300中示出的操作描述在图1-12的上下文中。在本公开的各种实施例中，方法1300的操作可以以不同的顺序执行和/或变化。
在操作1301，可以在衬底之上形成第一电介质堆叠层。在一些实施例中，衬底可包括任何合适的材料，例如硅。在一些实施例中，第一电介质堆叠层包括多个交替布置的牺牲材料层和绝缘材料。牺牲材料层和绝缘材料层可包括不同的电介质材料。在一些实施例中，在第一电介质堆叠层和衬底之间形成栅极电介质层。第一电介质堆叠层、栅极电介质层和衬底的细节可以参考图1的描述。
在操作1302，可以在第一电介质堆叠层中形成多个第一子沟道孔，并且可以用合适的材料填充第一子沟道孔。在一些实施例中，第一子沟道孔可以采用合适的图案化和蚀刻工艺来形成，使得第一子沟道孔的底部接触或暴露衬底。第一子沟道孔可以穿过第一电介质堆叠层。可选地，沟道外延区可以形成在每个第一子沟道孔的底部。可以通过沉积牺牲填充材料(例如，放置保持器)，在第一子沟道孔中形成牺牲填充结构，以提供用于在第一电介质堆叠层之上形成后续第二电介质堆叠层的支撑。可以执行平坦化工艺以去除第一电介质堆叠层之上的任何过量的牺牲填充材料。
当3D存储器件是双沟道存储器件时，可以将用于形成半导体沟道的一系列沟道形成层顺序地沉积到多个第一子沟道孔中，使得可以形成第一半导体子沟道。该系列层可包括电荷捕获膜、半导体沟道膜和电介质芯，从沟道孔的侧壁沉积到中心。可以在每个半导体子沟道之上形成连接层(例如，掺杂半导体层)。第一子沟道孔、牺牲填充结构、半导体子沟道和沟道外延区的细节可以参考图2和图6的描述。
在操作1303，可以在第一电介质堆叠层之上形成第二电介质堆叠层。类似于第一电介质堆叠层，第二电介质堆叠层可包括多个交替布置的牺牲材料层和绝缘材料。第二电介质堆叠层的细节可以参考图2的描述。
在操作1304，可以形成多堆叠层阶梯结构。多堆叠层(例如，双堆叠层)阶梯结构可包括第一阶梯结构(例如，基于第一电介质堆叠层形成)和第二阶梯结构(例如，基于第二电介质堆叠层形成)。多堆叠层阶梯结构可以通过阶梯形成图案化工艺来形成，使得可以蚀刻第一电介质堆叠层和第二电介质堆叠层的电介质对以形成阶梯。可以形成电介质填充结构以填充通过去除电介质对的部分而形成的空间。形成多堆叠层阶梯结构的过程的细节可以参考图7-12的描述。
在操作1305，可以在第二阶梯结构中形成多个第二子沟道孔。第二子沟道孔可沿垂直于衬底的顶表面的方向邻接第一子沟道孔。在一些实施例中，第二子沟道孔和邻接的第一子沟道孔形成穿过多堆叠层阶梯结构的沟道孔。当3D存储器件是双沟道存储器件时，第二子沟道孔也可以称为第二阶梯结构的子沟道孔。第二子沟道孔的形成可以类似于在操作1302中描述的第一子沟道孔的形成。
在操作1306，可以在多堆叠层阶梯结构中形成多个柱孔。柱孔可以通过任何合适的图案化/蚀刻工艺来形成。在一些实施例中，柱孔可以穿过多堆叠层阶梯结构并且可以接触衬底。形成柱孔的过程的细节可以参考图3和图5的描述。
在操作1307，可以在多堆叠层阶梯结构中形成多个支撑柱和半导体沟道。可以通过去除第一子沟道孔中的牺牲填充结构并用一系列层(例如，电荷捕获膜、半导体沟道薄膜和电介质芯)填充第一子沟道孔和邻接的第二子沟道孔来形成半导体沟道。当3D存储器件是双沟道存储器件时，该系列层可以沉积在第二子沟道孔(例如，子沟道孔)中，以在第二阶梯结构中形成半导体子沟道。
可以通过在柱孔中填充半导体沟道的相同系列的层来形成支撑柱。当形成半导体沟道(或第二/上部阶梯结构的半导体子沟道)时，支撑柱的填充可以同时和/或通过相同的制造工艺来执行。支撑柱也可以使用任何其他合适的柱形成材料(例如具有或不具有其他支撑材料(例如金属)的电介质材料)来形成。在一些实施例中，将电介质材料沉积到柱孔中以在柱孔的侧壁之上形成绝缘衬垫/间隔层，并且沉积金属材料以填充柱孔。绝缘衬垫/间隔层可以使金属材料与存储结构1200的其余部分绝缘，并且金属材料可以为支撑柱提供进一步的支撑。在一些实施例中，电介质材料包括氧化硅，并且金属材料包括铜。绝缘衬垫/间隔层可包括单层或多层。在示例中，绝缘衬垫/间隔层可包括单层氧化硅或多层氧化硅/氧氮化硅/氧化硅。氧化硅可以是纯的或掺杂有合适的杂质，例如钨、铜、钴、镍和/或铝。可以使用任何合适的工艺(例如ALD，CVD和/或旋涂)来沉积电介质材料。可以通过例如溅射、旋涂和/或CVD来沉积金属材料。
在各种实施例中，操作1304-1306的顺序可以变化。例如，可以在形成多堆叠层阶梯结构之前或之后形成第二子沟道孔，并且可以在形成第二子沟道孔之前或之后形成柱孔。在一些实施例中，可以通过相同的蚀刻/图案化工艺与第二子沟道孔同时形成柱孔。柱孔的填充也可以与第二子沟道孔的填充同时或不同的时间。具体的操作顺序可以取决于不同的制造要求，并且不应受本公开的实施例的限制。支撑柱和半导体沟道的形成的细节可以参考图4-6的描述。
对特定实施例的上述说明因此将充分揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (42)

1.一种存储器件，包括：
衬底；
多堆叠层阶梯结构，包括堆叠在所述衬底之上的多个阶梯结构，其中所述多个阶梯结构中的每一个阶梯结构包括多个导体层，其中所述多个导体层中的每一个位于两个绝缘层之间，所述多堆叠层阶梯结构是通过一个阶梯形成图案化工艺形成的；
围绕所述多堆叠层阶梯结构的填充结构；
延伸穿过所述多堆叠层阶梯结构的半导体沟道，其中所述半导体沟道包括未对准的侧壁表面；以及
支撑柱，其延伸穿过所述多堆叠层阶梯结构和所述填充结构中的至少一个，其中所述支撑柱包括对准的侧壁表面。
2.如权利要求1所述的存储器件，其中所述多堆叠层阶梯结构包括在所述衬底之上的第一阶梯结构和在所述第一阶梯结构之上的第二阶梯结构。
3.如权利要求2所述的存储器件，其中所述支撑柱从所述第二阶梯结构的顶表面延伸到所述第一阶梯结构的底表面。
4.如权利要求1-3中任一项所述的存储器件，其中，所述支撑柱和所述半导体沟道包括相同的填充层。
5.如权利要求4所述的存储器件，其中，所述支撑柱和所述半导体沟道各自均填充有电荷捕获膜、半导体沟道膜和电介质芯。
6.如权利要求1-3中任一项所述的存储器件，其中，所述支撑柱和所述半导体沟道填充有不同的填充层。
7.如权利要求6所述的存储器件，其中：
所述支撑柱填充有绝缘材料和由所述绝缘材料围绕的柱支撑材料中的至少一种；以及
所述半导体沟道填充有电荷捕获膜、半导体沟道膜和电介质芯。
8.如权利要求7所述的存储器件，其中所述绝缘材料包括氧化硅，并且所述柱支撑材料包括铜、钴、镍和铝中的至少一种。
9.如权利要求2所述的存储器件，还包括在所述第一阶梯结构与所述第二阶梯结构之间的接合绝缘层，以及在所述第二阶梯结构之上的绝缘帽层。
10.如权利要求2、3、5、7-9中任一项所述的存储器件，还包括在所述半导体沟道之上的漏极区。
11.如权利要求4所述的存储器件，还包括在所述半导体沟道之上的漏极区。
12.如权利要求6所述的存储器件，还包括在所述半导体沟道之上的漏极区。
13.如权利要求10所述的存储器件，还包括在所述半导体沟道中的两个相邻阶梯结构之间的连接层，其中所述连接层包括掺杂的半导体材料，且所述半导体沟道的由所述连接层分开的部分各自形成半导体子沟道。
14.一种用于形成存储器件的方法，包括：
通过一个阶梯形成图案化工艺，在衬底之上形成彼此堆叠的多个电介质堆叠层，以产生多堆叠层阶梯结构，其中多个电介质堆叠层中的每一个包括沿垂直于所述衬底的顶表面的方向排列的多个电介质对；
形成围绕所述多堆叠层阶梯结构的填充结构；
形成延伸穿过多阶梯结构的半导体沟道，其中所述半导体沟道包括未对准的侧壁表面；以及
形成支撑柱，所述支撑柱延伸穿过所述多阶梯结构和所述填充结构中的至少一个，其中所述支撑柱包括对准的侧壁表面。
15.如权利要求14所述的方法，其中形成所述支撑柱包括：
在所述填充结构和所述多堆叠层阶梯结构中的至少一个之上形成光刻胶层；
图案化所述光刻胶层以形成图案化的光刻胶层，其具有暴露所述填充结构的一部分的开口，其中所述开口的位置对应于所述支撑柱的位置；
使用图案化的光刻胶层作为蚀刻掩模，以蚀刻穿过所述填充结构和所述多堆叠层阶梯结构中的至少一个来形成柱孔，其中所述柱孔的底部接触所述衬底；以及
用第一材料填充所述柱孔。
16.如权利要求15所述的方法，其中形成所述半导体沟道包括：
在所述多个电介质堆叠层的第一电介质堆叠层中形成第一子沟道孔；
用牺牲填充材料填充所述第一子沟道孔以形成牺牲填充结构；
在所述第一电介质堆叠层之上形成第二电介质堆叠层；
在所述第二电介质堆叠层中形成第二子沟道孔，其中：
所述第二子沟道孔沿垂直于所述衬底的顶表面的方向与所述牺牲填充结构对准，并且
所述第二子沟道孔邻接所述第一子沟道孔，以形成穿过所述多个电介质堆叠层并到衬底中的沟道孔；
去除所述第一子沟道孔中的所述牺牲填充结构；以及
用第二材料填充所述沟道孔。
17.如权利要求16所述的方法，其中：
所述第一材料与所述第二材料相同，并由相同的制造操作来形成；以及
所述相同的制造操作包括将电荷捕获膜、半导体沟道膜和电介质芯沉积到所述沟道孔和所述柱孔中。
18.如权利要求17所述的方法，其中，在形成所述第二子沟道孔之前形成所述柱孔。
19.如权利要求18所述的方法，其中，在形成所述第二子沟道孔之前且在形成所述牺牲填充结构之后形成所述柱孔。
20.如权利要求17所述的方法，其中，在形成所述第一子沟道孔和形成所述第二子沟道孔之后形成所述柱孔。
21.如权利要求16所述的方法，其中，所述第一材料与所述第二材料不同，并且通过与所述第二材料不同的沉积操作来形成。
22.如权利要求21所述的方法，其中，所述第一材料包括绝缘材料和由所述绝缘材料围绕的柱支撑材料中的至少一种；并且所述第二材料包括电荷捕获膜、半导体沟道膜和电介质芯。
23.如权利要求22所述的方法，其中所述绝缘材料包括氧化硅，并且所述柱支撑材料包括铜、钴、镍和铝中的至少一种。
24.如权利要求15所述的方法，其中形成所述半导体沟道包括：
在所述多个电介质堆叠层的第一电介质堆叠层中形成第一半导体子沟道；
在所述第一半导体子沟道之上形成连接层，其中所述连接层包括掺杂的半导体材料；以及
在所述多个电介质堆叠层的第二电介质堆叠层中形成第二半导体子沟道，其中所述第二半导体子沟道对准并邻接所述第一半导体子沟道，以形成延伸穿过所述多个电介质堆叠层并到所述衬底中的半导体沟道。
25.如权利要求24所述的方法，其中：
形成所述第一半导体子沟道包括：
在所述多个电介质堆叠层的所述第一电介质堆叠层中形成第一子沟道孔；以及
将第二材料沉积到所述第一子沟道孔中；以及
形成所述第二半导体子沟道孔包括：
在所述多个电介质堆叠层的第一电介质堆叠层之上形成所述第二电介质堆叠层，并在所述第二电介质堆叠层中形成第二子沟道孔；以及
将所述第二材料沉积到所述第二子沟道孔中，其中所述第二子沟道孔沿垂直于所述衬底的顶表面的方向对准并邻接所述第一子沟道孔。
26.如权利要求25所述的方法，其中：
所述第一材料与所述第二材料相同，并由相同的制造操作形成；以及
所述相同的制造操作包括将电荷捕获膜、半导体沟道膜和电介质芯沉积到所述沟道孔和所述柱孔中。
27.如权利要求26所述的方法，其中，在形成所述第二子沟道孔之前形成所述柱孔。
28.如权利要求27所述的方法，其中，在形成所述第一半导体子沟道之后且在形成所述第二子沟道孔之前形成所述柱孔。
29.如权利要求26所述的方法，其中，在形成所述第一半导体子沟道和所述第二子沟道孔之后形成所述柱孔。
30.如权利要求25所述的方法，其中所述第一材料不同于所述第二材料，并且通过与所述第二材料不同的沉积操作来形成。
31.如权利要求30所述的方法，其中，所述第一材料包括绝缘材料和由所述绝缘材料围绕的柱支撑材料中的至少一种；并且所述第二材料包括电荷捕获膜、半导体沟道膜和电介质芯。
32.如权利要求31所述的方法，其中所述绝缘材料包括氧化硅，并且所述柱支撑材料包括铜、钴、镍和铝中的至少一种。
33.如权利要求16-23、25-32中任一项所述的方法，其中，在形成所述多堆叠层阶梯结构和所述第一子沟道孔之后形成所述柱孔。
34.一种用于形成存储器件的方法，所述存储器件具有在衬底之上沉积彼此堆叠的多个电介质堆叠层以形成的多电介质堆叠层结构，其中，所述多个电介质堆叠层中的每一个包括沿垂直于所述衬底的顶表面的方向交替布置的多个第一材料层和第二材料层，该方法包括：
在所述多个电介质堆叠层的第二电介质堆叠层沉积在所述多个电介质堆叠层的第一电介质堆叠层之前，在所述多个电介质堆叠层的第一电介质堆叠层中形成第一半导体子沟道；
在所述多个电介质堆叠层的第一电介质堆叠层之上形成所述多个电介质堆叠层的第二电介质堆叠层；
在所述第二电介质堆叠层中形成第二半导体子沟道，其中所述第二半导体子沟道沿垂直于所述衬底的顶表面的方向与所述第一半导体子沟道对准；以及
通过一个阶梯形成图案化工艺，图案化所述多电介质堆叠层结构以形成多堆叠层阶梯结构。
35.如权利要求34所述的方法，其中，所述阶梯形成图案化过程包括：
在所述多电介质堆叠层结构之上形成光刻胶层；
沿平行于所述衬底的顶表面的第一方向修整所述光刻胶层；以及
蚀刻所述多电介质堆叠层结构，使用修整的光刻胶层作为蚀刻掩模以形成阶梯。
36.如权利要求34所述的方法，其中形成所述第一半导体子沟道和所述第二半导体子沟道包括：
在所述第一电介质堆叠层中形成第一子沟道孔，并在所述第二电介质堆叠层中形成第二子沟道孔；以及
用沟道形成层填充所述第一子沟道孔和所述第二子沟道孔。
37.如权利要求36所述的方法，其中，所述沟道形成层包括电荷捕获膜、半导体沟道膜和电介质芯。
38.如权利要求34-37中任一项所述的方法，还包括：
在所述第一电介质堆叠层和所述第二电介质层之间形成接合绝缘材料层；
在所述接合绝缘材料层中形成开口以暴露所述第一半导体子沟道；
执行凹槽蚀刻以去除所述第一半导体子沟道的沟道形成层的顶部并形成凹槽区域；
在所述凹槽区域中形成连接层；以及
图案化所述接合绝缘材料层以形成接合绝缘层。
39.如权利要求38所述的方法，其中形成所述连接层包括沉积掺杂的半导体材料。
40.如权利要求39所述的方法，其中所述掺杂的半导体材料包括掺杂硅。
41.如权利要求34-37、39-40中任一项所述的方法，还包括在所述第二半导体子沟道之上形成漏极区。
42.如权利要求38所述的方法，还包括在所述第二半导体子沟道之上形成漏极区。
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