TWI705557B - 多堆疊層三維記憶體元件及其製造方法 - Google Patents

多堆疊層三維記憶體元件及其製造方法 Download PDF

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Abstract

本案公開了一種三維記憶體元件的方法和結構。在範例中，該三維記憶體元件包括基底和多堆疊層階梯結構。多堆疊層階梯結構可包括堆疊在基底之上的多個階梯結構。每個該階梯結構都可包含多個導體層，每個導體層都位於兩個絕緣層之間。該記憶體元件還可以包括位在多堆疊層階梯結構上的填充結構、延伸穿過多堆疊層階梯結構的半導體通道、以及延伸穿過多堆疊層階梯結構和填充結構的支撐柱。半導體通道可包括未對準的側壁表面，且該支撐柱可包括對準的側壁表面。

Description

多堆疊層三維記憶體元件及其製造方法
本發明大體上與一種3D記憶體元件有關，更具體言之，其係關於一種具有多堆疊層階梯結構的3D記憶體元件暨其製作方法。
快閃記憶體元件經歷了快速發展。快閃記憶體元件可以在相當長的時間內儲存資料而無需供電，並且具有諸如高整合度、高速存取、易於刪除和重寫的優點。為了進一步提高位元密度並降低快閃記憶體元件的成本，業界已經開發出三維的NAND快閃記憶體元件。
三維(3D)NAND記憶體元件包括設置在基底上的一或多條字元線(或閘電極)堆疊層，其中多個半導體通道穿過字元線到基底中並與字元線交叉。字元線堆疊層包括沿著與基底垂直的方向堆疊的不同層面/層級的字元線，其中不同的層面/層級表示與基底的表面不同的高度。
多堆疊層(或多層面)3D NAND記憶體元件通常包括沿著與基底垂直的方向設置的字元線的多堆疊層。在每個堆疊層中分別形成通道孔，用於隨後穿過多堆疊層3D記憶體元件以形成半導體通道。這種設置方式可以具有例如允許沿著垂直於基底的方向形成更多儲存單元的優點，從而減少了在階梯形成期間的光遮罩的數量，並且避免了在高深寬比蝕刻期間基底發生過蝕刻現象。 為了形成這種的多堆疊層記憶體元件，其製造過程中會使用支撐柱來提供機械支撐並防止圖案坍塌。然而，半導體通道和支撐柱的製作過程耗時且昂貴。
因此，本文公開了三維記憶體元件架構和製造方法的實施例。所公開的結構和方法提供許多益處，包括但不限於簡化製程，縮小三維記憶體元件的尺寸，以及改善其上所形成的三維記憶體元件的晶片空間利用率。
在一些實施例中，記憶體元件包括基底和多堆疊層階梯結構。多堆疊層階梯結構可包括堆疊在基底上的多個階梯結構。每個階梯結構都可以包含多個導體層，而每個該導體層都位於兩個絕緣層之間。在一些實施例中，記憶體元件還包括圍繞該些多堆疊層階梯結構的填充結構、延伸穿過多堆疊層階梯結構的半導體通道，以及延伸穿過多堆疊層階梯結構和填充結構的支撐柱。半導體通道可包括未對準的側壁表面，而支撐柱可包括對準的側壁表面。
在一些實施例中，多堆疊層階梯結構包括位於基底上的第一階梯結構和位於第一階梯結構上的第二階梯結構。
在一些實施例中，支撐柱從第二階梯結構的頂面延伸至第一階梯結構的底面。
在一些實施例中，支撐柱和半導體通道包括相同的填充層。
在一些實施例中，支撐柱和半導體通道各自都填充有電荷捕獲膜、半導體通道膜和介電芯中的至少一者。
在一些實施例中，支撐柱和半導體通道填充有不同的填充層。
在一些實施例中，支撐柱填充有絕緣材料和由絕緣材料所圍繞的柱支撐材料中的至少一種。在一些實施例中，半導體通道填充有電荷捕獲膜、半導體通道膜和介電芯中的至少一者。
在一些實施例中，絕緣材料包括氧化矽，而金屬材料包括銅、鈷、鎳和鋁中的至少一種。
在一些實施例中，記憶體元件還包括在第一階梯結構和第二階梯結構之間的接合絕緣層、以及在第二階梯結構上的絕緣頂蓋層。
在一些實施例中，記憶體元件還包括在半導體通道上的汲極區。
在一些實施例中，記憶體元件還包括在兩個相鄰階梯結構之間的半導體通道中的連接層。連接層可以包括摻雜的半導體材料，並且其由連接層分開的半導體通道部分可以各自形成半導體子通道。
在一些實施例中，其所提出用於形成記憶體元件的方法包括在基底上形成彼此堆疊的多個介電堆疊層，以產生多堆疊層階梯結構。每個介電堆疊層都可包括沿著與基底頂面垂直的方向設置的多個介電層對。在一些實施例中，該方法還包括以該多個介電堆疊層來形成多堆疊層階梯結構、形成圍繞該多堆疊層階梯結構的填充結構、以及形成延伸穿過該多堆疊層階梯結構的半導體通道，該半導體通道可包括未對準的側壁表面。該方法還可包括形成延伸穿過多堆疊層階梯結構和填充結構至少一者的支撐柱，該支撐柱可包括對準的側壁表面。
在一些實施例中，形成支撐柱的步驟包括在填充結構和多堆疊層階梯結構的至少一者上形成光阻層，以及圖案化該光阻層以形成具有裸露出部分該填充結構的開口的圖案化光阻層。該些開口的位置可以對應於支撐柱的位置。在一些實施例中，形成支撐柱的步驟還包括使用該圖案化光阻層作為蝕刻遮罩，以蝕刻穿過填充結構和多堆疊層階梯結構至少一者以形成柱孔，其中該些柱孔的底部與基底接觸，並使用第一材料填充該些柱孔。
在一些實施例中，形成半導體通道的步驟包括在多個介電堆疊層的第一介電堆疊層中形成第一子通道孔，並用犧牲性填充材料填充該第一子通道 孔以形成犧牲性填充結構。該方法還包括在第一介電堆疊層上形成第二介電堆疊層並在第二介電堆疊層中形成第二子通道孔。在一些實施例中，第二子通道孔沿著與基底頂面垂直的方向來與犧牲性填充結構對準，且第二子通道孔鄰接第一子通道孔，以形成穿過多個介電堆疊層至基底中的通道孔。在一些實施例中，該方法還包括去除第一子通道孔中的犧牲性填充結構，以及用第二材料填充通道孔。
在一些實施例中，第一材料與第二材料相同並且通過相同的製程形成，其中該相同的製程包括將電荷捕獲膜、半導體通道膜和介電芯中的至少一種順序地沉積到通道孔和柱孔中。
在一些實施例中，在形成第二子通道孔之前形成柱孔。
在一些實施例中，在形成第二子通道孔之前且在形成該犧牲性填充結構之後形成柱孔。
在一些實施例中，在形成第一子通道孔和第二子通道孔之後形成柱孔。
在一些實施例中，第一材料與第二材料不同，並且透過與第二材料不同的沉積製程形成。
在一些實施例中，第一材料包括絕緣材料和由絕緣材料所圍繞的至少一種柱支撐材料，而第二材料包括電荷捕獲膜、半導體通道膜以及介電芯中的至少一者。
在一些實施例中，該絕緣材料包括氧化矽，而柱支撐材料包括銅、鈷、鎳和鋁中的至少一種。
在一些實施例中，形成半導體通道的步驟包括在第一介電堆疊層中形成第一半導體子通道、在第一半導體子通道上形成連接層，其中該連接層包括摻雜的半導體材料、以及形成第二介電堆疊層和第二介電堆疊層中的第二半 導體子通道，其中第二半導體子通道可以對準並鄰接第一半導體子通道，以形成延伸穿過多個介電堆疊層至基底中的半導體通道。
在一些實施例中，形成第一半導體子通道的步驟包括在多個介電堆疊層的第一介電堆疊層中形成第一子通道孔並將第二材料沉積到該第一子通道孔中。在一些實施例中，形成第二半導體子通道孔包括在多個介電堆疊層的第一介電堆疊層上形成第二介電堆疊層和在第二介電堆疊層中形成第二子通道孔，以及將第二材料沉積到該第二子通道孔中。第二子通道孔可以沿著與基底頂面垂直的方向對準並鄰接第一子通道孔。
在一些實施例中，第一材料與第二材料相同並且透過相同的製程形成，且該相同的製程包括將電荷捕獲膜、半導體通道膜和介電芯中的至少一種材料依序地沉積到通道孔和柱孔中。
在一些實施例中，在形成第二子通道孔之前形成柱孔。
在一些實施例中，在形成第一半導體子通道之後且在形成第二子通道孔之前形成柱孔。
在一些實施例中，在形成第一半導體子通道和第二子通道孔之後形成柱孔。
在一些實施例中，第一材料與第二材料不同，且通過與第二材料不同的沉積製程來形成。
在一些實施例中，第一材料包括絕緣材料和由絕緣材料所圍繞的至少一種柱支撐材料，而第二材料包括電荷捕獲膜、半導體通道膜以及介電芯中的至少一種。
在一些實施例中，絕緣材料包括氧化矽，而柱支撐材料包括銅、鈷、鎳和鋁中的至少一種。
在一些實施例中，在形成多堆疊層階梯結構和第一子通道孔之後形 成柱孔。
在一些實施例中，其所提出之用於形成記憶體元件的方法包括在基底上沉積彼此堆疊的多個介電堆疊層，以形成多個介電堆疊結構。每個該介電堆疊層可包括沿著與基底頂面垂直的方向交互設置的多個第一材料層和第二材料層。該方法還可以包括在多個介電堆疊層的第一介電堆疊層中形成第一半導體子通道，以及在第一介電堆疊層上形成多個介電堆疊層的第二介電堆疊層。 該方法還可包括在第二介電堆疊層中形成第二半導體子通道。第二半導體子通道可以沿著與基底頂面垂直的方向來與第一半導體子通道對準。該方法還可以包括圖案化該多介電堆疊結構以形成多堆疊層階梯結構。
在一些實施例中，圖案化多介電堆疊結構的步驟包括單個階梯形成圖案化製程。
在一些實施例中，該階梯形成圖案化製程包括在多介電堆疊結構上形成光阻、沿著與基底頂面平行的第一方向修整該光阻、以及使用修整後的該光阻作為蝕刻遮罩蝕刻該多介電堆疊層結構，以形成階梯結構。
在一些實施例中，形成第一半導體子通道和第二半導體子通道的步驟包括在第一介電堆疊層中形成第一子通道孔和在第二介電堆疊層中形成第二子通道孔，並使用通道形成材料填充每個第一子通道孔和第二子通道孔。
在一些實施例中，該通道形成材料包括電荷捕獲膜、半導體通道膜和介電芯中的至少一種。
在一些實施例中，該方法還包括在第一介電堆疊層之間形成接合絕緣材料層、在該接合絕緣材料層中形成開口以裸露出第一半導體子通道、以及進行凹槽蝕刻以去除第一半導體子通道的通道形成層頂部，進而形成凹槽區。 該方法還可以包括在該凹槽區中形成連接層並圖案化該接合絕緣材料層，以形成接合絕緣層。
在一些實施例中，形成連接層的步驟包括沉積受摻雜的半導體材料。
在一些實施例中，受摻雜的半導體材料包括摻雜矽。
在一些實施例中，該方法還包括在第二半導體子通道上形成汲極區。
100:儲存結構
101:犧牲材料層
102:絕緣材料層
103:第一介電堆疊層
104:介電層
105:第二摻雜區
106:第一摻雜區
107:基底
108:電晶體
109:隔離層
110:核心區域
120:週邊區域
200:儲存結構
201:犧牲材料層
202:絕緣材料層
203:介電堆疊層
204:通道磊晶部分
205:第一子通道孔
206:第二介電堆疊層
207:犧牲性填充結構
210:核心區域
220:週邊區域
300:儲存結構
301:犧牲層
302:絕緣層
309:柱孔
310:核心區域
311:介電填充結構
320:週邊區域
400:儲存結構
409:支撐柱
410:絕緣頂蓋層
411:虛設電荷捕獲膜
412:虛設半導體通道膜
413:介電芯
414:虛設汲極區
415:半導體通道
416:電荷捕獲膜
417:虛設通道膜
418:虛設介電芯
419:汲極區
500:儲存結構
501:半導體通道
502:電荷捕獲膜
503:半導體通道膜
504:介電芯
505:汲極區
509:柱孔
510:絕緣頂蓋層
600:儲存結構
601:半導體通道
601-1:半導體子通道
601-2:半導體子通道
602:電荷捕獲膜
603:階梯結構
604:半導體通道膜
605:介電芯
606:連接層
607:電荷捕獲膜
608:半導體通道膜
609:介電芯
610:絕緣頂蓋層
611:介電填充結構
612:汲極區
613:支撐柱
614:虛設電荷捕獲膜
615:虛設半導體通道膜
616:虛設介電芯
617:虛設汲極區
618:接合絕緣層
700:儲存結構
701:半導體通道
702:電荷捕獲膜
703:階梯結構
704:半導體通道膜
705:介電芯
706:連接層
707:基底
800:儲存結構
801:第一子通道孔
802:通道形成層
803:第一介電堆疊層
804:連接層
805:半導體子通道
806:通道磊晶區
810:接合絕緣材料層
900:儲存結構
901:犧牲材料層
902:絕緣材料層
903:介電堆疊層
906:第二介電堆疊層
910:絕緣頂蓋材料層
1000:儲存結構
1001:半導體通道
1002:第二子通道孔
1003:介電堆疊層
1004:通道形成層
1005:汲極區
1006:第二介電堆疊層
1007:第二半導體子通道
1010:絕緣頂蓋材料層
1100:儲存結構
1103:第一階梯結構
1104:階梯結構
1106:第二階梯結構
1110:絕緣頂蓋層
1111:接合絕緣層
1120:核心陣列區域
1121:第一階梯區域
1122:第二階梯區域
1200:儲存結構
1201:介電填充結構
1300:方法
1301-1307:步驟
當結合附圖閱讀時，從以下的詳細描述可以最好地理解本揭露書的各方面。應注意，根據工業中的通用實踐，圖中的各種特徵並未按實際比例繪製。 實際上，為了清楚說明和討論，可以任意增加或減少各種特徵的尺寸。可以重複元素的多個實例，其中示出了元素的單個實例，除非明確描述或清楚指出不存在元素的重複。
第1-12圖各自是根據一些實施例範例製程在不同階段時的3D記憶體元件的截面圖。
第13圖是根據一些實施例的形成3D記憶體元件的製程範例。
儘管文中會對具體配置和設置進行討論，但應當理解，這只是出於範例性的目的而進行的。相關領域中的技術人員將了解到，可以使用其它的配置而不背離本揭露書的精神和範圍。對相關領域的技術人員顯而易見的是，本發明揭露還可以用於多種其它應用中。
要指出的是，說明書中提到「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的用語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其 它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文的語意來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一個或多個」可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。同樣地，諸如「一」或「所述」的術語，至少部分取決於其上下文，可以被理解為是傳達單數使用或傳達複數使用。
應當容易理解，本公開中的「在…上」、「在…之上」和「在…上方」的含義應當以最廣義的方式被解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有中介特徵或層結構的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有中介特徵或層結構(即直接在某物上)的含義。
此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用來描述一個元件或特徵與另一個或多個元件或特徵的關係，如附圖所示者。空間相關術語旨在涵蓋除了在附圖所描繪的方位之外的在設備使用或操作中的不同位向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中所使用的空間相關描述詞可同樣地被相對解釋。
如本文中使用的，術語「基底」是指在其上增加後續材料的材料。 可以對基底自身進行圖案化。加在基底頂面上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以使用諸如玻璃、塑膠或藍寶石晶圓等非導電性材料來製成。
如本文中使用的，術語「層」是指包括具有厚度區域的材料部位。 層結構可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層結構可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層結構可以位於在連續結構的頂面和底面之間或在頂面和底面處的任何一對水平面之間。層結構可以水平、豎直和/或沿著傾斜表面延伸。基底可以是層結構，其中可以包括一或多個層，以及/或可以在其上、其上方和/或其下方具有一或多個其他層結構。層結構可以包括多個層。例如，互連層可以包括一或多個導體和接觸層(其中形成接觸點、互連線和/或通孔)以及一或多個介電層。
如本文使用的，術語「標稱/標稱地」是指在生產或製程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值範圍，該值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「大約」指示可以基於與標的半導體元件相關聯的特定技術節點而變化的給定量值。基於特定技術節點，術語「大約」可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)範圍內變動。
如本文所使用的，術語「3D記憶體元件」指的是在側向的基底上具有垂直方位的儲存單元電晶體串(在本文中稱為「記憶體串」，例如NAND串)使得記憶體串相對於在基底垂直方向上延伸的半導體元件。如本文所使用的，術語「垂直/垂直地」意味著標稱上於基底正交的側表面。
在本揭露書中，為了便於描述，「層級」用於指沿垂直方向具有基本相同高度的元件。例如，字元線和下面的閘極介電層可以被稱為「層級」，犧牲層和下面的絕緣層可以一起被稱為「層級」，字元線和下面的絕緣層可以一起被稱為「層級」，具有基本相同高度的字元線可以被稱為「字元線的層級」或類似 的字詞，等等。
三維NAND記憶體工業的趨勢包括元件尺寸的縮減和製程簡化。在多堆疊層3D記憶體元件中，多堆疊層的字元線(控制閘電極)係沿著垂直於基底頂面的方向排列。「堆疊層」是指沿著指定方向設置的一堆物體。這些字元線被設置成形成多堆疊層階梯結構。用於儲存資料的儲存單元係嵌在字元線堆疊層中，而半導體通道係穿過這些字源線堆疊層而形成。這樣的設置方式可在單位區域內形成更多的儲存單元。
為了形成多堆疊層3D NAND記憶體元件，實施例中通過在多堆疊層階梯結構中使用導電材料來替換犧牲性材料層，以形成不同堆疊層中不同層級的字元線。通過多堆疊層階梯結構來形成支撐柱，以防止圖案特徵結構在字元線形成期間坍塌。在範例中，沿著垂直於基底表面的方向依序地形成多個介電堆疊層或介電層對(例如犧牲性材料層/絕緣材料層對)的多堆疊層。多個介電堆疊層可包括相同數量和不同數量的介電階梯結構，例如32層級、48層級和64層級。首先形成底部的介電堆疊層(例如最靠近基底頂面的下部介電堆疊層)，並在該堆疊層中形成子通道孔和子柱孔。在下部介電堆疊層的介電層對上進行圖案化製程以形成階梯結構(如下部階梯結構)。然後在下部介電堆疊層上形成另一個介電堆疊層，並進行類似的製程，以形成具有子通道孔和子柱孔的上部階梯結構。上部階梯結構中的子通道孔和子柱孔係沿著與基底表面垂直的方向對準並鄰接下部階梯結構中的子通道孔和子柱孔。上部階梯結構和下部階梯結構共同形成多堆疊層階梯結構。然後用合適的材料填充相鄰的子通道孔和相鄰的子柱孔，以分別形成半導體通道和支撐柱。在本揭露書中，子通道孔和子柱孔分別指的是在一個介電堆疊層/階梯結構中形成的腔體結構，其僅用來區分穿過多堆疊層階梯結構的通道孔和柱孔(鄰接的腔體結構)。術語「子通道孔」和「子柱孔」在其他方面(例如其製作順序或功能)並不意味著任何差異。
在該製程中，分別圖案化介電堆疊層(例如上部介電堆疊層和下部介電堆疊層)以形成對應的階梯結構(例如上部階梯結構和下部階梯結構)，並且使用單獨的光遮罩來進行圖案化製程。在沉積下一個介電堆疊層之前先形成不同階梯結構的子通道孔和子柱孔。然後，穿過多堆疊層階梯結構的半導體通道和支撐柱通常會經由沿著垂直於基底表面的方向來分別鄰接相鄰的介電質階梯結構的子通道孔和子柱孔並使用合適的材料(例如填充半導體通道的材料)來填充鄰接的子通道和子柱孔來形成。
上述製程可能具有若干問題。首先，因為經常使用不同的光遮罩(或不同的光遮罩組)來圖案化每個介電堆疊層的子通道孔和子柱孔，所以要用來形成多堆疊層階梯結構的光遮罩的數量和其對應之光刻步驟可能會超乎預期的多，從而增加了製程成本和處理時間。第二，因為在形成下部階梯結構及其介電填充結構(例如下部介電填充結構)之後經常會形成上部介電堆疊層，所以在下部階梯和下部介電填充結構上的製程或動作(例如進行蝕刻)經常會影響到上部介電堆疊層的膜層品質。例如，下部階梯的形貌和下部介電填充結構可能導致上部介電堆疊層中出現缺陷，從而影響到上部介電質堆疊層的膜層品質。第三，同一介電堆疊層的子通道孔和子柱孔通常會具有不同的尺寸，且通常會在同一圖案化/蝕刻製程中形成，故此，要形成具有高均勻性的這類結構是種挑戰。此外，因為穿過多堆疊層階梯結構的通道孔和柱孔是經由沿著與基底表面垂直的方向將每個階梯結構的子通道孔和子柱孔鄰接而形成，因此這類子通道孔和子柱孔的蝕刻和對準可能會需要更高精度的控制。
穿過儲存結構的柱孔的內側壁(或側壁)可以通過分別鄰接堆疊在一起的多個階梯結構的支撐柱的側壁來形成。經由上述製程形成的支撐柱可以稱為具有「鄰接/連接的側壁」，其可包含經由子柱孔的鄰接所形成的一或多個連接部分(例如在兩個鄰接的側壁的介面處)。因此，該側壁可以在連接部分具 有未對準(或分離)的表面。本揭露書中所稱的未對準表面可以是由蝕刻具有高深寬比(例如大於4)的孔引起的不一致的孔尺寸。例如，當第一子柱孔鄰接下面的第二子柱孔時，第一子柱孔的底部直徑可以小於第二子柱孔的頂部直徑，從而在鄰接的介面處產生沿著垂直方向的未對準的表面。反之，形成為沒有鄰接子柱孔的柱孔可以被稱為具有對準(或非分離)表面的側壁。例如，由本發明形成的柱孔可以延伸穿過儲存結構並且具有對準的側壁表面。
為簡單起見，文中會將上述介電堆疊層的介電層對被重複蝕刻成介電堆疊層階梯結構的製程稱為「階梯形成圖案化」製程。每個該階梯形成圖案化製程都可包括對相對應的介電堆疊層的介電層對進行多次重複蝕刻/圖案化。 在一些實施例中，通常採用兩個階梯形成圖案化製程來形成雙堆疊層階梯結構。
本發明描述了用於形成3D記憶體元件的結構和方法。根據所公開的結構和方法，其透過一個階梯形成圖案化製程來圖案化多堆疊層記憶體元件中多堆疊層的介電層對，以形成多堆疊層階梯結構。可以在沉積多個介電堆疊層的介電層對之後進行多個介電堆疊層的介電層對蝕刻動作。可以在透過圖案化製程形成多堆疊層階梯結構之後再形成穿過這些多堆疊層階梯結構的柱孔。例如，在形成上部介電堆疊層的通道孔之前或之後形成柱孔。可以通過使用任何合適的材料(例如採用半導體通道的膜沉積形成半導體通道的相同材料)來填充柱孔，以形成記憶體元件的支撐柱。類似的製程也可用來在雙通道記憶體元件中形成支撐柱。
透過使用所公開的結構和方法，可以藉由一個階梯形成圖案化製程來形成多堆疊層階梯結構，從而避免不同介電堆疊層的多個圖案化。僅需要較少數目的光遮罩和光刻製程就可用來形成具有半導體通道和支撐柱的多堆疊層階梯結構，其簡化了3D記憶體元件的形成步驟且耗時更少。同時，支撐柱的形成可與多堆疊層階梯結構的形成相容。形成支撐柱也僅需要較少的圖案化步 驟，因此可簡化3D記憶體元件的製造過程且成本較低，又可提高元件產量和性能。
出於說明性的目的，3D NAND記憶體元件用於描述本發明。範例性的3D NAND記憶體元件包括上部字元線堆疊層和下部字元線堆疊層，其分別由上部介電堆疊層和下部介電堆疊層形成。所公開的方法可用於形成數量較多的堆疊層的任何合適的多堆疊層記憶體元件。在各實施例中，上部介電堆疊層可代表多個介電堆疊層的最後介電堆疊層。
在本公開中，「階梯結構」或「臺階式腔體結構」或類似物是指具有臺階式表面的結構。在本公開中，“臺階式表面”是指包括至少兩個水平面(例如沿著x-y平面)和至少兩個(例如第一和第二)垂直面(例如沿著z軸)的一組表面，使得每個水平面會鄰接從水平面的第一邊緣向上延伸的第一垂直表面，並且鄰接從水平面的第二邊緣向下延伸的第二垂直表面。「臺階」或「階梯」是指一組鄰接表面在高度上的垂直偏移所產生的結構。在本發明附圖中，x軸係沿著與y-z平面垂直的方向延伸。
在本發明揭露中，介電堆疊層或介電層對堆疊層是指沿著與基底頂面垂直的方向堆疊的一堆(或多個)介電層對。介電堆疊層可以經由圖案化和/或蝕刻製程來形成階梯結構。例如，可以圖案化/蝕刻下部/底部介電堆疊層以形成下部/底部階梯結構等。因此，可以藉由圖案化/蝕刻多個介電堆疊層中在基底上的另一個頂部上的層結構的方式來形成多堆疊層階梯結構。在每個階梯結構中，所形成的通道孔可以對準並鄰接相鄰(例如上部或下部)的階梯結構的通道孔，以形成穿過多堆疊層階梯結構的鄰接/組合通道孔。術語「穿過」物體是指從物體的頂面部分到底面部分。例如，穿過每個階梯結構的通道孔可以鄰接以形成穿過多堆疊層階梯結構的通道孔，且柱孔可以形成為穿過儲存結構的態樣。為了簡化描述之故，文中的「多堆疊層階梯結構」可以與實施例中的「階 梯結構」互換。
文中示出了用於形成3D記憶體元件的製程。第1-6圖繪示出了在穿過3D多堆疊層記憶體元件的多堆疊層階梯結構中形成支撐柱的範例性製程，而第7-12圖繪示出了在3D多堆疊層記憶體元件中形成多堆疊層階梯結構的範例性製程。
第1圖繪示出了根據一些實施例在形成3D NAND記憶體元件的製程開始時的儲存結構100的截面圖。如第1圖所示，儲存結構100包括基底107、基底107中的第一摻雜區106、第一摻雜區106中的第二摻雜區105、位於基底107上的介電層104、位於基底107上由隔離層109覆蓋的多個電晶體108、以及介電層104和隔離層109上的第一介電堆疊層103。為了說明之故，儲存結構100可以分成核心區域110和週邊區域120。週邊區域120可以包括用於提供控制信號且可圍繞著核心區域110的多個電晶體108。根據記憶體元件的類型，週邊區域120也可以在核心區域110下方。
在核心區域110中，第一介電堆疊層103(例如下部介電堆疊層)可包括沿著與基底107頂面垂直方向(如z軸)重複設置的多個介電層對。該些介電層對可包括犧牲材料層和絕緣材料層。第一介電堆疊層103可包括沿著z軸交互堆疊的犧牲材料層和絕緣材料層。在介電層對中，102和101都可是犧牲材料層和絕緣材料層中的其中一種。在本發明揭露中，102表示絕緣材料層，而101表示犧牲材料層。犧牲材料層101和絕緣材料層102可包括不同的材料。在一些實施例中，犧牲材料層101包括氮化矽，而絕緣材料層102包括氧化矽。在隨後的製程中，儲存單元可以形成在核心區域110中。在一些實施例中，介電層104是閘極介電層且含有合適氧化物，如氧化矽。
週邊區域120包括任何週邊元件(例如以電晶體108表示)、週邊元件上的隔離層109、以及在週邊元件上重複設置的多個介電層對。隔離層109可以包 括任何合適的絕緣材料(如氧化矽)，並且可以保護週邊元件並將其與其他元件或結構隔離。在一些實施例中，第一摻雜區106包括深N井(deep n-well,DNW)，而第二摻雜區105包括高電壓P井(HVPW)。出於說明目的，附圖中僅描繪和標記出與本發明揭露相關的元件。在一些實施例中，在沉積第一介電堆疊層103之前形成週邊元件。由於週邊元件的高度，第一介電堆疊層103的介電層對可以在核心區域110和週邊區域120之間的高度上具有垂直偏移。
在一些實施例中，基底107包括用於形成三維記憶體元件的任何合適材料。例如，基底107可包括矽、矽鍺、碳化矽、覆矽絕緣(silicon-on-insulator,SOI)基底、覆鍺絕緣(germanium-on-insulator,GOI)基底、玻璃、氮化鎵、砷化鎵和/或其他合適的III-V化合物。第一摻雜區106和第二摻雜區105各自都可以通過合適的摻雜製程(例如離子佈植)來形成。
儲存結構100提供用於製造3D記憶體元件的基礎，並且可使用任何合適的製程來形成。例如，儲存結構100可以透過在基底107上沉積介電材料堆疊層(未示出)並平坦化介電材料堆疊層之方式來形成。在一些實施例中，其提供具有第一摻雜區106和第二摻雜區105的基底107，並且在基底107上形成週邊元件(如多個電晶體108)和隔離層109。介電膜可以沉積在基底107上並被圖案化而形成介電層104。可以透過在基底107上交互地沉積絕緣材料層102和犧牲材料層101來在介電層104和隔離層109上形成介電材料堆疊層。犧牲材料層101和絕緣材料層102可以具有相同或不同的厚度。犧牲材料層101可包括與絕緣材料層102不同的任何合適材料。例如，在一些實施例中，犧牲材料層101可包括多晶矽、氮化矽、多晶鍺和/或多晶鍺矽。在一些實施例中，犧牲材料層101包括氮化矽。絕緣材料層102可包括任何合適的絕緣材料，例如氧化矽。可以使用任何合適的沉積方法來沉積犧牲材料層101和絕緣材料層102，例如電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、濺射(sputter)、原子層沉積 (atomic layer deposition,ALD)等。
此外，可以進行平坦化製程來將介電材料堆疊層平坦化為具有合適的厚度，從而可形成第一介電堆疊層103。在一些實施例中，核心區域110的頂面與週邊區域120的頂面齊平。在一些實施例中，犧牲材料層101通過平坦化製程裸露在核心區域110中。在一些實施例中，平坦化製程包括化學機械平坦化(chemical mechanical polishing,CMP)製程。
第2圖繪示出根據一些實施例中基於儲存結構100所形成的儲存結構200的截面圖。如第2圖所示，可以通過在第一介電堆疊層103中形成多個第一子通道孔205、用犧牲性填充結構207填充第一子通道孔205、以及在第一介電堆疊層103上形成第二介電堆疊層206(例如上部介電堆疊層)等之方式來形成儲存結構200。第一介電堆疊層103和第二介電堆疊層206可以形成雙堆疊介電堆疊層203(術語「介電堆疊層203」也可以指雙堆疊介電堆疊層203)。出於說明之目的，儲存結構200會被劃分成核心區域210和週邊區域220，其分別對應於第1圖的核心區域110和週邊區域120。在一些實施例中，核心區域210的頂面會與週邊區域220的頂面齊平。
可以使用任何合適的製程來形成儲存結構200。在一些實施例中，在第二介電堆疊層206沉積在其上之前會先在第一介電堆疊層103中形成第一子通道孔205。例如，可以使用光刻製程在第一介電堆疊層103上圖案化光阻層，以在圖案化後的光阻層中形成開口、以及進行蝕刻製程去除第一介電堆疊層103中為開口所限定的介電材料來形成第一子通道孔205。開口的位置可以對應第一子通道孔205的位置。蝕刻製程可以包括任何合適的濕蝕刻和/或乾蝕刻。在一些實施例中，進行非等向性蝕刻以垂直地(例如沿z軸)去除材料。第一子通道孔205可以延伸穿過第一介電堆疊層103並大致延伸到第二摻雜區域105中以及/或延伸到基底107中。在一些實施例中，第一子通道孔205可以具有大體上為矩形的截面 形狀。在一些實施例中，第一子通道孔205可具有大體上為梯形的截面形狀。在一些實施例中，第一子通道孔205的水平尺寸(例如沿x軸)可能因為製程等因素而朝基底縮小。第一子通道孔205的形狀的任何變化仍然在本發明揭露之範圍內。
可以進一步沉積犧牲性填充材料以填充在第一子通道孔205中。可以進行任何合適的沉積製程以將犧牲性填充材料沉積到第一子通道孔205和第一介電堆疊層103上的其他區域中。沉積在第一子通道孔205內部的犧牲性填充材料可以形成犧牲性填充結構207。可以進行任何合適的平坦化方法(如CMP)和/或凹槽蝕刻(如乾蝕刻和/或濕蝕刻)來去除第一介電堆疊層103上任何多出來的犧牲性填充材料。犧牲性填充材料可以包括任何合適的非導電材料(例如非晶矽、多晶矽、矽鍺、無定形碳、氮化矽、類金剛石碳和多孔性有機矽酸鹽玻璃)，並且可以通過任何合適的方法(如CVD和/或旋塗)來沉積。
在一些實施例中，可以在第一介電堆疊層103上沉積絕緣層(第2圖中未示出)。絕緣層可以包括合適的絕緣材料，例如形成第一介電堆疊層103的一或多種材料。可以在形成第一子通道孔205之前或者在沉積犧牲性填充材料之後形成絕緣層。如果在形成第一子通道孔205之前形成絕緣層，則形成第一子通道孔205的步驟可以包括在絕緣層中形成開口並去除從開口裸露的第一介電堆疊層103部分。可以進行合適的平坦化方法(如CMP)和/或凹槽蝕刻(如乾蝕刻和/或濕蝕刻)來去除第一介電堆疊層103上任何多出來的絕緣層材料。
在一些實施例中，可以透過合適的沉積製程來在第一子通道孔205底部形成通道磊晶部分204。通道磊晶部分204可以用作半導體通道的一部分。例如可以進行選擇性磊晶沉積製程在第一子通道孔205底部沉積半導體材料。在一些實施例中，通道磊晶部分204包括與第二摻雜區105磊晶對準(例如相同的晶體取向)的單晶半導體。在一些實施例中，通道磊晶部分204包括單晶矽。通道磊晶部分204的頂面可位於一對犧牲材料層101之間，且通道磊晶部分204的周圍可以 與絕緣材料層102物理接觸。
此外，第二介電堆疊層206可以形成在第一介電堆疊層103上。在一些實施例中，第二介電堆疊層206形成在核心區域210和週邊區域220上。第二介電堆疊層206可以包括多個介電層對，每個介電層對包括犧牲材料層201和絕緣材料層202。犧牲材料層201和絕緣材料層202可以沿著z軸交互設置。第一介電堆疊層103和第二介電堆疊層206可以形成介電堆疊層203。形成第二介電堆疊層206的結構和沉積方法可以參考第一介電堆疊層103的結構和沉積方法。
第3圖繪示出根據一些實施例中基於儲存結構200所形成的儲存結構300範例。如第3圖所示，可以透過從介電堆疊層203形成雙堆疊層階梯結構303、用介電填充結構311填充由形成階梯結構303所形成的空間、以及形成多個柱孔309的方式來形成儲存結構300。為了說明之目的，儲存結構300會被劃分成核心區域310和週邊區域320，其分別對應到第2圖的核心區域210和週邊區域220。
可以去除週邊區域320中的介電堆疊層203部分並裸露出隔離層109的頂面。可以經由在核心區域310中重複地圖案化/蝕刻介電堆疊層203的犧牲材料層201和絕緣材料層202來形成階梯結構303。可以蝕刻其中不同層級的介電層對，以形成沿著x-y平面延伸的階梯。每個階梯都可包括一絕緣層(例如302)和一配對的犧牲層(例如301)。可以透過單個階梯形成圖案化製程來對介電堆疊層進行圖案化/蝕刻動作，以形成階梯結構303(或多堆疊層階梯結構303或雙堆疊層階梯結構303)。階梯結構303的形成細節會在第7-12圖中進行描述。
此外，可以在形成階梯結構303之後沉積介電填充材料以填充因去除介電堆疊層203部分而形成的空間。介電填充結構311沉積在週邊區域320和核心區域310中以填充因去除介電堆疊層203部分而形成的空間。可以進行合適的平坦化方法(如CMP和/或凹槽蝕刻)來去除覆蓋在階梯結構303最頂面上任何過多的介電填充材料。所沉積的介電填充材料的剩餘部分(例如在階梯結構303和隔離 層109上的部位)可以形成圍繞著階梯結構303的介電填充結構311。介電填充結構311可以是後向臺階式的。在本公開中，後向臺階式元件指的是具有臺階式表面和水平截面區域的元件，該水平截面區域作為與所述元件的基底頂面之間的垂直距離的函數而單調遞增。介電填充結構311可以包括為階梯結構300提供電性絕緣的任何合適的介電材料，並且可以通過諸如CVD、ALD和/或PVD等任何合適的沉積方法來沉積。在一些實施例中，介電填充結構311包括氧化矽並且通過CVD製程形成。可以沉積絕緣頂蓋材料層以覆蓋階梯結構303和介電填充結構311。絕緣頂蓋材料層可以在z軸方向上具有足夠厚度，以允許其內形成汲極區。 絕緣頂蓋材料層可包括任何合適的絕緣材料，例如氧化矽。
此外，柱孔309可以形成在儲存結構300中。柱孔309可以形成在核心區域310中任何合適的位置，例如與階梯結構303相交的位置。在一些實施例中，柱孔309可以形成為鄰近第一子通道孔205的態樣。在一些實施例中，柱孔309可以形成在階梯結構中。在一些實施例中，一些柱孔309可以形成在週邊區域320的一部分中。可以通過如光刻法等製程圖案化在階梯結構303和介電填充結構311上的絕緣頂蓋材料層上的光阻層，以在該圖案化的光阻層中形成對應柱孔309位置的開口、以及進行蝕刻製程(例如使用圖案化的光阻層作為蝕刻遮罩)以去除由開口裸露/限定的絕緣頂蓋材料層的部分和階梯結構303的部分來形成柱孔309。蝕刻製程可包括任何合適的濕蝕刻和/或乾蝕刻。在一些實施例中，進行非等向性蝕刻以蝕刻絕緣頂蓋材料層、階梯結構303和介電填充結構311部分以形成柱孔309。然後可在形成柱孔309之後去除圖案化的光阻層。然後可以形成絕緣頂蓋層312。柱孔309可以從絕緣頂蓋層312的頂面延伸到基底107。柱孔309沿著x-z平面的截面可以具有梯形形狀。在一些實施例中，柱孔309的水平尺寸(例如沿著x軸)可能因製程等因素而朝向基底減小。柱孔309的形狀的任何變化仍然在本發明揭露的範圍內。在一些實施例中，在形成上部介電堆疊層的第二子通道孔 之前形成柱孔309。在一些實施例中，在形成上部介電堆疊層的第二子通道孔之後形成柱孔309。
第4圖繪示出了根據一些實施例中基於儲存結構300所形成的儲存結構400範例。如第4圖所示，可以通過在第一子通道孔205上形成多個第二子通道孔、填充第一和第二子通道孔和柱孔309以形成半導體通道415和支撐柱409、以及在半導體通道415上形成汲極區419並在支撐柱409上形成虛設汲極區414的方式來形成儲存結構400。為了說明之目的，第4圖描述了其核心區域。
為了形成第二子通道孔，可以在絕緣頂蓋層410上形成光阻層。光阻層可以覆蓋/封閉柱孔309頂部，使得隨後第二子通道孔的蝕刻幾乎或者完全不會影響到柱孔309。然後可以將光阻層圖案化以形成裸露絕緣頂蓋層410部分且對應第二子通道孔位置的開口。圖案化的光阻層可作為蝕刻遮罩來去除從開口裸露或為開口所限定的絕緣頂蓋層410部分和階梯結構303部分。可以形成絕緣底蓋層410。第二子通道孔的水平投影(例如在x-y平面上)大體上可與第一子通道孔205的水平投影重疊。在一些實施例中，第二子通道孔基本上沿著z軸與對應的第一子通道孔205對準。在一些實施例中，第二子通道孔的數量等於第一子通道孔205的數量，且每個第二子通道孔的水平投影與下面對應的第一子通道孔205的水平投影重疊。然後可以在形成第二子通道孔之後去除圖案化的光阻層。
在一些實施例中，第二子通道孔可各自鄰接對應的第一子通道孔205，使得所形成的通道孔會第一子通道孔205和對應的第二子通道孔兩者組合，並且延伸穿過階梯結構303。在一些實施例中，第二子通道孔的底部暴露出對應第一子通道孔205的犧牲性填充結構207。
延伸穿過階梯結構303的通道孔內側壁(或側壁)可以透過將第一子通道孔205和所對應堆疊在一起的第二子通道孔側壁分別鄰接而形成。在本揭露書中，經由這些製作步驟形成的半導體通道可稱為具有「鄰接/連接的側壁」，其 可包括由子柱孔的鄰接所形成的一或多個連接部分(例如在兩個鄰接的側壁介面處)。因此，側壁可能在連接部位處具有未對準的表面。未對準的表面可以指的是經由蝕刻具有高深寬比(例如大於4)的孔所引起的不一致的孔尺寸。例如，當第二子通道孔鄰接第一子通道孔時，第二子通道孔的底部直徑可小於第一子柱孔的頂部直徑，從而在鄰接的介面處沿著垂直方向產生未對準的表面。反之，形成為沒有鄰接子柱孔的通道孔可以稱為具有對準表面的側壁。例如，由本發明揭露形成的通道孔可以延伸穿過儲存結構並可具有未對準的側壁表面。
然後可以通過合適的蝕刻製程(如乾蝕刻和/或濕蝕刻)去除犧牲性填充結構207。例如，可以進行選擇性蝕刻。選擇性蝕刻可以是等向性蝕刻製程或非等向性蝕刻製程。
此外，通道孔和柱孔309可以通過相同的製程(如同時)來填充。一系列的通道形成層可以依序沉積到通道孔(其具有第一子通道孔205和鄰接的第二子通道孔的組合體積)和柱孔309中以填充通道孔和柱孔309。
在一些實施例中，電荷捕獲膜416(例如犧牲膜)沉積在通道孔和柱孔309的側壁上。電荷捕獲膜416可包括位在通道孔側壁上的一或多個體介電層(bulk dielectric)，以將通道孔中的其它層結構與階梯結構303絕緣。電荷捕獲膜416還可以包括在體介電層上並為該塊介電層所圍繞的儲存單元層(儲存層)，以用於捕獲電荷並沿著z軸形成多個電荷儲存區域。電荷捕獲膜416還可以包括在儲存層上且被儲存層所圍繞的穿隧層(例如穿隧介電層)。可以在合適的偏壓下通過穿隧層進行電荷穿隧動作。
一或多個體介電層可包括第一阻擋層，所述第一阻擋層包括具有相對高介電常數的介電金屬氧化物層。術語「金屬氧化物」可包括金屬元素和非金屬元素，例如氧、氮和其他合適的元素。例如，介電金屬氧化物層可包括氧化鋁、氧化鉿、氧化鑭、氧化釔、氧化鉭、矽酸鹽、氮摻雜化合物、和其合金 等。第一阻擋層可以通過如CVD、ALD、脈衝鐳射沉積(pulse laser deposition,PLD)、液體源霧化化學沉積和/或其他合適的沉積方法來沉積。
一或多個體介電層還可以包括第二阻擋層，其包括位於介電金屬氧化物上的另一介電層。另一介電層可以與介電金屬氧化物層不同。另一介電層可包括氧化矽、具有與第一阻擋層不同成分的介電金屬氧化物、氮氧化矽，氮化矽和/或其他合適的介電材料。可以通過如低壓化學氣相沉積(LPCVD)、ALD、CVD和/或其他合適的沉積方法來沉積第二阻擋層。在一些實施例中，一或多個體介電層包括通過CVD製程形成的氧化矽。
可以在一或多個體介電層上依序形成儲存單元層。儲存單元層可包括電荷捕獲材料，例如介電電荷捕獲材料(如氮化矽)和/或導電材料(如摻雜多晶矽)。在一些實施例中，介電電荷捕獲材料包括氮化矽，並且可以通過CVD、ALD、PVD和/或其他合適的沉積方法來形成。
可以在儲存層上依序形成穿隧層。穿隧層可包括氧化矽、氮化矽、氮氧化矽、介電金屬氧化物、介電金屬氮氧化物、介電金屬矽酸鹽、合金和/或其他合適的材料。穿隧層可以通過CVD、ALD、PVD和/或其他合適的沉積方法來形成。在一些實施例中，穿隧層包括通過CVD製程形成的氧化矽。
此外，半導體通道膜417可以形成在通道孔和柱孔309中的電荷捕獲膜上。半導體通道膜417可以包括一或多層任何合適的半導體材料，例如矽、矽鍺、鍺、III-V化合物材料、II-VI化合物材料、有機半導體材料和/或其他合適的半導體材料。半導體通道膜417可以通過合適的沉積方法(例如金屬有機化學氣相沉積(MOCVD)、LPCVD、CVD和/或其他合適的沉積方法)來形成。在一些實施例中，通過使用CVD製程來沉積非晶矽層，然後進行退火製程使得非晶矽轉變為單晶矽，來形成半導體通道膜417。在一些實施例中，可以對其他非晶材料進行退火以使其結晶以形成半導體通道膜417。
此外，可以通過在通道孔和柱孔中的半導體通道膜上沉積合適的介電材料來形成介電芯418。介電芯418可以填充在通道孔和柱孔中心的空間中。介電芯418可包括合適的介電材料，例如氧化矽和/或有機矽酸鹽玻璃。介電芯418可以透過合適的共形沉積方法(例如LPCVD)和/或自平面化沉積方法(例如旋塗)來形成。在一些實施例中，介電芯418包括氧化矽並通過LPCVD來形成。在一些實施例中，進行合適的平坦化製程(例如CMP和/或凹槽蝕刻)來去除階梯結構303頂部上任何過多的材料。
當在通道孔中形成不同的層結構(例如電荷捕獲膜416、半導體通道膜417和介電芯418)時，用於形成這些層結構的材料也可以分別沉積在柱孔309中。因為這些層具有很少或甚至沒有主動的電性功能，因此為了說明之故，柱孔309中的這些層被稱為虛設電荷捕獲膜411、虛設半導體通道膜417和虛設介電芯413，可因此形成支撐柱409。
此外，可以通過任何合適的凹槽蝕刻製程來去除支撐柱409和半導體通道415的頂部。在一些實施例中，進行選擇性蝕刻以去除支撐柱409和半導體通道415的頂部。在一些實施例中，凹槽區域的深度基本上等於絕緣頂蓋層410的厚度。
此外，可以在凹槽區域中形成汲極區419(例如在半導體通道415之上)和虛設汲極區414(例如在支撐柱409之上)。可以透過如在凹槽區域等區域中沉積受摻雜的半導體材料來形成汲極區419和虛設汲極區414。其沉積製程可包括任何合適的沉積方法，例如CVD和/或區域選擇性沉積(area selective deposition,ASD)。製程中可選擇使用離子佈植製程來調整凹槽區域的摻雜等級。這類受摻雜的半導體材料可包括例如摻雜多晶矽。受摻雜的半導體材料可以具有與基底107的導電類型相反的導電類型。可以通過如CMP和/或凹槽蝕刻等方式從絕緣頂蓋層410的頂面上去除所沉積摻雜半導體材料多出來的部分。
第5圖繪示出了根據一些實施例中基於儲存結構200所形成的儲存結構500範例。與儲存結構400不同，在儲存結構500中，可以在形成階梯結構303、半導體通道501和汲極區505之後形成柱孔509。半導體通道501、汲極區505和絕緣頂蓋層510可分別為與第4圖的半導體通道415、汲極區419和絕緣頂蓋層410相同或相似。電荷捕獲膜502、半導體通道膜503和介電芯504可分別與第4圖的電荷捕獲膜416、半導體通道膜417和介電芯418相同或相似。
在一範例中，在形成介電填充結構311和絕緣頂蓋材料層之後可以接著在階梯結構303中形成第二子通道孔。第二子通道孔可以與第4圖所示的第二子通道孔相同或相似。第二子通道孔可以透過任何合適的製程來形成。例如，可以形成光阻層來覆蓋至少階梯結構303的頂面。光阻層可以被圖案化以形成裸露出絕緣頂蓋材料層部分的開口。該些開口的位置可對應第二子通道孔的位置。 之後可以將圖案化的光阻層作為蝕刻遮罩來去除裸露的絕緣頂蓋材料層和階梯結構303部分，以形成第二子通道孔，每個第二子通道孔都會從絕緣頂蓋層510的頂面延伸至其對應的第一子通道孔。如此可以形成從階梯結構303頂面延伸至基底107中的通道孔。在形成第二子通道孔之後，可以去除圖案化的光阻層。
可以形成通道形成層(與第4圖中所示的通道形成層類似或相同)以填充通道孔並形成半導體通道501。此外，半導體通道501的頂部可以被去除並填充受摻雜的半導體材料(例如，摻雜多晶矽)以形成汲極區505。汲極區505可以具有與絕緣頂蓋層510大致相同的厚度。然後，可以在絕緣頂蓋層510上形成具有限定柱孔509的開口位置的圖案化光阻層。在一些實施例中，該些開口會裸露出部分的介電填充結構311。可以進行合適的蝕刻製程(如乾蝕刻和/或濕蝕刻)(如使用圖案化光阻層)來去除階梯結構303和介電填充結構311部分，使其穿過絕緣頂蓋層510、階梯結構303和介電填充結構311而形成柱孔509。
可以沉積任何合適的柱孔填充材料(例如，諸如氧化矽和/或氮化矽 的絕緣材料)以填充柱孔509並形成支撐柱。在一些實施例中，柱孔填充材料可包括純介電材料，例如純氧化矽和/或純氮化矽。在一些實施例中，可以將合適的摻雜劑/摻質摻雜到氧化矽和/氮化矽中以增強其支撐強度。在一些實施例中，柱填充材料包括在柱孔509的側壁上形成的絕緣襯層/間隔層和用來填充柱孔509剩餘部分的另一支撐材料。在一些實施例中，絕緣襯層/間隔層會圍繞著支撐材料。具有足夠強度和/或支撐功能的任何合適材料都可用作為本發明實施例的支撐材料。例如，其材料可包括銅、鈷、鎳和鋁中的一或多種。
第6圖繪示出了根據一些實施例中基於儲存結構200所形成的另一儲存結構600。與儲存結構400和500不同，儲存結構600(例如多通道結構)可以包括半導體通道，每個半導體通道包括沿著z軸方向堆疊、超過一個的半導體子通道。多通道結構可以進一步增加3D記憶體元件的儲存單元密度。在一些實施例中，如第6圖所示，半導體通道601會延伸穿過階梯結構603，且會含括半導體子通道601-1(例如形成在下部階梯結構中的部分)和601-2(例如形成在上部階梯結構中的部分)。半導體子通道601-1和601-2可以經由連接層606相連接。在一些實施例中，半導體子通道(例如601-1和601-2)具有與第4圖和第5圖的半導體通道415和501相同或相似的功能。
在示例中，支撐柱613可以透過與第1-5圖中類似的製程步驟來製作。 也就是說，可以在半導體子通道601-2的子通道孔形成之前或之後形成柱孔。可以在填充半導體子通道601-2的子通道孔的同時或之後進行柱孔的填充。
與第1-4圖中所示的製造步驟相反，為了形成儲存結構600，在沉積第二介電堆疊層(例如上部介電堆疊層)之前先在第一介電堆疊層(例如下部介電堆疊層)中形成半導體子通道601-1。在第6圖的描述中，第一介電堆疊層和第二介電堆疊層(例如與第一介電堆疊層103和第二介電堆疊層206相同或相似)可各自包括多個交互設置的犧牲材料層和絕緣材料層。在一些實施例中，例如通 過在第一介電堆疊層中形成半導體子通道601-2的第一子通道孔來分別將電荷捕獲膜602、半導體通道膜604和介電芯605沉積在第一子通道孔中來形成半導體子通道601-2。第一子通道孔的形成和第一子通道孔中的膜沉積製程可以參考分別形成第一子通道孔205和電荷捕獲膜502、半導體通道膜503及介電芯504的步驟。 也可選擇進行凹槽蝕刻(如乾蝕刻和/或濕蝕刻)和/或平坦化製程(如CMP)來去除第一介電堆疊層頂面上多出來的介電材料。
儲存結構600可以包括半導體子通道601-1和601-2之間的接合絕緣層618以及接合絕緣層618中的多個連接層606。連接層606可以作為汲極區，且可以連接半導體子通道601-1和601-2。接合絕緣層618可以使連接層606彼此絕緣，並可以在形成第一子通道孔之前就先在第一介電堆疊層上形成。在一些實施例中，接合絕緣層618包括氧化矽，而連接層606包括摻雜矽。接合絕緣層618和連接層606的形成可以是指形成絕緣頂蓋層410和汲極區419。其沉積製程可以包括任何合適的沉積方法，例如CVD和/或區域選擇性沉積(ASD)。可以選擇採用離子佈植製程來調整凹槽區域的摻雜等級。連接層606的導電類型可以與半導體子通道601-1的導電類型相同。也可以選擇進行凹槽蝕刻(如乾蝕刻和/或濕蝕刻)和/或平坦化製程(例如CMP)來去除第一介電堆疊層頂面上多出來的摻雜半導體材料。可以選擇在第二介電堆疊層的頂面上沉積額外的介電材料來覆蓋半導體子通道601-1。這類額外的介電材料可包括形成第一介電堆疊層103的一或多種介電材料。
此外，可以在第一介電堆疊層上形成第二介電堆疊層，並且可以透過重複蝕刻/圖案化由第一介電堆疊層和第二介電堆疊層形成的介電堆疊層來形成階梯結構603。可以在階梯結構603上沉積介電填充材料以填充因去除介電對部分而形成的空間，並且在其中形成介電填充結構611(如與介電填充結構311類似的結構)。
在形成階梯結構603之後，可以通過任何合適的方法來形成半導體子通道601-2。在一些實施例中，半導體子通道601-2的第二子通道孔形成在半導體子通道601-1之上。半導體子通道601-2的第二子通道孔底部可裸露出連接層606。 此外，可以將一系列的層結構沉積到第二子通道孔內以形成第二半導體子通道601-2。半導體子通道601-2的第二子通道孔、電荷捕獲膜607、半導體通道膜608、介電芯609、汲極區612和絕緣頂蓋層610的形成可以與半導體通道415的第二子通道孔、電荷捕獲膜416、半導體通道膜417、介電芯418、汲極區419和絕緣頂蓋層410等結構的形成類似。
支撐柱613可以經由形成半導體子通道601-2的相同製造步驟來形成，或者在形成半導體子通道601-2之後形成。虛設電荷捕獲膜614、虛設半導體通道膜615、虛設介電芯616和虛設汲極區617等結構的形成可與虛設電荷捕獲膜411、虛設半導體通道膜412、虛設介電芯413和虛設汲極區414的形成相似或相同。
第7-12圖繪示出了根據一些實施例中使用單道階梯形成圖案化製程來從兩個介電堆疊層形成雙堆疊層階梯結構的製程範例。為了簡化圖示，第7-12圖僅繪示出了在第1-6圖中所示核心區域中形成階梯結構的製程。在第7-12圖所示的方法中進行相同或類似的步驟可以參考圖1-6中步驟描述。出於說明目的，其會描述雙通道結構的形成(如與第6圖中的儲存結構600類似)。
第7圖繪示出了根據一些實施例中與第1圖核心區域110類似的儲存結構700。儲存結構700可包括位於閘極介電層704上的第一介電堆疊層703，該閘極介電層704更位於基底707之上。基底707可包括第一摻雜區706和第二摻雜區705。第一介電堆疊層703可包括多個介電層對，每個介電層對包括犧牲材料層701和絕緣材料層702。基底707、第一摻雜區域706、第二摻雜區域705、閘極介電層704和第一介電堆疊層703可以分別相同或相似於基底107、第一摻雜區106、第二摻雜區105、介電層104和第一介電堆疊層103等結構。儲存結構700的結構和形成 方法可以參照儲存結構100的描述。
第8圖繪示出根據一些實施例中基於儲存結構700所形成的儲存結構800。可以透過形成從第一介電堆疊層703延伸到第二摻雜區域705的多個通道磊晶區806、在第一介電堆疊層703上的接合絕緣材料層810、從接合絕緣材料層810頂面延伸至通道磊晶區806中的多個第一子通道孔801、以及用一系列通道形成層802(電荷捕獲膜、半導體通道膜和介電芯等)填充第一子通道孔801來形成半導體子通道805等上述方式來從儲存結構700形成儲存結構800。多個連接層804可以形成在接合絕緣材料層810中且在半導體子通道805之上。在一些實施例中，可以進行凹槽蝕刻和/或合適的平坦化製程(CMP)以從儲存結構800的頂面去除任何多出來的通道形成層802材料。
作為範例，首先可以在第一介電堆疊層703上形成接合絕緣材料層，然後可以在第一介電堆疊層703中形成多個第一子通道孔801，以從接合絕緣材料的頂面延伸至通道磊晶區806中。可以從接合絕緣材料層形成接合絕緣材料層810，並且從第一介電堆疊層703形成第一介電堆疊層803。然後可以沉積一系列通道形成層802來填充第一子通道孔801。可以進行合適的凹槽蝕刻(如乾蝕刻和/或濕蝕刻)來去除每個第一子通道孔801中的通道形成層802頂部，並且可以沉積受摻雜的半導體材料到第一子通道孔801中，以在接合絕緣材料層810中形成連接層804。可以選擇在連接層804上沉積額外的絕緣材料，以將連接層804與將在後續製程中形成的相鄰結構絕緣。半導體子通道805和連接層804的形成細節可以參照半導體通道501和汲極區505的描述。
第9圖繪示出了根據一些實施例中基於儲存結構800所形成的儲存結構900範例。儲存結構900可以經由在第一介電堆疊層803上形成第二介電堆疊層906之方式來形成。與第一介電堆疊層703和103類似，第二介電堆疊層906可以包括設置在第一介電堆疊層703(如接合絕緣層810)上沿著z軸的多個介電層對。 每個介電層對可以包括犧牲材料層901和絕緣材料層902。第一介電堆疊層803和第二介電堆疊層906可以形成介電堆疊層903(如雙堆疊介電堆疊層)。一些實施例中會在第二介電堆疊層906上形成絕緣頂蓋材料層910(例如與第8圖類似的接合絕緣材料層以及與第3圖類似的絕緣頂蓋材料層)。在一些實施例中，第二介電堆疊層906與第一介電堆疊層703類似。第二介電堆疊層906和絕緣頂蓋材料層910的結構和形成方法的描述可以參照第3圖的第一介電堆疊層103和絕緣頂蓋材料層的描述。
第10圖繪示出了根據一些實施例中基於儲存結構900所形成的儲存結構1000範例。儲存結構1000可以經由形成多個第二半導體子通道1007之方式來形成，所述多個第二半導體子通道1007對準並鄰接半導體子通道805以形成穿過介電堆疊層1003的半導體通道1001以及絕緣頂蓋材料層1010中的多個汲極區1005。在形成第二半導體子通道1007之後，介電堆疊層1003可以由介電堆疊層903形成，並且在形成第二子通道孔1002之後，絕緣頂蓋材料層1010可以由絕緣頂蓋材料層910形成。在一些實施例中，經由將一系列的通道形成層1004(電荷捕獲膜、半導體通道膜和介電芯等)沉積到第二子通道孔1002中來形成第二半導體子通道1007。在一些實施例中，可以經由在絕緣頂蓋材料層1010中和在第二子通道孔1002的頂部形成凹槽區域並將受摻雜的半導體材料(如摻雜多晶矽)沉積在凹槽區域中之方式來形成汲極區1005。第二半導體子通道1007、汲極區1005和絕緣頂蓋材料層1010的製程步驟可以參照半導體子通道805、接合絕緣材料層810和連接層804的製程步驟。
第11圖繪示出了根據一些實施例中基於儲存結構1000所形成的儲存結構1100。儲存結構1100可以經由在介電堆疊層1003上進行階梯形成圖案化製程之方式來形成階梯結構1104。透過階梯形成圖案化製程，其可以蝕刻第一介電堆疊層803而形成第一階梯結構1103，並且可以蝕刻第二介電堆疊層1006以形成第 二階梯結構1106。第一階梯結構1103和第二階梯結構1106可以沿著z軸堆疊以形成階梯結構1104。在一些實施例中，可以蝕刻接合絕緣材料層810和絕緣頂蓋材料層1010以分別形成接合絕緣層1111和絕緣頂蓋層1110。階梯形成圖案化製程可以包括在介電堆疊層1003上形成光阻層。在一些實施例中，可使用圖案化光阻層(如使用光刻製程)來覆蓋核心區域。光阻層可在z軸方向上具有足夠的厚度，使得它可以被修整並作為蝕刻遮罩來從介電堆疊層1003形成階梯結構。在階梯形成圖案化製程期間，光阻層會沿著各個方向(例如x軸、y軸和z軸)被重複修整(例如透過合適的乾蝕刻和/或濕蝕刻)，因此可以重複地裸露出介電堆疊層1003中的介電層對。可以使用相同或不同的蝕刻劑(例如濕蝕刻劑和/或乾蝕刻劑)來蝕刻犧牲材料層(例如701或901)和絕緣材料層(例如702或902)。在一些實施例中，控制光阻層的修整時間，以便可以控制光阻層的修整/蝕刻速率。因此，可以控制階梯沿著x方向的尺寸。在一些實施例中，可以蝕刻犧牲材料層以形成犧牲層，並且可以蝕刻絕緣材料層以形成絕緣層。一個犧牲層可以與一個絕緣層配對。取決於不同的記憶體元件結構，犧牲層可以位於所配對的絕緣層的頂部，反之亦然。
為了說明的目的，如第11圖所示，儲存結構1100被分成核心陣列區域1120、第一階梯區域1121和第二階梯區域1122。第一階梯區域1121和第二階梯區域1122可以各自沿著x-y平面圍繞儲存結構1100。第一階梯區域1121可以指的是形成第一介電堆疊層703的階梯結構的區域，而第二階梯區域1122可以指的是形成第二介電堆疊層906的階梯結構的區域。在一些實施例中可以對光阻層(如蝕刻遮罩)進行修整，以沿著如x方向從第一階梯區域1121朝向核心陣列區域1120裸露出介電堆疊層1003，並且可以沿著相同於修整光阻層的方向來形成階梯結構1104的階梯。在一些實施例中，第一階梯結構1103的階梯(例如下部/底部階梯結構)形成在第一階梯區域1121中，而第二階梯結構1106的階梯(例如上部/頂 部階梯結構)形成在第二階梯區域1122中。在一些實施例中，當形成第一階梯區域1121和第二階梯區域1122中的階梯時，光阻層的修整可以停止。修整的光阻層可以覆蓋核心陣列區域1120的頂面，使得半導體通道1001可以保持完整。然後可以去除光阻層，並且形成儲存結構1100。
在各種實施例中，半導體通道1001可以在形成階梯結構1104之前或之後形成。也就是說，第二半導體子通道(例如形成在第二介電堆疊層1006中)也可以在形成階梯結構1104之後形成。形成半導體通道1001和階梯結構1104的不同順序仍應在本發明揭露的範圍內。
第12圖繪示出根據一些實施例中基於儲存結構1100形成的儲存結構1200。可以通過形成介電填充結構1201來填充因去除介電堆疊層1003部分而形成的空間來形成儲存結構1200。介電填充結構1201可以是後向臺階式的(第12圖中未示出)。在一些實施例中，透過沉積合適的介電填充結構以填充該空間並進行合適的平坦化製程(例如CMP和/或凹槽蝕刻)來去除儲存結構頂面上任何多出來的介電填充結構，以形成介電填充結構1201。在一些實施例中，介電填充結構1201與介電填充結構311類似或相同。介電填充結構1201的結構和形成方法可以參考介電填充結構311的描述。
此外，可以通過合適的等向性蝕刻製程去除犧牲層，並且可以用合適的金屬(如銅、鎢和鋁中的一或多種)填充因去除犧牲層所形成的空間。可以選擇進行凹槽蝕刻來去除階梯結構1104上多出來的金屬。然後，其所沉積的金屬可以形成3D記憶體元件的字元線。在一些實施例中，每條字元線都藉由其間的絕緣層來與相鄰的字元線絕緣。
可以採用第7-12圖所示的方法來形成第1-6圖中的階梯結構和嵌在階梯結構中的半導體通道。通過使用所揭露之方法，可以使用一個階梯形成圖案來形成階梯結構，該階梯結構包含沿著z軸堆疊的至少兩個子階梯結構。不需要 階梯形成圖案來分別形成子階梯結構。可以簡化3D記憶體元件的製程。
此外，可以通過一個蝕刻製程和隨後的填充過程來形成穿過多堆疊層階梯結構的支撐柱，該蝕刻製程形成穿過多堆疊層階梯結構的柱孔。在一些實施例中，柱孔與半導體通道的一部分會同時或經由相同的製程步驟來形成。 在一些實施例中，在形成半導體通道之後會形成柱孔。與現有技術相比，其減少了形成支撐柱的步驟次數，因此3D記憶體元件的製造變得更為簡單且成本更低。
第13圖是根據一些實施例中用於形成三維儲存結構的範例方法1300圖示。出於說明之目的，方法1300中所繪示出的步驟係描述在第1-12圖的前後文中。在本發明揭露的各種實施例中，方法1300的步驟可以以不同的順序來進行和/或加以變化。
在步驟1301，可以在基底上形成第一介電堆疊層。在一些實施例中，基底可以包括任何合適的材料，例如矽。在一些實施例中，第一介電堆疊層包括多個交互設置的犧牲材料層和絕緣材料。犧牲材料層和絕緣材料層可包括不同的介電材料。在一些實施例中，第一介電堆疊層和基底之間會形成閘極介電層。第一介電堆疊層、閘極介電層和基底的細節可以參考第1圖的描述。
在步驟1302，可以在第一介電堆疊層中形成多個第一子通道孔，並且可以用合適的材料填充第一子通道孔。在一些實施例中，第一子通道孔可以採用合適的圖案化和蝕刻製程來形成，使得第一子通道孔的底部接觸或裸露基底。第一子通道孔可以穿過第一介電堆疊層。可以選擇在每個第一子通道孔底部形成通道磊晶區。可以經由沉積犧牲性填充材料(例如放置保持器)，來在第一子通道孔中形成犧牲性填充結構，以在後續在第一介電堆疊層上形成第二介電堆疊層時提供結構支撐。可以進行平坦化製程來去除第一介電堆疊層上任何多出來的犧牲性填充材料。
當3D記憶體元件是雙通道記憶體元件時，可以將用於形成半導體通道的一系列通道形成層依序沉積到多個第一子通道孔中，以形成第一半導體子通道。這些層結構可包括電荷捕獲膜、半導體通道膜和介電芯等，其從通道孔的側壁沉積到中心。可以在每個半導體子通道上形成連接層(例如摻雜半導體層)。第一子通道孔、犧牲填充結構、半導體子通道和通道磊晶區的細節可以參照第2圖和第6圖的描述。
在步驟1303，可以在第一介電堆疊層上形成第二介電堆疊層。與第一介電堆疊層類似，第二介電堆疊層可包括多個交互設置的犧牲材料層和絕緣材料。第二介電堆疊層的細節可以參考第2圖的描述。
在步驟1304，可以形成多堆疊層階梯結構。多堆疊層(如雙堆疊層)階梯結構可包括第一階梯結構(例如基於第一介電堆疊層形成)和第二階梯結構(例如基於第二介電堆疊層形成)。多堆疊層階梯結構可以通過階梯形成圖案化製程來形成，如可以蝕刻第一介電堆疊層和第二介電堆疊層的介電層對來形成階梯。可以形成介電填充結構來填充因去除介電層對所形成的空間。形成多堆疊層階梯結構的過程細節可以參照第7-12圖之描述。
在步驟1305，可以在第二階梯結構中形成多個第二子通道孔。第二子通道孔可沿著與基底頂面垂直的方向鄰接第一子通道孔。在一些實施例中，第二子通道孔和鄰接的第一子通道孔會形成穿過多堆疊層階梯結構的通道孔。 當3D記憶體元件是雙通道記憶體元件時，第二子通道孔也可以稱為第二階梯結構的子通道孔。第二子通道孔的形成可以與在步驟1302中所描述的第一子通道孔的形成類似。
在步驟1306，可以在多堆疊層階梯結構中形成多個柱孔。柱孔可以通過任何合適的圖案化/蝕刻製程來形成。在一些實施例中，柱孔可以穿過多堆疊層階梯結構並且接觸基底。形成柱孔的過程細節可以參考第3圖和第5圖的描 述。
在步驟1307，可以在多堆疊層階梯結構中形成多個支撐柱和半導體通道。可以經由去除第一子通道孔中的犧牲填充結構並用一系列的層結構(如電荷捕獲膜、半導體通道薄膜和介電芯等)來填充第一子通道孔和鄰接的第二子通道孔，以形成半導體通道。當3D記憶體元件是雙通道記憶體元件時，該些層結構可以沉積在第二子通道孔(如子通道孔)中，以在第二階梯結構中形成半導體子通道。
可以透過在柱孔中填充與半導體通道相同的層結構來形成支撐柱。 當形成半導體通道(或第二/上部階梯結構的半導體子通道)時，該些支撐柱的填充可以使用同時和/或經由相同的製程來進行。支撐柱也可以使用任何其他合適的柱形成材料(例如具有或不具有其他支撐材料(如金屬)的介電材料)來形成。在一些實施例中，將介電材料沉積到柱孔中以在柱孔側壁上形成絕緣襯層/間隔層，並且沉積金屬材料以填充柱孔。絕緣襯層/間隔層可以使金屬材料與儲存結構1200的其餘部分絕緣，金屬材料則可為支撐柱提供進一步的支撐。在一些實施例中，介電材料包括氧化矽，而金屬材料包括銅。絕緣襯層/間隔層可包括單層或多層。在範例中，絕緣襯層/間隔層可包括單層氧化矽或多層氧化矽/氧氮化矽/氧化矽。氧化矽可以是純的或是摻雜有合適的摻質，例如鎢、銅、鈷、鎳和/或鋁等。可以使用任何合適的製程(例如ALD，CVD和/或旋塗)來沉積介電材料。可以通過例如濺射、旋塗和/或CVD等製程來沉積金屬材料。
在各種實施例中，步驟1304-1306的順序可以加以改變。例如，可以在形成多堆疊層階梯結構之前或之後形成第二子通道孔，並且可以在形成第二子通道孔之前或之後形成柱孔。在一些實施例中，可以透過相同的蝕刻/圖案化製程來與第二子通道孔同時形成柱孔。柱孔的填充也可以是與第二子通道孔的填充同時或是在不同的時間。具體的步驟順序可以取決於不同的製造要求，且 不應受本發明所揭露之實施例限制。支撐柱和半導體通道的形成細節可以參照第4-6圖的描述。
對特定實施例的上述說明於此將充分揭示出本發明揭露的一般性質，使得他人得以簡單地經由運用本領域技術範圍內的知識對這類特定實施例進行修改和/或調整，以用於各種應用之中，而不需要過度實驗，且不會背離本公開的一般概念。因此，基於本文所具呈的指導和教示，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教示和指導進行解釋。
上文已然借助於功能方塊來描述本發明揭露之實施例，功能方塊例示出了其指定之功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能方塊的範疇。只要能適當地進行所指定的功能及關係，也可以定義其他的功能方塊來加以實施。
發明內容和摘要部分可以闡述發明人所設想的本公開的一或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式 限制本發明揭露和所附的申請專利範圍。
本發明揭露的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附申請專利範圍及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
104:介電層
105:第二摻雜區
106:第一摻雜區
107:基底
204:通道磊晶部分
301:犧牲層
302:絕緣層
600:儲存結構
601:半導體通道
601-1:半導體子通道
601-2:半導體子通道
602:電荷捕獲膜
603:階梯結構
604:半導體通道膜
605:介電芯
606:連接層
607:電荷捕獲膜
608:半導體通道膜
609:介電芯
610:絕緣頂蓋層
611:介電填充結構
612:汲極區
613:支撐柱
614:虛設電荷捕獲膜
615:虛設半導體通道膜
616:虛設介電芯
617:虛設汲極區
618:接合絕緣層

Claims (18)

  1. 一種記憶體元件，包括：基底；多堆疊層階梯結構，包括堆疊在該基底上的多個階梯結構，其中每一個該多個階梯結構都包括多個導體層，且每個該導體層都位於兩個絕緣層之間；圍繞該多堆疊層階梯結構的填充結構；延伸穿過該多堆疊層階梯結構的半導體通道，其中該半導體通道包括未對準的側壁表面，且還包括位於該半導體通道中的兩個相鄰的該階梯結構之間的連接層，該半導體通道中由該連接層分開的部分各自形成上下兩個半導體子通道；以及支撐柱，延伸穿過該多堆疊層階梯結構和該填充結構中的至少一者，其中該支撐柱包括對準的側壁表面。
  2. 如申請專利範圍第1項所述之記憶體元件，其中該多堆疊層階梯結構包括位於該基底上的第一階梯結構和位於該第一階梯結構上的第二階梯結構。
  3. 如申請專利範圍第2項所述之記憶體元件，其中該支撐柱和該半導體通道包括相同的填充層，且該支撐柱和該半導體通道各自都填充有電荷捕獲膜、半導體通道膜和介電芯中的至少一者。
  4. 如申請專利範圍第2項所述之記憶體元件，其中該支撐柱和該半導體通道填充有不同的填充層，該支撐柱填充有絕緣材料和由該絕緣材料所圍繞的柱支撐材料中的至少一種，且該半導體通道填充有電荷捕獲膜、半導體通道膜和介電芯中的至少一者。
  5. 如申請專利範圍第4項所述之記憶體元件，其中該絕緣材料包括氧化矽，該柱支撐材料包括銅、鈷、鎳和鋁中的至少一種。
  6. 一種用於形成記憶體元件的方法，包括：在基底上形成彼此堆疊的多個介電堆疊層，以產生多堆疊層階梯結構，其中每個該多個介電堆疊層都包括沿著與該基底的頂面垂直的方向排列的多個介電層對；形成圍繞著該多堆疊層階梯結構的填充結構；形成延伸穿過該多堆疊層階梯結構的半導體通道，其中該半導體通道包括未對準的側壁表面，形成該半導體通道的步驟更包括：在該多堆疊層階梯結構的第一介電堆疊層中形成第一半導體子通道；在該第一半導體子通道上形成連接層，其中該連接層包括受摻雜的半導體材料；以及在該多堆疊層階梯結構的第二介電堆疊層中形成第二半導體子通道，其中該第二半導體子通道對準並經由該連接層鄰接該第一半導體子通道，以形成延伸穿過該多個介電堆疊層至該基底中的半導體通道；以及形成支撐柱，該支撐柱延伸穿過該多堆疊層階梯結構和該填充結構中的至少一者，其中該支撐柱包括對準的側壁表面。
  7. 如申請專利範圍第6項所述之形成記憶體元件的方法，其中形成該支撐柱的步驟包括：在該填充結構和該多堆疊層階梯結構中的至少一者之上形成光阻層；圖案化該光阻層以形成圖案化光阻層，該圖案化光阻層具有裸露出部分該 填充結構的開口，其中該開口的位置對應該支撐柱的位置；使用圖案化光阻層作為蝕刻遮罩，以蝕刻穿過該填充結構和該多堆疊層階梯結構中的至少一者來形成柱孔，其中該柱孔的底部接觸該基底；以及用第一材料填充該柱孔。
  8. 如申請專利範圍第7項所述之形成記憶體元件的方法，其中形成該半導體通道包括：在該多個介電堆疊層的第一介電堆疊層中形成第一子通道孔；用犧牲填充材料填充該第一子通道孔以形成犧牲性填充結構；在該第一介電堆疊層上形成第二介電堆疊層；在該第二介電堆疊層中形成第二子通道孔，其中：該第二子通道孔沿著與該基底的頂面垂直的方向與該犧牲性填充結構對準；以及該第二子通道孔鄰接該第一子通道孔，以形成穿過該多個介電堆疊層至該基底中的通道孔；去除該第一子通道孔中的該犧牲填充結構；以及用第二材料填充該通道孔。
  9. 如申請專利範圍第8項所述之形成記憶體元件的方法，其中：該第一材料與該第二材料相同，且透過相同的製造步驟形成；以及該相同的製造步驟包括將電荷捕獲膜、半導體通道膜和介電芯中的至少一者沉積到該通道孔和該柱孔中。
  10. 如申請專利範圍第9項所述之形成記憶體元件的方法，其中在形成該 第二子通道孔之前形成該柱孔。
  11. 如申請專利範圍第9項所述之形成記憶體元件的方法，其中在形成該第一子通道孔和形成該第二子通道孔之後形成該柱孔。
  12. 如申請專利範圍第8項所述之形成記憶體元件的方法，其中該第一材料與該第二材料不同且經由使用與該第二材料不同的沉積步驟來形成。
  13. 如申請專利範圍第12項所述之形成記憶體元件的方法，其中該第一材料包括絕緣材料和由該絕緣材料所圍繞的柱支撐材料中的至少一種，該第二材料包括電荷捕獲膜、半導體通道膜和介電芯中的至少一者。
  14. 如申請專利範圍第6項所述之形成記憶體元件的方法，其中該第一材料與該第二材料相同並經由相同的製造步驟形成，該相同的製造步驟包括將電荷捕獲膜、半導體通道膜和介電芯中的至少一者沉積到該通道孔和該柱孔中。
  15. 一種用於形成記憶體元件的方法，包括：在基底上沉積彼此堆疊的多個介電堆疊層，以形成多介電堆疊層結構，其中每個該多個介電堆疊層都包括沿著與該基底的頂面垂直的方向交互設置的多個第一材料層和第二材料層；在該多個介電堆疊層的第一介電堆疊層中形成第一半導體子通道；在該第一半導體子通道上形成連接層，其中該連接層包括受摻雜的半導體材料；在該第一介電堆疊層上形成該多個介電堆疊層的第二介電堆疊層； 在該第二介電堆疊層中形成第二半導體子通道，其中該第二半導體子通道沿著與該基底的頂面垂直的方向與該第一半導體子通道對準並經由該連接層與該第一半導體子通道鄰接；以及圖案化該多介電堆疊層結構以形成多堆疊層階梯結構。
  16. 如申請專利範圍第15項所述之形成記憶體元件的方法，其中該圖案化該多介電堆疊層結構的步驟包括單個階梯形成圖案化製程。
  17. 如申請專利範圍第16項所述之形成記憶體元件的方法，其中該階梯形成圖案化製程包括：在該多介電堆疊層結構上形成光阻層；沿著與該基底的頂面平行的第一方向修整該光阻層；以及使用修整後的該光阻層作為蝕刻遮罩蝕刻該多介電堆疊層結構，以形成階梯。
  18. 如申請專利範圍第17項所述之形成記憶體元件的方法，其中形成該第一半導體子通道和該第二半導體子通道包括：在該第一介電堆疊層中形成第一子通道孔，並在該第二介電堆疊層中形成第二子通道孔；以及用通道形成層填充該第一子通道孔和該第二子通道孔，其中該通道形成層包括電荷捕獲膜、半導體通道膜和介電芯中的至少一者。
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