CN115224037A - 三维存储器的擦除操作方法 - Google Patents

三维存储器的擦除操作方法 Download PDF

Info

Publication number
CN115224037A
CN115224037A CN202210835538.9A CN202210835538A CN115224037A CN 115224037 A CN115224037 A CN 115224037A CN 202210835538 A CN202210835538 A CN 202210835538A CN 115224037 A CN115224037 A CN 115224037A
Authority
CN
China
Prior art keywords
layer
sub
channel
channel structure
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210835538.9A
Other languages
English (en)
Inventor
李姗
李思晢
贾建权
张安
靳磊
高晶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202210835538.9A priority Critical patent/CN115224037A/zh
Publication of CN115224037A publication Critical patent/CN115224037A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种三维存储器的擦除操作方法，通过双边擦除的方式增加不同侧沟道结构的电荷捕获层中的电子的擦除速度，同时在连接所述两侧沟道结构的沟道连接层中掺杂有N型离子，避免导通电流下降的问题。

Description

三维存储器的擦除操作方法
本发明是申请日为2021年01月21日、申请号为202110081844.3、发明名称为“三维存储器的擦除操作方法”的中国专利申请的分案申请。
技术领域
本发明涉及半导体领域，特别是一种三维存储器的擦除操作方法。
背景技术
随着半导体工艺的发展，半导体器件的特征尺寸日益缩小，集成度也越来越高。由于二维存储器的制程工艺已经逼近物理极限，难以继续提高其存储单元密度，因此三维存储器闪存应运而生，将存储单元以立体的方式进行堆叠，不但解决了二维存储器成本高、可靠度低的问题，更为存储器带来更大的存储容量。
然而，由于三维存储器中的堆叠层越来越多层，除了造成其中的沟道结构具有较高的深宽比而影响三维存储器的功能外，在解决沟道结构的高深宽比问题的同时还可能连带影响到三维存储器的擦除操作，例如无法完全将数据擦除或是擦除速度变慢等问题，尤其是堆叠层越叠越多层时。因此，有必要提供一种三维存储器的擦除操作方法，以解决现有技术存在的问题。
发明内容
本发明的目的在于提供一种三维存储器的擦除操作方法，以解决现有技术的问题。
为实现上述目的，本发明第一方面提供一种三维存储器的擦除操作方法，所述三维存储器包括：
衬底，包括注入有离子的掺杂区；
第一堆叠层，包括于所述衬底上沿垂直所述衬底的第一方向交错堆叠设置的多个第一绝缘层以及多个第一栅极电极；
第一沟道结构，沿所述第一方向贯穿所述第一堆叠层至所述掺杂区，并且具有第一沟道层；
连接绝缘层，设置于所述第一堆叠层上，内含沟道连接层；
第二堆叠层，包括于所述连接绝缘层上沿所述第一方向交错堆叠设置的多个第二绝缘层以及多个第二栅极电极；以及
第二沟道结构，沿所述第一方向贯穿所述第二堆叠层至所述沟道连接层，并且具有第二沟道层以及位于所述第二沟道结构顶部的漏极电极，所述第二沟道层通过所述沟道连接层与所述第一沟道层连接；
其中，所述擦除操作方法包括以下步骤：
提供栅极擦除电压给所述多个第一栅极电极与所述多个第二栅极电极；以及
同时提供存储擦除电压给所述掺杂区和所述漏极电极。
进一步地，所述沟道连接层沿平行于所述衬底的第二方向的宽度为第一宽度，所述第一沟道结构顶面沿所述第二方向的宽度为第二宽度，所述第一宽度不小于所述第二宽度。
进一步地，所述离子为P型离子，所述掺杂区为P阱。
进一步地，所述沟道连接层注入有N型离子。
进一步地，所述N型离子的掺杂浓度不高于1020(cm-3)。
进一步地，所述第一沟道结构包括位于所述第一沟道结构底部的外延层，以及位于所述外延层上且沿所述第一沟道结构的侧壁往所述第一沟道结构中心依序设置的第一功能层以及所述第一沟道层，所述第二沟道结构包括位于所述沟道连接层上且沿所述第二沟道结构的侧壁往所述第二沟道结构中心依序设置的第二功能层以及所述第二沟道层，所述漏极电极与所述第二功能层以及所述第二沟道层连接。
进一步地，所述第一堆叠层包括第一子堆叠层、第二子堆叠层、以及设置于所述第一子堆叠层和所述第二子堆叠层之间的子连接绝缘层，所述第一沟道结构包括第一子沟道结构以及第二子沟道结构，所述第一子沟道结构沿所述第一方向贯穿所述第一子堆叠层至所述掺杂区，所述第二子沟道结构沿所述第一方向贯穿所述第二子堆叠层至所述第一子沟道结构，所述第一子堆叠层于所述子连接绝缘层与所述第二子堆叠层连接。
进一步地，所述第一子沟道结构包括位于所述第一子沟道结构底部的所述外延层，以及位于所述外延层上且沿所述第一子沟道结构的侧壁往所述第一子沟道结构中心依序设置的第一子功能层以及第一子沟道层，所述第二子沟道结构包括沿所述第二子沟道结构的侧壁往所述第二子沟道结构中心依序设置的第二子功能层以及第二子沟道层，所述第一子功能层于所述子连接绝缘层与所述第二功能层连接，所述第一子沟道层于所述子连接绝缘层与所述第二沟道层连接。
进一步地，所述多个第二栅极电极包括位于所述多个第二栅极电极最上层的顶部选择晶体管栅极电极，所述擦除操作方法包括以下步骤:
使所述顶部选择晶体管栅极电极为浮置状态。
进一步地，执行所述擦除操作方法前，所述顶部选择晶体管栅极电极的电位为0伏特。
进一步地，所述三维存储器还包括位于所述多个第一栅极电极和所述多个第二栅极电极中的多个虚设栅极电极，所述擦除操作方法包括以下步骤:
提供接地电压给所述多个虚设栅极电极。
进一步地，所述栅极擦除电压为接地电压。
本发明通过双边擦除的方式来增加对所述第一电荷捕获层和所述第二电荷捕获层中的电子的擦除操作的速度，同时还能够在所述沟道连接层中掺杂有N 型离子，避免所述第二半导体沟道的导通电流下降的问题。可见，本发明具有高度的产业利用性，创造性十分显著。
附图说明
图1为根据本发明第一实施例的三维存储器的示意图。
图2为图1中粗虚线框E的局部放大示意图。
图3为根据本发明第二实施例的三维存储器的示意图。
图4为图3中粗虚线框R的局部放大示意图。
图5为根据本发明的三维存储器的擦除操作方法电位示意图。
具体实施方式
为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，本发明说明书所使用的词语“实施例”意指用作实例、示例或例证，并不用于限定本发明。
本发明提供一种擦除操作方法，包括：提供接地电压给多个第一栅极电极与多个第二栅极电极；同时提供存储擦除电压给掺杂区和漏极电极；顶部选择晶体管栅极电极为浮置状态；以及提供接地电压给多个虚设栅极电极，并且所述方法尤其适用于以下所述结构的三维存储器。
请参照图1与图2，图1为根据本发明第一实施例的三维存储器的示意图，图2为图1中粗虚线框E的局部放大示意图。所述三维存储器包括衬底10、第一堆叠层20、第一沟道结构50、连接绝缘层30、第二堆叠层40、以及第二沟道结构60。
进一步地，所述衬底10可以是例如单晶硅(Si)、硅锗(SiGe)、砷化镓 (GaAs)、绝缘体上硅(SOI)等半导体材料的基板。
进一步地，所述衬底10包括注入有离子的掺杂区101。所述掺杂区101从所述衬底10的顶面延伸进入所述衬底10中，即所述掺杂区101的顶面与所述衬底10的顶面对齐。当所述三维存储器在进行擦除操作时，所述掺杂区101 会被施加存储擦除电压(于后续说明)。
进一步地，所述第一堆叠层20沿垂直所述衬底10的第一方向Y交错堆叠设置多个第一绝缘层21以及多个第一栅极电极22于所述衬底10上；所述第一沟道结构50沿所述第一方向Y贯穿所述第一堆叠层20至所述掺杂区101。具体地，于所述衬底10上先形成初始堆叠层(未图示)，所述初始堆叠层具有多对沿所述第一方向Y交错堆叠设置的所述多个第一绝缘层21与多个牺牲层(未图示)，所述多个第一绝缘层21包括形成于最底层的栅极氧化层(未标示)以及最顶层的保护氧化层(未标示)。所述多个第一绝缘层21与所述多个牺牲层在所述第一方向Y上交错排列设置，也就是说每个第一绝缘层21介于两个牺牲层之间，每个牺牲层介于两个第一绝缘层21之间。所述多个第一绝缘层21与所述多个牺牲层的数量可以依据需求堆叠，以形成所述三维存储器中的存储单元的对数。所述多个第一绝缘层21的材料包括但不限于氧化硅(SiOx)，所述多个牺牲层的材料包括但不限于氮化硅(SiNx)。所述多个第一绝缘层21与所述多个牺牲层可以通过一种或多种薄膜沉积工艺形成，其包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
再进一步地，当所述初始堆叠层形成于所述衬底10上后，通过显影刻蚀等半导体工艺形成贯穿所述初始堆叠层至所述掺杂区101的所述第一沟道结构 50，其中所述第一沟道结构50包括位于所述第一沟道结构50底部的外延层 501，以及位于所述外延层501上且沿所述第一沟道结构50的侧壁往所述第一沟道结构50中心依序设置的第一功能层502以及第一沟道层503。所述第一功能层502沿所述第一沟道结构50的侧壁往所述第一沟道结构50中心依序设置有第一阻隔层5021、第一电荷捕获层5022、以及第一隧道层5023，所述第一沟道层503沿所述第一隧道层5023的侧壁往所述第一沟道结构50中心依序设置有第一半导体沟道5031以及第一介质层5032。其中，所述外延层501的材料可以为硅半导体材料(例如单晶硅或是多晶硅)，所述第一阻隔层5021的材料可以包括氧化硅、氮氧化硅、高电介质常数(high-k)材料或其任意组合，所述第一电荷捕获层5022的材料可以包括氮化硅、但氧化硅、硅或其任意组合，所述第一隧道层5023的材料可以包括氧化硅、氮化硅或其任意组合，所述第一半导体沟道5031内填充有硅半导体材料(例如单晶硅或是多晶硅)，所述第一介质层5032的材料可以包括氧化硅。于另一实施例中，所述第一阻隔层5021、所述第一电荷捕获层5022、以及所述第一隧道层5023可以形成氧化硅/氮氧化硅/氧化硅(ONO)的复合膜。接着，再通过栅极隙缝(未图式)搭配干法刻蚀和/或湿法刻蚀将所述多个牺牲层移除，形成栅极待填充区域后沉积所述多个第一栅极电极22的材料(例如金属钨)，从而形成所述第一堆叠层20。具体地，可以先通过氢氟酸水溶液将形成于所述多个牺牲层上的表面氧化硅(native oxide)去除后，再使用热磷酸将材料为氮化硅的所述多个牺牲层拔除，形成所述栅极待填充区域。可以理解的是，本发明的附图以些许对数的所述多个第一绝缘层21/所述多个第一栅极电极22来作说明仅是为了方便理解本发明，不应解释以此为对本发明的限制。
进一步地，为了增加三维存储器的存储容量，通常会将堆叠层增厚，但是当堆叠层的厚度太厚时，沟道结构的深宽比会变得极高，从而影响三维存储器的存储功能。为了避免此技术问题，本发明通过在所述第一堆叠层40上设置内含沟道连接层31的所述连接绝缘层30，并沿所述第一方向Y交错堆叠设置多个第二绝缘层41和多个第二栅极电极42于所述连接绝缘层30上来形成所述第二堆叠层40，同时沿所述第一方向Y形成贯穿所述第二堆叠层40至所述沟道连接层31的所述第二沟道结构60，以如此多板(multiple deck)的形式可以使所述第一沟道结构50与所述第二沟道结构60都能各自保有相当的深宽比。需要说明的是，在形成所述第二沟道结构60时，制备所述三维存储器的晶圆上的对准标记(alignmentmark)会由于所述第一堆叠层20具有较厚的厚度而导致接收到的对准信号不佳，降低所述第一半导体沟道5031与所述第二半导体沟道 6021直接连接的精准度(在没有所述沟道连接层31的情况下)。因此，为了增加所述第一半导体沟道5031与所述第二半导体沟道6021的连接精准度，本发明通过使用所述沟道连接层31将所述第一半导体沟道5031与所述第二半导体沟道6021连接，所述沟道连接层31沿平行于所述基板10的第二方向X的宽度为第一宽度W1，所述第一沟道结构50顶面沿所述第二方向X的宽度为第二宽度W2，所述第一宽度W1不小于所述第二宽度W2，如此所述第二半导体沟道6021具有较大的缓冲(buffer)可以与所述第一半导体沟道5031连接，降低两者错位(misaligned)的风险。所述沟道连接层31的材料为多晶硅。所述多个第二栅极电极42包括位于所述多个第二栅极电极42最上层的顶部选择晶体管栅极电极421。
进一步地，所述第二沟道结构60包括位于所述沟道连接层31上且沿所述第二沟道结构60的侧壁往所述第二沟道结构60中心依序设置的第二功能层 601以及第二沟道层602，以及位于所述第二沟道结构60顶部的漏极电极603，并且所述漏极电极603与所述第二沟道层602连接。所述沟道连接层31面向所述衬底10的一侧与所述第一功能层502和所述第一沟道层503连接，另一侧与所述第二功能层601和所述第二沟道层602连接。形成所述第二沟道结构60 的步骤可以参考上述形成所述第一沟道结构50的说明，在此不加以赘述。
再进一步地，所述第二功能层602沿所述第二沟道结构60的侧壁往所述第二沟道结构60中心依序设置有第二阻隔层6011、第二电荷捕获层6012、以及第二隧道层6013，所述第二沟道层602沿所述第二隧道层6013的侧壁往所述第二沟道结构60中心依序设置有第二半导体沟道6021以及第二介质层6022。所述第二阻隔层6011的材料可以包括氧化硅、氮氧化硅、高电介质常数(high-k) 材料或其任意组合，所述第二电荷捕获层6012的材料可以包括氮化硅、但氧化硅、硅或其任意组合，所述第二隧道层6013的材料可以包括氧化硅、氮化硅或其任意组合，所述第二半导体沟道6021内填充有硅半导体材料(例如单晶硅或是多晶硅)，所述第二介质层6022的材料可以包括氧化硅。于另一实施例中，所述第二阻隔层6011、所述第二电荷捕获层6012、以及所述第二隧道层6013 可以形成氧化硅/氮氧化硅/氧化硅(ONO)的复合膜。
于一实施例中，所述三维存储器还包括位于所述多个第一栅极电极22和所述多个第二栅极电极42中的多个虚设栅极电极(未标示)。
请参照图3与图4，图3为根据本发明第二实施例的三维存储器的示意图，图4为图3中粗虚线框R的局部放大示意图。本发明第二实施例优选地提出一种相较于第一实施例具有较低深宽比的第一沟道结构50的三维存储器。本发明第二实施例与第一实施例的差别在于所述第一堆叠层20包括第一子堆叠层 201、第二子堆叠层202、以及设置于所述第一子堆叠层201和所述第二子堆叠层202之间的子连接绝缘层203；所述第一沟道结构50包括第一子沟道结构51 以及第二子沟道结构52。所述第一子沟道结构50沿所述第一方向Y贯穿所述第一子堆叠层201至所述掺杂区101，并且包括位于所述第一子沟道结构51底部的所述外延层501，以及位于所述外延层501上且沿所述第一子沟道结构51 的侧壁往所述第一子沟道结构51中心依序设置的第一子功能层511以及第一子沟道层512；所述第二子沟道结构52沿所述第一方向Y贯穿所述第二子堆叠层 202至所述第一子沟道结构51，并且包括沿所述第二子沟道结构52的侧壁往所述第二子沟道结构52中心依序设置的第二子功能层521以及第二子沟道层 522。所述第一子功能层511沿所述第一子沟道结构51的侧壁往所述第一子沟道结构51中心依序设置有第一子阻隔层5111、第一子电荷捕获层5112、以及第一子隧道层5113，所述第二子功能层521沿所述第二子沟道结构52的侧壁往所述第二子沟道结构52中心依序设置有第二子阻隔层5211、第二子电荷捕获层5212、以及第二子隧道层5213，所述第一子沟道层512沿所述第一子隧道层5113的侧壁往所述第一子沟道结构51中心依序设置有第一子半导体沟道 5121以及第一子介质层5122，所述第二子沟道层522沿所述第二子隧道层5213 的侧壁往所述第二子沟道结构52中心依序设置有第二子半导体沟道5221以及第二子介质层5222，即所述第一阻隔层5021包括所述第一子阻隔层5111和所述第二子阻隔层5211，所述第一电荷捕获层5022包括所述第一子电荷捕获层 5112和所述第二子电荷捕获层5212，所述第一隧道层5023包括所述第一子隧道层5113和所述第二子隧道层5213，所述第一半导体沟道5031包括所述第一子半导体沟道5121和所述第二子半导体沟道5221，所述第一介质层5032包括所述第一子介质层5112和所述第二子介质层5222。所述第一子功能层511于所述子连接绝缘层203与所述第二子功能层521连接，所述第一子沟道结构512 于所述子连接绝缘层203与所述第二子沟道结构522连接，也就是说所述第一子阻隔层5111于所述子连接绝缘层203与所述第二子阻隔层5211，所述第一子电荷捕获层5112于所述子连接绝缘层203与所述第二子电荷捕获层5212连接，所述第一子隧道层5113于所述子连接绝缘层203与所述第二子隧道层5213 连接，所述第一子半导体沟道5121于所述子连接绝缘层203与所述第二子半导体沟道5221连接，所述第一子介质层5122于所述子连接绝缘层203与所述第二子介质层5222连接。所述第二子阻隔层5211、所述第二子电荷捕获层5212、所述第二子隧道层5213、所述第二子半导体沟道5221、以及所述第二子介质层 5222与所述沟道连接层31连接。形成所述第一子沟道结构51和所述第二子沟道结构52的步骤可以参考上述形成所述第一沟道结构50的说明，在此不加以赘述。
再进一步地，所述第一子阻隔层5111与所述第二子阻隔层5211的材料可以包括氧化硅、氮氧化硅、高电介质常数(high-k)材料或其任意组合，所述第一子电荷捕获层5112与所述第二子电荷捕获层5212的材料可以包括氮化硅、但氧化硅、硅或其任意组合，所述第一子隧道层5113与所述第二子隧道层5213 的材料可以包括氧化硅、氮化硅或其任意组合，所述第一子半导体沟道5121 与所述第二子半导体沟道5221内填充有硅半导体材料(例如单晶硅或是多晶硅)，所述第一子介质层5112与所述第二子介质层5222的材料可以包括氧化硅。于另一实施例中，所述第一子阻隔层5111、所述第一子电荷捕获层5112、以及所述第一子隧道层5113可以形成氧化硅/氮氧化硅/氧化硅(ONO)的复合膜，所述第二子阻隔层521、所述第二子电荷捕获层5212、以及所述第二子隧道层5213可以形成氧化硅/氮氧化硅/氧化硅(ONO)的复合膜。本发明通过将所述第一沟道结构50以多板(multiple deck)的形式来形成所述第一子沟道结构51和所述第二子沟道结构52，使所述第一子沟道结构51与所述第二子沟道结构52都能各自保有相当的深宽比，确保所述三维存储器的存储功能。
在本发明中，根据本发明实施例的擦除方法应用于上述各种态样的三维存储器时，所述第一电荷捕获层5022中用以存储数据的电子会被释放或复合，所述第二电荷捕获层6012中的电子会被释放或复合。具体地，当所述掺杂区101 被施加存储擦除电压，所述第一栅极电极22与所述第二栅极电极42接地或接入零伏的操作电压，所述漏极电极603为浮置(floating)状态，则所述掺杂区 101中的空穴可以从所述掺杂区101进入所述第一半导体沟道5031并通过所述沟道连接层31进入所述第二半导体沟道6021，使所述第一半导体沟道5031和所述第二半导体沟道6021具有相对于所述第一栅极电极22和所述第二栅极电极42高的电位，所述电位能使所述第一电荷捕获层5022和所述第二电荷捕获层6012中用以存储数据的电子产生穿遂效应(tuning effect)，跨越过所述第一隧道层5023和所述第二隧道层6021的量子能障，直接穿遂过所述第一隧道层 5023和所述第二隧道层6021至所述第一半导体沟道5031和所述第二半导体沟道6021，从而将所述第一电荷捕获层5022和所述第二电荷捕获层6012中用以存储数据的电子释放，实现对所述三维存储器的擦除操作。所述掺杂区101中的空穴也可以基于所述存储擦除电压来获得足够的能量注入所述第一半导体沟道5031和所述第二半导体沟道6021，并产生能够穿遂过所述第一隧道层5023 和所述第二隧道层6021的穿遂效应，使所述空穴得以进入所述第一电荷捕获层 5022和所述第二电荷捕获层6012与其中用以存储数据的电子复合，实现对所述三维存储器的擦除操作。需要说明的是，所述三维存储器还包括与所述漏极电极603连接的位线(未图式)，对所述漏极电极603施加偏压(例如所述存储擦除电压)即表示对所述位线施加偏压。若所述掺杂区101为高压P型阱 (HVPW)，即所述离子为P型离子(例如硼离子)，则由于所述高压P型阱的多数载子为空穴，有利于进行对所述三维存储器的擦除操作(例如降低所述存储擦除电压的值)。
结合图5所示，其为根据本发明的三维存储器的擦除操作方法电位示意图。发明人发现，所述沟道连接层31会使所述第二半导体沟道6021的导通电流下降，因此本发明优选地在所述沟道连接层31中注入为N型离子(例如磷离子) 的第二离子，掺杂浓度可以不高于1020(cm-3)，掺杂浓度优选地为1020(cm-3)，对所述第二半导体沟道6021提供足够的电子来避免其导通电流下降。然而，注入有N型离子的所述沟道连接层31会影响到所述第二半导体沟道6021对所述第二电荷捕获层6012的擦除操作，这是由于注入有N型离子的所述沟道连接层31的多数载子为电子，与进行擦除操作所需要的空穴不同，注入所述第二半导体沟道6021中的空穴会因此而减少，从而降低所述第二半导体沟道6021在进行擦除操作时的电位，使对所述第二电荷捕获层6012进行擦除操作的速度变慢。因此，发明人进一步地提出一种实现在所述三维存储器的擦除操作方法，包括以下步骤：提供栅极擦除电压给所述多个第一栅极电极22与所述多个第二栅极电极42(优选地，所述栅极擦除电压为接地电压)；提供存储擦除电压Vers 给所述掺杂区101和所述漏极电极603；使所述顶部选择晶体管栅极电极421 为浮置(floating)状态；提供接地电压给所述多个虚设栅极电极。具体地，所述第一电荷捕获层5022可以通过对所述掺杂区101施加所述存储擦除电压 Vers，以及将零伏的操作电压(或接地)接入所述第一栅极电极22(和/或至少部份的所述多个虚设栅极电极)来进行对所述第一电荷捕获层5022中的电子的擦除操作(所述掺杂区101中的空穴可以从所述掺杂区101进入所述第一半导体沟道5031，使所述第一半导体沟道5031具有相对于所述第一栅极电极22 高的电位，所述电位能使所述第一电荷捕获层5022中用以存储数据的电子产生穿遂效应，跨越过所述第一隧道层5023的量子能障，直接穿遂过所述第一隧道层5023至所述第一半导体沟道5031，从而将所述第一电荷捕获层5022中用以存储数据的电子释放)，同时所述第二电荷捕获层6012可以通过同样对所述漏极电极603施加所述存储擦除电压Vers，将所述顶部选择晶体管栅极电极421 设置为浮置状态，以及将零伏的操作电压(或接地)接入所述第二栅极电极42 (和/或至少部份的所述多个虚设栅极电极)来进行对所述第二电荷捕获层 6012中的电子的擦除操作(所述漏极电极603中的空穴可以从所述漏极电极603 进入所述第二半导体沟道6021，使所述第二半导体沟道6021具有相对于所述第二栅极电极42高的电位，所述电位能使所述第二电荷捕获层6012中用以存储数据的电子产生穿遂效应，跨越过所述第二隧道层6013的量子能障，直接穿遂过所述第二隧道层6013至所述第二半导体沟道6021，从而将所述第二电荷捕获层6012中用以存储数据的电子释放)。需要说明的是，在执行所述擦除操作方法时，所述顶部选择晶体管栅极电极421被设置为浮置状态，使得所述顶部选择晶体管栅极电极421的电位会随着所述第二半导体沟道6021的电位提高 (或下降)而提高(或下降)，抑制所述第二电荷捕获层6012中的电子被释放而擦除。另外，在执行所述擦除操作方法前，所述顶部选择晶体管栅极电极421 被设置为0伏特，此时所述顶部选择晶体管栅极电极421的电位与所述第二半导体沟道6021的电位形成电位差，使所述第二电荷捕获层6012中的电子被释放而擦除。
基于上述，本发明通过双边擦除的方式来增加对所述第一电荷捕获层5022 和所述第二电荷捕获层6012中的电子的擦除操作的速度，同时还能够在所述沟道连接层31中掺杂有N型离子，避免所述第二半导体沟道6021的导通电流下降的问题。
虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的技术人员在不脱离本发明的范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (19)

1.一种三维存储器的擦除操作方法，其特征在于，所述三维存储器包括：
衬底，包括掺杂区；
第一堆叠层，位于所述衬底上，包括沿垂直所述衬底的第一方向间隔设置的多个第一栅极电极；
第一沟道结构，贯穿所述第一堆叠层且与所述掺杂区电连接；
第二堆叠层，位于所述第一堆叠层上，包括沿所述第一方向间隔设置的多个第二栅极电极；
第二沟道结构，贯穿所述第二堆叠层；
漏极电极，与所述第二沟道结构电连接；
沟道连接层，设置于所述第一堆叠层与所述第二堆叠层之间，与所述第一沟道结构和所述第二沟道结构电连接；
其中，所述擦除操作方法包括以下步骤：
提供栅极擦除电压给所述多个第一栅极电极与所述多个第二栅极电极；以及
提供存储擦除电压给所述掺杂区和所述漏极电极。
2.根据权利要求1所述的方法，其特征在于：所述掺杂区为P阱。
3.根据权利要求1所述的方法，其特征在于：所述沟道连接层注入有N型离子。
4.根据权利要求3所述的方法，其特征在于：所述N型离子的掺杂浓度不高于1020(cm-3)。
5.根据权利要求1所述的方法，其特征在于：
所述第一堆叠层包括第一子堆叠层、第二子堆叠层、以及设置于所述第一子堆叠层和所述第二子堆叠层之间的子连接绝缘层；
所述第一沟道结构包括第一子沟道结构以及第二子沟道结构，所述第一子沟道结构贯穿所述第一子堆叠层，且与所述掺杂区电连接；所述第二子沟道结构贯穿所述第二子堆叠层，且与所述第一子沟道结构电连接。
6.根据权利要求1所述的方法，其特征在于：所述三维存储器还包括位于所述多个第二栅极电极最上层的顶部选择晶体管栅极电极，在擦除操作期间，所述顶部选择晶体管栅极电极上的电压施加阶段包括第一阶段和在所述第一阶段之后的第二阶段；所述擦除操作方法包括以下步骤：
在所述第一阶段，所述顶部选择晶体管栅极电极的电压为接地电压；
在所述第二阶段，使所述顶部选择晶体管栅极电极为浮置状态，所述顶部选择晶体管栅极电极上的电压为第一电压，所述第一电压大于所述接地电压。
7.根据权利要求6所述的方法，其特征在于：所述漏极电极的存储擦除电压的脉冲在所述第一阶段中开始上升，所述第一电压的脉冲在所述第二阶段中开始上升。
8.根据权利要求1所述的方法，其特征在于：所述栅极擦除电压为接地电压。
9.根据权利要求1所述的方法，其特征在于：所述三维存储器还包括与所述漏极电极连接的位线；
所述提供存储擦除电压给所述漏极电极，包括：
利用所述位线提供存储擦除电压给所述漏极电极。
10.一种三维存储器，其特征在于，所述三维存储器包括：存储单元阵列以及与存储单元阵列耦接的外围电路；其中，
所述存储单元阵列包括：
衬底，包括掺杂区；
第一堆叠层，位于所述衬底上，包括沿垂直所述衬底的第一方向间隔设置的多个第一栅极电极；
第一沟道结构，贯穿所述第一堆叠层且延伸至所述掺杂区；
第二堆叠层，位于所述第一堆叠层上，包括沿所述第一方向间隔设置的多个第二栅极电极；
第二沟道结构，贯穿所述第二堆叠层；
漏极电极，位于所述第二沟道结构顶部；
沟道连接层，设置于所述第一堆叠层与所述第二堆叠层之间，用于连接所述第一沟道结构与所述第二沟道结构；
所述外围电路被配置为：
在擦除操作时，提供栅极擦除电压给所述多个第一栅极电极与所述多个第二栅极电极；以及
提供存储擦除电压给所述掺杂区和所述漏极电极。
11.根据权利要求10所述的三维存储器，其特征在于：所述三维存储器还包括位于所述多个第二栅极电极最上层的顶部选择晶体管栅极电极；在擦除操作期间，所述顶部选择晶体管栅极电极上的电压施加阶段包括第一阶段和在所述第一阶段之后的第二阶段；
所述外围电路被配置为：
在所述第一阶段，所述顶部选择晶体管栅极电极的电压为接地电压；
在所述第二阶段，使所述顶部选择晶体管栅极电极为浮置状态，所述顶部选择晶体管栅极电极上的电压为第一电压，所述第一电压大于所述接地电压。
12.根据权利要求11所述的三维存储器，其特征在于：所述漏极电极的存储擦除电压的脉冲在所述第一阶段中开始上升，所述第一电压的脉冲在所述第二阶段中开始上升。
13.根据权利要求10所述的三维存储器，其特征在于：所述栅极擦除电压为接地电压。
14.根据权利要求10所述的三维存储器，其特征在于：所述三维存储器还包括与所述漏极电极连接的位线；
所述外围电路被配置为：利用所述位线提供存储擦除电压给所述漏极电极。
15.根据权利要求10所述的三维存储器，其特征在于：所述掺杂区为P阱。
16.根据权利要求10所述的三维存储器，其特征在于：所述沟道连接层的掺杂类型为N型。
17.根据权利要求16所述的三维存储器，其特征在于：所述沟道连接层的掺杂浓度不高于1020(cm-3)。
18.根据权利要求10所述的三维存储器，其特征在于：
所述第一堆叠层包括第一子堆叠层、第二子堆叠层、以及设置于所述第一子堆叠层和所述第二子堆叠层之间的子连接绝缘层；
所述第一沟道结构包括第一子沟道结构以及第二子沟道结构；所述第一子沟道结构贯穿所述第一子堆叠层，且与所述掺杂区电连接；所述第二子沟道结构贯穿所述第二子堆叠层，且与所述第一子沟道结构电连接。
19.根据权利要求10所述的三维存储器，其特征在于：
所述三维存储器还包括连接绝缘层，所述连接绝缘层设置于所述第一堆叠层与所述第二堆叠层之间，所述沟道连接层位于所述连接绝缘层中。
CN202210835538.9A 2021-01-21 2021-01-21 三维存储器的擦除操作方法 Pending CN115224037A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210835538.9A CN115224037A (zh) 2021-01-21 2021-01-21 三维存储器的擦除操作方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210835538.9A CN115224037A (zh) 2021-01-21 2021-01-21 三维存储器的擦除操作方法
CN202110081844.3A CN112768454B (zh) 2021-01-21 2021-01-21 三维存储器的擦除操作方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202110081844.3A Division CN112768454B (zh) 2021-01-21 2021-01-21 三维存储器的擦除操作方法

Publications (1)

Publication Number Publication Date
CN115224037A true CN115224037A (zh) 2022-10-21

Family

ID=75702262

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110081844.3A Active CN112768454B (zh) 2021-01-21 2021-01-21 三维存储器的擦除操作方法
CN202210835538.9A Pending CN115224037A (zh) 2021-01-21 2021-01-21 三维存储器的擦除操作方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110081844.3A Active CN112768454B (zh) 2021-01-21 2021-01-21 三维存储器的擦除操作方法

Country Status (1)

Country Link
CN (2) CN112768454B (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103592A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 一种闪存存储器的制造方法
KR102606826B1 (ko) * 2018-06-08 2023-11-27 삼성전자주식회사 비휘발성 메모리 장치 및 그 소거 방법
KR102585801B1 (ko) * 2018-07-27 2023-10-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 다중 스택 3 차원 메모리 장치 및 이의 제조 방법
CN109712987A (zh) * 2018-11-29 2019-05-03 长江存储科技有限责任公司 3d存储器件的制造方法及3d存储器件
CN110349971A (zh) * 2019-06-28 2019-10-18 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法
US10879266B1 (en) * 2020-01-16 2020-12-29 Macronix International Co., Ltd. Semiconductor device and operating method thereof
CN111755453B (zh) * 2020-05-29 2021-06-04 长江存储科技有限责任公司 3d存储器件及其制造方法

Also Published As

Publication number Publication date
CN112768454B (zh) 2022-08-09
CN112768454A (zh) 2021-05-07

Similar Documents

Publication Publication Date Title
US10367000B2 (en) Semiconductor device and method for manufacturing same
US6734063B2 (en) Non-volatile memory cell and fabrication method
CN113380814B (zh) 半导体装置
US6323085B1 (en) High coupling split-gate transistor and method for its formation
US7432156B1 (en) Memory device and methods for its fabrication
US8148768B2 (en) Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US7851846B2 (en) Non-volatile memory cell with buried select gate, and method of making same
US20040057286A1 (en) Self-aligned split-gate NAND flash memory and fabrication process
US8399323B2 (en) Method for fabricating vertical channel type nonvolatile memory device
US8138524B2 (en) Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
JPWO2006132158A1 (ja) 不揮発性半導体記憶装置およびその製造方法
US20050237807A1 (en) Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
TW202008510A (zh) 分柵式非揮發性記憶體及其製備方法
KR19990028827A (ko) 전기적으로 기록가능하고 소거가능한 판독전용 메모리 셀 장치및 그 제조방법
KR20200049928A (ko) 반도체 소자의 제조 방법
US7635627B2 (en) Methods for fabricating a memory device including a dual bit memory cell
CN112768454B (zh) 三维存储器的擦除操作方法
CN104638018B (zh) 一种半浮栅器件及其制备方法
US10714479B2 (en) One-transistor dram cell device based on polycrystalline silicon with FinFET structure and fabrication method thereof
TWI696264B (zh) 記憶體元件及其製作方法
US11737273B2 (en) Three-dimensional semiconductor memory devices
US20240008283A1 (en) Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device
US11903197B2 (en) Semiconductor device
CN113013169B (zh) Nor flash的形成方法
US8076712B2 (en) Semiconductor memory comprising dual charge storage nodes and methods for its fabrication

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination