KR20200049928A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법을 제공한다. 이 반도체 소자의 제조 방법은 하부 구조물 상에, 상기 하부 구조물에 수직한 수직 방향을 따라 교대로 적층되는 제1 몰드층들 및 제2 몰드층들을 관통하는 홀을 형성하는 단계; 상기 홀의 측면을 따라 상기 제1 몰드층들을 부분적으로 식각하여 리세스 영역들을 형성하는 단계; 상기 리세스 영역들에 제3 몰드층들을 형성하여 상기 제1 몰드층들 및 상기 제3 몰드층들을 포함하는 층간 절연층들을 형성하는 단계; 및 상기 홀 내에 상기 층간 절연층들 및 상기 제2 몰드층들을 덮는 제1 유전체층 및 정보 저장 패턴들을 차례로 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 반도체 기판의 상부면과 수직한 방향으로 서로 이격되면서 적층되는 게이트들을 포함하는 반도체 소자가 개발되고 있다. 상기 게이트들의 적층 수가 증가하면서 게이트들과 마주보는 정보 저장 영역들 사이의 간섭이 증가하고 있다.
본 발명의 기술적 사상이 해결하려는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 데 있다.
예시적인 실시예들에 따르면, 하부 구조물 상에, 상기 하부 구조물에 수직한 수직 방향을 따라 교대로 적층되는 제1 몰드층들 및 제2 몰드층들을 관통하는 홀을 형성하는 단계, 상기 홀의 측면을 따라 상기 제1 몰드층들을 부분적으로 식각하여 리세스 영역들을 형성하는 단계, 상기 리세스 영역들에 제3 몰드층들을 형성하여 상기 제1 몰드층들 및 상기 제3 몰드층들을 포함하는 층간 절연층들을 형성하는 단계, 및 상기 홀 내에 상기 층간 절연층들 및 상기 제2 몰드층들을 덮는 제1 유전체층 및 정보 저장 패턴들을 차례로 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공할 수 있다.
예시적인 실시예들에 따르면, 하부 구조물에 수직한 수직 방향을 따라 교대로 반복 적층되는 제1 몰드층들 및 제2 몰드층들을 포함하는 적층 구조물을 형성하는 단계, 상기 적층 구조물을 관통하는 홀을 형성하여, 상기 제1 몰드층들의 측면들 및 상기 제2 몰드층들의 측면들을 노출시키는 단계, 상기 홀에 의해 노출되는 상기 제1 몰드층들을 부분 식각하여 리세스 영역들을 형성하는 단계, 상기 리세스 영역들에 제3 몰드층들을 형성하여 상기 제1 몰드층들 및 상기 제3 몰드층들을 포함하는 층간절연층들을 형성하여, 상기 층간절연층들과 상기 제2 몰드층들 사이의 측면 단차를 형성하는 단계, 상기 홀 내에서, 상기 제1 몰드층들의 측면들 및 상기 제2 몰드층들의 측면들을 따라 제1 유전체층을 형성하는 단계, 상기 제1 유전체층 상에, 상기 제2 몰드층들과 마주보며 상기 수직방향으로 서로 이격되는 정보 저장 패턴들을 형성하는 단계, 상기 홀 내에 상기 제1 유전체층 및 상기 정보 저장 패턴들을 덮는 제2 유전체층을 형성하는 단계, 및 상기 홀 내에 상기 제2 유전체층을 덮는 채널 반도체층을 형성하는 단계를 포함하되, 상기 정보 저장 패턴들 각각은 제1 부분 및 상기 제1 부분과 다른 두께를 갖는 제2 부분을 갖는 반도체 소자의 제조 방법을 제공할 수 있다.
예시적인 실시예들에 따르면, 기판 상에 몰드층들 및 게이트층들을 교대로 적층하여 적층 구조물을 형성하는 단계, 상기 적층 구조물을 관통하여 형성된 홀의 측면을 따라, 상기 몰드층들을 부분적으로 제거하여 리세스 영역들을 형성하는 단계, 상기 리세스 영역들 내에 절연성 물질 패턴들을 형성하여 상기 절연성 물질 패턴들 및 상기 몰드층들을 포함하는 층간 절연층들을 형성하는 단계, 및 상기 홀 내에 메모리 수직 구조물을 형성하는 단계를 포함하되, 상기 절연성 물질 패턴들은 상기 몰드층들의 물질보다 높은 밀도를 갖는 물질로 형성되는 반도체 소자의 제조 방법을 제공할 수 있다.
예시적인 실시예들에 따른 반도체 소자의 제조 방법에 따르면, 층간 절연층을 복수의 몰드층들로 형성하여 정보 저장 패턴의 고립도를 증가시킴으로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 메모리 어레이 영역을 개념적으로 나타낸 회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 나타낸 단면도들이다.
도 5a 및 도 5b는 예시적인 실시예에 따른 반도체 소자의 부분 확대 단면도들이다.
도 6a는 예시적인 실시예에 따른 반도체 소자의 변형예를 나타낸 단면도이다.
도 6b는 예시적인 실시예에 따른 반도체 소자의 다른 변형예를 나타낸 단면도이다.
도 6c는 예시적인 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도이다.
도 7a 내지 도 14b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 소자(1)는 메모리 어레이 영역(MA), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다.
메모리 어레이 영역(MA)은 복수의 메모리 블록들(BLK1, BLK2, ? BLKn)을 포함할 수 있다. 상기 메모리 블록들(BLK1, BLK2, ? BLKn) 각각은 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있다. 또한, 상기 메모리 셀들은, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(3)는 상기 메모리 블록들(BLK1, BLK2, ? BLKn)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK1, BLK2, ? BLKn)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신된 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK1, BLK2, ? BLKn)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 어레이 영역(MA)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 컬럼 디코더(5)에 의해 디코딩된 어드레스에 따라 선택되는 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로서 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고, 이를 선택된 비트 라인(BL)에 제공할 수 있다.
컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다. 상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK1, BLK2, ? BLKn)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK1, BLK2, ? BLKn)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
제어 회로(6)는 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 메모리 어레이 영역을 개념적으로 나타낸 회로도이다.
도 1 및 도 2를 참조하면, 메모리 어레이 영역(MA)는 공통 소스 라인(CSL), 비트라인들(BL), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
복수의 셀 스트링(CSTR)은 각각의 비트라인들(BL)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR) 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT) 각각은 정보를 저장할 수 있는 정보 저장 패턴들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수 개가 배치될 수 있으며, 스트링 선택 라인들(SSL)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수의 워드라인들(WL)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
일 실시예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
다음으로, 도 3 내지 도 5a를 참조하여, 예시적인 실시예들에 따른 반도체 소자를 상세하게 설명하기로 한다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 나타낸 평면도이다. 도 3에서는, 이해를 돕기 위하여, 반도체 소자의 주요 구성만을 도시하였다. 도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 나타낸 단면도들이다. 도 4a는 도 3의 절단선 I-I'를 따른 단면을 도시하고, 도 4b는 도 3의 절단선 II-II', III-III' 및 IV-IV'를 따른 단면을 도시한다. 도 5a는 예시적인 실시예에 따른 반도체 소자의 부분 확대 단면도이다. 도 5a는 도 4a의 'A'로 표시된 부분을 확대한 단면을 도시한다.
도 3 내지 도 5a를 참조하면, 반도체 소자(100)는 하부 구조물(10) 및 상기 하부 구조물(10) 상에 배치되는 적층 구조물(54)을 포함할 수 있다.
하부 구조물(10)은 y 방향과 x 방향으로 연장되는 상면을 가질 수 있다. 상기 하부 구조물(10)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ?-Ⅴ족 화합물 반도체 또는 Ⅱ?-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘―게르마늄을 포함할 수 있다. 상기 하부 구조물(10)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
적층 구조물(54)은 제1 몰드층들(12) 및 게이트 패턴들(52)을 포함할 수 있다. 상기 게이트 패턴들(52)은 상기 하부 구조물(10) 상에서 상기 하부 구조물(10)의 상부면(10s)과 수직한 z 방향으로 이격되면서 적층될 수 있다. 상기 게이트 패턴들(52) 각각은 상기 제1 몰드층들(12) 사이에 배치될 수 있다. 예를 들어, 상기 제1 몰드층들(12) 및 상기 게이트 패턴들(52)은 교대로 반복적으로 적층될 수 있다.
예시적인 실시예들에 따르면, 상기 홀(H)에 의해 노출되는 상기 게이트 패턴들(52) 각각의 측면은 플랫한 형태를 가질 수 있다. 이에 따라, 굴곡진 형태의 측면을 갖는 기존의 게이트 패턴들에 비해 갭필(gap-fill) 특성이 개선될 수 있다.
상기 제1 몰드층들(12)은 내측 몰드 층들(12im) 및 외측 몰드 층들(12om)을 포함할 수 있다. 상기 내측 몰드 층들(12im)은 상기 하부 구조물(10) 상에서 z 방향으로 상기 게이트 패턴들(52)과 교대로 적층된 영역이고, 상기 외측 몰드 층들(12om)은 상기 홀(H)의 내부에서 상기 내측 몰드 층들(12im)의 측면 상에 형성된 영역일 수 있다. 상기 내측 몰드 층들(12im) 및 상기 외측 몰드 층들(12om)은 절연성 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 상기 내측 몰드 층들(12im) 및 상기 외측 몰드 층들(12om)은 동일한 물질로 형성될 수도 있고, 상이한 물질로 형성될 수도 있다. 상기 내측 몰드 층들(12im) 및 상기 외측 몰드 층들(12om)이 상이한 물질로 형성되는 경우, 상기 외측 몰드 층들(12om)의 밀도는 상기 내측 몰드 층들(12im)의 밀도보다 클 수 있다.
예시적인 실시예들에 따르면, 상기 제1 몰드층들(12)이 상기 홀(H) 내에서 노출되는 면들의 경계부, 즉 상기 제1 몰드층들(12)의 측면(12S)과 하부면(12B)이 만나는 경계부는 라운딩 형태를 가질 수 있다. 이에 따라, 각진 형태의 경계부를 갖는 기존의 층간 절연층들에 비해 전계 집중 현상이 완화되어, 후술할 정보 저장 패턴들(28)의 측면 전하 손실(lateral charge loss)이 감소될 수 있다. 도 5a는 상기 제1 몰드층들(12)의 경계부를 예시적으로 도시할 뿐, 본 실시예가 이에 한정되는 것은 아니다. 즉, 상기 제1 몰드층들(12)의 경계부는 다양한 형태로 변형될 수 있음에 유의하여야 한다.
도 5b를 참조하면, 변형예에서, 상기 제1 몰드층들(12)의 경계부, 즉 상기 외측 몰드 층들(12om)의 형태는, z 방향으로 상하가 일부 돌출된 라운딩 형태를 가질 수 있다. 즉, 상기 외측 몰드 층들(12om)의 두께는 상기 내측 몰드 층들(12im)로부터 멀어짐에 따라 증가(L3→L4) 하다가, 다시 감소(L4→L5) 할 수 있다.
다시 도 3 내지 도 5a로 돌아와, 일 실시예에서, 상기 게이트 패턴들(52)은 하부 게이트 패턴(52L), 상부 게이트 패턴(52U), 상기 하부 게이트 패턴(52L) 및 상기 상부 게이트 패턴(52U) 사이의 중간 게이트 패턴들(52M)을 포함할 수 있다. 상기 제1 몰드층들(12) 중 최상위 층간 절연층(12U)은 상기 상부 게이트 패턴(52U) 상에 배치될 수 있다.
상기 게이트 패턴들(52)은 상기 하부 구조물(10)의 상부면(10s)과 평행한 y 방향으로 연장될 수 있다. 상기 중간 게이트 패턴들(52M) 상에 상기 상부 게이트 패턴(52U)을 x 방향으로 분리시키는 절연 패턴(18)이 배치될 수 있다. 상기 절연 패턴(18)은 상기 최상위 층간 절연층(12U) 및 상기 상부 게이트 패턴(52U)을 관통할 수 있다.
상기 하부 구조물(10) 상에 z 방향으로 연장되는 메모리 수직 구조물들(40)이 배치될 수 있다. 상기 메모리 수직 구조물들(40)은 상기 적층 구조물(54)을 관통하는 홀들(H) 내에 배치될 수 있다.
상기 메모리 수직 구조물들(40)은 상기 게이트 패턴들(52) 및 상기 제1 몰드층들(12)을 관통할 수 있다. 상기 메모리 수직 구조물들(40)과 동일한 구조의 더미 수직 구조물들(40d)이 배치될 수 있다. 상기 더미 수직 구조물들(40d)은 상기 하부 게이트 패턴(52L), 상기 중간 게이트 패턴들(52M)을 관통하며, 상기 절연 패턴(18)을 관통할 수 있다. 상기 메모리 수직 구조물들(40)은 상기 하부 게이트 패턴(52L), 상기 중간 게이트 패턴들(52M) 및 상기 상부 게이트 패턴(52U)을 관통할 수 있다.
상기 메모리 수직 구조물들(40) 각각은 상기 게이트 패턴들(52)을 관통하며 상기 게이트 패턴들(52)과 동일한 높이 레벨에 위치하는 제1 부분들(W1) 및 상기 제1 몰드층들(12)을 관통하며 상기 제1 몰드층들(12)과 동일한 높이 레벨에 위치하는 제2 부분들(W2)을 포함할 수 있다. 각각의 상기 메모리 수직 구조물들(40)에서, 상기 제1 부분들(W1)은 상기 제2 부분들(W2) 보다 큰 폭을 가질 수 있다. 상기 제1 부분들(W1) 및 상기 제2 부분들(W2)의 폭의 차이, 즉 층간 단차는 증가 또는 감소할 수 있다. 예컨대, 상기 제1 몰드층들(12)을 구성하는 상기 외측 몰드 층들(12om)의 두께(Wom)가 증가하는 경우, 상기 층간 단차는 증가할 수 있다. 또한, 상기 홀(H) 내부에서 상기 게이트 패턴(52)의 식각량이 증가하는 경우, 상기 층간 단차는 증가할 수 있다.
상기 적층 구조물(54) 상에 제1 상부 절연층(42)이 배치될 수 있다. 상기 적층 구조물(54) 및 상기 제1 상부 절연층(42)을 관통하는 분리 구조물들(60)이 배치될 수 있다. 상기 분리 구조물들(60)은 y 방향으로 연장될 수 있다.
일 실시예에서, 상기 분리 구조물들(60) 각각은 분리 패턴(58) 및 상기 분리 패턴(58)의 측면들 상의 스페이서들(56)을 포함할 수 있다. 상기 스페이서들(56)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 분리 패턴(58)은 도전성 물질로 형성될 수 있다.
상기 제1 상부 절연층(42) 상에 제2 상부 절연층(62)이 배치될 수 있다. 상기 제1 및 제2 상부 절연층들(42, 62)은 실리콘 산화물로 형성될 수 있다.
상기 제2 상부 절연층(62) 상에 도전성 라인들(66)이 배치될 수 있다. 일 실시예에서, 상기 도전성 라인들(66)은 도 1 및 도 2에서 설명한 상기 비트라인들(도 1 및 도 2의 BL)일 수 있다.
상기 도전성 라인들(66)과 상기 메모리 수직 구조물들(40)을 전기적으로 연결하는 콘택 플러그들(64)이 배치될 수 있다. 상기 콘택 플러그들(64)은 상기 제1 및 제2 상부 절연층들(42, 62)을 관통할 수 있다.
상기 게이트 패턴들(52) 각각은 제1 물질 층(48) 및 제2 물질 층(50)을 포함할 수 있다. 상기 제1 물질 층(48)은 상기 제2 물질 층(50)의 상부면 및 하부면을 덮으면서 상기 메모리 수직 구조물들(40) 및 상기 더미 수직 구조물들(40d)과 마주보는 상기 제2 물질 층(50)의 측면을 덮을 수 있다. 상기 제1 물질 층(48)은 상기 제2 물질 층(50)과 상기 메모리 수직 구조물(40) 사이에 개재되며 상기 제2 물질 층(50)과 상기 제1 몰드층들(12) 사이로 연장될 수 있다.
일 실시예에서, 상기 제1 물질 층(48)은 유전체 물질로 형성될 수 있고, 상기 제2 물질 층(50)은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 제1 물질 층(48)은 알루미늄 산화물 등과 같은 유전체로 형성될 수 있고, 상기 제2 물질 층(50)은 도우프트 실리콘, 금속 질화물(e.g., TiN 등), 금속(e.g., Ti 또는 W 등) 및 금속-반도체 화합물(e.g., TiSi 또는 WSi 등) 중 어느 하나 또는 둘 이상의 도전성 물질로 형성될 수 있다.
다른 예에서, 상기 제1 및 제2 물질 층들(48, 50)은 서로 다른 도전성 물질들로 형성될 수 있다. 예를 들어, 상기 제1 물질 층(48)은 금속 질화물로 형성될 수 있고, 상기 제2 물질 층(50)은 금속으로 형성될 수 있다.
상기 제1 물질 층(48)이 유전체 물질로 형성되고, 상기 제2 물질 층(50)이 도전성 물질로 형성되는 경우, 상기 제2 물질 층들(50)은 게이트 전극들(50L, 50M, 50U)일 수 있다. 이와 달리, 상기 제1 및 제2 물질 층들(48, 50)이 도전성 물질들로 형성되는 경우, 상기 게이트 패턴들(52)은 게이트 전극들(50L, 50M, 50U)일 수 있다.
이하에서, 상기 제1 물질 층(48)은 유전체 물질로 형성되고, 상기 제2 물질 층(50)은 도전성 물질로 형성되는 경우를 중심으로 설명하기로 한다.
상기 게이트 패턴들(52)의 상기 제2 물질 층들(50)은 게이트 전극들(50L, 50M, 50U)일 수 있다. 예를 들어, 상기 게이트 전극들(50L, 50M, 50U)은 하부 게이트 전극(50L), 중간 게이트 전극들(50M) 및 상부 게이트 전극(50U)을 포함할 수 있다. 상기 하부 게이트 패턴(52L)은 상기 하부 게이트 전극(50L)을 포함할 수 있고, 상기 중간 게이트 패턴들(52M)은 상기 중간 게이트 전극들(50M)을 포함할 수 있고, 상기 상부 게이트 패턴(52U)은 상기 상부 게이트 전극(50U)을 포함할 수 있다.
일 실시예에서, 상기 하부 게이트 전극(50L)은 도 1 및 도 2에서 설명한 접지 선택 라인(GSL)일 수 있고, 상기 상부 게이트 전극(50U)은 도 1 및 도 2에서 설명한 스트링 선택 라인(SSL)일 수 있고, 상기 중간 게이트 전극들(50M)은 도 1 및 도 2에서 설명한 워드라인들(WL)일 수 있다.
명세서 전체에 걸쳐서, 도 1 및 도 2에서 설명한 워드라인들(WL)일 수 있는 상기 중간 게이트 전극들(50M)은 '셀 게이트 전극들'로 지칭될 수 있다. 명세서 전체에 걸쳐서, 상기 셀 게이트 전극들일 수 있는 상기 중간 게이트 전극들(50M)을 포함하는 상기 중간 게이트 패턴들(52M)은 '셀 게이트 패턴들'로 지칭될 수 있다.
따라서, 이하에서 별도의 언급 또는 설명이 없더라도, 상기 중간 게이트 패턴(52M)은 '셀 게이트 패턴'으로 대체되어 설명될 수 있고, 상기 중간 게이트 전극(50M)은 '셀 게이트 전극'으로 대체되어 설명될 수 있다.
명세서 전체에 걸쳐서, 상기 하부 게이트 전극(50L)은 '하부 선택 게이트 전극', '접지 선택 게이트 전극' 또는 '접지 선택 라인'으로 지칭될 수 있고, 상기 상부 게이트 전극(50U)은 '상부 선택 게이트 전극', '스트링 선택 게이트 전극' 또는 '스트링 선택 라인'으로 지칭될 수 있다. 상기 하부 게이트 전극(50L)을 포함하는 상기 하부 게이트 패턴(52L)은 '하부 선택 게이트 패턴'으로 지칭될 수 있고, 상기 상부 게이트 전극(50U)을 포함하는 상기 상부 게이트 패턴(52U)은 '상부 선택 게이트 패턴'으로 지칭될 수 있다.
상기 메모리 수직 구조물들(40) 각각은 제1 유전체 층(26), 정보 저장 패턴들(28), 제2 유전체 층(30), 채널 반도체 층(32), 코어 패턴(34) 및 패드 패턴(36)을 포함할 수 있다.
코어 패턴(34)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 코어 패턴(34)은 상기 게이트 패턴들(52)을 관통할 수 있다.
채널 반도체 층(32)은 상기 코어 패턴(34)의 외측면을 감싸도록 상기 코어 패턴(34)의 측면 상으로 연장될 수 있다. 상기 채널 반도체 층(32)은 실리콘으로 형성될 수 있다.
패드 패턴(36)은 상기 채널 반도체 층(32) 및 상기 코어 패턴(34) 상에 배치될 수 있다. 상기 패드 패턴(36)은 상기 상부 게이트 패턴(52U) 보다 높은 레벨에 위치할 수 있다. 상기 패드 패턴(36)은 N형의 도전형을 갖는 실리콘으로 형성될 수 있다.
제2 유전체 층(30)은 상기 채널 반도체 층(32)과 상기 적층 구조물(54) 사이에 배치될 수 있다. 상기 제2 유전체 층(30)은 터널 유전체 층일 수 있다. 상기 제2 유전체 층(30)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다.
제1 유전체 층(26)은 상기 제2 유전체 층(30)과 상기 적층 구조물(54) 사이에 배치될 수 있다. 상기 제1 유전체 층(26)은 블로킹 유전체 층일 수 있다. 상기 게이트 패턴들(52)을 구성하는 제1 물질 층(48)은 상기 제1 유전체 층(26) 보다 얇은 두께를 가질 수 있다. 이 경우, 상기 제1 물질 층(48)은 상기 제1 유전체 층(26) 보다 높은 유전상수를 갖는 고유전체로 형성될 수 있다. 예를 들어, 상기 제1 유전체 층(26)은 실리콘 산화물로 형성될 수 있고, 상기 제1 물질 층(48)은 실리콘 산화물 보다 높은 유전상수를 갖는 알루미늄 산화물 등과 같은 고유전체로 형성될 수 있다.
각각의 상기 메모리 수직 구조물들(40)에서, 상기 제1 부분들(W1) 내에 배치되는 상기 정보 저장 패턴들(28)은 z 방향으로 서로 이격되면서 상기 제1 유전체 층(26)과 상기 제2 유전체 층(30) 사이에 배치될 수 있다.
상기 정보 저장 패턴들(28) 각각은 상기 제1 몰드층들(12)과 z 방향으로 중첩하는 중첩 부분(28ia) 및 상기 제1 몰드층들(12)과 z 방향으로 중첩하지 않는 비중첩 부분(28oa)을 포함할 수 있다. 상기 중첩 부분(28ia)은 내측 영역으로 지칭될 수 있고, 상기 비중첩 부분(28oa)은 외측 영역으로 지칭될 수도 있다.
상기 메모리 수직 구조물들(54) 각각에서, 상기 제1 유전체 층(26), 상기 제2 유전체 층(30) 및 상기 채널 반도체 층(32)은 상기 홀(H)에 의해 노출되는 상기 중간 게이트 패턴들(52M), 즉 셀 게이트 패턴들의 측면들 상에 차례로 배치될 수 있으며, 상기 홀(H)에 의해 노출되는 상기 제1 몰드층들(12)의 측면들 상으로 연장될 수 있다.
상기 제1 유전체 층(26) 및 상기 제2 유전체 층(30)은 상기 제1 몰드층들(12)과 동일 레벨의 높이에서 서로 접촉하면서 상기 정보 저장 패턴들(28)에 의해 서로 분리될 수 있다. 예를 들어, 상기 제1 유전체 층(26) 및 상기 제2 유전체 층(30)은 상기 제1 몰드층들(12)과 동일 레벨의 높이에서 서로 접촉하면서 상기 셀 게이트 패턴들(52M)의 측면 상으로 연장될 수 있다. 상기 제1 유전체 층(26)은 상기 정보 저장 패턴들(28)의 상부면들(28U), 상기 정보 저장 패턴들(28)의 하부면들(28B), 및 상기 셀 게이트 패턴들(52M)과 마주보는 상기 정보 저장 패턴들(28)의 제1 측면들(28S1)을 덮을 수 있다. 상기 제2 유전체 층(30)은 상기 정보 저장 패턴들(28)의 상기 제1 측면들(28S1)에 대향하는 상기 정보 저장 패턴들(28)의 제2 측면들(28S2)을 덮을 수 있다.
상기 채널 반도체 층(32)과 상기 중간 게이트 전극들(50M) 사이에 배치되는 상기 정보 저장 패턴들(28)은 정보를 저장할 수 있는 정보 저장 영역들일 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(32)으로부터 상기 제2 유전체 층(30)을 통하여 상기 정보 저장 패턴들(28) 내로 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 패턴들(28) 내에 트랩된 전자를 소거할 수 있다. 따라서, 상기 정보 저장 패턴들(28)은 도 2에서 설명한 메모리 셀들(MCT)을 구성할 수 있다. 상기 정보 저장 패턴들(28)은 정보를 저장할 수 있는 물질, 예컨대 실리콘 질화물 또는 폴리 실리콘으로 형성될 수 있다. 상기 정보 저장 패턴들(28) 각각의 두께(L1)는 서로 마주보는 상기 셀 게이트 패턴들(52) 각각의 두께(L2)보다 작을 수 있다.
다음으로, 도 6a 내지 도 6c를 참조하여 예시적인 실시예들에 따른 반도체 소자의 변형예들을 설명하기로 한다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 소자의 변형예들을 나타낸 단면도들이다. 도 6a 및 도 6b에 도시된 반도체 소자들(200, 300)은 도 4a를 참조하여 전술한 반도체 소자(100)와는 하부 구조물의 구조가 달라지는 점을 제외하고는 실질적으로 동일한 구성을 갖는다. 도 6c에 도시된 반도체 소자들(400)은 도 4a를 참조하여 전술한 반도체 소자(100)와는 메모리 소자의 구조가 달라지는 점을 제외하고는 실질적으로 동일한 구성을 갖는다. 이하, 도 4a와 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 더 이상의 자세한 설명은 생략하기로 한다.
도 6a를 참조하면, 변형예에 따른 반도체 소자(200)는 하부 구조물(10a) 및 상기 하부 구조물(10a) 상에 배치되는 적층 구조물(54)을 포함할 수 있다.
하부 구조물(10a)은 제1 기판(112), 상기 제1 기판(112) 상의 제 2 기판(130), 및 상기 제1 기판(112)과 상기 제2 기판(130) 사이의 주변 회로 영역을 포함할 수 있다.
상기 제1 기판(112)은 단결정 실리콘 기판일 수 있고, 상기 제2 기판(130)은 폴리 실리콘 기판일 수 있다.
상기 제1 기판(112)에는, 주변 활성 영역(114a)을 다른 영역과 구분하는 소자분리영역(114i)이 형성 및 배치될 수 있다.
상기 하부 구조물(10a)의 상기 주변 회로 영역은 상기 주변 횔성 영역(114a) 상에 형성되는 소스/드레인(S/D) 및 주변 게이트(PG)를 포함하는 주변 트랜지스터(PTR), 상기 제1 기판(112) 상의 제1 하부 절연층(120), 상기 제1 하부 절연층(120) 내에 매립되는 제1 주변 배선들(122), 상기 제1 하부 절연층(120) 상의 제2 하부 절연층(124), 상기 제2 하부 절연층(124) 내에 매립되는 제2 주변 배선들(126), 및 상기 제2 하부 절연층(124) 상의 제3 하부 절연층(128)을 포함할 수 있다.
도 6b를 참조하면, 다른 변형예에 따른 반도체 소자(300)는 하부 구조물(140) 및 상기 하부 구조물(140) 상에 배치되는 적층 구조물(54)을 포함할 수 있다. 상기 적층 구조물(54)은 교대로 적층된 제1 몰드층들(12) 및 게이트 패턴들(152)을 포함할 수 있다. 상기 게이트 패턴들(152) 각각은 제1 물질 층(48) 및 제2 물질 층(50)을 포함할 수 있다. 상기 적층 구조물(154) 상에 차례로 적층되는 제1 상부 절연층(42) 및 제2 상부 절연층(62)이 배치될 수 있다. 상기 적층 구조물(154) 및 상기 제1 상부 절연층(42)을 관통하는 분리 구조물들(160)이 배치될 수 있다. 상기 분리 구조물들(160)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
상기 적층 구조물(154)을 관통하는 메모리 수직 구조물들(140)이 배치될 수 있다. 상기 메모리 수직 구조물들(140)은 상기 하부 구조물(140) 내의 연결 부분(140H)에 의해 서로 연결될 수 있다. 예를 들어, 상기 메모리 수직 구조물들(140) 각각은 상기 적층 구조물(154) 내에서 도 4a 및 도 4b를 참조하여 상술한 것과 같은 상기 제1 유전체 층(26), 상기 정보 저장 패턴들(28), 상기 제2 유전체 층(30), 상기 채널 반도체 층(32), 상기 코어 패턴(34) 및 상기 패드 패턴(36)을 포함할 수 있고, 상기 제1 유전체 층(26), 상기 제2 유전체 층(30), 상기 채널 반도체 층(32) 및 상기 코어 패턴(34)은 상기 하부 구조물(140) 내로 연장되어 상기 연결 부분(140H)을 구성할 수 있다. 따라서, 상기 메모리 수직 구조물들(140)은 상기 연결 부분(140H)에 의해 서로 연결될 수 있다. 예시적인 예에서, 상기 연결 부분(140H)은 상기 분리 구조물(160) 아래에 배치될 수 있다.
예시적인 실시예에서, 상기 하부 구조물(140)은 제1 하부 층(135a) 및 상기 제1 하부 층(135a) 상의 제2 하부 층(135b)을 포함할 수 있다. 상기 제1 및 제2 하부 층들(135a, 135b)은 실리콘, 예를 들어 도우프트 실리콘으로 형성될 수 있다.
도 6c를 참조하면, 또 다른 변형예에 따른 반도체 소자(300)의 메모리 수직 구조물(40)은 반도체 패턴(23)을 더 포함할 수 있다. 상기 반도체 패턴(23)은 상기 게이트 패턴들(52) 중 하부 게이트 패턴(52L)과 마주볼 수 있고, 상기 중간 게이트 패턴들(52M) 보다 낮은 높이 레벨에 배치될 수 있다. 상기 메모리 수직 구조물(40)은 앞에서 설명한 것과 같은 상기 제1 유전체 층(26), 상기 정보 저장 패턴들(28), 상기 제2 유전체 층(30), 상기 채널 반도체 층(32), 상기 코어 패턴(34) 및 상기 패드 패턴(36)을 포함할 수 있다. 상기 채널 반도체 층(32)은 상기 반도체 패턴(23)과 접촉할 수 있다.
상기 반도체 패턴(23)은 상기 하부 구조물(10)로부터 에피택시얼 성장되어 형성될 수 있다. 상기 하부 게이트 패턴(52L)과 상기 반도체 패턴(23) 사이에 추가 유전체 층(47), 예를 들어 실리콘 산화물 층이 배치될 수 있다.
다음으로, 도 3, 및 도 7a 내지 도 14b를 참조하여, 예시적인 실시예에 따른 반도체 소자의 제조 방법을 상세하게 설명하기로 한다.
도 7a 내지 도 14b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 7a는 도 3의 I-I'선을 따라 절단한 단면도들이고, 도 7b는 도 3의 II-II'선, III-III'선 및 IV-IV'선을 따라 절단한 단면도들이다. 이하의 도 8a 내지 도 14b에서, 첨자 a는 도 3의 I-I'선을 따라 절단한 단면도들이고, 첨자 b는 B 부분을 확대한 부분 확대도이다.
도 7a 및 도 7b를 참조하면, 하부 구조물(10) 상에, 상기 하부 구조물에 수직한 z 방향을 따라 제1 몰드층들(12) 및 제2 몰드층들(14)을 교대로 반복 적층하여 적층 구조물(54)을 형성할 수 있다. 예컨대, 상기 하부 구조물(10)의 상부면에 열산화 공정(Thermal Oxidation)을 이용하여 제1 몰드층(12L)을 형성한 후, 상기 제1 몰드층(12L) 상에 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 이용하여 제1 몰드층들(12) 및 제2 몰드층들(14)을 교대로 반복하여 형성할 수 있다. 상기 적층 구조물(54)의 최하부에 배치되는 제1 몰드층(12L)은 버퍼 유전막일 수 있고, 그 나머지 제1 몰드층들(12)은 층간 절연층들일 수 있다. 이 때, 상기 적층 구조물(54)의 최상부에 배치되는 제1 몰드층(12U)의 두께는 다른 제1 몰드층들(12)에 비하여 상대적으로 두꺼울 수 있다. 제2 몰드층들(14)은 게이트층일 수 있다.
상기 제1 몰드층들(12)은 절연성 물질(e.g., oxide 등)로 형성될 수 있고, 상기 제2 몰드층들(14)은 상기 제1 몰드층들(12)보다 습식 식각률이 낮은 물질(e.g., nitride 등)로 형성될 수 있다.
상기 적층 구조물(16)의 일부를 관통하는 라인 모양의 절연성 패턴(18)을 형성할 수 있다. 예를 들어, 상기 절연성 패턴(18)은 상기 제1 몰드층들(12) 중 최상위층(12U) 및 상기 제2 몰드층들(14) 중 최상위층(14)을 관통하고, 평면으로 보았을 때 라인 모양으로 형성될 수 있다. 상기 절연성 패턴(18)은 실리콘 산화물로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 하부 구조물(10)에 수직한 z 방향을 따라 제1 몰드층들(12) 및 제2 몰드층들(14)을 관통하는 홀(20)을 형성한다. 예를 들면, 상기 홀(20)은, 적층 구조물(54)의 최상부에 배치되는 제1 몰드층(12U) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용한 식각공정을 통해 제1 몰드층들(12) 및 제2 몰드층들(14)을 교대로 제거함으로써 형성될 수 있다.
상기 홀(20)이 형성됨에 따라, 상기 제1 몰드층들(12)의 측면 및 상기 제2 몰드층들(14)의 측면이 상기 홀(20) 내부를 향해 노출될 수 있다.
도 9a 및 도 9b를 참조하면, 적층 구조물(54)에 형성된 홀(20)의 측면을 따라, 제1 몰드층들(12)을 부분적으로 제거하여 리세스 영역들(R)을 형성한다. 상기 제1 몰드층들(12)은 식각 공정, 예컨대 황산 또는 불산을 에쳔트(etchant)로 이용한 습식 식각 공정을 이용하여 부분 식각될 수 있다. 상기 홀들(20)은 확장된 홀들(20a)로 형성될 수 있다.
일 실시예에서, 상기 리세스 영역들(R)의 폭, 즉 상기 제1 몰드층들(12) 및 상기 제2 몰드층들(14) 사이의 단차는 15 nm 이하일 수 있다. 다만, 이는 예시적인 것이고, 본 실시예가 이에 한정되는 것은 아님에 유의하여야 한다. 즉, 상기 리세스 영역들(R)의 폭은 전하확산 방지효과나 후속 공정에서의 단차 도포성 등에 따라 가변될 수 있다.
도 10a 및 도 10b를 참조하면, 홀(20a)의 내부에서, 제1 몰드층들(12) 및 제2 몰드층들(14)의 측면을 따라 제3 몰드층(12m)을 형성하여 리세스 영역들(R)을 충전할 수 있다.
일 실시예에서, 상기 제3 몰드층(12m)은 적층 구조물(54)에 형성된 홀(20a)의 내벽을 따라 희생층을 형성하여 상기 리세스 영역들(R)을 충전하고, 상기 희생층을 식각하여 상기 제2 몰드층들(14)의 측면을 노출시킴으로써 형성될 수 있다. 상기 희생층은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 상기 희생층은 반도체 물질, 예컨대 N 형의 도전형 폴리 실리콘, 비도핑 폴리 실리콘 등을 포함할 수 있다. 상기 희생층의 두께는 상기 리세스(R)의 두께보다 크거나 같을 수 있다. 다만 이는 예시적인 것이고, 본 실시예가 이에 한정되는 것은 아님에 유의하여야 한다.
도 11a 및 도 11b를 참조하면, 홀(20a)의 내부를 향해 연장된 제3 몰드층(12m')은 제1 몰드층들(120)과 함께 층간 절연층을 구성할 수 있다.
일 실시예에서, 리세스 영역들(R) 내에 형성된 희생 패턴들을 산화시켜 홀(20a)의 내부를 향해 연장된 제3 몰드층(12m')이 형성되고, 상기 제3 몰드층(12m')이 상기 제1 몰드층들(12)과 접촉하여 상기 제1 몰드층들(12)과 함께 층간 절연층들을 구성할 수 있다.
다른 실시예에서, 상기 제3 몰드층(12m')은 리세스 영역들(R) 내의 희생층을 산화시킴으로써 형성될 수 있다. 홀(20a)의 내벽을 따라 형성된 상기 제3 몰드층(12m')은 상기 제1 몰드층들(12)과 접촉하여, 상기 제1 몰드층들(12)과 함께 층간 절연층들을 구성할 수 있다.
각각의 실시예에서, 상기 홀(20a)에 의해 노출된 상기 제3 몰드층들(12m')의 면들(surfaces)은 라운딩 형태를 가질 수 있다. 상기 제3 몰드층들(12m')의 노출면들이 라운딩 형태를 가짐에 따라, 전계 집중 현상을 완화시켜 상기 제3 몰드층들(12m')의 노출면에 인접한 정보 저장 패턴(28)의 측부 전하 확산(lateral charge spreading)에 따른 손실을 감소시킬 수 있다.
상기 제3 몰드층들(12m')은, 상기 리세스 영역들(R)을 채우며 상기 홀(20a)의 내부로 연장될 수 있다. 이 때, 상기 홀(20a)의 내부로 연장된 상기 제3 몰드층들(12m') 각각의 일부의 두께는, 상기 리세스 영역들(R) 내에 둘러싸인 상기 제3 몰드층들(12m') 각각의 나머지 부분의 두께보다 두꺼울 수 있다.
도 12a 및 도 12b를 참조하면, 상기 홀(20a) 내에서, 상기 제1 몰드층들(12) 및 상기 제3 몰드층들(12m')로 구성되는 층간 절연층들 및 상기 제2 몰드층들(14)를 덮는 제1 유전체층(26)을 형성할 수 있다. 예를 들어, 상기 제1 유전체층(26)은 상기 층간 절연층들의 측면 즉, 상기 제3 몰드층들(12m')의 측면 및 상기 제2 몰드층들(14)의 측면을 따라 컨포멀하게 형성될 수 있다. 상기 제1 유전체층(26) 상에, z 방향으로 이격되고, 상기 제2 몰드층들(14)과 마주보는 정보 저장 패턴들(28)을 형성할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 유전체 층(26) 및 상기 정보 저장 패턴들(28)을 콘포멀하게 덮는 제2 유전체 층(30)을 형성하고, 상기 제1 및 제2 유전체 층들(26, 30)을 이방성 식각하여 상기 하부 구조물(10)을 노출시키고, 상기 제2 유전체 층(30)을 덮는 채널 반도체 층(32)을 형성하고, 상기 채널 반도체 층(32) 상에 각각의 상기 홀들(도 11a 및 도 11b의 20a)을 부분적으로 채우는 코어 패턴(34)을 형성하고, 각각의 상기 홀들(도 11a 및 도 11b의 20a)의 나머지를 채우는 패드 패턴(36)을 형성할 수 있다. 따라서, 각각의 상기 홀들(도 11a 및 도 11b의 20a) 내에 상기 제1 유전체 층(26), 상기 정보 저장 패턴들(28), 상기 제2 유전체 층(30), 상기 채널 반도체 층(32), 상기 코어 패턴(34) 및 상기 패드 패턴(36)을 포함하는 메모리 수직 구조물(40)이 형성될 수 있다.
다음으로, 상기 몰드 구조물(16) 및 상기 메모리 수직 구조물들(40)을 덮는 제1 상부 절연 층(42)을 형성할 수 있다. 이어서, 상기 몰드 구조물(16) 및 상기 제1 상부 절연 층(42)을 관통하는 분리 트렌치(44)를 형성할 수 있다. 상기 분리 트렌치(44)는 라인 모양으로 형성될 수 있다. 상기 분리 트렌치(44)는 상기 하부 구조물(10)을 노출시킬 수 있으며, 상기 몰드 구조물(16)의 상기 제2 몰드층들(14)을 노출시킬 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제1 식각 공정 보다 상기 제2 몰드층들(14)을 식각하는 속도가 빠른 제2 식각 공정을 진행하여 상기 제2 몰드층들(14)을 제거하여 상기 제1 몰드층들(12) 사이에 빈 공간들(46)을 형성할 수 있다. 예를 들어, 상기 제2 몰드층들(14)을 부분 식각하여 상기 리세스 영역들(도 9a의 20r)을 형성하기 위한 상기 제1 식각 공정은 황산을 포함하는 에쳔트를 이용하는 식각 공정일 수 있고, 상기 제2 몰드층들(14)을 제거하기 위한 상기 제2 식각 공정은 인산을 포함하는 에쳔트를 이용하는 식각 공정일 수 있다. 상기 식각 공정의 에쳔트는 상기 제2 몰드층들(14)의 상기 제1 내지 제3 층들(14a, 14b, 14c)의 물질 종류에 따라 달라질수 있다. 상기 빈 공간들(46)은 상기 메모리 수직 구조물(40)의 상기 제1 유전체 층(26)을 노출시킬 수 있다.
다시, 도 3, 도 4a 및 도 4b를 참조하면, 상기 빈 공간들(도 13a 및 도 13b의 46) 내에 게이트 패턴들(52)을 형성할 수 있다. 상기 게이트 패턴들(52)을 형성하는 것은 상기 빈 공간들(도 13a 및 도 13b의 46)의 내벽을 콘포멀하게 덮는 제1 물질 층(48)을 형성하고, 상기 제1 물질 층(48) 상에 상기 빈 공간들(도 13a 및 도 13b의 46)을 채우는 제2 물질 층(50)을 형성하는 것을 포함할 수 있다.
상기 분리 트렌치(44) 내에 분리 구조물(60)을 형성할 수 있다. 상기 분리 구조물(60)을 형성하는 것은 상기 분리 트렌치(44)의 측벽 상에 스페이서들(56)을 형성하고, 상기 스페이서들(56) 사이의 상기 분리 트렌치(44)를 채우는 분리 패턴(58)을 형성하는 것을 포함할 수 있다.
상기 제1 상부 절연 층(42) 및 상기 분리 구조물(60) 상에 제2 상부 절연 층(62)을 형성할 수 있다. 상기 제1 및 제2 상부 절연 층들(42, 62)을 관통하는 콘택 플러그들(64)을 형성할 수 있다. 상기 콘택 플러그들(64)은 상기 메모리 수직 구조물들(40)의 상기 패드 패턴들(36)과 전기적으로 연결될 수 있다. 상기 제2 상부 절연 층(62) 상에 도전성 라인들(66)을 형성할 수 있다. 상기 도전성 라인들(66)은 상기 콘택 플러그들(64)과 전기적으로 연결될 수 있다.
실시 예들에서, 상기 정보 저장 패턴들(28)은 상기 리세스 영역들(도 9b의 20r) 내에 한정되며 고립되도록 형성될 수 있다. 이와 같은 상기 정보 저장 패턴들(28)의 각각은 상기 제1 및 제2 유전체 층들(26, 30)에 의해 둘러싸이며 고립될 수 있다. 따라서, 고립될 수 있는 상기 정보 저장 패턴들(28) 내에 저장되는 정보의 리텐션(retention) 특성을 향상시킬 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 하부 구조물 상에, 상기 하부 구조물에 수직한 수직 방향을 따라 교대로 적층되는 제1 몰드층들 및 제2 몰드층들을 관통하는 홀을 형성하는 단계;
    상기 홀의 측면을 따라 상기 제1 몰드층들을 부분적으로 식각하여 리세스 영역들을 형성하는 단계;
    상기 리세스 영역들에 제3 몰드층들을 형성하여 상기 제1 몰드층들 및 상기 제3 몰드층들을 포함하는 층간 절연층들을 형성하는 단계; 및
    상기 홀 내에 상기 층간 절연층들 및 상기 제2 몰드층들을 덮는 제1 유전체층 및 정보 저장 패턴들을 차례로 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제3 몰드층들은,
    상기 리세스 영역들을 채우며 상기 홀 내부로 연장되는
    반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 홀 내부로 연장된 상기 제3 몰드층들 각각의 부분은 상기 리세스 영역들 내에 위치하는 상기 제3 몰드층들 각각의 두께보다 큰 두께를 갖는
    반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 유전체층은,
    상기 층간 절연층들의 측면 및 상기 제2 몰드층들의 측면을 따라 컨포멀하게 형성되고,
    상기 정보 저장 패턴들은 상기 수직 방향으로 서로 이격되며 상기 제2 몰드층들과 마주보는
    반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 리세스 영역들에 상기 제3 몰드층들을 형성하는 것은,
    상기 리세스 영역들 내에 희생 패턴들을 형성하고,
    상기 희생 패턴들을 산화시켜 상기 제1 몰드층들과 접촉하는 상기 제3 몰드층들을 형성하는 것을 포함하는
    반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 리세스 영역들에 상기 제3 몰드층들을 형성하는 것은,
    상기 홀의 내벽을 따라 형성되며 상기 리세스 영역들을 채우는 희생층을 형성하고,
    상기 희생층을 식각하여 상기 리세스 영역들 내에 잔존하는 희생 패턴들을 형성하면서 상기 제2 몰드층들의 측면을 노출시키고,
    상기 희생 패턴들을 산화시켜 상기 제1 몰드층들과 접촉하는 상기 제3 몰드층들을 형성하는 것을 포함하는
    반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 희생층은 반도체 물질로 형성되는
    반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 홀에 의해 노출된 상기 제3 몰드층들의 면들(surfaces)은 라운딩 형태를 갖는
    반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 홀 내에 상기 제1 유전체층 및 상기 정보 저장 패턴들을 덮는 제2 유전체층 및 채널 반도체층을 차례로 형성하는 단계를 더 포함하는
    반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 층간 절연층들 및 상기 제2 몰드층들을 관통하는 분리 트렌치를 형성하는 단계;
    상기 분리 트렌치에 의해 노출되는 상기 제2 몰드층들을 제거하여 빈 공간들을 형성하는 단계; 및
    상기 빈 공간들 내에 게이트 패턴들을 형성하는 단계; 및
    상기 분리 트렌치 내에 분리 구조물을 형성하는 단계를 더 포함하는
    반도체 소자의 제조 방법.
  11. 하부 구조물에 수직한 수직 방향을 따라 교대로 반복 적층되는 제1 몰드층들 및 제2 몰드층들을 포함하는 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하는 홀을 형성하여, 상기 제1 몰드층들의 측면들 및 상기 제2 몰드층들의 측면들을 노출시키는 단계;
    상기 홀에 의해 노출되는 상기 제1 몰드층들을 부분 식각하여 리세스 영역들을 형성하는 단계;
    상기 리세스 영역들에 제3 몰드층들을 형성하여 상기 제1 몰드층들 및 상기 제3 몰드층들을 포함하는 층간절연층들을 형성하여, 상기 층간절연층들과 상기 제2 몰드층들 사이의 측면 단차를 형성하는 단계;
    상기 홀 내에서, 상기 제1 몰드층들의 측면들 및 상기 제2 몰드층들의 측면들을 따라 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 상에, 상기 제2 몰드층들과 마주보며 상기 수직방향으로 서로 이격되는 정보 저장 패턴들을 형성하는 단계;
    상기 홀 내에 상기 제1 유전체층 및 상기 정보 저장 패턴들을 덮는 제2 유전체층을 형성하는 단계; 및
    상기 홀 내에 상기 제2 유전체층을 덮는 채널 반도체층을 형성하는 단계를 포함하되,
    상기 정보 저장 패턴들 각각은 제1 부분 및 상기 제1 부분과 다른 두께를 갖는 제2 부분을 갖는
    반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 정보 저장 패턴들의 상기 제1 부분은 상기 제2 몰드층들과 인접하고 상기 정보 저장 패턴들의 상기 제2 부분은 상기 제2 유전체층과 인접하는
    반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 정보 저장 패턴들에서, 상기 제1 부분은 상기 제2 부분보다 큰 두께를 갖는 반도체 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 정보 저장 패턴들의 상기 제1 부분은 상기 제3 몰드층들과 상기 수직 방향으로 중첩하는
    반도체 소자의 제조 방법.
  15. 제11항에 있어서,
    상기 리세스 영역들에 상기 제3 몰드층들을 형성하는 것은,
    상기 홀의 내벽에 희생층을 형성하고,
    상기 희생층을 식각하여 상기 리세스 영역들 내에 잔존하는 희생패턴들을 형성하고,
    상기 희생패턴들을 산화시켜 상기 제2 몰드층들 사이로부터 상기 홀 내부로 돌출되는 상기 제3 몰드층들을 형성하는 것을 포함하는
    반도체 소자의 제조 방법.
  16. 제11항에 있어서,
    상기 층간 절연층들 및 상기 제2 몰드층들을 관통하는 분리 트렌치를 형성하는 단계;
    상기 분리 트렌치에 의해 노출되는 상기 제2 몰드층들을 제거하여 빈 공간들을 형성하는 단계;
    상기 빈 공간들 내에 게이트 패턴들을 형성하는 단계; 및
    상기 분리 트렌치 내에 분리 구조물을 형성하는 단계를 더 포함하는
    반도체 소자의 제조 방법.
  17. 기판 상에 몰드층들 및 게이트층들을 교대로 적층하여 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하여 형성된 홀의 측면을 따라, 상기 몰드층들을 부분적으로 제거하여 리세스 영역들을 형성하는 단계;
    상기 리세스 영역들 내에 절연성 물질 패턴들을 형성하여 상기 절연성 물질 패턴들 및 상기 몰드층들을 포함하는 층간 절연층들을 형성하는 단계; 및
    상기 홀 내에 메모리 수직 구조물을 형성하는 단계를 포함하되,
    상기 절연성 물질 패턴들은 상기 몰드층들의 물질보다 높은 밀도를 갖는 물질로 형성되는
    반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 절연성 물질 패턴들을 형성하는 것은
    상기 리세스 영역들 내에 희생 패턴들을 형성하고,
    상기 희생 패턴들을 산화시켜 상기 리세스 영역들을 채우며 상기 홀 내로 연장되는 상기 절연성 물질 패턴들을 형성하는 것을 포함하는
    반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 몰드층들은 증착 공정으로 형성되는 실리콘 산화물로 형성되고,
    상기 희생 패턴들은 실리콘으로 형성되고,
    상기 절연성 물질 패턴들은 산화 공정으로 상기 실리콘을 산화시켜 형성되는 실리콘 산화물로 형성되는
    반도체 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 층간 절연층들 및 상기 게이트층들을 관통하는 분리 트렌치를 형성하는 단계;
    상기 분리 트렌치에 의해 노출되는 상기 게이트층들을 제거하여 빈 공간들을 형성하는 단계;
    상기 빈 공간들 내에 게이트 패턴들을 형성하는 단계; 및
    상기 분리 트렌치 내에 분리 구조물을 형성하는 단계를 더 포함하되,
    상기 빈 공간들은 상기 메모리 수직 구조물을 노출시키고,
    상기 메모리 수직 구조물은 제1 유전체층, 정보 저장 패턴들, 제2 유전체층을 포함하고,
    상기 제1 유전체층은 상기 홀의 측면에 형성되고,
    상기 정보 저장 패턴들은 상기 제1 및 제2 유전체층들 사이에 배치되며 수직 방향으로 서로 이격되는
    반도체 소자의 제조 방법.
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