CN215496716U - 半导体器件 - Google Patents

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Abstract

半导体器件包括：衬底，包括第一板部分和第二板部分；堆叠结构，包括交替地堆叠在衬底上的层间绝缘层和栅电极；在第一板部分上的第一块分隔结构和在第二板部分上的第二块分隔结构，第一块分隔结构和第二块分隔结构中的每个包括第一分隔区域；单元阵列分隔结构，包括连接到第一分隔区域的第二分隔区域；以及穿透堆叠结构的沟道结构，其中，堆叠结构包括：第一堆叠结构，通过第一块分隔结构的第一分隔区域分开并在第一方向上延伸；第二堆叠结构，通过第二块分隔结构的第一分隔区域分开；以及至少一个第三堆叠结构，通过单元阵列分隔结构与第一堆叠结构和第二堆叠结构分开。

Description

半导体器件
技术领域
本申请的一些示例实施方式涉及半导体器件。
背景技术
期望/要求半导体器件具有减小的体积和/或处理高容量数据。因此，会期望/需要增加半导体器件的集成密度。作为提高半导体器件的集成密度的一种方法，已经提出了具有垂直晶体管结构而不是一般的平面晶体管结构的半导体器件。
实用新型内容
本申请的一些示例实施方式提供了一种具有改善的集成密度和/或电特性的半导体器件。
根据本申请的一些示例实施方式，一种半导体器件包括：衬底，包括彼此间隔开的第一板部分和第二板部分；堆叠结构，包括交替地堆叠在衬底上的层间绝缘层和栅电极；在第一板部分上的第一块分隔结构和在第二板部分上的第二块分隔结构，第一块分隔结构和第二块分隔结构中的每个包括在第一方向上延伸的第一分隔区域；单元阵列分隔结构，包括连接到第一分隔区域并在垂直于第一方向的第二方向上延伸的第二分隔区域；以及穿透堆叠结构的沟道结构。堆叠结构包括：第一堆叠结构，通过第一块分隔结构的第一分隔区域在第二方向上分开并在第一方向上延伸；第二堆叠结构，通过第二块分隔结构的第一分隔区域在第二方向上分开并在第一方向上延伸；以及至少一个第三堆叠结构，通过单元阵列分隔结构在第一方向上与第一堆叠结构和第二堆叠结构分开并在第二方向上延伸。
根据本申请的一些示例实施方式，一种半导体器件包括：衬底，包括彼此间隔开的第一板部分和第二板部分；第一堆叠结构和第二堆叠结构，在平行于衬底的上表面的第一方向上彼此间隔开，其中第一堆叠结构包括在第一板部分上的第一阶梯区域和第一单元阵列区域，第二堆叠结构包括在第二板部分上的第二阶梯区域和第二单元阵列区域；沟道结构，在第一单元阵列区域和第二单元阵列区域上穿透第一堆叠结构和第二堆叠结构；单元阵列分隔结构，在第一堆叠结构和第二堆叠结构之间在垂直于第一方向的第二方向上延伸；第一块分隔结构，在第一堆叠结构之间并且在第一方向上延伸，以及第二块分隔结构，在第二堆叠结构之间并且在第一方向上延伸。第一单元阵列区域和第二单元阵列区域在第一阶梯区域和第二阶梯区域之间。
根据本申请的一些示例实施方式，一种半导体器件包括：外围电路区域，包括基底衬底和在基底衬底上的电路器件；在外围电路区域上的半导体层；堆叠结构，包括交替地堆叠在半导体层上的层间绝缘层和栅电极；穿透堆叠结构的单元阵列分隔结构；以及从单元阵列分隔结构延伸的块分隔结构。栅电极的一部分在块分隔结构从单元阵列分隔结构延伸的方向上延伸不同的长度，块分隔结构在第一方向上延伸，单元阵列分隔结构在垂直于第一方向的第二方向上延伸，第一方向和第二方向平行于半导体层的上表面。
附图说明
结合附图，从下面的详细描述中，将更加清楚地理解本申请的上述和其他方面、特征和优点，其中：
图1A是示出根据本申请的一些示例实施方式的半导体器件的示意性框图；
图1B是示出根据本申请的一些示例实施方式的半导体器件的单元阵列的等效电路图；
图1C是示出根据本申请的一些示例实施方式的半导体器件的配置的示意图；
图2A是示出根据本申请的一些示例实施方式的半导体器件的示意性平面图；
图2B和图2C是沿着图2A中的线I-I'和II-II'的截面图；
图3A至图3C是示出根据本申请的一些示例实施方式的半导体器件的示意性放大平面图；
图4A是示出根据本申请的一些示例实施方式的半导体器件的示意性平面图；
图4B是沿着图4A中的线I-I'的截面图；
图5A是示出根据本申请的一些示例实施方式的半导体器件的示意性平面图；
图5B是沿着图5A中的线I-I'的截面图；
图6A是示出根据本申请的一些示例实施方式的半导体器件的示意性平面图；
图6B是沿着图6A中的线I-I'的截面图；
图7A是示出根据本申请的一些示例实施方式的半导体器件的示意性平面图；
图7B是沿着图7A中的线I-I'的截面图；
图8A和图8B是示出根据本申请的一些示例实施方式的半导体器件的截面图；
图9A和图9B是示出根据本申请的一些示例实施方式的半导体器件的截面图；
图9C是示出根据本申请的一些示例实施方式的半导体器件的一部分的放大截面图；
图10A和图10B是示出根据本申请的一些示例实施方式的半导体器件的截面图；
图11A至图14B是示出根据本申请的一些示例实施方式的制造半导体器件的方法的示意性平面图和截面图；和
图15A和图15B是示出根据本申请的一些示例实施方式的制造半导体器件的方法的示意性平面图和截面图。
具体实施方式
在下文中，将参考附图如下描述本申请的一些示例实施方式。
图1A是示出根据一些示例实施方式的半导体器件的示意性框图。
参考图1A，半导体器件10可以包括存储单元阵列20和外围电路30。外围电路30可以包括行解码器32、页缓冲器34、输入和输出缓冲器35、控制逻辑36和/或电压发生器37。
存储单元阵列20可以包括多个存储块，并且每个存储块可以包括多个存储单元。多个存储单元可以通过串选择线SSL、字线WL和接地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。在一些示例实施方式中，布置在同一行中的多个存储单元可以连接到相同的字线WL，布置在同一列中的多个存储单元可以连接到相同的位线BL。
行解码器32可以通过对可以从外部提供的输入地址ADDR进行解码来生成并传送字线WL的驱动信号。行解码器32可以响应于控制逻辑36的控制，将从电压发生器37产生的字线电压提供给选择的字线WL和未选择的字线WL中的每个。
页缓冲器34可以通过位线BL连接到存储单元阵列20，并且可以读取存储在存储单元中的数据。页缓冲器34可以临时存储要存储在存储单元中的数据，或者可以感测存储在存储单元中的数据。页缓冲器34可以包括列解码器和感测放大器。列解码器可以选择性地激活位线BL，并且感测放大器可以感测和放大由列解码器选择的位线BL的电压，并且可以在读取操作期间读取存储在选择的存储单元中的数据。
输入和输出缓冲器35可以在编程操作期间接收数据DATA并且可以将数据传送到页缓冲器34，并且在读取操作期间，输入和输出缓冲器35可以将从页缓冲器34接收的数据DATA输出到外部装置/实体。输入和输出缓冲器35可以将输入地址或输入命令传送到控制逻辑36。
控制逻辑36可以控制行解码器32和页缓冲器34的操作。控制逻辑36可以接收从外部装置/实体传送的控制信号和外部电压，并且可以根据控制信号进行操作。控制逻辑36可以响应于控制信号来控制读取、写入和/或擦除操作。
电压发生器37可以例如使用外部电压来产生内部操作期间所需的/使用的电压，例如编程电压、读取电压、擦除电压等。电压发生器37产生的电压可以通过行解码器32传送到存储单元阵列20。
图1B是示出根据一些示例实施方式的半导体器件的单元阵列的等效电路图。
参考图1B，存储单元阵列20可以包括多个存储单元串S，存储单元串S包括彼此串联连接的存储单元MC以及可以串联连接到存储单元MC的两端的接地选择晶体管GST以及串选择晶体管SST1和SST2。多个存储单元串S可以分别并联连接到位线BL0-BL2。多个存储单元串S可以公共地连接到公共源极线CSL。例如，多个存储单元串S可以设置在多条位线BL0-BL2与单条公共源极线CSL之间。在一些示例实施方式中，多条公共源极线CSL可以二维地布置。
彼此串联连接的存储单元MC可以由用于选择存储单元MC的字线WL0-WLn控制。每个存储单元MC可以包括数据存储元件。设置在距公共源极线CSL相同或基本相同距离的存储单元MC的栅电极可以公共地连接到字线WL0-WLn之一，并且可以处于等电位状态；然而，示例实施方式不限于此。例如，即使当存储单元MC的栅电极设置在距公共源极线CSL相同或基本相同的距离时，设置在不同行或列中的栅电极也可以被独立地控制。
接地选择晶体管GST可以由接地选择线GSL控制，并且可以连接到公共源极线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3控制，并且可以连接到位线BL0-BL2。图1B示出了其中单个接地选择晶体管GST和两个串选择晶体管SST1和SST2连接到彼此串联连接的多个存储单元MC的每个的结构，但是其一些示例实施方式不限于此。单个串选择晶体管SST1或SST2或多个接地选择晶体管GST可以连接到多个存储单元MC。一条或多条虚设字线DWL或缓冲线可以设置在字线WL0-WLn中的最上面的字线WLn与串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3之间。在一些示例实施方式中，一条或多条虚设字线DWL也可以设置在最下面的字线WL0与接地选择线GSL之间。虚设字线DWL可以不电连接到单元阵列20的其他组件。
当通过串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3将信号施加到串选择晶体管SST1和SST2时，通过位线BL0-BL2施加的信号可以传送到彼此串联连接的存储单元MC，从而可以执行数据读取和写入操作。另外，通过经由衬底施加擦除电压，可以执行用于擦除写入存储单元MC中的数据的擦除操作。在一些示例实施方式中，存储单元阵列20可以包括与位线BL0-BL2电分离的至少一个虚设存储单元串。
图1C是示出根据一些示例实施方式的半导体器件的配置的示意图。
参考图1C，半导体器件可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行解码器区域ROW DCR、页缓冲器区域PBR、列解码器区域COLDCR和/或控制电路区域(未示出)。在一些示例实施方式中，连接区域CNR可以设置在单元阵列区域CAR和行解码器区域ROW DCR之间。
包括多个存储单元的存储单元阵列可以设置在单元阵列区域CAR中。在一些示例实施方式中，存储单元阵列可以包括三维布置的存储单元以及电连接到存储单元的多条字线和位线。
可以在行解码器区域ROW DCR中设置用于选择存储单元阵列的字线的行解码器，并且可以在连接区域CNR中设置包括用于将存储单元阵列电连接到行解码器的接触插塞和布线的布线结构。行解码器可以根据地址信息(例如从外部装置/实体提供的地址信息)选择存储单元阵列的字线之一。行解码器可以响应于控制电路的控制信号向选择的字线和未选择的字线中的每个提供字线电压。行解码器区域ROW DCR可以仅设置在单元阵列区域CAR的一侧。
用于读取存储在存储单元中的数据的页缓冲器可以设置在页缓冲器区域PBR中。页缓冲器可以根据操作模式临时存储要存储在存储单元中的数据和/或可以感测存储在存储单元中的数据。页缓冲器可以在编程操作期间用作写驱动器，并且可以在读取操作期间用作感测放大器。
连接到存储单元阵列的位线的列解码器可以设置在列解码器区域COL DCR中。列解码器可以提供页缓冲器和外部装置(例如，存储器控制器)之间的数据传送路径。
图2A是示出根据一些示例实施方式的半导体器件的示意性平面图。图2B和图2C分别是沿图2A中的线I-I'和II-II'截取的截面图。
参考图2A至图2C，在一些示例实施方式中的半导体器件100可以包括：第一衬底110，包括通过下部分隔区域104彼此分离的板部分101、102和103；包括层间绝缘层120和栅电极130的堆叠结构ST1_1、ST1_2、ST2_1和ST2_2；包括沟道层140的沟道结构CH；分别包括第一分隔区域160的第一和第二块分隔结构MS1_1和MS1_2；以及包括第二分隔区域170和第三分隔区域175的单元阵列分隔结构MS2。半导体器件100可以进一步包括虚设沟道结构DCH、外部绝缘层115、覆盖绝缘层180、接地接触结构191和栅极接触结构192。虚设沟道结构DCH可以不电连接到半导体器件100的其他组件。
第一衬底110可以具有在第一方向X和第二方向Y上延伸的上表面。在一些示例实施方式中，第一衬底110可以包括未掺杂或轻掺杂的单晶硅层或掺杂的多晶硅层。例如，第一衬底110可以包括具有N型导电性的多晶硅层。在一些示例实施方式中，第一衬底110可以包括具有N型导电性的多晶硅层和具有P型导电性的多晶硅层。外部绝缘层115可以设置在第一衬底110的外侧上。
第一衬底110可以包括第一板部分101和第二板部分102以及设置在第一板部分101和第二板部分102之间的第三板部分103。第一至第三板部分101、102和103可以通过在第二方向Y上延伸的下部分隔区域104在第一方向X上彼此间隔开。下部分隔区域104可以在第三方向Z上穿透第一衬底110。第三方向Z可以垂直于第一方向X和第二方向Y。下部分隔区域104可以包括绝缘材料，诸如硅氧化物、硅氮化物或其组合。
第三板部分103可以处于其中已经通过接地接触结构191向其施加了接地电压的状态，并且当第一板部分101和第二板部分102用作公共源极线时，第三板部分103可以防止或减小第一板部分101与第二板部分102之间的耦合现象的可能性/影响。第一至第三板部分101、102和103可以彼此绝缘。第一至第三板部分101、102和103可以被称为半导体层。
堆叠结构ST1_1、ST1_2、ST2_1和ST2_2可以设置在第一衬底110上。堆叠结构ST1_1、ST1_2、ST2_1和ST2_2可以包括交替地堆叠在第一衬底110上的层间绝缘层120和栅电极130。
堆叠结构ST1_1、ST1_2、ST2_1和ST2_2可以包括分别通过第一和第二块分隔结构MS1_1和MS1_2在第二方向Y上分开的第一堆叠结构ST1_1和第二堆叠结构ST1_2、以及通过单元阵列分隔结构MS2在第一方向X上与第一堆叠结构ST1_1和第二堆叠结构ST1_2分开并在第二方向Y上延伸的第三堆叠结构ST2_1和ST2_2。第一堆叠结构ST1_1和第二堆叠结构ST1_2可以通过单元阵列分隔结构MS2在第一方向X上电分离。第三堆叠结构ST2_1和ST2_2可以通过第三分隔区域175在第一方向X上分开。
第一堆叠结构ST1_1可以设置在第一板部分101上。第一堆叠结构ST1_1可以具有第一单元阵列区域CAR1和第一阶梯区域CNR1。当栅电极130在第一阶梯区域CNR1中延伸不同的长度时，第一堆叠结构ST1_1可以具有阶梯结构。在与分隔区域SR相邻的第一单元阵列区域CAR1中，第一堆叠结构ST1_1可以不具有阶梯结构。例如，第一堆叠结构ST1_1在与单元阵列分隔结构MS2相邻的区域中可以不具有阶梯结构。
第二堆叠结构ST1_2可以设置在第二板部分102上。第二堆叠结构ST1_2可以具有第二单元阵列区域CAR2和第二阶梯区域CNR2。当栅电极130在第二阶梯区域CNR2中延伸不同的长度时，第二堆叠结构ST1_2可以具有阶梯结构。在与分隔区域SR相邻的第二单元阵列区域CAR2中，第二堆叠结构ST1_2可以不具有阶梯结构。例如，第二堆叠结构ST1_2在与单元阵列分隔结构MS2相邻的区域中可以不具有阶梯结构。
第三堆叠结构ST2_1和ST2_2可以设置在第三板部分103上。第三堆叠结构ST2_1和ST2_2可以部分地设置在下部分隔区域104上。第三堆叠结构ST2_1和ST2_2也可以部分地设置在第一板部分101和第二板部分102上。第三堆叠结构ST2_1和ST2_2可以与单元阵列分隔结构MS2一起形成分隔区域SR。第三堆叠结构ST2_1和ST2_2在分隔区域SR中可以不具有阶梯结构。
栅电极130可以堆叠在第一衬底110上，并且可以在垂直方向上彼此间隔开。栅电极130的层数不限于图2A至图2C所示的示例，并且可以大于或小于图2A至图2C所示的层数。
栅电极130可以在第一方向X上延伸到第一堆叠结构ST1_1的第一阶梯区域CNR1，和/或可以在第一方向X上延伸到第二堆叠结构ST1_2的第二阶梯区域CNR2。栅电极130可以通过栅电极130的在第一阶梯区域CNR1和第二阶梯区域CNR2中向上暴露的端部电连接到栅极接触结构192。因此，栅电极130可以连接到布置在上部中的布线结构。
如图2A和图2B所示，栅电极130可以在第三堆叠结构ST2_1和ST2_2的分隔区域SR中在第二方向Y上延伸。第三堆叠结构ST2_1和ST2_2的栅电极130可以与第一和第二堆叠结构ST1_1和ST1_2的栅电极130间隔开。栅电极130的与单元阵列分隔结构MS2接触的侧表面可以在第三方向Z上对准。第三堆叠结构ST2_1和ST2_2的栅电极130可以被配置为在半导体器件100中不具有功能或实质功能的虚设栅电极。
如图2A和图2B所示，栅电极130可以通过在第一方向X上延伸的第一块分隔结构MS1_1在第二方向Y上以特定的(或者替代地，预定的)单位/量被分隔。一对第一块分隔结构MS1_1之间的栅电极130可以形成单个存储块，但是存储块的示例不限于此。
栅电极130可以包括诸如钨(W)的金属材料。在一些示例实施方式中，栅电极130可以包括金属氮化物、多晶硅或金属硅化物材料中的至少一种。
栅电极130可以包括栅极导电层和围绕栅极导电层的扩散屏障135。扩散屏障135可以包括例如钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。在一些示例实施方式中，可以不提供扩散屏障135。
层间绝缘层120可以设置在栅电极130之间。层间绝缘层120也可以设置为在第三方向Z上彼此间隔开并且在第一方向X上延伸，类似于栅电极130。层间绝缘层120可以在第一方向X上延伸不同的长度，并且可以与栅电极130一起形成阶梯结构。层间绝缘层120可以包括诸如硅氧化物和/或硅氮化物的绝缘材料。
沟道结构CH可以包括分别在第一单元阵列区域CAR1和第二单元阵列区域CAR2中形成行和列并且彼此间隔开的第一沟道结构CH1和第二沟道结构CH2。第一沟道结构CH1和第二沟道结构CH2中的每个可以被设置为形成格子图案，例如，诸如正三角形格子图案的三角形格子图案或者诸如正方形格子图案的矩形格子图案，或者可以在一个方向上以Z字形设置。第一沟道结构CH1和第二沟道结构CH2可以穿透栅电极130，可以在第三方向Z上延伸，并且可以分别与第一板部分101和第二板部分102接触。沟道结构CH可以具有柱形状，并且可以具有倾斜的侧表面，该倾斜的侧表面具有根据高宽比而朝向第一衬底110减小的宽度。第一沟道结构CH1和第二沟道结构CH2的布置位置、数量和形状可以改变。
参考图2C，可以在每个沟道结构CH中设置沟道层140、栅极电介质层145和沟道绝缘层150。沟道结构CH中的沟道层140可以形成为具有围绕设置在其中的沟道绝缘层150的环形形状，但是在一些示例实施方式中，沟道层140可以具有诸如圆柱形状或棱柱形状的柱形状而没有沟道绝缘层150。沟道层140可以包括诸如多晶硅和/或单晶硅的半导体材料，并且半导体材料可以是未掺杂的材料或包括诸如硼的p型杂质或诸如磷和/或砷的n型杂质的材料。
在沟道结构CH中，沟道焊盘155可以设置在沟道层140的上方。沟道焊盘155可以设置为覆盖沟道绝缘层150的上表面并电连接到沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。
栅极电介质层145可以设置在栅电极130和沟道层140之间。栅极电介质层145可以包括从沟道层140依次堆叠的隧穿层141、数据存储层142和阻挡层143。隧穿层141可以将电荷隧穿到数据存储层142，并且可以包括例如硅氧化物、硅氮化物、硅氮氧化物中的至少一种。数据存储层142可以被配置为电荷俘获层和/或浮置栅极导电层。阻挡层143可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质材料中的至少一种。
半导体器件100可以进一步包括设置在第一衬底110与在第一衬底110的上表面上的最下面的层间绝缘层120之间的第一水平导电层108和第二水平导电层109。第一水平导电层108和第二水平导电层109的至少一部分可以用作半导体器件100的公共源极线的一部分，并且还可以与第一衬底110的第一板部分101和第二板部分102一起用作公共源极线。如图2C所示，第一水平导电层108可以在沟道层140的周边上被连接(例如直接连接)到沟道层140。第一水平导电层108和第二水平导电层109可以包括半导体材料，并且可以包括例如多晶硅，诸如掺杂的多晶硅。在这种情况下，至少第一水平导电层108可以被配置为掺杂层，第二水平导电层109可以被配置为掺杂层和/或包括从第一水平导电层108扩散的杂质的层。
虚设沟道结构DCH可以在分隔区域SR中形成行和列，并且可以彼此间隔开。虚设沟道结构DCH可以穿透第三堆叠结构ST2_1和ST2_2的栅电极130，可以在第三方向Z上延伸，并且可以与第三板部分103接触。虚设沟道结构DCH可以具有与沟道结构CH的结构相同或相似的结构，并且在半导体器件100中可以不具有任何功能或实质功能。尽管在图中未示出，但是虚设沟道结构DCH可以被设置为在第一阶梯区域CNR1和第二阶梯区域CNR2中形成行和列，并穿透栅电极130。虚设沟道结构DCH的布置位置、数量和形状可以改变。
第一块分隔结构MS1_1可以在第三方向Z上穿透第一堆叠结构ST1_1。第一块分隔结构MS1_1可以在第二方向Y上分开第一堆叠结构ST1_1。第一块分隔结构MS1_1可以在第一方向X上延伸到第一堆叠结构ST1_1的第一阶梯区域CNR1。第一块分隔结构MS1_1可以包括在第二方向Y上彼此间隔开的第一分隔区域160。
第二块分隔结构MS1_2可以在第三方向Z上穿透第二堆叠结构ST1_2。第二块分隔结构MS1_2可以在第二方向Y上分开第二堆叠结构ST1_2。第二块分隔结构MS1_2可以在第一方向X上延伸到第二堆叠结构ST1_2的第二阶梯区域CNR2。第二块分隔结构MS1_2可以包括在第二方向Y上彼此间隔开的第一分隔区域160。
第一分隔区域160可以被配置为贯穿分隔区域，该贯穿分隔区域在第三方向Z上穿透堆叠在第一衬底110上的栅电极130并且与第一衬底110接触。第一分隔区域160可以穿透栅电极130。第一分隔区域160可以在第一方向X上从第二分隔区域170的一侧延伸。第一分隔区域160可以被设置为凹入到第一衬底110的上部中或者可以被设置在第一衬底110上以与第一衬底110的上表面接触。
在一些示例实施方式中，第一块分隔结构MS1_1和第二块分隔结构MS1_2还可以包括至少一个或更多个辅助分隔区域，该辅助分隔区域在第一分隔区域160之间在第一方向上延伸并且在第一方向X上彼此线性地间隔开。
单元阵列分隔结构MS2可以设置为在分隔区域SR中在第二方向Y上延伸。单元阵列分隔结构MS2可以线形地延伸。单元阵列分隔结构MS2可以在第一堆叠结构ST1_1和第二堆叠结构ST1_2的每个侧表面上不具有阶梯结构。第一堆叠结构ST1_1和第二堆叠结构ST1_2的每个侧表面可以与第二分隔区域170接触。单元阵列分隔结构MS2可以在第一方向X上分开第一堆叠结构ST1_1和第二堆叠结构ST1_2。单元阵列分隔结构MS2可以包括在第一板部分101和第二板部分102上的多个第二分隔区域170以及在第三板部分103上的第三分隔区域175，所述多个第二分隔区域170连接到第一块分隔结构MS1_1和第二块分隔结构MS1_2的第一分隔区域160的末端，第三分隔区域175在第一方向X上与第二分隔区域170间隔开。第一分隔区域160的端部可以指的是设置在一平面上的概念性端部，该平面与第二堆叠结构ST1_1和ST1_2在其上接触第二分隔区域170的表面相同。第一分隔区域160的端部可以连接到第二分隔区域170。单元阵列分隔结构MS2的下端可以不与下部分隔区域104接触。
第二分隔区域170可以被配置为贯穿分隔区域，该贯穿分隔区域在第三方向Z上穿透栅电极130并且与第一衬底110的第一板部分101和第二板部分102接触/直接接触。第二分隔区域170可以在第一方向X上将第一堆叠结构ST1_1与第三堆叠结构ST2_1和ST2_2彼此分开，或者可以在第一方向X上将第二堆叠结构ST1_2与第三堆叠结构ST2_1和ST2_2彼此分开。第二分隔区域170可以与第三分隔区域175一起覆盖第三堆叠结构ST2_1和ST2_2的侧表面。第二分隔区域170可以在第三方向Z上与第一板部分101和第二板部分102重叠。第二分隔区域170可以在第三方向Z上不与下部分隔区域104重叠。第二分隔区域170的下端可以不与下部分隔区域104接触/直接接触。
多个第二分隔区域170可以分别被称为第一-第二分隔区域和第二-第二分隔区域。在这种情况下，第一块分隔结构MS1_1可以从第一-第二分隔区域延伸并且可以允许第一堆叠结构ST1_1彼此间隔开。第二块分隔结构MS1_2可以从第二-第二分隔区域延伸，并且可以允许第二堆叠结构ST1_2彼此间隔开。
在一些示例实施方式中，第二分隔区域170可以连接到第一分隔区域160。彼此连接的第一分隔区域160和第二分隔区域170可以在相同的工艺步骤中形成并且彼此成一体。
在一些示例实施方式中，第二分隔区域170在第一方向X上的截面的结构和/或形状可以与第一分隔区域160在第二方向Y上的截面的结构和/或形状相同或基本相同。
第三分隔区域175可以在第三板部分103上设置在第三堆叠结构ST2_1和ST2_2之间。第三分隔区域175可以被设置在第二分隔区域170之间。第三分隔区域175可以被配置为贯穿分隔区域，该贯穿分隔区域在第三方向Z上穿透栅电极130并且与第一衬底110的第三板部分103接触/直接接触。第三分隔区域175可以在第三方向Z上与第三板部分103重叠。第三分隔区域175可以在第三方向Z上不与下部分隔区域104重叠。第三分隔区域175的下端可以不与下部分隔区域104接触/直接接触。接地接触结构191可以设置在第三分隔区域175中。
在一些示例实施方式中，第三分隔区域175在第一方向X上的截面的结构和/或形状可以与第一分隔区域160在第二方向Y上的截面的结构和/或形状和/或第二分隔区域170在第一方向X上的截面的结构和/或形状相同或基本相同。
在一些示例实施方式中，第二分隔区域170在第一方向上的宽度可以与第一分隔区域160在第二方向Y上的宽度相同或基本相同，或者小于或大于第一分隔区域160在第二方向Y上的宽度。第三分隔区域175在第一方向X上的宽度可以与第一分隔区域160在第二方向Y上的宽度相同或基本相同，或者小于或大于第一分隔区域160在第二方向Y上的宽度。
第一和第二块分隔结构MS1_1和MS1_2的第一分隔区域160、单元阵列分隔结构MS2的第二分隔区域170和第三分隔区域175可以包括相同的材料，并且可以包括例如绝缘材料，诸如硅氧化物、硅氮化物或其组合。第一分隔区域160、第二分隔区域170和第三分隔区域175可以在相同的工艺中形成，但是其示例实施方式不限于此。
根据一些示例实施方式，由于单元阵列分隔结构MS2不具有阶梯结构，并且第一堆叠结构ST1_1和第二堆叠结构ST1_2在与单元阵列分隔结构MS2相邻的区域中不具有阶梯结构，因此，第一堆叠结构ST1_1和第二堆叠结构ST1_2可以彼此分开，同时减少分隔区域SR的浪费。因此，可以提供具有改善的集成密度的半导体器件。
覆盖绝缘层180可以设置为覆盖第一衬底110以及堆叠结构ST1_1、ST1_2、ST2_1和ST2_2。覆盖绝缘层180可以包括多个绝缘层。覆盖绝缘层180可以包括诸如硅氧化物和/或硅氮化物的绝缘材料。
接地接触结构191可以设置在分隔区域SR中的第三板部分103上。接地接触结构191可以在第三方向Z上穿透覆盖绝缘层180和第三分隔区域175，并且可以电连接到第三板部分103。接地接触结构191可以部分地凹入第三板部分103中并且可以连接到第三板部分103。接地接触结构191可以连接到上部中的布线。接地接触结构191可以向第三板部分103施加接地电压或小于接地电压的电压。多个接地接触结构191可以在第二方向Y上设置。
接地接触结构191可以具有柱形状，但是其一些示例实施方式不限于此。接地接触结构191可以具有拥有诸如圆形、椭圆形、多边形或线形的形状的截面，但是其示例实施方式不限于此。接地接触结构191的布置位置、数量和/或形状可以改变。
接地接触结构191可以包括导电材料，并且可以包括例如钨(W)、铜(Cu)、铝(Al)等中的至少一种。接地接触结构191可以包括导电插塞和屏障材料层。
栅极接触结构192可以从第一和第二阶梯区域CNR1和CNR2上的上部部分地穿透覆盖绝缘层180，并且可以电连接到具有阶梯形台阶部分的栅电极130。栅极接触结构192可以凹入到栅电极130中并且可以连接到栅电极130。栅极接触结构192可以连接到上部上的布线。栅极接触结构192可以将栅电极130电连接到外围电路区域的电路器件。
栅极接触结构192可以包括导电材料，并且可以包括例如钨(W)、铜(Cu)、铝(Al)等中的至少一种。栅极接触结构192可以包括导电插塞和屏障金属层。
图3A至图3C是示出根据一些示例实施方式的半导体器件的示意性放大平面图，示出了与图2A中的“A”相对应的区域。
参考图3A，第三分隔区域175'和接地接触结构191的每个的布置和数量可以与前述示例实施方式的布置和数量不同。
第三分隔区域175'可以包括在第一方向X上彼此间隔开并且在第二方向Y上延伸的第一中心分隔区域175a、第二中心分隔区域175b和第三中心分隔区域175c。第一至第三中心分隔区域175a、175b和175c可以在分隔区域SR中设置在第三板部分103上。第一至第三中心分隔区域175a、175b和175c可以在第三方向Z上穿透第三堆叠结构ST2_1和ST2_2。
接地接触结构191可以包括：第一接地接触结构191a，设置为穿透第一中心分隔区域175a；第二接地接触结构191b，设置为穿透第二中心分隔区域175b；以及第三接地接触结构191c，设置为穿透第三中心分隔区域175c。第一至第三接地接触结构191a、191b和191c可以连接到/直接连接到第三板部分103，并且可以将接地电压施加到第三板部分103。第一至第三接地接触结构191a、191b和191c中的每个可以在第二方向Y上设置。第一至第三接地接触结构191a、191b和191c中的至少两个可以在第一方向X上以Z字形设置。第一至第三接地接触结构191a、191b和191c中的至少两个可以在第二方向上以Z字形布置。第一至第三接地接触结构191a、191b和191c中的至少两个可以在第一方向X或第二方向Y上偏移。
参考图3B，单元阵列分隔结构MS2的第三分隔区域175”的布置和数量以及接地接触结构191'的布置、数量和形状可以与前述示例实施方式的那些不同。
第三分隔区域175”可以包括在第一方向X上彼此间隔开并且在第二方向Y上延伸的第一中心分隔区域175a和第二中心分隔区域175b。由于第三分隔区域175”具有第一中心分隔区域175a和第二中心分隔区域175b设置成两条线的形状，与图3A所示的示例实施方式相比，分隔区域SR的面积可以减小。
接地接触结构191'可以包括设置为穿透第一中心分隔区域175a'的第一接地接触结构191a'和设置为穿透第二中心分隔区域175b'的第二接地接触结构191b'。第一接地接触结构191a'和第二接地接触结构191b'可以连接到/直接连接到第三板部分103，并且可以向第三板部分103施加接地电压。第一接地接触结构191a'和第二接地接触结构191b'可以在第一方向X上以Z字形设置。第一接地接触结构191a'和第二接地接触结构191b'可以在第二方向Y上以Z字形设置。
第一接地接触结构191a'和第二接地接触结构191b'可以具有椭圆形截面，椭圆形截面在第二方向Y上所取的宽度大于在第一方向X上所取的宽度。第一接地接触结构191a'和第二接地接触结构191b'在第二方向Y上的宽度可以相对大于图3A中所示的接地接触结构191在第二方向上的宽度。
参考图3C，可以与前述示例实施方式不同地配置接地接触结构191”。与图3A和图3B相比，可以减小分隔区域SR的面积。
接地接触结构191”可以具有在第二方向Y上延伸的线形。接地接触结构191”可以穿透第三分隔区域175并且可以在第二方向Y和第三方向Z上延伸。图3C中的接地接触结构191”也可以应用于图3A和图3B中的一些示例实施方式，并且可以对一些示例实施方式进行修改。图3A-3C中公开的实施方式不应被解释为是相互排斥的。例如，半导体器件可以具有来自图3A的一些特征、来自图3B的一些特征以及来自图3C的一些特征。
图4A是示出根据一些示例实施方式的半导体器件的示意性平面图。图4B是沿着图4A中的线I-I'的截面图。
参考图4A和图4B，在半导体器件100a中，单元阵列分隔结构MS2a和第三堆叠结构ST2可以与图2A至图3C所示的示例实施方式不同地配置。半导体器件100a可以不包括接地接触结构191(见图2A)。
单元阵列分隔结构MS2a可以包括连接到/直接连接到第一分隔区域160的端部的第二分隔区域170，并且可以不包括第三分隔区域175(见图2A)。至少两个第二分隔区域170可以设置为分别连接到第一板部分101和第二板部分102。第二分隔区域170的下端可以不与下部分隔区域104接触。
第三堆叠结构ST2可以设置于在第一方向X上并排设置的一对第二分隔区域170之间。
图5A是示出根据一些示例实施方式的半导体器件的示意性平面图。图5B是沿着图5A中的线I-I'的截面图。
参考图5A和图5B，在半导体器件100b中，第一衬底110a可以与图2A至图3C所示的示例不同地配置。单元阵列分隔结构MS2a和第三堆叠结构ST2可以与图4A和图4B所示的示例类似地配置。
第一衬底110a可以由下部分隔区域104划分为第一板部分101和第二板部分102。第一衬底110a可以不包括第三板部分103(见图2A)。第二分隔区域170的下端可以不与下部分隔区域104接触。
图6A是示出根据一些示例实施方式的半导体器件的示意性平面图。图6B是沿着图6A中的线I-I'的截面图。
参考图6A和图6B，在半导体器件100c中，单元阵列分隔结构MS2b可以与图2A至图3C所示的示例不同地配置。第一衬底110a可以与图5A和图5B所示的示例类似地配置。
单元阵列分隔结构MS2b可以包括用于将堆叠结构ST1_1和ST1_2在第一方向X上划分为两个结构的第二分隔区域170a。第二分隔区域170a可以设置在下部分隔区域104上。第二分隔区域170a的下端可以与下部分隔区域104接触。第二分隔区域170a在第一方向X上的宽度可以与下部分隔区域104在第一方向X上的宽度相同或基本相同，或者小于或大于下部分隔区域104在第一方向X上的宽度。
图7A是示出根据一些示例实施方式的半导体器件的示意性平面图。图7B是沿着图7A中的线I-I'的截面图。
参考图7A和图7B，在半导体器件100d中，单元阵列分隔结构MS2c的第三分隔区域175m可以与图2A至图3C所示的示例实施方式不同地配置。
第三分隔区域175m可以包括交替地堆叠在第一衬底110上的第一层120m和第二层129m。第二层129m可以包括与层间绝缘层120的材料相同的材料。第一层120m可以设置在与层间绝缘层120的水平相同或基本相同的水平上。第二层129m可以包括与栅电极130的材料不同的材料。第二层129m可以设置在与栅电极130相同或基本相同的水平上。
接地接触结构191可以在第三方向Z上穿透第一层120m和第二层129m，并且可以电连接/直接电连接到第三板部分103。图4A-7B中公开的示例实施方式可以不彼此相互排斥。例如，半导体器件可以包括来自图4A-7B中的任何一个或全部的一些特征。
图8A是示出根据一些示例实施方式的半导体器件的截面图，示出了与图2B相对应的区域。
图8B是示出根据一些示例实施方式的半导体器件的截面图，示出了与图2C相对应的区域。
参考图8A和图8B，半导体器件100e可以包括存储单元区域CELL和外围电路区域PERI。存储单元区域CELL可以设置在外围电路区域PERI的上端。在一些示例实施方式中，存储单元区域CELL也可以设置在外围电路区域PERI的下端。
如参考图2A至图2C的前述示例实施方式中所示，存储单元区域CELL可以包括第一衬底110、层间绝缘层120、栅电极130、沟道结构CH1和CH2、第一和第二块分隔结构MS1_1和MS1_2、单元阵列分隔结构MS2、虚设沟道结构DCH、覆盖绝缘层180、接地接触结构191和栅极接触结构192。存储单元区域CELL可以具有根据图2A至图7B所示的一些示例实施方式的结构。存储单元区域CELL也可以具有根据图9A至图10B所示的一些示例实施方式的结构。
外围电路区域PERI可以包括基底衬底201、设置在基底衬底201上的电路器件220、电路接触插塞270和电路布线280。
基底衬底201可以具有在第一方向X和第二方向Y上延伸的上表面。在基底衬底201中，可以形成器件分隔层，从而可以限定有源区。包括杂质的源极/漏极区205可以部分地设置在有源区中。基底衬底201可以包括例如半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。
电路器件220可以包括平面晶体管。每个电路器件220可以包括电路栅极绝缘层222、间隔物层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的两侧设置在基底衬底201中。
外围区域绝缘层290可以在基底衬底201上设置在电路器件220上。电路接触插塞270可以穿透外围区域绝缘层290，并且可以连接到源极/漏极区205。电信号可以通过电路接触插塞270施加到电路器件220。在图中未示出的区域中，电路接触插塞270也可以连接到电路栅电极225。电路布线280可以连接到电路接触插塞270，并且可以包括多个层。存储单元区域CELL的栅电极130可以在图中未示出的区域中通过穿透外围电路区域PERI的贯穿区域和设置在贯穿区域中的贯穿通路连接到外围电路区域PERI的电路器件220。
在半导体器件100e中，可以优先制造/制作外围电路区域PERI，并且可以在外围电路区域PERI上形成存储单元区域CELL的第一衬底110，从而可以制造存储单元区域CELL。
图9A是示出根据一些示例实施方式的半导体器件的截面图，示出了与图2B相对应的区域。
图9B是示出根据一些示例实施方式的半导体器件的截面图，示出了与图2C相对应的区域。
图9C是示出根据一些示例实施方式的半导体器件的截面图，以放大形式示出了图9A中示出的部分“B”。
参考图9A至图9C，在半导体器件100f中，沟道结构CHa、第一和第二分隔结构MS1a_1和MS1a_2的第一分隔区域160a、以及单元阵列分隔结构MS2d的第二分隔区域170b和第三分隔区域175d可以与图2A至图8B所示的前述一些示例实施方式不同地配置。
第一分隔区域160a、第二分隔区域170d和第三分隔区域175d中的每个可以包括导电层CL和覆盖导电层CL的侧表面的绝缘间隔物SP。导电层CL可以通过绝缘间隔物SP与栅电极130间隔开。导电层CL可以包括参考图1B描述的公共源极线CSL。接地接触结构191可以设置为与第三分隔区域175d的导电层CL的上端接触。在一些示例实施方式中，可以进一步设置电连接到第一分隔区域160a和第二分隔区域170d的导电层CL的接触结构。
沟道结构CHa可以进一步包括在沟道层140下方与第一衬底110的第一板部分101和第二板部分102接触(例如直接接触)的外延层105。半导体器件100f可以不包括第一水平导电层108和第二水平导电层109(见图2C)。外延层105可以设置在至少一个栅电极130的侧表面上。外延层105可以设置在第一衬底110的凹陷区域中。沟道层140可以通过外延层105电连接到第一衬底110的第一板部分101和第二板部分102。
图10A是示出根据一些示例实施方式的半导体器件的截面图，示出了与图2B相对应的区域。
图10B是示出根据一些示例实施方式的半导体器件的截面图，示出了与图2C相对应的区域。
参考图10A和图10B，在半导体器件100g中，堆叠结构可以包括垂直堆叠的下部堆叠结构STL和上部堆叠结构STU，并且沟道结构CHb可以包括垂直堆叠的下部沟道结构和上部沟道结构。半导体器件100g可以包括覆盖下部堆叠结构STL的第一覆盖绝缘层181和覆盖上部堆叠结构STU的第二覆盖绝缘层182。第一块分隔结构MS1_1和第二块分隔结构MS1_2以及单元阵列分隔结构MS2可以设置为穿透下部堆叠结构STL和上部堆叠结构STU。
沟道结构CHb可以具有其中下部沟道结构连接到上部沟道结构的形式，并且可以具有由连接区域中的宽度的差异形成的弯曲部分。沟道层140、栅极电介质层145和沟道绝缘层150可以在下部沟道结构和上部沟道结构之间彼此连接。沟道焊盘155可以仅设置在上部沟道结构的上端上。然而，在一些示例实施方式中，下部沟道结构和上部沟道结构中的每个可以包括沟道焊盘155，并且在这种情况下，下部沟道结构的沟道焊盘155可以连接到上部沟道结构的沟道层140。
栅极接触结构192的一部分可以穿透第一覆盖绝缘层181和第二覆盖绝缘层182，并且可以分别连接到下部堆叠结构STL的栅电极130。栅极接触结构192的另一部分可以穿透第二覆盖绝缘层182，并且可以分别连接到上部堆叠结构STU的栅电极130。
图11A至图14B是示出根据一些示例实施方式的制造半导体器件的方法的示意性平面图和截面图。
参考图11A至图14B，可以形成下部分隔区域104，该下部分隔区域104可以将第一衬底110划分为第一板部分101、第二板部分102和第三板部分103。
在此工艺之前，可以优先在第一衬底110下方形成包括基底衬底201和电路器件220的外围电路区域PERI。与该工艺不同的是，包括第一衬底110、层间绝缘层120、栅电极130、沟道结构CH、第一块分隔结构MS1_1和第二块分隔结构MS1_2以及单元阵列分隔结构MS2的存储单元区域CELL可以被形成，并且可以被结合到外围电路区域PERI。
下部分隔区域104可以形成为在第三方向Z上完全穿透第一衬底110。下部分隔区域104可以被配置为在第二方向Y上延伸。
在该工艺中，在下部分隔区域104中，第一衬底110a可以被配置为被划分为第一板部分101和第二板部分102，使得可以获得图5A至图6B中的半导体器件100b和100c。
参考图12A和图12B，牺牲层129和层间绝缘层120可以交替地堆叠在第一衬底110上，并且牺牲层129和层间绝缘层120可以被部分地去除，使得牺牲层129可以在第一方向X上延伸不同的长度。
可以通过诸如原子层沉积工艺的沉积工艺交替地沉积牺牲层129和层间绝缘层120，以形成初步堆叠结构PST。层间绝缘层120和牺牲层129的厚度以及层间绝缘层120和牺牲层129的层数可以变化，并且可以与图中所示的示例不同。
可以对牺牲层129重复执行诸如浸没式光刻工艺的光刻工艺和诸如干蚀刻工艺的蚀刻工艺，使得在图2A和2B中所示的第一和第二阶梯区域CNR1和CNR2中，上牺牲层129可以比下牺牲层129更短地延伸。因此，牺牲层129可以具有阶梯形状。
在形成初步堆叠结构PST之前，可以在第一衬底110上形成水平绝缘层和第二水平导电层109。
参考图13A和图13B，可以形成穿透初步堆叠结构PST的沟道结构CH1和CH2。可以形成用于穿透初步堆叠结构PST的沟槽。可以通过沟槽去除暴露的牺牲层129。
首先，可以形成覆盖初步堆叠结构PST的上部的覆盖绝缘层180。沟道结构CH1和CH2可以通过各向异性地蚀刻(例如通过干蚀刻工艺)牺牲层129和层间绝缘层120而形成，并且可以通过形成孔形沟道孔并填充孔而形成。沟道结构CH1和CH2可以形成为凹入到第一衬底110的一部分中。
此后，例如，可以在沟道孔中依次形成(例如通过化学气相沉积(CVD)工艺形成)栅极电介质层145、沟道层140、沟道绝缘层150和沟道焊盘155。
栅极电介质层145可以形成为具有均匀或基本均匀的厚度。沟道层140可以形成在沟道结构CH中的栅极电介质层145上。沟道绝缘层150可以形成为填充沟道结构CH1和CH2，并且可以是绝缘材料。
此后，可以通过使用光刻工艺形成掩模层并各向异性地蚀刻初步堆叠结构PST而在其中形成第一块分隔结构MS1_1和第二块分隔结构MS1_2以及单元阵列分隔结构MS2的区域中形成沟槽。在形成沟槽之前，可以在沟道结构CH1和CH2上另外形成覆盖绝缘层180以保护下部结构。
沟槽可以包括在第一方向X上延伸的第一沟槽T1和在第二方向Y上延伸的第二沟槽T2。第一沟槽T1可以将牺牲层129分开，使得牺牲层129可以在第二方向上形成块单元。第二沟槽T2可以分开牺牲层129，使得牺牲层129可以在第一方向X上形成单元阵列区域。第一沟槽T1和第二沟槽T2可以彼此连接。第一沟槽T1可以被配置为从第二沟槽T2的一侧在第一方向X上延伸。第一沟槽T1和第二沟槽T2可以形成在第一板部分101和第二板部分102上。第一沟槽T1和第二沟槽T2可以被配置为部分地凹入到第一板部分101的上部和第二板部分102的上部中。
沟槽可以进一步包括在第二方向Y上延伸的中心沟槽Tm。中心沟槽Tm可以形成在其中形成第三分隔区域175的区域中。中心沟槽Tm可以分开牺牲层129，使得牺牲层129可以在第一方向X上形成单元阵列区域。中心沟槽Tm可以形成在第三板部分103上。
根据一些示例实施方式，可以通过沟槽去除第一衬底110和第二水平导电层109之间的水平牺牲层。随着与沟道结构CH1和CH2接触的水平牺牲层被去除，栅极电介质层145可以被部分地去除，使得沟道层140的侧表面的一部分可以被暴露。第一水平导电层108可以形成在从其去除了水平牺牲层的区域中。第一水平导电层108可以形成为与沟道层140的侧表面的一部分接触，如图2C所示。
可以通过例如湿蚀刻相对于层间绝缘层120选择性地去除牺牲层129。因此，可以在层间绝缘层120之间形成多个侧开口LT，并且沟道结构CH的栅极电介质层145的侧壁的一部分和层间绝缘层120的侧表面可以通过侧开口LT暴露。在该工艺中，在去除牺牲层129之后，可以通过沟道结构CH和虚设沟道结构DCH稳定地支撑层间绝缘层120的堆叠结构。
参考图14A和图14B，栅电极130可以形成在从其去除了牺牲层129的侧开口LT中。在形成栅电极130之前，可以在侧开口LT中形成扩散屏障135。第一和第二块分隔结构MS1_1和MS1_2以及单元阵列分隔结构MS2可以形成在沟槽中。可以形成穿透第三分隔区域175并且暴露第三板部分103的第一孔H1。
栅电极130可以包括金属、金属氮化物、多晶硅或金属硅化物材料中的至少一种。沟槽可以提供用于形成栅电极130的材料的传送路径。在形成栅电极130之后，可以通过另外的工艺去除沉积在沟槽中的形成栅电极130的材料。
第一分隔区域160可以形成在第一沟槽T1中。第二分隔区域170可以形成在第二沟槽T2中。第三分隔区域175可以形成在中心沟槽Tm中。第一块分隔结构MS1和第二块分隔结构MS1_2以及单元阵列分隔结构MS2可以在相同的工艺中形成，并且可以具有相同或基本相同的结构。
第一孔H1可以被配置为部分地穿透覆盖绝缘层180并且穿透第三分隔区域175。第一孔H1可以暴露第三板部分103的上表面的一部分。
根据一些示例实施方式，通过在沟槽中形成包括绝缘材料的绝缘间隔物SP和包括导电材料的导电层CL，可以获得图9A至图9C中的半导体器件100f。在这种情况下，可以不执行参考图13A和图13B描述的形成水平牺牲层和第一水平导电层108的工艺。形成沟道结构CH1和CH2的工艺可以进一步包括使用诸如异质或均质SEG的选择性外延生长(SEG)来形成外延层105。
在该工艺中，第一孔H1可以与第二孔H2一起形成。第二孔H2可以穿透覆盖绝缘层180，并且可以暴露栅电极130的在第一阶梯区域CNR1和第二阶梯区域CNR2中形成为阶梯形状的阶梯状端部。
在一些示例实施方式中，可以在与形成第二孔H2的工艺不同的工艺中形成第一孔H1。例如，第一孔H1可以在穿透存储单元区域的栅电极和外围电路区域的栅电极的单独的贯穿区域中形成贯穿通路的工艺中形成。
此后，诸如沟道接触插塞和位线的上部布线结构可以进一步形成在沟道结构CH上。
图15A和图15B是示出根据一些示例实施方式的制造半导体器件的方法的示意性平面图和截面图。
参考图15A和图15B，可以形成穿透初步堆叠结构PST的沟道结构CH1和CH2。可以形成穿透初步堆叠结构PST的第一沟槽T1和第二沟槽T2。可以通过第一沟槽T1和第二沟槽T2去除暴露的牺牲层129。
首先，参考图11A至图12B，可以形成第一衬底110，牺牲层129和层间绝缘层120可以交替地堆叠在第一衬底110上，并且牺牲层129和层间绝缘层120可以被部分地去除，使得牺牲层129可以在第一方向X上延伸不同的长度。
沟道结构CH1和CH2可以通过与参考图13A和图13B在前述示例实施方式中描述的方法相同的方法形成。
其中通过使用光刻工艺形成掩模层并各向异性地蚀刻初步堆叠结构PST，第一沟槽T1和第二沟槽T2可以形成在其中形成第一块分隔结构MS1_1和第二块分隔结构MS1_2以及单元阵列分隔结构MS2的区域中。第一沟槽T1和第二沟槽T2可以通过与参考图13A和13B在前述一些示例实施方式中描述的相同的方法形成。之后，可以通过与参考图14A和图14B描述的方法相同的方法来形成栅电极130、在第一沟槽T1和第二沟槽T2中的第一块分隔结构MS1_1和第二块分隔结构MS1_2、以及单元阵列分隔结构MS2。
在该工艺中，可以不形成中心沟槽Tm(见图13A和图13B)。通过仅形成第一沟槽T1和第二沟槽T2，可以获得图4A至图5B所示的半导体器件100a和100b。由于未形成中心沟槽Tm，因此可以减小单元阵列分隔区域SR的面积。
在该工艺中，通过仅形成单个第二沟槽T2，可以获得图6A和图6B所示的半导体器件100c。第一沟槽T1可以在第一方向X上延伸到单个第二沟槽T2的两侧。
在该工艺中，由于未形成中心沟槽Tm，所以牺牲层129可以部分地保留在一对第二沟槽T2之间。剩余的牺牲层129可以保留为栅电极130之间的中心牺牲层129m，从而可以获得图7A和图7B所示的半导体器件100d。
当在本说明书中结合数值使用术语“大约”或“基本上”时，意图是相关联的数值包括围绕所述数值的制造公差(例如，±10％)。此外，当词语“通常”和“基本上”与诸如几何形状和/或水平的特性结合使用时，意图是不需要几何形状和/或水平的精度，而是形状的宽容度在本公开的范围内。此外，无论数值或几何特性被修改为“大约”还是“基本上”，应理解，这些值和形状应解释为包括围绕所述数值或形状的制造或操作公差(例如，±10％)。
通过在第一方向和第二方向上形成分隔结构，可以减小半导体器件的分隔区域的面积，从而可以提供具有改善的集成密度的半导体器件。
尽管上面已经示出和描述了一些示例实施方式，但是对于本领域技术人员而言明显的是，在不脱离由所附权利要求限定的本申请的范围的情况下，可以进行修改和变型。
本申请要求于2020年6月8日在韩国知识产权局提交的韩国专利申请第10-2020-0069026的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，其特征在于，包括：
衬底，包括彼此间隔开的第一板部分和第二板部分；
堆叠结构，包括交替地堆叠在所述衬底上的层间绝缘层和栅电极；
在所述第一板部分上的第一块分隔结构和在所述第二板部分上的第二块分隔结构，所述第一块分隔结构和所述第二块分隔结构中的每个包括在第一方向上延伸的第一分隔区域；
单元阵列分隔结构，包括第二分隔区域，所述第二分隔区域连接到所述第一分隔区域并且在垂直于所述第一方向的第二方向上延伸；以及
穿透所述堆叠结构的沟道结构，
其中所述堆叠结构包括：
第一堆叠结构，通过所述第一块分隔结构的所述第一分隔区域在所述第二方向上分开并在所述第一方向上延伸，
第二堆叠结构，通过所述第二块分隔结构的所述第一分隔区域在所述第二方向上分开并在所述第一方向上延伸，以及
至少一个第三堆叠结构，通过所述单元阵列分隔结构在所述第一方向上与所述第一堆叠结构和所述第二堆叠结构分开并在所述第二方向上延伸。
2.根据权利要求1所述的半导体器件，其特征在于，其中，所述第一分隔区域在所述第二方向上的截面的第一结构与所述第二分隔区域在所述第一方向上的截面的第二结构相同。
3.根据权利要求1所述的半导体器件，其特征在于，其中，所述第一堆叠结构和所述第二堆叠结构通过所述单元阵列分隔结构在所述第一方向上电分离。
4.根据权利要求1所述的半导体器件，其特征在于，其中，所述衬底进一步包括在所述第一板部分和所述第二板部分之间与所述第一板部分和所述第二板部分间隔开的第三板部分。
5.根据权利要求4所述的半导体器件，其特征在于，其中，
所述第二分隔区域包括多个第二分隔区域，所述多个第二分隔区域分别可连接到所述第一块分隔结构和所述第二块分隔结构，以及
所述单元阵列分隔结构进一步包括第三分隔区域，所述第三分隔区域在所述第二分隔区域之间并且在所述第三板部分上穿透所述第三堆叠结构并且在所述第二方向上延伸。
6.根据权利要求5所述的半导体器件，其特征在于，进一步包括：
至少一个接地接触结构，穿透所述第三分隔区域并且电连接到所述第三板部分。
7.根据权利要求5所述的半导体器件，其特征在于，其中，
所述第三分隔区域包括在所述第一方向上彼此间隔开的第一中心分隔区域和第二中心分隔区域，
所述半导体器件进一步包括穿透所述第一中心分隔区域的第一接地接触结构和穿透所述第二中心分隔区域的第二接地接触结构，以及
所述第一接地接触结构和所述第二接地接触结构中的每个电连接到所述第三板部分。
8.根据权利要求7所述的半导体器件，其特征在于，其中，所述第一接地接触结构和所述第二接地接触结构在所述第二方向上以Z字形布置。
9.根据权利要求6所述的半导体器件，其特征在于，其中，当在平面图中观察时，所述至少一个接地接触结构中的每个具有其中在所述第二方向上的宽度大于在所述第一方向上的宽度的椭圆形。
10.根据权利要求6所述的半导体器件，其特征在于，其中，所述至少一个接地接触结构具有在所述第二方向上延伸的线形。
11.根据权利要求5所述的半导体器件，其特征在于，其中
所述第三分隔区域包括交替地堆叠的第一层和第二层，
所述第一层在与所述层间绝缘层的水平相同的第一水平上，
所述第二层在与所述栅电极的水平相同的第二水平上，
所述第一层包括与所述层间绝缘层的材料相同的材料，
所述第二层包括与所述栅电极的材料不同的材料，以及
所述半导体器件进一步包括至少一个接地接触结构，所述至少一个接地接触结构穿透所述第三分隔区域并且电连接到所述第三板部分。
12.根据权利要求1所述的半导体器件，其特征在于，进一步包括：
在所述衬底下方的外围电路区域，
其中，所述外围电路区域包括基底衬底、在所述基底衬底上的电路器件以及电连接到所述电路器件的布线结构。
13.一种半导体器件，其特征在于，包括：
衬底，包括彼此间隔开的第一板部分和第二板部分；
第一堆叠结构和第二堆叠结构，在与所述衬底的上表面平行的第一方向上彼此间隔开，其中，所述第一堆叠结构包括在所述第一板部分上的第一阶梯区域和第一单元阵列区域，所述第二堆叠结构包括在所述第二板部分上的第二阶梯区域和第二单元阵列区域；
沟道结构，在所述第一单元阵列区域和所述第二单元阵列区域上穿透所述第一堆叠结构和所述第二堆叠结构；
单元阵列分隔结构，在所述第一堆叠结构和所述第二堆叠结构之间在垂直于所述第一方向的第二方向上延伸；
第一块分隔结构，在所述第一堆叠结构之间并且在所述第一方向上延伸；以及
第二块分隔结构，在所述第二堆叠结构之间并且在所述第一方向上延伸，
其中所述第一单元阵列区域和所述第二单元阵列区域在所述第一阶梯区域和所述第二阶梯区域之间。
14.根据权利要求13所述的半导体器件，其特征在于，其中，
所述第一堆叠结构和所述第二堆叠结构分别具有在所述第一阶梯区域中的阶梯形状和在所述第二阶梯区域中的阶梯形状，以及
所述第一堆叠结构和所述第二堆叠结构中的每个在与所述单元阵列分隔结构相邻的区域中不具有阶梯形状。
15.根据权利要求13所述的半导体器件，其特征在于，其中，所述衬底进一步包括第三板部分，所述第三板部分通过在所述第二方向上延伸的下部分隔区域与所述第一板部分和所述第二板部分中的每个电绝缘。
16.根据权利要求15所述的半导体器件，其特征在于，其中，所述单元阵列分隔结构的下端不与所述下部分隔区域接触。
17.根据权利要求15所述的半导体器件，其特征在于，其中，
所述单元阵列分隔结构包括第一分隔区域和第二分隔区域，
所述第一块分隔结构从所述第一分隔区域延伸并且将所述第一堆叠结构彼此分开，以及
所述第二块分隔结构从所述第二分隔区域延伸并且将所述第二堆叠结构彼此分开。
18.一种半导体器件，其特征在于，包括：
外围电路区域，包括基底衬底和在所述基底衬底上的电路器件；
在所述外围电路区域上的半导体层；
堆叠结构，包括交替地堆叠在所述半导体层上的层间绝缘层和栅电极；
穿透所述堆叠结构的单元阵列分隔结构；以及
从所述单元阵列分隔结构延伸的块分隔结构，
其中，所述栅电极的一部分在所述块分隔结构从所述单元阵列分隔结构延伸的方向上延伸不同的长度，
所述块分隔结构在第一方向上延伸，
所述单元阵列分隔结构在垂直于所述第一方向的第二方向上延伸，以及
所述第一方向和所述第二方向平行于所述半导体层的上表面。
19.根据权利要求18所述的半导体器件，其特征在于，其中，所述栅电极的与所述单元阵列分隔结构接触的表面在垂直方向上对准。
20.根据权利要求18所述的半导体器件，其特征在于，
其中所述单元阵列分隔结构和所述块分隔结构包括相同的绝缘材料，以及
所述单元阵列分隔结构在所述堆叠结构的与所述单元阵列分隔结构接触的侧表面上不具有阶梯结构。
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