KR20200087901A - 반도체 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 게이트 전극들을 관통하여 제1 방향으로 연장되는 제1 및 제2 채널들, 게이트 전극들의 하부에 위치하며, 제1 및 제2 채널들의 하부를 서로 연결하는 수평부, 및 제2 채널의 상부에 배치되어 제2 채널과 연결되는 소스 라인을 포함하고, 게이트 전극들은, 메모리 셀들을 구성하는 메모리 셀 전극들, 메모리 셀 전극들의 하부에 배치되는 적어도 하나의 제1 접지 선택 전극, 메모리 셀 전극들의 상부에 배치되는 적어도 하나의 제2 접지 선택 전극, 및 메모리 셀 전극들의 상부에 배치되는 적어도 하나의 스트링 선택 전극을 포함한다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 특히, 메모리 반도체 장치의 경우, 고집적화를 위한 메모리 셀 크기의 축소에 따라, 반도체 장치에 포함되는 메모리 셀의 동작을 위하여 전기적 신호를 인가하는 배선 구조도 복잡해지고 있다. 이에 따라, 반도체 장치의 집적도를 향상시키면서도 신뢰성이 확보될 수 있으며 공정이 용이한 반도체 장치가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 증가되고 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되는 제1 및 제2 채널들, 상기 게이트 전극들의 하부에 위치하며 상기 제1 및 제2 채널들의 하부를 서로 연결하는 수평부, 및 상기 제2 채널의 상부에 배치되어 상기 제2 채널과 연결되는 소스 라인을 포함하고, 상기 게이트 전극들은, 메모리 셀들을 구성하는 메모리 셀 전극들, 상기 메모리 셀 전극들의 하부에 배치되는 적어도 하나의 제1 접지 선택 전극, 상기 메모리 셀 전극들의 상부에 배치되는 적어도 하나의 제2 접지 선택 전극, 및 상기 메모리 셀 전극들의 상부에 배치되는 적어도 하나의 스트링 선택 전극을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 비트 라인, 소스 라인, 및 직렬 연결되는 메모리 셀 트랜지스터들, 상기 메모리 셀 트랜지스터들의 일단의 제1 접지 선택 트랜지스터, 상기 메모리 셀 트랜지스터들의 다른 일단의 제2 접지 선택 트랜지스터, 및 스트링 선택 트랜지스터를 각각 포함하는 제1 셀 스트링과 제2 셀 스트링을 포함하며, 상기 제1 셀 스트링은 상기 비트 라인에 연결되고, 상기 제2 셀 스트링은 상기 비트 라인과 분리되며 상기 소스 라인에 연결될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되며 메모리 셀들을 구성하는 메모리 셀 전극들, 상기 기판과 상기 메모리 셀 전극들의 사이에 배치되는 제1 접지 선택 전극, 상기 메모리 셀 전극들 상에 배치되는 스트링 선택 전극, 및 상기 메모리 셀 전극들 상에 배치되는 제2 접지 선택 전극을 포함하는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 기판 상으로 연장되며 상기 메모리 셀들을 구성하는 채널들, 및 상기 게이트 전극들을 관통하여 상기 기판 상으로 연장되며 소스 라인과 전기적으로 연결되는 적어도 하나의 더미 채널을 포함할 수 있다.
메모리 셀 스트링과 동일한 형태의 채널을 이용하는 소스 콘택 플러그를 포함하는 반도체 장치에서, 메모리 셀 트랜지스터의 상부 및 하부에 각각 접지 선택 트랜지스터를 포함함으로써, 집적도가 증가되고 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 게이트 전극을 설명하기 위한 도면들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 14a 내지 도 14i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 게이트 전극을 설명하기 위한 도면들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 14a 내지 도 14i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 수직형 낸드 플래시 메모리 장치일 수 있으며, 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 제1 및 제2 접지 선택 라인(GSL1, GSL2)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다. 또한, 전압 발생기(37)로부터 발생된 선택 라인 전압들을 각각 스트링 선택 라인(SSL) 및 제1 및 제2 접지 선택 라인(GSL1, GSL2)으로 제공할 수 있다. 특히, 로우 디코더(32)는 각각 독립적으로 제어되는 제1 내지 제4 회로부들(32a, 32b, 32c, 32d)을 포함할 수 있다. 제1 회로부(32a)는 스트링 선택 라인(SSL)에 인가되는 전압을 제공하고, 제2 회로부(32b)는 제2 접지 선택 라인(GSL2)에 인가되는 전압을 제공하고, 제3 회로부(32c)는 워드 라인들(WL)에 인가되는 전압을 제공하고, 제4 회로부(32d)는 제1 접지 선택 라인(GSL1)에 인가되는 전압을 제공할 수 있다. 따라서, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 제1 및 제2 접지 선택 라인(GSL1, GSL2)은 메모리 셀 어레이(20)의 동작 모드에 따라 제1 내지 제4 회로부들(32a, 32b, 32c, 32d)을 통해 독립적으로 전압을 인가받을 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도들이다.
도 2a를 참조하면, 메모리 셀 어레이(20A)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 제1 및 제2 접지 선택 트랜지스터(GST1, GST2) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 낸드형 메모리 셀 스트링들(S)을 포함할 수 있다. 메모리 셀 스트링들(S)에서, 제1 및 제2 접지 선택 트랜지스터(GST1, GST2)는 각각 메모리 셀들(MC)의 양단에 직렬로 연결되며, 스트링 선택 트랜지스터(SST)는 제2 접지 선택 트랜지스터(GST2)의 일단에 연결될 수 있다.
복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예들에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
제1 접지 선택 트랜지스터(GST1)는 제1 접지 선택 라인들(GSL1a, GSL1b)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 제2 접지 선택 트랜지스터(GST2)는 제2 접지 선택 라인(GSL2)에 의해 제어되고, 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST)에 접속될 수 있다. 제1 및 제2 접지 선택 라인들(GSL1a, GSL1b, GSL2)은 메모리 셀 스트링들(S)과 공통 소스 라인(CSL) 사이의 전기적 연결을 제어한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인들(SSL1-SSL4)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 스트링 선택 라인들(SSL1-SSL4)은 메모리 셀 스트링들(S)과 비트 라인들(BL0-BL2) 사이의 전기적 연결을 제어한다. 본 실시예에서, 제1 접지 선택 라인(GSL1a, GSL1b) 각각은 스트링 선택 라인들(SSL1-SSL4) 중 복수개, 예를 들어 두 개에 대응하도록 배치될 수 있다. 예를 들어, 제1 접지 선택 라인들(GSL1a, GSL1b)은 하나의 워드 라인(WL0-WLn)에 대하여 복수개로 제공될 수 있다.
도 2a에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 제1 및 제2 접지 선택 트랜지스터들(GST1, GST2) 및 스트링 선택 트랜지스터(SST)가 연결되는 구조를 도시하였으나, 제1 및 제2 접지 선택 트랜지스터들(GST1, GST2) 및 스트링 선택 트랜지스터(SST) 중 적어도 하나는 복수개가 연결될 수도 있다. 예시적인 실시예들에서, 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 제2 접지 선택 라인(GSL2)의 사이에 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 제1 접지 선택 라인(GSL1)의 사이 및/또는 제2 접지 선택 라인(GSL2)과 스트링 선택 라인들(SSL1-SSL4)의 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
스트링 선택 트랜지스터(SST)에 스트링 선택 라인들(SSL1-SSL4)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 셀 스트링들을 포함할 수 있다. 상기 더미 셀 스트링들은 공통 소스 라인(CSL) 및/또는 기판과 연결되어 전기적 연결을 위한 통로인 콘택 플러그로 이용될 수 있다.
도 2b를 참조하면, 메모리 셀 어레이(20B)에서, 제1 접지 선택 트랜지스터(GST1)는 제1 접지 선택 라인(GSL1)에 의해 제어되고 공통 소스 라인(CSL)에 접속될 수 있다. 제2 접지 선택 트랜지스터(GST2)는 제2 접지 선택 라인들(GSL2a, GSL2b)에 의해 제어되고, 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST)에 접속될 수 있다. 본 실시예에서, 제1 접지 선택 라인(GSL1)은 스트링 선택 라인(SSL1-SSL4) 중 복수개, 예를 들어 네 개에 대응하도록 배치될 수 있으며, 워드 라인(WL0-WLn)들에 대응되는 개수로 제공될 수 있다. 또한, 제2 접지 선택 라인들(GSL2a, GSL2b) 각각은 스트링 선택 라인들(SSL1-SSL4) 중 복수개, 예를 들어 두 개에 대응하도록 배치될 수 있다. 예를 들어, 제2 접지 선택 라인들(GSL2a, GSL2b)은 하나의 워드 라인(WL0-WLn)에 대하여 복수개로 제공될 수 있다. 다만, 실시예들에 따라, 제1 접지 선택 라인(GSL1) 또한 도 2a에서와 같이 복수개로 제공될 수 있으며, 예를 들어, 제2 접지 선택 라인들(GSL2a, GSL2b)과 대응되도록 제공될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 3에서는, 이해를 돕기 위하여, 반도체 장치의 주요 구성만을 도시하였다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 4a 내지 도 4c에서는 각각 도 3의 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'를 따른 단면을 도시한다.
도 3 내지 도 4c를 참조하면, 반도체 장치(100)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 제1 영역(A) 및 제2 영역(B)을 갖는 기판(101), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)의 적층 구조물(GS)을 관통하며 연장되는 제1 내지 제3 분리 영역들(SR1, SR2, SR3a, SR3b), 적층 구조물(GS)의 상부의 일부를 관통하는 상부 절연 영역들(SS), 적층 구조물(GS)을 관통하도록 배치되는 채널들(CH)과 더미 채널들(DCH1, DCH2), 및 기판(101) 상에 배치되며 채널 영역(140)이 수평하게 연장된 영역을 포함하는 수평부(SP)를 포함한다. 메모리 셀 영역(CELL)은 채널들(CH) 및 더미 채널들(DCH1, DCH2) 내의 채널 영역(140), 게이트 유전층(145), 채널 절연층(150), 및 채널 패드(155)를 더 포함하고, 수평부(SP) 외측의 수평 충전층(107), 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 적층 구조물(GS) 상의 비트 라인(170), 콘택 플러그들(175), 및 셀 영역 절연층(190)을 더 포함할 수 있다.
기판(101)의 제1 영역(A)은 게이트 전극들(130)이 수직하게 적층되며 채널들(CH) 및 더미 채널들(DCH1, DCH2)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20)에 해당하는 영역일 수 있으며, 제2 영역(B)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 도 1의 메모리 셀 어레이(20)와 주변 회로(30)를 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(B)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(A)의 적어도 일 단에 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체 또는 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 다결정 실리콘층 또는 에피택셜층으로 제공될 수 있다.
게이트 전극들(130)은 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 도 2a 및 도 2b의 제1 접지 선택 트랜지스터(GST1)의 게이트를 이루는 제1 접지 선택 전극들(130G1a, 130G1b), 복수의 메모리 셀(MC)을 이루는 메모리 셀 전극들(130M), 제2 접지 선택 트랜지스터(GST2)의 게이트를 이루는 제2 접지 선택 전극들(130G2a, 130G2b), 및 스트링 선택 트랜지스터(SST)의 게이트를 이루는 스트링 선택 전극들(130Sa, 130Sb)을 포함할 수 있다. 반도체 장치(100)는, 기본적으로 제1 접지 선택 트랜지스터(GST1)에 의해 공통 소스 라인(CSL)과 메모리 셀(MC) 사이의 전기적 연결을 제어하면서도, 공통 소스 라인(CSL)과 인접하게 배치되는 제2 접지 선택 트랜지스터(GST2)에 의해 프로그램 시의 전기적 연결을 제어할 수 있다. 이에 대해서는 하기에 도 6a 및 도 6b를 참조하여 더욱 상세히 설명한다.
반도체 장치(100)의 용량에 따라서 메모리 셀들(MC)을 이루는 메모리 셀 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 제1 접지 선택 전극들(130G1a, 130G1b), 제2 접지 선택 전극들(130G2a, 130G2b), 및 스트링 선택 전극들(130Sa, 130Sb)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 제1 접지 선택 전극들(130G1a, 130G1b) 및 제2 접지 선택 전극들(130G2a, 130G2b)에 인접한 메모리 셀 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(A) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(A)으로부터 제2 영역(B)으로 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 게이트 전극들(130)은 x 방향을 따라 도 4c에 도시된 것과 같은 단차를 이루며, y 방향을 따른 단부에서도 유사하게 단차를 이루도록 배치될 수 있다. 상기 단차에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어 상부로 노출된 콘택 영역들(CP)을 제공할 수 있다. 게이트 전극들(130)은 콘택 영역들(CP)에서 별도의 콘택 플러그들과 연결되어 상부의 배선 라인들에 연결될 수 있다. 게이트 전극들(130) 중, 선택 전극들(130G1a, 130G1b, 130G2a, 130G2b, 130Sa, 130Sb)을 제외하고, 메모리 셀 전극들(130M) 중 적어도 일부는 일정 개수, 예를 들어 네 개가 하나의 적층체를 이루어 상기 적층체들 사이에서 단차를 이룰 수 있다. 하나의 상기 적층체를 이루는 네 개의 메모리 셀 전극들(130M)은 y 방향에서는 서로 단차를 가지도록 배치될 수 있다.
도 3에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 제1 분리 영역들(SR1)에 의하여 y 방향에서 소정 단위로 서로 완전히 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(SR1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 셀 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 내지 제3 분리 영역들(SR1, SR2, SR3a, SR3b)은 제1 영역(A) 및 제2 영역(B)에서 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 내지 제3 분리 영역들(SR1, SR2, SR3a, SR3b)은 서로 평행하거나 나란하게 배치될 수 있다. 제2 분리 영역(SR2)은 한 쌍의 제1 분리 영역들(SR1) 사이에서 제1 분리 영역들(SR1)에 평행하게 기판(101)의 제1 영역(A)으로부터 연장되어 배치될 수 있다. 제3 분리 영역들(SR3a, SR3b)은 한 쌍의 제1 분리 영역들(SR1) 사이에서 기판(101)의 제2 영역(B)에 서로 평행하게 배치될 수 있다. 중앙의 제3 분리 영역(SR3a)은 제2 분리 영역(SR2)과 x 방향으로 이격되어 나란하게 배치될 수 있다. 다른 제3 분리 영역들(SR3b)은 중앙의 제3 분리 영역(SR3a)과 제1 분리 영역들(SR1)의 사이에 제1 분리 영역들(SR1)과 평행하게 배치될 수 있다. 제1 내지 제3 분리 영역들(SR1, SR2, SR3a, SR3b)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결될 수 있다.
제1 내지 제3 분리 영역들(SR1, SR2, SR3a, SR3b)에는 분리 절연층(110)이 배치될 수 있다. 분리 절연층(110)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 분리 절연층(110)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
상부 절연 영역들(SS)은 제1 분리 영역들(SR1)과 제2 분리 영역(SR2)의 사이에서 x 방향으로 연장될 수 있다. 상부 절연 영역들(SS)은 일부의 제3 분리 영역들(SR3b)과 나란하게 배치될 수 있다. 상부 절연 영역들(SS)은 게이트 전극들(130) 중 스트링 선택 전극들(130Sa, 130Sb)을 포함한 게이트 전극들(130)의 일부를 관통하도록, 제2 영역(B)의 일부와 제1 영역(A)에 배치될 수 있다. 상부 절연 영역들(SS) 및 제2 분리 영역(SR2)에 의해 분리된 스트링 선택 전극들(130Sa, 130Sb)은 서로 다른 스트링 선택 라인(SSL1-4)(도 2a 및 도 2b 참조)을 이룰 수 있다. 상부 절연 영역들(SS)은 예를 들어, 스트링 선택 전극들(130Sa, 130Sb)을 포함하는 총 두 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 절연 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 상부 절연 영역들(SS)은 상부로부터 제2 접지 선택 전극들(130G2a, 130G2b) 중 상부의 제2 접지 선택 전극(130G2b)로 연장될 수도 있다. 또한, 예시적인 실시예들에서, 스트링 선택 전극들(130Sa, 130Sb)의 하부에 더미 게이트 전극이 배치되는 경우, 상부 절연 영역들(SS)은 상부로부터 상기 더미 게이트 전극의 적어도 일부로 연장될 수 있다. 상부 절연 영역들(SS)은 상부 분리 절연층(103)을 포함할 수 있다.
예시적인 실시예들에서, 반도체 장치(100)는 게이트 전극들(130) 중 제1 접지 선택 전극들(130G1a, 130G1b)을 분리하는 하부 분리 절연층을 더 포함할 수 있다. 예를 들어, 상기 하부 분리 절연층은 x 방향으로의 일직선 상에 배치되는 제2 분리 영역(SR2)과 제3 분리 영역(SR3a)의 사이 영역에서 제1 접지 선택 전극들(130G1a, 130G1b)을 분리하도록 배치될 수 있다.
채널들(CH) 및 더미 채널들(DCH1, DCH2)은 제1 영역(A) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 본 명세서에서, 더미 채널들(DCH1, DCH2)은 제1 채널인 채널들(CH)과의 관계에서 제2 채널 또는 각각 제2 및 제3 채널로 지칭될 수도 있다. 채널들(CH) 및 더미 채널들(DCH1, DCH2)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH) 및 더미 채널들(DCH1, DCH2)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널들(CH)은 게이트 전극들(130)과 함께 도 2a 및 도 2b의 메모리 셀 스트링(S)을 제공하며, 더미 채널들(DCH1, DCH2)은 메모리 셀 스트링(S)을 제공하지 않는다. 예를 들어, 더미 채널들(DCH1, DCH2)은 메모리 셀을 구성하지 않고, 전기적 연결을 위한 경로로 이용될 수 있다. 채널들(CH)과 더미 채널들(DCH1, DCH2)은 동일한 형상을 가질 수 있으며, 다만, 내부의 일부 구성이 포함하는 불순물이 상이하거나, 상부에 배치되는 배선 구조가 상이할 수 있다. 예시적인 실시예들에서, 제2 영역(B)과 인접한 제1 영역(A)의 단부 및 제2 영역(B)에 더미 채널들이 더 배치될 수 있다.
더미 채널들(DCH1, DCH2)은 예를 들어, 상부 절연 영역(SS)을 따라 일 열로 배치될 수 있다. 더미 채널들(DCH1, DCH2)은 측면의 일부가 상부 절연 영역(SS)의 상부 분리 절연층(103)과 접할 수 있다. 제1 더미 채널들(DCH1) 및 제2 더미 채널들(DCH2)은 일정 패턴을 이루며 교대로 배치될 수 있다. 예를 들어, m 개의 제1 더미 채널들(DCH1)과 n 개의 제2 더미 채널들(DCH2)이 교대로 배치될 수 있으며, m ≥ n일 수 있다. 다만, 더미 채널들(DCH1, DCH2)의 배치는 도 3에 도시된 것에 한정되지 않으며, 실시예들에 따라 복수의 행으로 각각 나누어 배치될 수도 있다.
제1 더미 채널들(DCH1)은 도 4a에 도시된 것과 같이, 상부의 소스 라인(160)에 연결되어 공통 소스 라인(CSL)의 콘택 플러그로 기능할 수 있다. 따라서, 예를 들어, 반도체 장치(100)의 읽기(read) 동작 시, 전자(electron)가 채널들(CH) 하부의 채널 영역(140)으로부터, 수평부(SP) 및 제1 더미 채널들(DCH1) 하부의 채널 영역(140)을 통하여 소스 라인(160)으로 이동할 수 있다. 실시예들에 따라, 제1 더미 채널들(DCH1)과 소스 라인(160)의 사이에는 콘택 플러그와 같은 연결 배선 구조물이 더 배치될 수도 있다.
제2 더미 채널들(DCH2)은 도시되지 않은 영역에서 소스 라인(160) 또는 별도의 배선 라인과 연결될 수 있다. 제1 더미 채널들(DCH1) 및 제2 더미 채널들(DCH2)이 하나의 배선 라인에 연결되는 경우, 프로그램 또는 읽기 동작 시에는 각각 서로 다른 제1 및 제2 동작 전압이 인가되고, 소거 동작 시에는 소거 전압이 인가될 수 있다. 제2 더미 채널들(DCH2)이 별도의 배선 라인에 연결되는 경우, 제2 더미 채널들(DCH2)은 메모리 셀 스트링들에 소거 전압이 인가되는 일종의 바디 또는 웰의 콘택 플러그로 기능할 수 있다. 예를 들어, 반도체 장치(100)의 소거 동작 시, 홀(hole)이 제2 더미 채널들(DCH2) 하부의 채널 영역(140) 및 수평부(SP)를 통하여 채널들(CH) 하부의 채널 영역(140)으로 이동할 수 있다.
채널들(CH)은 상부에서 콘택 플러그(175)를 통해 비트 라인(170)과 전기적으로 연결될 수 있다. 채널들(CH) 내에는 채널 영역(140)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 제1 또는 제2 분리 영역들(SR1, SR2)과 상부 절연 영역(SS)의 사이에서 y 방향으로 일직선 상에 배치되는 채널들(CH)은, 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인(BL0-BL2)(도 2a 및 도 2b 참조)에 각각 연결될 수 있다.
채널들(CH)에서 채널 영역(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
더미 채널들(DCH1, DCH2)은 채널들(CH)과 동일한 내부 구조를 가질 수 있다. 다만, 예시적인 실시예들에서, 채널들(CH) 및 제1 더미 채널들(DCH1) 하부의 채널 패드들(155)은 제1 도전형 불순물을 포함하고, 제2 더미 채널들(DCH2) 하부의 채널 패드들(155)은 제2 도전형 불순물을 포함할 수 있으나, 이에 한정되지는 않는다. 상기 제1 도전형 불순물은, 예를 들어, n형 불순물일 수 있으며, 인(P), 비소(As) 등을 포함할 수 있다. 상기 제2 도전형 불순물은, 예를 들어, p형 불순물일 수 있으며, 붕소(B), 알루미늄(Al) 등을 포함할 수 있다.
수평부(SP) 및 수평 충전층(107)은 기판(101) 상에서 게이트 전극들(130)의 적층 구조물(GS)의 하부에 배치될 수 있다. 수평부(SP)는 채널들(CH) 및 더미 채널들(DCH1, DCH2)과 연결되며, 기판(101)의 상면에 평행한 층으로 배치되어 적어도 일부 채널들(CH) 및 더미 채널들(DCH1, DCH2)의 사이에서 연결된 구조를 가질 수 있다. 수평부(SP)는 y 방향으로 인접한 두 개의 분리 절연층들(110)의 사이에 배치되는 채널들(CH) 및 더미 채널들(DCH1, DCH2) 사이에서 서로 연결되어 x 방향으로 연장될 수 있으나, 이에 한정되지는 않는다.
수평부(SP)는 채널들(CH) 및 더미 채널들(DCH1, DCH2)의 각각을 하단에서 둘러싸는 원형의 형상을 가지며 적어도 일부의 채널들(CH) 및 더미 채널들(DCH1, DCH2)의 사이에서 서로 연결된 판(plate) 형상을 가질 수 있다. 다만, 수평부(SP)의 형상은 실시예들에서 다양하게 변경될 수 있다. 예시적인 실시예들에서, 수평부(SP) 측면의 수평 충전층(107)은 생략될 수도 있다. 예시적인 실시예들에서, 수평부(SP)는 적어도 일부가 기판(101) 내에 위치할 수도 있다.
수평부(SP)는 채널 영역(140), 게이트 유전층(145), 및 채널 절연층(150)의 일부로 이루어질 수 있다. 즉, 수평부(SP)는 채널 영역(140), 게이트 유전층(145), 및 채널 절연층(150)이 채널들(CH) 및 더미 채널들(DCH1, DCH2)로부터 수평 방향으로 연장되어 이루어질 수 있다. 수평부(SP)의 외곽에는 게이트 유전층(145)이 배치될 수 있으며, 내부는 채널 절연층(150)으로 채워질 수 있다.
수평 충전층(107)은 수평부(SP)와 분리 절연층(110) 사이의 공간을 매립하며, 수평부(SP)와 수평하게 배치될 수 있다. 즉, 수평 충전층(107)은 수평부(SP)와 함께 기판(101)의 상면에 평행한 하나의 층을 형성할 수 있다. 수평 충전층(107)은 도전성 물질, 예를 들어, 반도체 물질로 이루어질 수 있으나, 이에 한정되지는 않는다.
소스 라인(160)은 더미 채널들(DCH1, DCH2)의 적어도 일부, 예를 들어, 제1 더미 채널들(DCH1)과 연결되도록 배치될 수 있다. 소스 라인(160)은 비트 라인(170)과 전기적으로 절연되며, 비트 라인(170)의 하부에서 비트 라인(170)에 수직한 방향으로 연장될 수 있으나, 이에 한정되지는 않는다.
콘택 플러그들(175)은 채널들(CH)의 상부에 각각 배치될 수 있으며, 채널 패드들(155)과 비트 라인(170)을 연결할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(175)은 하부로 갈수록 폭이 감소하는 형상을 가질 수도 있다.
비트 라인(170)은 y 방향으로 연장될 수 있으며, 상부 절연 영역(SS)과 제1 및 제2 분리 영역들(SR1, SR2) 각각의 사이에서 하나의 채널(CH)과 각각 연결되도록 배치될 수 있다. 실시예들에 따라, 비트 라인(170)의 하부에는 이와 같은 연결을 위한 추가의 배선 구조물이 더 배치될 수도 있다.
소스 라인(160), 콘택 플러그들(175), 및 비트 라인(170)은 금속과 같은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
셀 영역 절연층(190)은 기판(101), 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270), 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 게이트 전극을 설명하기 위한 도면들이다.
도 5a 및 도 5b를 참조하면, 제1 더미 채널(DCH1)을 둘러싼 스트링 선택 전극(130S) 및 접지 선택 전극(130G)의 xy 평면에서의 단면이 각각 도시된다. 스트링 선택 전극(130S)은 도 3 내지 도 4c의 스트링 선택 전극들(130Sa, 130Sb)에 해당하고, 접지 선택 전극(130G)은 제1 및 제2 접지 선택 전극들(130G1a, 130G1b, 130G2a, 130G2b), 특히 제2 접지 선택 전극들(130G2a, 130G2b)에 해당한다. 제1 더미 채널(DCH1) 내에는 게이트 유전층(145), 채널 영역(140), 및 채널 절연층(150)이 외측으로부터 순차적으로 배치될 수 있다. 제1 더미 채널(DCH1)의 외측에는 게이트 유전층의 일부인 블록킹층의 일부(145')가 더 배치될 수 있다.
스트링 선택 전극(130S)은 도 5a에 도시된 것과 같이 상부 절연 영역(SS)에 의해 분할되므로, 제1 더미 채널(DCH1)을 중심으로 y 방향을 따라 서로 분리될 수 있다. 따라서, 제1 더미 채널(DCH1)은 게이트 전극(130)인 스트링 선택 전극(130S)에 의해 완전히 둘러싸인 형태를 갖지 못하고, 측면의 적어도 일부가 상부 절연 영역(SS)의 상부 분리 절연층(103)과 접촉된다. 따라서, 제1 더미 채널(DCH1) 내의 채널 영역(140)은 상부 절연 영역(SS)에 인접한 영역에서 스트링 선택 전극(130S)의 전압에 따른 영향을 받지 못하게 될 수 있다. 이에 따라, 스트링 선택 라인(SSL1, SSL2)(도 2a 및 도 2b 참조)에 트랜지스터를 오프(off)시킬 수 있는 전압이 인가되더라도, 스트링 선택 트랜지스터(SST)가 완전한 오프 상태를 유지하지 못할 수 있다.
이에 비하여, 제1 더미 채널(DCH1)을 둘러싼 접지 선택 전극(130G)은 도 5b에 도시된 것과 같이 상부 절연 영역(SS)에 의해 분할되지 않으므로, 게이트 전극(130)인 접지 선택 전극(130G)에 의해 완전히 둘러싸인 형태를 갖는다. 참고로, 채널들(CH)을 둘러싼 스트링 선택 전극(130S) 및 접지 선택 전극(130G)도 모두 이와 같은 구조를 가질 수 있다.
따라서, 인가되는 전압에 따라 접지 선택 트랜지스터(GST1, GST2)가 완전히 오프 상태를 유지할 수 있다. 특히, 도 4a 내지 도 4c에 도시된 것과 같이, 스트링 선택 전극들(130Sa, 130Sb)의 하부에 배치되는 제2 접지 선택 전극들(130G2a, 130G2b)에 의한 제2 접지 선택 트랜지스터(GST2)는, 상부의 스트링 선택 전극들(130Sa, 130Sb)이 이루는 스트링 선택 트랜지스터(SST)와 다른 구조를 가지므로, 스트링 선택 트랜지스터(SST)와 달리 게이트 전극(130)에 인가되는 전압에 따라 완전히 오프될 수 있다. 이러한 특성에 의해, 제1 더미 채널(DCH1)은 반도체 장치의 프로그래밍 동작 시 부스팅(boosting) 상태를 유지할 수 있게 된다. 이에 대해서는 하기에 도 6a 및 도 6b를 참조하여 더욱 상세히 설명한다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 6a는 도 4a에 대응되는 단면에서 전기적 연결 관계를 설명하기 위하여 주요 구성만을 간략히 도시하였으며, 도 6b는 반도체 장치에서 프로그램, 소거, 및 읽기 동작 시의 메모리 셀 스트링들의 바이어스 방법을 설명하기 위한 표이다.
도 6a를 참조하면, 네 개의 채널들(CH)인 제1 내지 제4 채널들(CH1-CH4) 및 하나의 제1 더미 채널(DCH1)이 도시된다. 제1 및 제2 채널들(CH1, CH2)과 제3 및 제4 채널들(CH3, CH4)은 각각 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)을 공유하지만, 서로 다른 비트 라인들(BL1, BL2)에 연결된다.
도 6b에서, 프로그램 전압의 경우, 제1 채널(CH1)에 의한 메모리 셀 스트링에서, 제1 워드 라인(WL1)에 의해 제공되는 메모리 셀을 프로그램하는 경우의 바이어스 방법을 나타낸다. 선택 워드 라인인 제1 워드 라인(WL1)에는 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들에는 패스 전압(Vpass)이 인가된다. 이 때, 제1 채널(CH1)과 연결되는 제2 비트 라인(BL2)에는 0V 또는 접지 전압이 인가되고, 제1 비트 라인(BL1)에는 전원 전압(Vcc)이 인가된다. 제1 스트링 선택 라인(SSL1)에는 전원 전압(Vcc)이, 제2 스트링 선택 라인(SSL2)에는 0V 또는 접지 전압이 인가되고, 제1 접지 선택 라인(GSL1)에는 0V 또는 접지 전압이, 제2 접지 선택 라인(GSL2)에는 전원 전압(Vcc)이 인가된다. 공통 소스 라인(CSL)에는 전원 전압(Vcc)보다 큰 동작 전압이 인가된다.
이 경우, 제1 더미 채널(DCH1)의 하부에서 스트링 선택 트랜지스터(SST)는 바이어스 조건 상으로 오프-상태(off-state)가 되지만, 도 5a 및 도 5b를 참조하여 상술한 것과 같이, 게이트 전극이 완전히 채널을 둘러싸는 구조를 갖지 못하므로 실제로 온-상태(on-state)와 같이 동작한다. 하지만, 하부의 제2 접지 선택 트랜지스터(GST2)는 오프-상태를 유지할 수 있어, 제1 더미 채널(DCH1)의 채널 영역(140)(도 4a 참조)은 부스팅 상태가 유지된다. 즉, 워드 라인들(WL0-WLn)을 공유하는 메모리 셀의 프로그래밍 시, 제1 더미 채널(DCH1)의 채널 영역(140)은 프로그램 금지(program inhibit) 상태가 유지될 수 있다. 이에 의해, 셀 전류, 특히 읽기 동작 시의 셀 전류의 감소를 방지하고 셀 전류를 확보할 수 있다. 이와 달리, 도시하지는 않았으나, 바디 콘택 플러그로 이용되는 제2 더미 채널(DCH2)에는 별도의 배선 라인을 통해 0V 또는 접지 전압이 인가될 수 있으며, 이 경우 채널 영역(140)은 프로그램 금지 상태가 아니므로, 소거 동작 시 초기 소거 스피드(initial erase speed)의 측면에서 유리할 수 있다.
소거 및 읽기 동작 시, 제2 접지 선택 트랜지스터(GST2)는 제1 및 제2 스트링 선택 라인(SSL1, SSL2) 및 제1 접지 선택 트랜지스터(GST1)와 동일한 전압을 인가받거나 동일한 전압 상태에 있을 수 있다. 소거 동작 시, 공통 소스 라인(CSL)에는 소거 전압(Vers)이 인가될 수 있다. 이는 도 3 내지 도 4c에서 제1 및 제2 더미 채널들(DCH1, DCH2)이 하나의 소스 라인(160)에 연결되어 동작하는 경우에 해당할 수 있으며, 각각 별도의 배선 라인들에 연결되는 경우, 제2 더미 채널들(DCH2)와 연결되는 배선 라인에 소거 전압(Vers)이 인가될 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 7a를 참조하면, 반도체 장치(100a)의 게이트 전극들(130)은, 제2 접지 선택 전극들(130G2a, 130G2b)의 하부에서 메모리 셀 전극들(130M)과의 사이에 배치되는 더미 게이트 전극(130D)을 더 포함할 수 있다. 더미 게이트 전극(130D)은 반도체 장치(100a) 내에서 메모리 셀을 구성하지 않으며, 메모리 셀들의 동작 시에 별도의 기능을 수행하지 않는 층일 수 있다. 예시적인 실시예들에서, 더미 게이트 전극(130D)은 복수개가 상하로 나란히 배치되는 것도 가능하다.
도 7b를 참조하면, 반도체 장치(100b)의 게이트 전극들(130)은, 제2 접지 선택 전극들(130G2a, 130G2b)의 하부에서 메모리 셀 전극들(130M)과의 사이에 배치되는 제1 더미 게이트 전극(130D1) 외에, 제2 접지 선택 전극들(130G2a, 130G2b)의 상부에서 스트링 선택 전극들(130Sa, 130Sb)과의 사이에 배치되는 제2 더미 게이트 전극(130D2)을 더 포함할 수 있다. 이 경우, 상부 절연 영역(SS)(도 3 참조)은 상부로부터 제2 더미 게이트 전극(130D2)까지 연장되어, 스트링 선택 전극들(130Sa, 130Sb) 외에 제2 더미 게이트 전극(130D2)도 y 방향에서 분할할 수 있다. 또한, 평면 상에서 제2 및 제3 분리 영역들(SR2, SR3a, SR3b)(도 3 참조)의 단부는 제2 더미 게이트 전극(130D2) 상에 위치할 수 있으나, 이에 한정되지는 않는다. 도 7a 및 도 7b와 같이, 실시예들에서 더미 게이트 전극은 다양한 위치에 배치될 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 8a를 참조하면, 반도체 장치(100c)는 제2 분리 영역(SR2)과 제3 분리 영역(SR3a)의 사이에 배치된 하부 절연 영역(LS)을 더 포함할 수 있다. 하부 절연 영역(LS)은 x 방향을 따른 일직선 상에서 서로 이격되어 배치된 제2 분리 영역(SR2)과 중앙의 제3 분리 영역(SR3a)의 사이 영역을 포함하도록 배치될 수 있다.
하부 절연 영역(LS)은 최하단의 게이트 전극(130)을 포함하여 하나 이상의 게이트 전극(130)을 y 방향을 따라 완전히 분리할 수 있다. 예를 들어, 하부 절연 영역(LS)은 제2 분리 영역(SR2) 및 제3 분리 영역(SR3a)과 함께 제1 접지 선택 전극들(130G1a, 130G1b)을 y 방향을 따라 분리할 수 있다. 따라서, 하부 절연 영역(LS)은 제1 접지 선택 전극들(130G1a, 130G1b)을 관통하도록 배치될 수 있다. 반도체 장치(100c)에서는, 도 2a의 회로도와 같이, 하나로 연결된 워드 라인들(WL0-WLn)의 하부에서 제1 접지 선택 라인들(GSL1a, GSL1b)이 두 개로 나누어서 배치될 수 있다.
예시적인 실시예들에서, 상부의 제2 접지 선택 전극들(130G2a, 130G2b)도 하부 절연 영역(LS)과 동일한 위치에서 분리될 수 있다. 이 경우, 제2 접지 선택 라인들(GSL2a, GSL2b)도 제1 접지 선택 라인들(GSL1a, GSL1b)과 동일하게 분리된 형태로 배치될 수 있다.
도 8b를 참조하면, 반도체 장치(100d)에서 제2 분리 영역(SR2)은 제2 접지 선택 전극들(130G2a, 130G2b)의 우측까지 연장될 수 있다. 예를 들어, 제2 분리 영역(SR2)은 제2 접지 선택 전극들(130G2a, 130G2b)을 관통하고 제2 접지 선택 전극들(130G2a, 130G2b)의 하부의 메모리 셀 전극(130M) 또는 더미 게이트 전극까지 연장될 수 있다. 이에 따라, 일직선 상의 제2 분리 영역(SR2) 및 중앙의 제3 분리 영역(SR3a)이 이격되는 위치가 도 3의 실시예에서와 달라진다.
본 실시예에서 제2 접지 선택 전극들(130G2a, 130G2b)은 제2 분리 영역(SR2)에 의해 y 방향에서 서로 분리된다. 따라서, 반도체 장치(100d)에서는, 도 2b의 회로도와 같이, 하나로 연결된 워드 라인들(WL0-WLn)의 상부에서 제2 접지 선택 전극들(130G2a, 130G2b)이 두 개로 나누어서 배치될 수 있다. 이 경우, 제1 접지 선택 라인들(GSL1a, GSL1b)은 워드 라인들(WL0-WLn)의 하부에서 하나로 배치될 수 있으나, 이에 한정되지는 않는다.
상부 절연 영역(SS)도 평면 상에서 제2 분리 영역(SR2)과 동일하게 우측으로 연장될 수 있으나, 이 경우에도 상부 절연 영역(SS)은 도 4b에 대응하는 단면에서는 상부로부터 스트링 선택 전극들(130Sa, 130Sb)까지만 연장될 수 있다. 다만, 상부 절연 영역(SS)의 평면 상에서의 배치는 도 8b에 도시된 것에 한정되지 않는다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9를 참조하면, 반도체 장치(100e)는 도 3의 실시예에서와 달리, 상부 절연 영역(SS)을 따라 한가지 종류의 더미 채널들(DCH)만 배열될 수 있다. 예를 들어, 더미 채널들(DCH)은 공통 소스 라인(CSL)의 콘택 플러그로 기능할 수 있다. 이 경우, 더미 채널들(DCH)의 채널 패드들(155)은 채널들(CH)과 동일하게 제1 도전형 불순물을 포함할 수 있다. 상기 제1 도전형 불순물은, 예를 들어, n형 불순물일 수 있으며, 인(P), 비소(As) 등을 포함할 수 있다. 이 경우, 반도체 장치(100e)의 메모리 셀들은 소거 동작 시에, 별도의 배선 라인으로부터 소거 전압을 인가받지 않고 소거될 수 있으며, 예를 들어, GIDL(gate-induced drain leakage) 현상을 이용하여 소거 동작이 수행될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 11a 및 도 11b에서는 각각 도 10의 절단선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'를 따른 단면을 도시한다.
도 10 내지 도 11b를 참조하면, 반도체 장치(100f)는 더미 채널들(DCH1, DCH2)의 사이를 연결시키는 채널 연결부(CR)를 더 포함할 수 있다. 따라서, 반도체 장치(100f)에서는, 도 3의 상부 절연 영역(SS)이 배치된 영역에, 상부 절연 영역(SS) 대신 채널 연결부(CR)가 배치될 수 있다.
채널 연결부(CR)는, 스트링 선택 전극들(130Sa, 130Sb)의 높이에서, 인접하게 배치되는 더미 채널들(DCH1, DCH2)을 수평 방향을 따라 연결하도록 배치될 수 있다. 예시적인 실시예들에서, 채널 연결부(CR)는 평면 상에서 x 방향을 따라 단속적으로 배치되어, 일부의 더미 채널들(DCH1, DCH2) 사이에만 배치될 수도 있다.
채널 연결부(CR) 내에는 더미 채널들(DCH1, DCH2)로부터 연장된 게이트 유전층(145), 채널 영역(140), 및 채널 절연층(150)이 배치될 수 있다. 다만, 채널 연결부(CR)의 z 방향에서의 길이(L1)에 따라서, 일부 층이 생략될 수도 있다. 예를 들어, 채널 연결부(CR)는 게이트 유전층(145) 및 채널 영역(140)으로 채워질 수도 있다. 채널 연결부(CR)의 하면은 층간 절연층(120) 내에 위치하고, 상면은 셀 영역 절연층(190) 내에 위치할 수 있다. 다만, 채널 연결부(CR)의 길이(L1) 및 상면과 하면의 위치는 실시예들에서 다양하게 변경될 수 있으며, 예를 들어, 실시예들에서, 채널 연결부(CR)의 하면은 수평부(SP)와 연결될 수도 있다.
반도체 장치(100f)의 동작 시, 캐리어는 채널 연결부(CR) 내의 채널 영역(140)을 따라 이동할 수 있다. 따라서, 채널 연결부(CR)에 의해 서로 연결되는 더미 채널들(DCH1, DCH2) 중 어느 하나에 전기적 신호가 인가되는 경우, 채널 연결부(CR)를 통해 전기적 신호가 인가되지 않은 더미 채널들(DCH1, DCH2)의 채널 영역(140)으로도 캐리어가 이동할 수 있다. 채널 연결부(CR)는 예를 들어, 도 9의 반도체 장치(100e)를 포함한 다른 실시예들에도 적용될 수 있을 것이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 12를 참조하면, 반도체 장치(100g)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 특히, 반도체 장치(100g)에서는, 메모리 셀 영역(CELL)의 적어도 일 측에 주변 회로 영역(PERI)이 배치될 수 있다. 메모리 셀 영역(CELL)에 대해서는, 도 3 내지 도 4c를 참조하여 상술한 메모리 셀 영역(CELL)에 대한 설명이 동일하게 적용될 수 있다.
주변 회로 영역(PERI)은, 메모리 셀 영역(CELL)과 동일한 기판(101) 상에 배치되는 회로 소자들(220), 기판(101) 내에 배치되는 소스/드레인 영역들(205), 회로 콘택 플러그들(270), 및 회로 배선 라인들(280)을 포함할 수 있다. 회로 소자들(220)의 상부에는 셀 영역 절연층(190)이 배치되거나, 별도의 절연층이 배치될 수 있다.
메모리 셀 영역(CELL)의 게이트 전극들(130)에서, 제1 접지 선택 전극들(130G1a, 130G1b), 메모리 셀 전극들(130M), 제2 접지 선택 전극들(130G2a, 130G2b), 및 스트링 선택 전극들(130Sa, 130Sb)은 주변 회로 영역(PERI)의 회로 소자들(220)에 의해 독립적으로 제어될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 13을 참조하면, 반도체 장치(100h)는 수평부(SPa)가 도 4a 내지 도 4c의 실시예에서와 달리, 수평 도전층(107a)으로 이루어질 수 있다.
수평 도전층(107a)은 도전성 물질, 예를 들어, 텅스텐(W)과 같은 금속 물질 및/또는 도핑된 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 수평 도전층(107a)은 채널들(CH) 및 더미 채널들(DCH1, DCH2)의 하단과 연결되며, 기판(101)의 상면에 평행한 층으로 배치되어 적어도 일부 채널들(CH) 및 더미 채널들(DCH1, DCH2)의 사이에서 연결된 구조를 가질 수 있다. 채널들(CH) 및 더미 채널들(DCH1, DCH2)은 수평 도전층(107a)이 형성된 후 후속에서 형성되어, 하단이 수평 도전층(107a) 내로 리세스되도록 배치되거나, 적어도 수평 도전층(107a)과 접촉하도록 배치될 수 있다. 특히, 채널들(CH) 및 더미 채널들(DCH1, DCH2)의 하단에서 게이트 유전층(145)이 일부 제거되고, 채널 영역(140)이 수평 도전층(107a)과 연결될 수 있다.
예시적인 실시예들에서, 수평부(SPa)는 적어도 일부가 기판(101) 내에 위치할 수 있으며, 수평 도전층(107a)은 기판(101)의 상부 영역을 구성할 수도 있다.
도 14a 내지 도 14i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 14a 내지 도 14i에서는, 도 4a에 도시된 영역에 대응되는 영역들이 도시된다.
도 14a를 참조하면, 베이스 기판(201) 상에 회로 소자들(220) 및 하부 배선 구조물들을 포함하는 주변 회로 영역(PERI)을 형성할 수 있다.
먼저, 회로 게이트 유전층(222)과 회로 게이트 전극(225)이 베이스 기판(201) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 하부 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
도 14b를 참조하면, 주변 회로 영역(PERI) 상에 메모리 셀 영역(CELL)을 형성하기 위하여, 기판(101) 및 기판(101) 상의 수평 충전층(107)을 형성하고, 희생층들(180) 및 층간 절연층들(120)을 교대로 적층한 후, 셀 영역 절연층(190)을 형성할 수 있다.
수평 충전층(107)은 후속 공정을 통해 일부가 도 4a의 수평부(SP)으로 교체되며, 희생층들(180)은 게이트 전극(130)으로 교체되는 층일 수 있다. 수평 충전층(107) 및 희생층들(180)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 수평 충전층(107) 및 희생층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 또한, 수평 충전층(107)은 희생층들(180)과 식각 선택성을 가지고 식각될 수 있는 물질로 선택될 수 있다. 예를 들어, 수평 충전층(107)은 다결정 실리콘이고, 희생층들(180)은 실리콘 질화물일 수 있다.
실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
셀 영역 절연층(190)은 희생층들(180)과 층간 절연층들(120)의 적층 구조물 상부를 덮도록 형성할 수 있다.
도 14c를 참조하면, 수평 충전층(107), 희생층들(180), 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널홀들(CHH)을 형성할 수 있다.
먼저, 도시되지 않은 영역에서 희생층들(180) 및 층간 절연층들(120)의 일부를 제거하여 상부 절연 영역(SS)을 이루는 상부 분리 절연층(103)(도 4b 참조)을 형성할 수 있다. 상부 절연 영역(SS)은, 별도의 마스크층을 이용하여 상부 절연 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생층들(180) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착함으로써 형성할 수 있다. 스트링 분리 영역(SS)은 도 4a의 스트링 선택 전극들(130Sa, 130Sb) 하부의 층간 절연층(120) 내로 연장될 수 있다. 상부 분리 절연층(103)은 희생층들(180)과 다른 물질일 수 있으며, 예를 들어, 층간 절연층(120)과 동일한 물질일 수 있다. 도 10 내지 도 11b를 참조하여 상술한 실시예의 경우, 상부 분리 절연층(103)을 층간 절연층(120) 및 희생층들(180)과 다른 물질, 예를 들어, 수평 충전층(107)과 동일한 물질로 형성하여, 후속 공정에서 수평 충전층(107)의 일부를 제거할 때 함께 제거할 수 있다.
채널홀들(CHH)은 후속 공정을 통해 채널들(CH) 및 더미 채널들(DCH1, DCH2)이 형성되는 영역에서, 수평 충전층(107), 희생층들(180), 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널홀들(CHH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 채널홀들(CHH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 예시적인 실시예들에서, 채널홀들(CHH)은 하단에서 수평 충전층(107)이 노출되도록 수평 충전층(107)의 상면 또는 수평 충전층(107)의 내부까지만 연장될 수도 있다.
도 14d를 참조하면, 채널홀들(CHH)을 통해 수평 충전층(107)의 일부를 제거하여 수평 터널부(LT)를 형성할 수 있다.
수평 충전층(107)은 예를 들어, GPE(Gas Phase Etch)와 같은 건식 식각 공정에 의해 제거할 수 있으며, 층간 절연층들(120) 및 희생층들(180)을 잔존하게 하면서 선택적으로 제거할 수 있다. 또한, 공정 시간과 같은 공정 조건을 제어함으로써 채널홀들(CHH)로부터 수평 방향을 따라 소정 길이로 일부만 제거할 수 있다. 수평 터널부(LT)가 형성된 후, 상부의 층간 절연층(120)과 희생층들(180)의 적층 구조물은 잔존하는 수평 충전층(107)에 의해 지지될 수 있다.
예시적인 실시예들에서, 수평 충전층(107)은 수평하게 배치되는 복수의 층으로 이루어지고, 그 중 하나의 층이 본 단계에서 제거되어 수평 터널부(LT)를 형성할 수도 있다.
도 14e를 참조하면, 채널홀들(CHH) 및 수평 터널부(LT) 내에, 게이트 유전층(145)의 적어도 일부, 채널 영역(140), 채널 절연층(150) 및 채널 패드들(155)을 순차적으로 형성하고 채널 패드들(155)에 불순물들을 주입하여, 채널들(CH), 더미 채널들(DCH1, DCH2), 및 수평부(SP)를 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널홀들(CHH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널 영역(140)은 채널홀들(CHH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널홀들(CHH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
게이트 유전층(145), 채널 영역(140), 및 채널 절연층(150)은 채널홀들(CHH)의 하단에서 수평 터널부(LT)로 연장되어 수평 터널부(LT의 측벽, 상면, 및 하면 상에 순차적으로 적층될 수 있다.
다음으로, 채널 패드들(155)에 불순물들을 주입할 수 있다. 별도의 마스크층을 이용하여 채널들(CH) 및 제1 더미 채널들(DCH1)과, 제2 더미 채널들(DCH2)에 서로 다른 도전형의 불순물들을 주입할 수 있다. 예시적인 실시예들에서, 불순물들은 별도의 이온 주입 공정을 수행하지 않고, 채널 패드들(155)의 형성 시에 주입할 수도 있다.
도 14f를 참조하면, 수평 충전층(107), 희생층들(180), 및 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들(OP)을 형성하고, 개구부들(OP)을 통해 희생층들(180)을 제거할 수 있다.
개구부들(OP)의 형성 전에, 채널들(CH) 및 더미 채널들(DCH1, DCH2) 상에 셀 영역 절연층(190)을 이루는 절연 물질을 추가적으로 증착할 수 있다.
개구부들(OP)은 도 3의 제1 내지 제3 분리 영역들(SR1, SR2, SR3a, SR3b)의 위치에 형성될 수 있다. 개구부들(OP)은 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구부들(OP)은 x 방향으로 연장되는 트렌치 형태로 형성될 수 있으며, 개구부들(OP)의 하부에서 기판(101)이 노출될 수 있다. 예시적인 실시예들에서, 개구부들(OP)은 수평 충전층(107)의 상면까지만 연장될 수 있으며, 이에 따라 개구부들(OP)의 하부에서 수평 충전층(107)이 노출될 수 있다.
희생층들(180)은 예를 들어, 습식 식각을 이용하여, 수평 충전층(107) 및 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들이 형성될 수 있으며, 상기 터널부들을 통해 채널들(CH) 및 더미 채널들(DCH1, DCH2)의 측벽 일부가 노출될 수 있다.
도 14g를 참조하면, 희생층들(180)이 제거된 상기 터널부들에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 개구부들(OP) 내에 분리 절연층(110)을 형성할 수 있다.
상기 도전성 물질은 희생층들(180)이 제거된 영역들 내에 매립될 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 개구부들(OP) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거할 수도 있다.
분리 절연층(110)은 개구부들(OP)을 매립하도록 형성될 수 있다. 분리 절연층(110)은 도 3의 제1 내지 제3 분리 영역들(SR1, SR2, SR3a, SR3b)에 대응하는 영역들에 형성될 수 있다.
도 14h를 참조하면, 더미 채널들(DCH1, DCH2) 상에 소스 라인(160)을 포함하는 배선 라인을 형성할 수 있다.
소스 라인(160)은 더미 채널들(DCH1, DCH2)의 채널 패드들(155)이 노출되도록 셀 영역 절연층(190)을 패터닝한 후 도전성 물질을 증착하여 형성할 수 있다. 또는, 소스 라인(160)은 채널 패드들(155) 상에 도전성 물질을 증착하고, 이를 패터닝하여 형성할 수도 있다. 실시예들에 따라, 소스 라인(160)은 더미 채널들(DCH1, DCH2) 모두와 연결되거나 제1 더미 채널들(DCH1)과만 연결되도록 형성될 수 있다. 이 경우, 제2 더미 채널들(DCH2) 상에는 별도의 배선 라인이 형성될 수 있다.
도 14i를 참조하면, 콘택 플러그들(175) 및 비트 라인(170)을 형성할 수 있다.
먼저, 셀 영역 절연층(190)을 식각하여 채널들(CH)의 채널 패드들(155)을 노출시킨 후, 도전성 물질을 채워 콘택 플러그들(175)을 형성할 수 있다.
다음으로, 도 4a를 함께 참조하면, 콘택 플러그들(175) 상에 비트 라인(170)을 형성할 수 있다. 비트 라인(170)은 y 방향으로 연장되며, y 방향에서 일 열로 배치된 채널들(CH)의 채널 패드들(155)이 서로 다른 비트 라인(170)에 연결되도록 배치될 수 있으며, 이를 위해 추가적인 배선 라인 및 콘택 플러그들을 더 포함할 수도 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 15를 참조하면, 일 실시 형태에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. 입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다. 출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(1040)는 도 3 내지 도 13을 참조하여 상술한 것과 같은 다양한 실시예들에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있으며, 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널
DCH: 더미 채널
SR: 분리 영역 SS: 상부 절연 영역
LS: 하부 절연 영역 100: 반도체 장치
101: 기판 103: 상부 분리 절연층
107: 수평 충전층 110: 분리 절연층
120: 층간 절연층 130: 게이트 전극
140: 채널 영역 145: 게이트 유전층
150: 채널 절연층 155: 채널 패드
160: 소스 라인 170: 비트 라인
175: 콘택 플러그 180: 희생층
190: 셀 영역 절연층 201: 베이스 기판
205: 소스/드레인 영역 220: 회로 소자
222: 회로 게이트 유전층 224: 스페이서층
225: 회로 게이트 전극 270: 회로 콘택 플러그
280: 회로 배선 라인 290: 주변 영역 절연층
SR: 분리 영역 SS: 상부 절연 영역
LS: 하부 절연 영역 100: 반도체 장치
101: 기판 103: 상부 분리 절연층
107: 수평 충전층 110: 분리 절연층
120: 층간 절연층 130: 게이트 전극
140: 채널 영역 145: 게이트 유전층
150: 채널 절연층 155: 채널 패드
160: 소스 라인 170: 비트 라인
175: 콘택 플러그 180: 희생층
190: 셀 영역 절연층 201: 베이스 기판
205: 소스/드레인 영역 220: 회로 소자
222: 회로 게이트 유전층 224: 스페이서층
225: 회로 게이트 전극 270: 회로 콘택 플러그
280: 회로 배선 라인 290: 주변 영역 절연층
Claims (20)
- 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들;
상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되는 제1 및 제2 채널들;
상기 게이트 전극들의 하부에 위치하며, 상기 제1 및 제2 채널들의 하부를 서로 연결하는 수평부; 및
상기 제2 채널의 상부에 배치되어 상기 제2 채널과 연결되는 소스 라인을 포함하고,
상기 게이트 전극들은, 메모리 셀들을 구성하는 메모리 셀 전극들, 상기 메모리 셀 전극들의 하부에 배치되는 적어도 하나의 제1 접지 선택 전극, 상기 메모리 셀 전극들의 상부에 배치되는 적어도 하나의 제2 접지 선택 전극, 및 상기 메모리 셀 전극들의 상부에 배치되는 적어도 하나의 스트링 선택 전극을 포함하는 반도체 장치.
- 제1 항에 있어서,
상기 게이트 전극들로부터 이격되어 위치하는 주변 회로들을 더 포함하고,
상기 제1 접지 선택 전극, 상기 제2 접지 선택 전극, 및 상기 스트링 선택 전극은, 각각 서로 다른 상기 주변 회로들과 전기적으로 연결되는 반도체 장치.
- 제1 항에 있어서,
상기 제2 접지 선택 전극은 상기 메모리 셀 전극들과 상기 스트링 선택 전극의 사이에 배치되며,
상기 제2 방향을 따라 상기 제2 채널과 교차하며 연장되어 상기 게이트 전극들 중 최상부에 배치되는 상기 스트링 선택 전극을 분리하는 상부 절연 영역을 더 포함하고,
상기 제2 채널의 둘레에서 상기 스트링 선택 전극은 상기 상부 절연 영역에 의해 분할되는 반도체 장치.
- 제3 항에 있어서,
상기 제2 접지 선택 전극은 상기 제2 채널의 측면 전체를 둘러싸는 반도체 장치.
- 제1 항에 있어서,
상기 제2 접지 선택 전극을 포함하는 트랜지스터는 상기 스트링 선택 전극을 포함하는 트랜지스터와 다른 구조를 갖는 반도체 장치.
- 제1 항에 있어서,
상기 기판은, 상기 게이트 전극들이 적층되는 제1 영역 및 상기 게이트 전극들이 서로 다른 길이로 연장되는 제2 영역을 갖고,
상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되어, 상기 게이트 전극들을 분리하는 제1 분리 영역들;
인접하는 두 개의 상기 제1 분리 영역들의 사이에서 상기 제1 영역으로부터 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 제2 분리 영역; 및
상기 제2 영역에서 상기 제2 분리 영역과 상기 제2 방향을 따라 서로 이격되어 배치되는 제3 분리 영역을 더 포함하는 반도체 장치.
- 제6 항에 있어서,
상기 제2 및 제3 분리 영역들은 각각 상기 제2 접지 선택 전극의 일부를 관통하는 반도체 장치.
- 제7 항에 있어서,
두 개의 상기 제1 분리 영역들의 사이에서 상기 제2 접지 선택 전극은 단일층으로 배치되는 반도체 장치.
- 제6 항에 있어서,
상기 제2 분리 영역은 상기 스트링 선택 전극 및 상기 제2 접지 선택 전극을 관통하는 반도체 장치.
- 제9 항에 있어서,
두 개의 상기 제1 분리 영역들의 사이에서 상기 제2 접지 선택 전극은 두 개의 층으로 분할되어 배치되는 반도체 장치.
- 제1 항에 있어서,
상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되며, 상기 수평부에 의해 상기 제1 및 제2 채널들과 연결되는 제3 채널을 더 포함하고,
상기 제1 내지 제3 채널들은, 상단에 배치되며 불순물들을 포함하는 채널 패드들을 포함하며,
상기 제1 및 제2 채널들에서 상기 채널 패드들은 제1 도전형의 불순물들을 포함하고, 상기 제3 채널들에서 상기 채널 패드들은 제2 도전형의 불순물을 포함하는 반도체 장치.
- 비트 라인;
소스 라인; 및
직렬 연결되는 메모리 셀 트랜지스터들, 상기 메모리 셀 트랜지스터들의 일단의 제1 접지 선택 트랜지스터, 상기 메모리 셀 트랜지스터들의 다른 일단의 제2 접지 선택 트랜지스터, 및 스트링 선택 트랜지스터를 각각 포함하는 제1 셀 스트링과 제2 셀 스트링; 을 포함하며,
상기 제1 셀 스트링은 상기 비트 라인에 연결되고, 상기 제2 셀 스트링은 상기 비트 라인과 분리되며 상기 소스 라인에 연결되는 반도체 장치.
- 제12 항에 있어서,
상기 제2 셀 스트링에서, 상기 제2 접지 선택 트랜지스터는 상기 스트링 선택 트랜지스터와 다른 구조를 갖는 반도체 장치.
- 제12 항에 있어서,
상기 제1 셀 스트링의 상기 스트링 선택 트랜지스터는 상기 제2 셀 스트링의 상기 스트링 선택 트랜지스터와 다른 구조를 갖는 반도체 장치.
- 제12 항에 있어서,
상기 제1 셀 스트링은 메모리 셀 스트링이고, 상기 제2 셀 스트링은 메모리 셀을 구성하지 않는 더미 셀 스트링인 반도체 장치.
- 제12 항에 있어서,
상기 제1 접지 선택 트랜지스터, 상기 메모리 셀 트랜지스터들, 상기 제2 접지 선택 트랜지스터, 및 상기 스트링 선택 트랜지스터를 각각 구동하는 제1 내지 제4 회로부를 더 포함하고,
상기 메모리 셀 트랜지스터들의 프로그램 동작에서 상기 제1 내지 제4 회로부들은 별도로 제어되는 반도체 장치.
- 제16 항에 있어서,
상기 제1 회로부는 상기 제1 접지 선택 트랜지스터의 게이트 전극에 제1 동작 전압을 인가하고,
상기 제2 회로부는 상기 메모리 셀 트랜지스터들의 게이트 전극들 중 선택된 게이트 전극에 프로그램 전압을 인가하고,
상기 제3 회로부는 상기 제2 접지 선택 트랜지스터의 게이트 전극에 상기 제1 동작 전압보다 큰 제2 동작 전압을 인가하고,
상기 제4 회로부는 상기 스트링 선택 트랜지스터의 게이트 전극에 상기 제2 동작 전압을 인가하는 반도체 장치.
- 제17 항에 있어서,
상기 비트 라인에 연결된 제3 셀 스트링; 및
상기 제3 셀 스트링의 스트링 선택 트랜지스터의 게이트 전극에 상기 제2 동작 전압보다 작은 제3 동작 전압을 인가하는 제5 회로부를 더 포함하는 반도체 장치.
- 기판의 상면에 수직한 방향을 따라 서로 이격되어 적층되며 메모리 셀들을 구성하는 메모리 셀 전극들, 상기 기판과 상기 메모리 셀 전극들의 사이에 배치되는 제1 접지 선택 전극, 상기 메모리 셀 전극들 상에 배치되는 스트링 선택 전극, 및 상기 메모리 셀 전극들 상에 배치되는 제2 접지 선택 전극을 포함하는 게이트 전극들;
상기 게이트 전극들을 관통하여 상기 기판 상으로 연장되며 상기 메모리 셀들을 구성하는 채널들; 및
상기 게이트 전극들을 관통하여 상기 기판 상으로 연장되며 소스 라인과 전기적으로 연결되는 적어도 하나의 더미 채널을 포함하는 반도체 장치.
- 제19 항에 있어서,
상기 제2 접지 선택 전극과 상기 더미 채널에 의해 구성되는 트랜지스터는 상기 스트링 선택 전극과 상기 더미 채널에 의해 구성되는 트랜지스터와 다른 구조를 갖는 반도체 장치.
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