CN111435663A - 半导体器件 - Google Patents

Abstract

公开了一种半导体器件包括：栅电极，在与衬底上表面垂直的第一方向上彼此间隔开，并且在与第一方向垂直的第二方向上延伸不同的长度。该器件还包括：第一沟道和第二沟道，穿透栅电极并在第一方向上延伸；水平部分，设置在栅电极的下部中，并且将第一沟道和第二沟道的下部彼此连接；以及源极线，设置在第二沟道的上部中并连接到第二沟道。栅电极包括存储器单元中包括的存储器单元电极、设置在存储器单元电极的下部中的第一接地选择电极、设置在存储器单元电极的上部中的第二接地选择电极、以及设置在存储器单元电极的上部中的串选择电极。

Description

半导体器件

相关申请的交叉引用

本申请要求于2019年1月11日向韩国知识产权局提交的韩国专利申请No.10-2019-0003717的优先权，其公开内容通过引用整体并入本文。

技术领域

本发明构思的示例实施例涉及一种半导体器件。

背景技术

半导体器件的尺寸一直在缩小，并设计用于处理大容量数据。在半导体器件用作存储器件的情况下，由于减小了存储器单元的尺寸以实现高集成密度，所以用于施加电信号以操作这种器件中包括的存储器单元的布线结构也变得更复杂。因此，需要一种具有提高的集成密度和可靠性、同时仍然允许有效地执行制造工艺的半导体器件。

发明内容

本发明构思的示例实施例提供了一种具有增加的集成密度和改善的可靠性的半导体器件。

根据本发明构思的示例实施例，一种半导体器件包括多个栅电极、第一沟道和第二沟道、水平部分和源极线。栅电极彼此间隔开并在与衬底的上表面垂直的第一方向上堆叠，并且在与第一方向垂直的第二方向上延伸不同的长度。第一沟道和第二沟道穿透栅电极并在第一方向上延伸。水平部分设置在栅电极的下部中，并且将第一沟道和第二沟道的下部彼此连接。源极线设置在第二沟道的上部中并连接到第二沟道。栅电极包括：存储器单元中包括的存储器单元电极、设置在存储器单元电极的下部中的第一接地选择电极、设置在存储器单元电极的上部中的第二接地选择电极、以及设置在存储器单元电极的上部中的串选择电极。

根据本发明构思的示例实施例，一种半导体器件包括位线、源极线、第一单元串和第二单元串。第一单元串和第二单元串中的每一个包括：彼此串联连接的多个存储器单元晶体管、设置在存储器单元晶体管的第一端上的第一接地选择晶体管、设置在存储器单元晶体管的第二端上的第二接地选择晶体管、以及串选择晶体管。第一单元串连接到位线，并且第二单元串与位线分离并且连接到源极线。

根据本发明构思的示例实施例，一种半导体器件包括：多个栅电极，包括彼此间隔开且在与衬底的上表面垂直的方向上堆叠的存储器单元电极、设置在衬底与存储器单元电极之间的第一接地选择电极、设置在存储器单元电极上的串选择电极、以及设置在存储器单元电极上的第二接地选择电极。存储器单元电极包括在存储器单元中。半导体器件还包括：多个沟道，穿透栅电极并延伸到衬底上，并构成存储器单元。半导体器件还包括：虚设沟道，穿透栅电极并延伸到衬底上，并且电连接到源极线。

附图说明

通过参考附图详细描述本发明构思的示例实施例，本发明构思的以上和其他特征将变得更显而易见，在附图中：

图1是根据本发明构思的示例实施例的半导体器件的示意性框图。

图2A和图2B是根据本发明构思的示例实施例的半导体器件的单元阵列的等效电路图。

图3是根据本发明构思的示例实施例的半导体器件的示意性平面图。

图4A至图4C是示出根据本发明构思的示例实施例的半导体器件的示意性截面图。

图5A和图5B是示出根据本发明构思的示例实施例的栅电极的图。

图6A和图6B是根据本发明构思的示例实施例的半导体器件的操作的图。

图7A和图7B是根据本发明构思的示例实施例的半导体器件的示意性截面图。

图8A和图8B是根据本发明构思的示例实施例的半导体器件的示意性平面图。

图9是根据本发明构思的示例实施例的半导体器件的示意性平面图。

图10是根据本发明构思的示例实施例的半导体器件的示意性平面视图。

图11A和图11B是根据本发明构思的示例实施例的半导体器件的示意性截面图。

图12是根据本发明构思的示例实施例的半导体器件的示意性截面图。

图13是根据本发明构思的示例实施例的半导体器件的示意性截面图。

图14A至图14I是根据本发明构思的示例实施例的制造半导体器件的方法的示意性截面图。

图15是根据本发明构思的示例实施例的示出包括半导体器件在内的电子设备的框图。

具体实施方式

以下将参考附图更全面地描述本发明构思的示例实施例。贯穿附图的相同附图标记可以表示相同元件。

在此可以使用空间相对术语如“下方”、“之下”、“下部”、“下面”、“之上”、“上部”等，以便于描述如在附图中示出的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。将理解的是，空间相对术语除了包括附图中示出的定向之外，还意在包含设备在使用或操作中的不同定向。例如，如果附图中的设备被翻转，则被描述为在其他元素或者特征“之下”或者“下方”或者“下面”的元素将定向在其它元素或者特征“之上”。因此，示例性术语“之下”和“下面”可以涵盖之上和之下的定向。

应当理解，当诸如膜、区域、层或元件的组件被称为“在……上”、“连接到”、“耦合到”或“邻近”另一组件时，它可以直接在其他组件上，连接到其他组件，耦合到其他组件或邻近其他组件，或者可以存在中间组件。还将理解，当组件被称为在两个组件“之间”时，其可以是两个组件之间的唯一组件，或者也可以存在一个或多个中间组件。还应当理解，当一个组件被称为“覆盖”另一个组件时，它可以是覆盖另一个组件的唯一组件，或者一个或多个中间组件也可以覆盖另一个组件。

应当理解，除非上下文另有明确说明，否则通常应当认为每个示例实施例中的特征或方面的描述可用于其他示例实施例中的其他类似特征或方面。

如在本文中所使用的，单数形式“一”、“一个”和“所述”旨在还包括复数形式，除非上下文明确地给出相反的指示。

图1是示出了根据示例实施例的半导体器件的示意框图。

参照图1，半导体器件10可以是竖直型NAND闪存器件，并且可以包括存储器单元阵列20和外围电路30。外围电路30可以包括行解码器32、页缓冲器34、输入输出缓冲器35、控制逻辑器件36和电压发生器37。

存储器单元阵列20可以包括多个存储器块，并且每个存储器块可以包括多个存储器单元。多个存储器单元可以通过串选择线SSL、字线WL以及第一接地选择线GSL1和第二接地选择线GSL2连接到行解码器32，并且可以通过位线BL连接到页缓冲器34。在示例实施例中，布置在同一行中的多个存储器单元可以连接到同一字线WL，并且布置在同一列中的多个存储器单元可以连接到同一位线BL。

行解码器32可以解码输入地址，并且可以产生和传送字线WL的驱动信号。行解码器32可以响应于控制逻辑器件36(例如，在控制逻辑器件36的控制下)，将从电压发生器37产生的字线电压提供给选定字线WL和未选定字线WL。控制逻辑器件36也可以被称为控制逻辑电路。行解码器32还可以将从电压发生器37产生的选择线电压提供给串选择线SSL以及第一接地选择线GSL1和第二接地选择线GSL2。行解码器32可以包括独立控制的第一至第四电路32a、32b、32c和32d。第一电路32a可以提供施加到串选择线SSL的电压，第二电路32b可以提供施加到第二接地选择线GSL2的电压，第三电路32c可以提供施加到字线WL的电压，并且第四电路32d可以提供施加到第一接地选择线GSL1的电压。因此，串选择线SSL、字线WL以及第一接地选择线GSL1和第二接地选择线GSL2可以根据存储器单元阵列20的操作模式来通过第一至第四电路32a、32b、32c和32d独立地接收电压。

页缓冲器34可以通过位线BL连接到存储器单元阵列20，并且可以读取存储器单元中存储的信息。页缓冲器34可以临时存储要被存储在存储器单元中的数据，或者可以取决于操作模式来感测存储器单元中存储的数据。页缓冲器34可以包括列解码器和感测放大器。列解码器可以选择性地激活存储器单元阵列20的位线BL，并且感测放大器可以感测由列解码器所选的位线BL的电压，并且可以在读取操作中读取选定存储器单元中存储的数据。

输入输出缓冲器35可以接收数据DATA并且可以在编程操作中将数据传输到页缓冲器34，并且可以在读取操作中将从页缓冲器34接收的数据DATA输出到外部实体(例如，半导体器件10外部的设备)。输入输出缓冲器35可以将输入地址或输入命令传送到控制逻辑电路36。

控制逻辑电路36可以控制行解码器32和页缓冲器34的操作。控制逻辑器件36可以接收从外部实体传送的外部电压和控制信号，并且可以根据接收到的控制信号进行操作。控制逻辑器件36可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。

电压产生器37可以例如使用外部电压来产生用于内部操作的电压，例如编程电压、读取电压、擦除电压等。可以通过行解码器32将在电压产生器37中产生的电压传输到存储器单元阵列20。

图2A和图2B是根据示例实施例的半导体器件的单元阵列的等效电路图。

参考图2A，存储器单元阵列20A可以包括：包括彼此串联连接的存储器单元MC在内的多个NAND存储器单元串S；与串联的存储器单元MC的两端相连的第一接地选择晶体管GST1和第二接地选择晶体管GST2；以及串选晶体管SST。在存储器单元串S中，第一接地选择晶体管GST1和第二接地选择晶体管GST2可以分别连接到串联的存储器单元MC的两端，并且串选择晶体管SST可以连接到第二接地选择晶体管GST2的一端。

多个存储器单元串S可以并联连接到各个位线BL0至BL2。多个存储器单元串S可以共同连接到公共源极线CSL。例如，多个存储器单元串S可以设置在多个位线BL0至BL2与单个公共源极线CSL之间。在示例实施例中，可以二维地布置多个公共源极线CSL。

彼此串联连接的存储器单元MC可以由字线WL0至WLn控制以选择存储器单元MC，其中n为正整数。存储器单元MC可以各自包括数据存储元件。存储器单元MC的在距公共源极线CSL基本相同距离处的栅电极可以共同连接到字线WL0至WLn的中的一个，并且可以处于等电位状态。备选地，即使当存储器单元MC1和MC2的栅电极设置在距第一公共源极线和第二公共源极线基本相同的距离处时，以不同行或列设置的栅电极也可以被独立地控制。

第一接地选择晶体管GST1可以由第一接地选择线GSL1a和GSL1b控制，并且可以连接到公共源极线CSL。第二接地选择晶体管GST2可以由第二接地选择线GSL2控制，并且可以连接到存储器单元MC和串选择晶体管SST。第一接地选择线GSL1a和GSL1b和第二接地选择线GSL2可以控制存储器单元串S和公共源极线CSL之间的电连接。串选择晶体管SST可以由串选择线SSL1至SSL4控制，并且可以连接到位线BL0至BL2。串选择线SSL1至SSL4可以控制存储器单元串S与位线BL0至BL2之间的电连接。在示例实施例中，第一接地选择线GSL1a和GSL1b中的每一个可以被设置为对应于串选择线SSL1至SSL4中的多个串选择线。例如，在示例实施例中，第一接地选择线GSL1a和GSL1b可以被设置为对应于串选择线SSL1至SSL4中的两个串选择线。例如，可以将多个第一接地选择线GSL1a和GSL1b提供给字线WL0至WLn。

图2A示出了示例性结构，其中单个第一接地选择晶体管GST1、单个第二接地选择晶体管GST2和单个串选择晶体管SST分别连接到彼此串联连接的多个存储器单元MC。然而，本发明构思的示例实施例不限于此。例如，在示例实施例中，第一接地选择晶体管GST1、第二接地选择晶体管GST2和串选择晶体管SST中的至少一个可以被设置为多个以连接到多个存储器单元MC。在示例实施例中，一个或多个虚设字线也可以设置在字线WL0至WLn中的最上面的字线WLn与第二接地选择线GSL2之间。在示例实施例中，一个或多个虚设字线也可以被设置在最下面的字线WL0与第一接地选择线GSL1a和GSL1b之间，和/或在第二接地选择线GSL2与串选择线SSL1至SSL4之间。

当通过串选择线SSL1至SSL4将信号施加到串选择晶体管SST时，通过位线BL0至BL2施加的信号可以被传送到彼此串联连接的存储器单元MC，使得可以执行读取数据和写入数据的操作。此外，当通过衬底施加特定水平的擦除电压时，可以执行擦除写入到存储器单元MC中的数据的操作。存储器单元阵列20可以包括与位线BL0至BL2电隔离的至少一个虚设存储器单元串。虚设单元串可以连接到公共源极线CSL和/或衬底，并且可以用作接触插塞(例如，用于电连接的路径)。

参照图2B，在存储器单元阵列20B中，第一接地选择晶体管GST1可以由第一接地选择线GSL1控制，并且可以连接到公共源极线CSL。第二接地选择晶体管GST2可以由第二接地选择线GSL2a和GSL2b控制，并且可以连接到存储器单元MC和串选择晶体管SST。在一个示例实施例中，第一接地选择线GSL1可以被设置为对应于串选择线SSL1至SSL4中的多个串选择线(例如，四个串选择线)，并且单个第一接地选择线GSL1可以被提供给字线WL0至WLn。第二接地选择线GSL2a和GSL2b可以被设置为分别对应于串选择线SSL1至SSL4中的多个串选择线(例如，两个串选择线)。例如，可以将多个第二接地选择线GSL2a和GSL2b提供给字线WL0至WLn。然而，在示例实施例中，如图2A所示，也可以提供多个第一接地选择线GSL1。例如，可以提供第一接地选择线GSL1以对应于第二接地选择线GSL2a和GSL2b。

图3是示出根据示例实施例的半导体器件的示意性平面图。为了便于说明，图3中省略了一些元件。

图4A至图4C是根据示例实施例的半导体器件的示意性截面图。图4A至图4C示出了分别沿图3的线I-I′、II-II′和III-III′截取的截面图。

参考图3和图4A至图4C，半导体器件100可以包括存储器单元区域CELL和外围电路区域PERI。存储器单元区域CELL可以设置在外围电路区域PERI的上端。在示例实施例中，存储器单元区域CELL也可以设置在外围电路区域PERI的下端上。

存储器单元区域CELL可以包括：衬底101，具有第一区域A和第二区域B；栅电极130，堆叠在衬底101上；第一至第三分离区域SR1、SR2、SR3a和SR3b，延伸并穿透栅电极130的堆叠结构GS；上部绝缘区域SS，穿过堆叠结构GS的上部的一部分；沟道CH和虚设沟道DCH1和DCH2，穿过堆叠结构GS；以及水平部分SP，设置在衬底101上并包括沟道区域140水平地延伸的区域。水平部分SP可以设置在栅电极130的下部中，并且可以将相邻的沟道CH的下部彼此连接。分离区域SR3a和SR3b可以被称为第三分离区域。虚设沟道DCH1和DCH2总体上可以被称为虚设沟道DCH。存储器单元区域CELL可以进一步包括沟道CH和虚设沟道DCH1和DCH2中的沟道区域140、栅极介电层145、沟道绝缘层150和沟道焊盘155，并且还可以包括设置在水平部分SP的外部中的水平填充层107、与衬底101上的栅电极130交替堆叠的层间绝缘层120、设置在堆叠结构GS上的源极线160和位线170、接触插塞175和单元区域绝缘层190。

如图3所示，虚设沟道DCH1和DCH2可以在x方向上布置在同一个线中。例如，虚设沟道DCH1和DCH2可以在x方向上彼此对准。

衬底101的第一区域A可以是其中垂直堆叠有栅电极130并且其中设置有沟道CH以及虚设沟道DCH1和DCH2的区域。第一区域A可以对应于图1所示的存储器单元阵列20。第二区域B可以是其中栅电极130延伸不同长度的区域，并且可以是用于将图1所示的存储器单元阵列20电连接到外围电路30的区域。例如，在第二区域B中，栅电极130可以以台阶结构设置，从而导致栅电极130延伸不同的长度。例如，如图4C所示，栅电极130可以彼此间隔开并且在与衬底101的上表面垂直的z方向上堆叠，并且可以在与z方向垂直的x方向上延伸不同的长度。第二区域B可以沿至少一个方向(例如，沿x方向)设置在第一区域A的至少一个端部处。

衬底101可以具有在x方向和y方向上延伸的上表面。衬底101可以包括诸如IV族半导体或III-V族化合物半导体等半导体材料。IV族半导体可以包括例如硅、锗或硅锗。衬底101例如可以设置为多晶硅层或外延层。

栅电极130可以彼此间隔开并且竖直地堆叠在衬底101上，并且可以形成堆叠结构GS。栅电极130可以包括：图2A和图2B所示的第一接地选择晶体管GST1的栅极中包括的第一接地选择电极130G1a和130G1b、多个存储器单元MC中包括的存储器单元电极130M、第二接地选择晶体管GST2的栅极中包括的第二接地选择电极130G2a和130G2b以及串选择晶体管SST的栅极中包括的串选择电极130Sa和130Sb。半导体器件100可以通过第一接地选择晶体管GST1控制公共源极线CSL和存储器单元MC之间的电连接，并且还可以通过与公共源极线CSL或源极线160相邻设置的第二接地选择晶体管GST2来控制编程操作中的电连接。下面将参考图6A和图6B更详细地描述上述配置。串选择电极130Sa和130Sb可以设置在栅电极130中的最上部。

可以根据半导体器件100的容量来确定存储器单元MC中包括的存储器单元电极130M的数量。在示例实施例中，第一接地选择电极130G1a和130G1b的数量、第二接地选择电极130G2a和130G2b的数量以及串选择电极130Sa和130Sb的数量可以各自是一个或两个或更多个，并且第一接地选择电极130G1a和130G1b、第二接地选择电极130G2a和130G2b以及串选择电极130Sa和130Sb可以具有与存储器单元电极130M的结构相同或不同的结构。栅电极130的部分(例如，与第一接地选择电极130G1a和130G1b以及第二接地选择电极130G2a和130G2b相邻的存储器单元电极130M)可以是虚设栅电极。

栅电极130可以在第一区域A中彼此间隔开并且竖直地堆叠，并且可以从第一区域A到第二区域B延伸不同的长度，使得栅电极130可以形成具有阶梯形状的阶梯部分。栅电极130可以如图4C所示在x方向上形成阶梯部分，并且类似地，栅电极130也可以在y方向上的端部形成阶梯部分。由于包括阶梯部分，下部的栅电极130可以比上部的栅电极130进一步延伸，使得栅电极130可以提供暴露于上部的接触区域CP，如图4C所示。栅电极130可以连接到接触区域CP中的接触插塞，并且可以连接到设置在上部中的布线。栅电极130中的除了选择电极130G1a、130G1b、130G2a、130G2b、130Sa和130Sb之外的至少一定数量的存储器单元电极130M可以形成单个堆叠结构，并且可以在堆叠结构之间形成阶梯部分。形成单个堆叠结构的四个存储器单元电极130M可以在y方向上具有阶梯部分。

如图3所示，栅电极130可以通过在x方向上延伸的第一分离区域SR1在y方向上彼此完全隔离开一定单位。一对第一分离区域SR1之间的栅电极130可以形成单个存储块。然而，存储块的范围不限于此。栅电极130的部分(例如，每个存储器单元电极130M)可以在单个存储块中形成单层。

栅电极130可以包括诸如钨(W)等金属材料。在示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在示例实施例中，栅电极130可以进一步包括扩散阻挡物，并且扩散阻挡物可以包括例如氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。

层间绝缘层120可以设置在栅电极130之间。类似于栅电极130，层间绝缘层120也可以在与衬底101的上表面垂直的方向上彼此间隔开，并且可以在x方向上延伸。例如，层间绝缘层120可以包括诸如氧化硅或氮化硅等绝缘材料。

第一至第三分离区域SR1、SR2、SR3a和SR3b可以穿透栅电极130并且在第一区域A和第二区域B中沿x方向延伸。第一至第三分离区域SR1、SR2、SR3a和SR3b可以彼此并排或平行地设置。第二分离区域SR2可以从衬底101的第一区域A与一对第一分离区域SR1之间的第一分离区域SR1平行地延伸。第三分离区域SR3a和SR3b可以平行地设置在衬底101的第二区域B中的一对第一分离区域SR1之间。中心部分中的第三分离区域SR3a可以在x方向上与第二分离区域SR2间隔开，并且可以与第二分离区域SR2并排设置。其他第三分离区域SR3b可以与第一分离区域SR1平行地设置在第三分离区域SR3a与第一分离区域SR1之间。第一分离区域至第三分离区域SR1、SR2、SR3a和SR3b可以穿透堆叠在衬底101上的整个栅电极130，并且可以连接至衬底101。

分离绝缘层110可以设置在第一分离区域至第三分离区域SR1、SR2、SR3a和SR3b中。分离绝缘层110可以具有这样的形状：分离绝缘层110的宽度由于相对高的纵横比而朝向衬底101减小。例如，在一个示例实施例中，分离绝缘层110的在其最远离衬底101的最上端处的宽度可以大于分离绝缘层110的在其最靠近衬底101的最下端处的宽度，并且分离绝缘层110的宽度可以从最上端到最下端逐渐减小。然而，示例实施例不限于此。分离绝缘层110可以具有与衬底101的上表面垂直的侧表面。例如，分离绝缘层110可以包括诸如氧化硅、氮化硅等绝缘材料。

上部绝缘区SS可以在第一分离区域SR1和第二分离区域SR2之间沿x方向延伸。上部绝缘区域SS可以与第三分离区域SR3b的部分并排布置。上部绝缘区域SS可以设置在第二区域B的一部分中和第一区域A中，以穿透包括栅电极130中的包括串选择电极130Sa和130Sb的栅电极130的部分。由上部绝缘区域SS和第二分离区域SR2隔离的串选择电极130Sa和130Sb可以形成不同的串选择线SSL1至SSL4(见图2A和图2B)。在示例实施例中，上部绝缘区域SS可以在y方向上将包括串选择电极130Sa和130Sb的两个栅电极130彼此隔离。在示例实施例中，通过上部绝缘区域SS彼此隔离的栅电极130的数量可以变化。例如，上部绝缘区域SS可以从上部延伸到上第二接地选择电极130G2b。此外，在示例实施例中，在虚设栅电极设置在串选择电极130Sa和130Sb的下部中的情况下，上部绝缘区域SS可以从上部延伸到虚设栅电极的至少一部分。上部绝缘区域SS可以包括上部分离绝缘层103(见图4B)。

在示例实施例中，半导体器件100可以进一步包括下部分离绝缘层，该下部分离绝缘层隔离栅电极130中的第一接地选择电极130G1a和130G1b。例如，下部分离绝缘层可以被设置为使得，在沿x方向在同一行中设置的第二分离区域SR2和第三分离区域SR3a之间的区域中分离绝缘层分离第一接地选择电极130G1a和130G1b。

应当理解，术语“第一”、“第二”、“第三”等在本文中用于区分一个元件与另一元件，并且元件不受这些术语限制。因此，一个示例实施例中的“第一”元件可以被描述为另一示例实施例中的“第二”元件。

沟道CH和虚设沟道DCH1和DCH2可以彼此间隔开，并且在形成行和列的同时设置在第一区域A中。在示例实施例中，考虑到与可以被称为第一沟道的沟道CH的关系，虚设沟道DCH1和DCH2二者可以被称为第二沟道，或者虚设沟道DCH1和DCH2可以分别被称为第二沟道和第三沟道。沟道CH和虚设沟道DCH1和DCH2可以以栅格形式设置，或者可以在一个方向上以Z字形形式设置。沟道CH以及虚设沟道DCH1和DCH2可以具有柱形状，并且可以根据纵横比具有朝向衬底101变窄的倾斜侧表面。

在示例实施例中，沟道CH与栅电极130一起提供图2A和图2B所示的存储器单元串S，并且虚设沟道DCH1和DCH2不提供存储器单元串S。例如，在示例实施例中，虚设沟道DCH1和DCH2不包括在存储器单元中，并且用作电连接的路径。沟道CH和虚设沟道DCH1和DCH2可以具有相同的形状，然而，包括在其一些内部元件中的杂质和/或设置在其上部中的布线结构可以不同。在示例实施例中，虚设沟道也可以设置在第二区域B中、以及第一区域A的第二区域B相邻的端部中。

在示例实施例中，虚设沟道DCH1和DCH2可以沿着上部绝缘区域SS设置在同一个线上。在示例实施例中，虚设沟道DCH1和DCH2可以沿着上部绝缘区域SS彼此对准。虚设沟道DCH1和DCH2的侧表面的部分可以与上部绝缘区域SS的上部分离绝缘层103接触。第一虚设沟道DCH1和第二虚设沟道DCH2可以彼此交替地布置，同时形成一定的图案。例如，可以交替设置m个第一虚设沟道DCH1和n个第二虚设沟道DCH2，其中，m和n为正整数，并且m≥n。虚设沟道DCH1和DCH2的布置不限于图3所示的示例。例如，在示例实施例中，虚设沟道DCH1和DCH2可以被划分为相应的行。

如图4A所示，第一虚设沟道DCH1可以在上部连接至源极线160，并且可以用作公共源极线CSL的接触插塞。因此，当执行半导体器件100的读取操作时，电子可以通过第一虚设沟道DCH1中的水平部分SP和沟道区域140从沟道CH中的沟道区域140移动到源极线160。在示例实施例中，诸如接触插塞的连接布线结构也可以设置在第一虚设沟道DCH1和源极线160之间。

第二虚设沟道DCH2可以在未示出的区域中连接到源极线160或布线。在第一虚设沟道DCH1和第二虚设沟道DCH2连接到单个布线的情况下，当分别执行编程操作和读取操作时可以施加不同的第一和第二操作电压，以及当执行擦除操作时，可以施加擦除电压。在第二虚设沟道DCH2连接到与第一虚设沟道DCH1分开的布线的情况下，当向存储器单元串施加擦除电压时，第二虚设沟道DCH2可以用作本体或阱的接触插塞。例如，当执行半导体器件100的擦除操作时，空穴可以通过第二虚设沟道DCH2中的沟道区域140和水平部分SP移动到沟道CH中的沟道区域140。

沟道CH可以经由接触插塞175电连接到位线170。沟道区域140可以设置在沟道CH中。在示例实施例中，沟道CH中的沟道区域140可以具有围绕设置在沟道区域140中的沟道绝缘层150的环形形状(例如，环形)。然而，本发明构思的示例实施例不限于此。例如，在示例实施例中，沟道区域140可以具有诸如圆柱体或棱柱体等柱形状而没有沟道绝缘层150。例如，沟道区域140可以包括诸如多晶硅或单晶硅之类的半导体材料，并且半导体材料可以是未掺杂的材料或者包括p型杂质或n型杂质的材料。在第一分离区域SR1或第二分离区域SR2与上部绝缘区域SS之间沿y方向设置在同一线中的沟道CH可以根据连接到沟道焊盘155的上部布线结构的布置而分别连接到不同的位线BL0至BL2(见图2A和图2B)。

沟道焊盘155可以设置在沟道CH中的沟道区域140的上部中。沟道焊盘155可以覆盖沟道绝缘层150的上表面，并且可以电连接到沟道区域140。沟道焊盘155可以包括例如掺杂多晶硅。

栅极介电层145可以设置在栅电极130和沟道区域140之间。栅极介电层145可以包括从沟道区域140开始顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层，并且可以包括例如氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)或其组合。电荷存储层可以是电荷俘获层或浮栅导电层。阻挡层144可以包括氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、高k材料或其组合。在示例实施例中，栅极介电层145的至少一部分可以沿栅电极130在水平方向上延伸。

虚设沟道DCH1和DCH2可以具有与沟道CH的结构相同的内部结构。然而，在示例实施例中，沟道CH和虚设沟道DCH1中的沟道焊盘155可以包括第一导电类型的杂质，并且第二虚设沟道DCH2中的沟道焊盘155可以包括第二导电类型的杂质。然而，应当理解，本发明构思的示例实施例不限于此。第一导电型杂质可以是例如包括例如磷(P)、砷(As)等的n型杂质。第二导电型杂质可以是例如包括例如硼(B)、铝(Al)等的p型杂质。

水平部分SP和水平填充层107可以设置在衬底101上的栅电极130的堆叠结构GS的下部中。水平部分SP可以连接到沟道CH以及虚设沟道DCH1和DCH2，并且可以平行于衬底101的上表面设置，使得水平部分SP可以在虚设沟道DCH1和DCH2与沟道CH的至少部分之间具有连接结构。水平部分SP可以在沟道CH与虚设沟道DCH1和DCH2之间彼此连接，沟道CH与虚设沟道DCH1和DCH2设置在y方向上彼此相邻的两个分离绝缘层110之间，并且水平部分SP可以在x方向上延伸。然而，本发明构思的示例实施例不限于此。

水平部分SP可以在下端上具有围绕沟道CH以及虚设沟道DCH1和DCH2的圆形形状，并且可以在虚设沟道DCH1和DCH2以及沟道CH的至少部分之间具有彼此连接的板形状。然而，在示例实施例中，水平部分SP的形状可以变化。在示例实施例中，可以省略水平部分SP的侧表面上的水平填充层107。在示例实施例中，水平部分SP的至少一部分可以设置在衬底101内。

水平部分SP可以包括沟道区域140、栅极介电层145和沟道绝缘层150的部分。例如，水平部分SP可以形成为：沟道区域140、栅极介电层145和从沟道CH和虚设沟道DCH1和DCH2在水平方向上延伸的沟道绝缘层150。栅极介电层145可以设置在水平部分SP的外部区域中，并且水平部分SP的内部区域可以被沟道绝缘层150填充。

水平填充层107可以填充水平部分SP和分离绝缘层110之间的空间，并且可以平行于水平部分SP设置。例如，水平填充层107可以与水平部分SP一起形成与衬底101的上表面平行的单层。水平填充层107可以由例如导电材料或半导体材料形成。然而，水平填充层107的材料不限于此。

源极线160可以连接到虚设沟道DCH1和DCH2的至少部分。例如，在一个示例实施例中，源极线160连接到第一虚设沟道DCH1的至少部分。源极线160可以与位线170电绝缘，并且可以在位线170的下部中在垂直于位线170的方向上延伸。然而，本发明构思的示例实施例不限于此。

接触插塞175可以分别设置在沟道CH的上部中，并且可以将沟道焊盘155连接到位线170。在示例实施例中，接触插塞175可以具有接触插塞175的宽度朝其下部减小的形状。

位线170可以在y方向上延伸，并且可以连接到上部绝缘区域SS与第一分离区域SR1和第二分离区域SR2之间的每个沟道CH。在示例实施例中，用于上述连接的附加布线结构也可以设置在位线170的下部中。

源极线160、接触插塞175和位线170可以包括导电材料，例如金属。例如，源极线160，接触插塞175和位线170可以包括钨(W)、铜(Cu)、铝(Al)等。

单元区域绝缘层190可以覆盖衬底101、衬底101上的栅电极130以及外围区域绝缘层290。单元区域绝缘层190可以由绝缘材料形成。

外围电路区域PERI可以包括基底衬底201、设置在基底衬底201上的电路器件220、电路接触插塞270和电路布线280。

基底衬底201可以具有在x方向和y方向上延伸的上表面。基底衬底201可以包括器件隔离层，从而可以限定有源区。包括杂质的源极/漏极区205可以设置在有源区的一部分中。例如，基底衬底201可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料。

电路器件220可以包括平面晶体管。每个电路器件220可以包括例如电路栅极介电层222、间隔物层224和电路栅电极225。源极/漏极区205可以在电路栅电极225的两侧上设置在基底衬底201中。

外围区域绝缘层290可以设置在基底衬底201上的电路器件220上。电路接触插塞270可以穿透外围区域绝缘层290，并且可以连接到源极/漏极区205。可以通过电路接触插塞270将电信号施加到电路器件220。在未示出的区域中，电路接触插塞270也可以连接至电路栅电极225。电路布线280可以连接至电路接触插塞270，并且可以设置为多层。

图5A和图5B是示出根据示例实施例的栅电极的图。

图5A和图5B分别示出了围绕第一虚设沟道DCH1的串选择电极130S和接地选择电极130G的x-y平面上的截面。串选择电极130S可以是图3和图4A至图4C所示的串选择电极130Sa和130Sb，并且接地选择电极130G可以是第一和第二接地选择电极130G1a、130G1b、130G2a和130G2b，特别地第二接地选择电极130G2a和130G2b。在第一虚设沟道DCH1中，可以从外部区域顺序地设置栅极介电层145、沟道区域140和沟道绝缘层150。阻挡层145’的一部分(例如，栅极介电层的一部分)也可以设置在第一虚设沟道DCH1的外部区域中。

如图5A所示，串选择电极130S可以被上部绝缘区域SS划分，并且因此可以包括相对于第一虚设沟道DCH1在y方向上彼此分离的部分。因此，在示例实施例中，第一虚设沟道DCH1没有被串选择电极130S(栅电极130)完全围绕，并且侧表面的至少一部分可以与上部绝缘区域SS中的上部分离绝缘层103接触。因此，在示例实施例中，第一虚设沟道DCH1中的沟道区域140不接收与上部绝缘区域SS相邻的区域中由串选择电极130S的电压产生的效应。因此，即使当可以使晶体管截止的电压被施加到串选择线SSL1和SSL2(见图2A和图2B)时，串选择晶体管SST也不能保持完全的截止状态。

在示例实施例中，串选择电极130S可以被上部绝缘区域SS和第一虚设沟道DCH1两者划分。例如，串选择电极130S可以在其中未设置第一虚设沟道DCH1的区域中被上部绝缘区域SS划分，并且串选择电极130S可以在其中设置有第一虚设沟道DCH1的区域中被第一虚设沟道DCH1划分。在其中设置有第一虚设沟道DCH1的区域中，串选择电极130S可以沿着第一虚设沟道DCH1的相对的外边界延伸，并且沿着外边界延伸的部分不彼此接触。

在示例实施例中，如图5B所示，围绕第一虚设沟道DCH1的接地选择电极130G未被上部绝缘区域SS划分。因此，在示例实施例中，第一虚设沟道DCH1被接地选择电极130G(栅电极130)完全围绕。例如，接地选择电极130G可以完全围绕第一虚设沟道DCH1的侧表面。围绕沟道CH的串选择电极130S和接地选择电极130G也可以具有上述结构。

因此，根据所施加的电压，接地选择晶体管GST1和GST2可以维持完全的截止状态。如图4A至图4C所示，由设置在串选择电极130Sa和130Sb的下部中的第二接地选择电极130G2a和130G2b形成的第二接地选择晶体管GST2的结构可以不同于在上部中包括串选择电极130Sa和130Sb在内的串选择晶体管SST的结构。因此，与串选择晶体管SST不同，第二接地选择晶体管GST2可以根据施加到栅电极130的电压而完全截止。由于上述特性，当执行半导体器件的编程操作时，第一虚设沟道DCH1可以维持升压状态。下面将参考图6A和图6B更详细地描述上述配置。

图6A和图6B是根据示例实施例的半导体器件的操作的图。

为了便于说明，图6A中省略了一些元件。例如，图6A仅简要地示出了某些元件以描述关于与图4A相对应的截面的电连接关系。图6B是用于描述当在半导体器件中执行编程操作、擦除操作和读取操作时偏置存储器单元串的方法的表。

图6A示出了第一沟道CH1至第四沟道CH4和单个第一虚设沟道DCH1。第一沟道CH1和第二沟道CH2以及第三沟道CH3和第四沟道CH4可以分别共享第一串选择线SSL1和第二串选择线SSL2，并且可以连接到不同的位线BL1和BL2。

图6B示出了在第一沟道CH1的存储器单元串中由第一字线WL1提供的存储器单元的编程中何时施加编程电压的偏压方法。可以将编程电压Vpgm施加到第一字线WL1(选定字线)，并且可以将通过电压Vpass施加到未选定字线。可以将0V或接地电压施加到连接到第一沟道CH1的第二位线BL2，并且可以将电源电压Vcc施加到第一位线BL1。可以将电源电压Vcc施加到第一串选择线SSL1，并且可以将0V或接地电压施加到第二串选择线SSL2。可以将0V或接地电压施加到第一接地选择线GSL1，并且可以将电源电压Vcc施加到第二接地选择线GSL2。可以将大于电源电压Vcc的工作电压施加到公共源极线CSL。

在这种情况下，串选择晶体管SST可以在偏置条件下在第一虚设沟道DCH1中处于截止状态，但是如参照图5A和图5B所述，由于栅电极可能不完全围绕沟道，因此串选择晶体管SST可以在导通状态下操作。然而，下部中的第二接地选择晶体管GST2可以维持截止状态，因此第一虚设沟道DCH1的沟道区域140可以维持升压状态。即，当共享字线WL0至WLn的存储器单元被编程时，第一虚设沟道DCH1中的沟道区域140可以保持编程禁止状态。因此，可以防止单元电流的减小，特别是当执行读取操作时单元电流的减小，并且可以确保单元电流。在示例实施例中，可以经由布线将0V或接地电压施加到用作本体接触插塞的第二虚设沟道DCH2。在这种情况下，沟道区域140可以不处于编程禁止状态，因此可以提高擦除操作的初始擦除速度。

在擦除操作和读取操作期间，第二接地选择晶体管GST2可以接收与施加到第一串选择线SSL1和第二串选择线SSL2以及第一接地选择晶体管GST1的电压相同的电压，或者可以处于与第一串选择线SSL1和第二串选择线SSL2以及第一接地选择晶体管GST1的电压状态相同的电压状态。在擦除操作期间，可以将擦除电压Vers施加到公共源极线CSL。上述配置可以涉及图3和图4A至图4C所示的示例，其中第一虚设沟道DCH1和第二虚设沟道DCH2连接至单个源极线160并进行操作。在第一虚设沟道DCH1和第二虚设沟道DCH2单独连接到各个布线的情况下，可以将擦除电压Vers施加到连接到第二虚设沟道DCH2的布线。

图7A和图7B是示出根据示例实施例的半导体器件的示意性截面图。

参照图7A，半导体器件100a的栅电极130还可以包括：虚设栅电极130D，设置在第二接地选择电极130G2a和130G2b与第二接地选择电极130G2a和130G2b的下部中的存储器单元电极130M之间。在示例实施例中，虚设栅电极130D不包括在半导体器件100a中的存储器单元中，并且当存储器单元操作时不执行任何特定功能。在示例实施例中，多个虚设栅电极130D可以向上和向下并排设置。

参照图7B，半导体器件100b的栅电极130可以进一步包括第一虚设栅电极130D1，第一虚设栅电极130D1设置在第二接地选择电极130G2a和130G2b与第二接地选择电极130G2a和130G2b的下部中的存储器单元电极130M之间，并且半导体器件100b的栅电极130还可以包括第二虚设栅电极130D2，第二虚设栅电极130D2设置在第二接地选择电极130G2a和130G2b与第二接地选择电极130G2a和130G2b的上部中的串选择电极130Sa和130Sb之间。在这种情况下，上部绝缘区域SS(见图3)可以从其上部延伸到第二虚设栅电极130D2，并且可以在y方向上划分第二虚设栅电极130D2以及串选择电极130Sa和130Sb。而且，平面上的第二分离区域SR2和第三分离区域SR3a和SR3b的端部(见图3)可以位于第二虚设栅电极130D2上。然而，本发明构思的示例实施例不限于此。如图7A和图7B所示，在示例实施例中，虚设栅电极130D、130D1和130D2可以设置在各种位置中。

图8A和图8B是示出根据示例实施例的半导体器件的示意性平面图。

参照图8A，半导体器件100c可以进一步包括设置在第二分离区域SR2与第三分离区域SR3a之间的下部绝缘区域LS。下部绝缘区域LS可以包括沿x方向在同一个线上彼此间隔开的第二分离区域SR2与第三分离区域SR3a之间的区域。

下部绝缘区域LS可以在y方向上完全分离包括最下部栅电极130的一个或多个栅电极130。例如，下部绝缘区域LS可以与第二分离区域SR2和第三分离区域SR3a一起在y方向上分离第一接地选择电极130G1a和130G1b。因此，下部绝缘区域LS可以穿透第一接地选择电极130G1a和130G1b。在半导体器件100c中，如在图2A所示的电路图中，第一接地选择线GSL1a和GSL1b可以在字线WL0至WLn的下部中被分成两个接地选择线。

在示例实施例中，上部中的第二接地选择电极130G2a和130G2b也可以在与下部绝缘区域LS的位置相同的位置中彼此分离。在这种情况下，第二接地选择电极130G2a和130G2b可以与第一接地选择线GSL1a和GSL1b类似地以分离的形式设置。

参照图8B，在半导体器件100d中，第二分离区域SR2可以延伸到第二接地选择电极130G2a和130G2b的右侧。例如，第二分离区域SR2可以穿透第二接地选择电极130G2a和130G2b，并且可以延伸到第二接地选择电极130G2a和130G2b的下部中的存储器单元电极130M或虚设栅电极。因此，第二分离区域SR2和第三分离区域SR3a彼此间隔开的位置可以与图3所示的示例不同。

在一个示例实施例中，第二接地选择电极130G2a和130G2b可以通过第二分离区域SR2在y方向上彼此隔离。因此，在半导体器件100d中，如图2B中的电路图所示，第二接地选择电极130G2a和130G2b中的每一个可以在字线WL0至WLn的上部中被划分成两个接地选择电极。在这种情况下，第一接地选择线GSL1a和GSL1b中的每一个可以在字线WL0至WLn的下部中作为单个线彼此集成。然而，本发明构思的示例实施例不限于此。

上部绝缘区域SS也可以在类似于第二分离区域SR2的平面上延伸到右侧。即使在这种情况下，在与图4B相对应的截面上，上部绝缘区域SS也可以从上部仅向上延伸至串选择电极130Sa和130Sb。应当理解，上部绝缘区域SS在平面上的布置不限于图8B所示的示例。

图9是示出根据示例实施例的半导体器件的示意性平面图。

参照图9，与图3所示的示例实施例不同，在半导体器件100e中，仅一种类型的虚设沟道DCH可以沿上部绝缘区域SS布置。例如，虚设沟道DCH可以用作公共源极线CSL的接触插塞。在这种情况下，虚设沟道DCH的沟道焊盘155可以包括类似于沟道CH的第一导电类型的杂质。第一导电型杂质可以是例如n型杂质，并且可以包括例如磷(P)、砷(As)等。在这种情况下，可以在擦除操作中在不从布线接收擦除电压的情况下，擦除半导体器件100e的存储器单元。例如，可以使用栅极感应的漏极泄漏(GIDL)现象来执行擦除操作。

图10是示出根据示例实施例的半导体器件的示意性平面图。

图11A和图11B是示出根据示例实施例的半导体器件的示意性截面图。图11A和图11B分别示出了沿图10的线IV-IV′和V-V’截取的截面图。

参照图10以及图11A至图11B，半导体器件100f可以进一步包括将虚设沟道DCH1和DCH2彼此连接的沟道连接部分CR。因此，在半导体器件100f中，代替上部绝缘区域SS，也可以在设置有上部绝缘区域SS的区域中设置沟道连接部分CR。

沟道连接部分CR可以在串选择电极130Sa和130Sb的高度处在水平方向上将相邻的虚设沟道DCH1和DCH2彼此连接。在示例实施例中，沟道连接部分CR可以在平面上在x方向上间歇地布置，使得沟道连接部分CR可以仅设置在虚设沟道DCH1和DCH2的部分之间。

从虚设沟道DCH1和DCH2延伸的栅极介电层145、沟道区域140和沟道绝缘层150可以设置在沟道连接部分CR中。然而，在示例实施例中，根据在z方向上截取的沟道连接部分CR的长度L1，可以省略层的一部分。例如，沟道连接部分CR可以用栅极介电层145和沟道区域140填充。沟道连接部分CR的下表面可以设置在层间绝缘层120内，并且上表面可以设置在单元区域绝缘层190内。在示例实施例中，沟道连接部分CR的长度L1和沟道连接部分CR的上表面和下表面的位置可以变化。例如，在示例实施例中，沟道连接部分CR的下表面可以连接至水平部分SP。

当半导体器件100f工作时，载流子可以沿沟道连接部分CR中的沟道区域140移动。因此，当将电信号施加到通过沟道连接部分CR彼此连接的虚设沟道DCH1和DCH2之一时，载流子也可以通过沟道连接部分CR移动到施加有电信号的虚设沟道DCH1和DCH2的沟道区域140。沟道连接部分CR还可以应用于包括图9所示的半导体器件100e在内的其他示例实施例。

图12是示出根据示例实施例的半导体器件的示意性截面图。

参考图12，半导体器件100g可以包括存储器单元区域CELL和外围电路区域PERI。在半导体器件100g中，外围电路区域PERI可以设置在存储器单元区域CELL的至少一侧上。存储器单元区域CELL的描述可以与以上参考图3以及图4A至图4C描述的存储器单元区域CELL的描述相同。

外围电路区域PERI可以包括：电路器件220，设置在其上设置有存储器单元区域CELL的同一衬底101上；源极/漏极区205，设置在衬底101中；电路接触插塞270；以及电路布线280。单元区域绝缘层190或另一绝缘层可以设置在电路器件220的上部中。电路器件220也可以称为外围电路。

在存储器单元区域CELL中的栅电极130中，第一接地选择电极130G1a和130G1b、存储器单元电极130M、第二接地选择电极130G2a和130G2b以及串选择电极130Sa和130Sb可以由设置在外围电路区域PERI中的电路器件220独立地控制。例如，在一个示例实施例中，第一接地选择电极130G1a和130G1b、第二接地选择电极130G2a和130G2b以及串选择电极130Sa和130Sb分别电连接到不同的电路器件220。

图13是示出根据示例实施例的半导体器件的示意性截面图。

参照图13，在半导体器件100h中，与图4A至图4C所示的示例实施例不同，水平部分Spa可以被配置为水平导电层107a。

水平导电层107a可以包括导电材料例如金属材料例如钨(W)、和/或半导体材料例如掺杂的多晶硅。水平导电层107a可以连接到沟道CH以及虚设沟道DCH1和DCH2的下端，并且可以平行于衬底101的上表面设置，使得水平导电层107a可以在沟道CH以及虚设沟道DCH1和DCH2的至少部分之间具有连接结构。可以在形成水平导电层107a之后随后形成沟道CH和虚设沟道DCH1和DCH2，并且沟道CH和虚设沟道DCH1和DCH2的下端可以凹入水平导电层107a中，或者可以与水平导电层107a接触。可以在沟道CH以及虚设沟道DCH1和DCH2的下端上去除栅极介电层145的一部分，并且沟道区域140可以连接至水平导电层107a。

在示例实施例中，水平部分Spa的至少一部分可以设置在衬底101内，并且水平导电层107a可以构成衬底101的上部区域。

图14A至图14I是根据示例实施例的制造半导体器件的方法的示意性截面图。图14A至图14I示出了与图4A所示的区域相对应的区域。

参照图14A，可以在基底衬底201上形成包括电路器件220和下部布线结构在内的外围电路区域PERI。

电路栅极介电层222和电路栅电极225可以依次形成在基底衬底201上。可以使用例如原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺来形成电路栅极介电层222和电路栅电极225。电路栅极介电层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅或金属硅化物层中的至少一种形成。然而，本发明构思的示例实施例不限于此。间隔物层224和源极/漏极区205可以形成在电路栅极介电层222和电路栅电极225的两个侧壁上。在示例实施例中，间隔物层224可以被配置为多个层。源极/漏极区205可以例如通过执行离子注入工艺来形成。

下部布线结构中的电路接触插塞270可以通过以下操作而形成：在部分地形成外围区域绝缘层290之后，部分地蚀刻外围区域绝缘层290，并填充导电材料。可以通过沉积和图案化导电材料来形成下部布线280。

外围区域绝缘层290可以包括多个绝缘层。外围区域绝缘层290可以在形成下部布线结构的阶段中部分地形成，并且可以在最上部的下部布线280的上部中部分地形成，使得外围区域绝缘层290可以覆盖电路器件220和下部布线结构。

参照图14B，为了在外围电路区域PERI上形成存储器单元区域CELL，可以形成衬底101，可以在衬底101上形成水平填充层107，可以交替地堆叠牺牲层180和层间绝缘层120，并且可以形成单元区域绝缘层190。

水平填充层107的一部分可以通过后续工艺用图4A所示的水平部分SP代替，并且牺牲层180可以是由栅电极130代替的层。水平填充层107和牺牲层180可以由与层间绝缘层120的材料不同的材料形成，并且可以由相对于层间绝缘层120具有蚀刻选择性且在特定蚀刻条件下被蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且水平填充层107和牺牲层180可以由与从硅、氧化硅、碳化硅和氮化硅中所选的层间绝缘层120的材料不同的材料形成。水平填充层107可以由对牺牲层180具有蚀刻选择性且可蚀刻的材料形成。例如，水平填充层107可以是多晶硅，并且牺牲层180可以是氮化硅。

在示例实施例中，层间绝缘层120的厚度不相同。例如，最下部中的层间绝缘层120可以具有相对小的厚度，而最上部中的层间绝缘层120可以具有相对大的厚度。层间绝缘层120和牺牲层180的厚度和膜的数量可以变化，并且因此可以与图14B所示的示例不同。

单元区域绝缘层190可以覆盖牺牲层180和层间绝缘层120的堆叠结构的上表面。

参照图14C，可以形成穿透水平填充层107、牺牲层180和层间绝缘层120的堆叠结构的沟道孔CHH。

可以通过在未示出的区域中部分地去除牺牲层180和层间绝缘层120来形成上部绝缘区域SS中包括的上部分离绝缘层103(参见图4B)。可以通过以下方式形成上部绝缘区域SS：使用掩模层暴露其中形成有上部绝缘区SS的区域，从最上部去除一定数量的牺牲层180和层间绝缘层120，并沉积绝缘材料。串分离区域SS可以延伸到设置在图4A所示的串选择电极130Sa和130Sb的下部中的层间绝缘层120中。上部分离绝缘层103的材料可以与牺牲层180的材料不同。例如，上部分离绝缘层103的材料可以与层间绝缘层120的材料相同。在参照图10以及图11A至图11B描述的示例实施例中，上部分离绝缘层103可以由例如与层间绝缘层120和牺牲层180的材料不同的材料或者由与水平填充层107的材料相同的材料形成，并且当在后续工艺中部分去除水平填充层107时，可以去除上部分离绝缘层103。

可以通过在其中形成沟道CH和虚设沟道DCH1和DCH2的区域中各向异性地蚀刻水平填充层107、牺牲层180和层间绝缘层120来形成沟道孔CHH，并且可以以孔的形式形成沟道孔CHH。由于堆叠结构的高度，在示例实施例中，沟道孔CHH的侧壁不垂直于衬底101的上表面。在示例实施例中，沟道孔CHH可以允许衬底101的一部分凹陷。在示例实施例中，沟道孔CHH可以仅延伸到水平填充层107的上表面或水平填充层107的内部区域，使得水平填充层107可以在下端暴露。

参照图14D，可以通过沟道孔CHH部分地去除水平填充层107来形成水平隧道部分LT。

可以通过干法蚀刻工艺(例如气相蚀刻(GPE)工艺)去除水平填充层107，并且可以在允许保留层间绝缘层120和牺牲层180的同时选择性地去除水平填充层107。另外，通过控制诸如工艺时间等工艺条件，水平填充层107的仅一部分可以在水平方向上从沟道孔CHH去除。在形成水平隧道部分LT之后，上部中的层间绝缘层120和牺牲层180的堆叠结构可以由剩余的水平填充层107支撑。

在示例实施例中，水平填充层107可以包括水平设置的多个层，并且在该阶段中可以去除这些层之一，从而形成水平隧道部分LT。

参照图14E，可以在沟道孔CHH和水平隧道部分LT中依次形成栅极介电层145、沟道区域140、沟道绝缘层150和沟道焊盘155的至少一部分，并且可以将杂质注入到沟道焊盘155中，从而形成沟道CH、虚设沟道DCH1和DCH2以及水平部分SP。

栅极介电层145可以被配置为通过例如ALD工艺或CVD工艺具有均匀的厚度。整个栅极介电层145、或栅极介电层145的一部分可以在该阶段中形成，并且栅极介电层145的沿沟道孔CHH垂直于衬底101延伸的部分可以在该阶段中形成。沟道区140可以形成在沟道孔CHH中的栅极介电层145上。沟道绝缘层150可以填充沟道孔CHH，并且可以由绝缘材料形成。在示例实施例中，沟道区域140之间的空间可以用导电材料而不是沟道绝缘层150填充。沟道焊盘155可以由导电材料形成。例如，沟道焊盘155可以由多晶硅形成。

栅极介电层145、沟道区域140和沟道绝缘层150可以在沟道孔CHH的下端中延伸至水平隧道部分LT，并且可以依次堆叠在水平隧道部分LT的侧壁、上表面和下表面上。

杂质可以被注入到沟道焊盘155中。使用掩模层，可以将不同类型的导电杂质注入到沟道CH、第一虚设沟道DCH1和第二虚设沟道DCH2中。在示例实施例中，当形成沟道焊盘155时也可以注入杂质，而无需另外执行离子注入工艺。

参照图14F，可以形成穿透水平填充层107、牺牲层180和层间绝缘层120的堆叠结构的开口OP，并且可以通过开口OP去除牺牲层180。

在形成开口OP之前，可以将形成单元区域绝缘层190的绝缘材料另外沉积在沟道CH以及虚设沟道DCH1和DCH2上。

开口OP可以形成在图3所示的第一至第三分离区域SR1、SR2、SR3a和SR3b的位置中。可以通过使用光刻工艺形成掩模层并各向异性地蚀刻堆叠结构来形成开口OP。开口OP可以以在x方向上延伸的沟槽的形式形成，并且衬底101可以在开口OP的下部中暴露。在示例实施例中，开口OP可以仅延伸到水平填充层107的上表面，因此水平填充层107可以暴露在开口OP的下部中。

可以使用例如湿法蚀刻工艺相对于水平填充层107和层间绝缘层120选择性地去除牺牲层180。因此，可以在层间绝缘层120之间形成多个隧道部分，并且可以通过隧道部分暴露沟道CH和虚设沟道DCH1和DCH2的侧壁的部分。

参照图14G，可以通过用导电材料填充去除了牺牲层180的隧道部分来形成栅电极130，并且可以在开口OP中形成分离绝缘层110。

可以将导电材料填充在去除了牺牲层180的区域中。导电材料可以包括例如金属、多晶硅或金属硅化物材料。在形成栅电极130之后，可以通过附加工艺去除沉积在开口OP中的导电材料。

分离绝缘层110可以形成为填充开口OP。分离绝缘层110可以形成在与图3所示的第一至第三分离区域SR1、SR2、SR3a和SR3b相对应的区域中。

参照图14H，可以在虚设沟道DCH1和DCH2上形成包括源极线160的布线。

可以通过在图案化单元区域绝缘层190以暴露虚设沟道DCH1和DCH2的沟道焊盘155之后，沉积导电材料来形成源极线160。替代地，可以通过在沟道焊盘155上沉积导电材料并图案化导电材料来形成源极线160。在示例实施例中，源极线160可以连接到虚设沟道DCH1和DCH2，或者可以仅连接到第一虚设沟道DCH1。在这种情况下，可以在第二虚设沟道DCH2上形成另一布线。在示例实施例中，源极线160连接到所有虚设沟道DCH。

参照图14I，可以形成接触插塞175和位线170。

可以通过以下方式形成接触插塞175：在通过蚀刻单元区域绝缘层190暴露出沟道CH的沟道焊盘155之后，用导电材料填充被蚀刻的部分。

再次参考图4A，可以在接触插塞175上形成位线170。位线170可以在y方向上延伸，并且可以允许在y方向上成行布置的沟道CH的沟道焊盘155连接到不同的位线170。为此，可以进一步包括附加的布线和接触插塞。

图15是根据示例实施例的示出包括半导体器件在内的电子设备的框图。

参照图15，电子设备1000可以包括通信单元1010(也称为通信电路)、输入单元1020(也称为输入电路)、输出单元1030(也称为输出电路)、存储器1040和处理器1050。

通信单元1010可以包括有线/无线通信模块，并且可以包括无线互联网模块、近场通信模块、GPS模块、移动通信模块等。通信单元1010中包括的有线或无线通信模块可以基于各种通信标准来连接到外部通信网络，并且可以发送和接收数据。输入单元1020可以是提供给用户以控制电子设备1000的操作的模块。输入单元1020可以包括例如机械开关、触摸屏、语音识别模块等，并且可以进一步包括用户可以向其输入数据的各种传感器模块。输出单元1030可以以例如语音或图像的形式输出在电子设备1000中处理的信息。

存储器1040可以例如存储用于处理或控制处理器1050的程序，或者可以存储数据。存储器1040可以包括在前述示例实施例中描述的(例如，参照图3和图13描述的)一个或多个半导体器件，并且可以被嵌入在电子设备1000中或者可以通过接口与处理器1050通信。处理器1050可以控制电子设备1000中包括的单元的操作。处理器1050可以执行与例如语音呼叫、视频呼叫、数据通信等有关的控制操作或处理操作，或者可以执行用于再现和管理多媒体信息的控制操作和处理操作。处理器1050还可以处理经由输入单元1020从用户传送来的输入并且可以经由输出单元1030输出结果，并且可以将用于控制电子设备1000的操作的数据存储在存储器1040中或者可以从存储器1040中检索数据。

根据上述示例实施例，通过在包括使用与存储器单元串的沟道相同类型的沟道的源极接触插塞在内的半导体器件中包括存储器单元晶体管的上部和下部中的接地选择晶体管，可以提供具有增加的集成密度和改进的可靠性的半导体器件。

如在本发明构思的领域中常见的，在功能块、单元和/或模块方面描述并在附图中示出示例实施例。本领域技术人员将理解，这些块、单元和/或模块通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等的电子(或光学)电路物理地实现，其中所述电子(或光学)电路可以使用基于半导体的制造技术或其它制造技术来形成。在块、单元和/或模块由微处理器等实现的情况下，它们可以使用软件(例如，微代码)来编程以执行本文讨论的各种功能，并且可以可选地由固件和/或软件驱动。备选地，每个块、单元和/或模块可以通过专用硬件实现或实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。

此外，在不脱离本发明构思的范围的情况下，示例实施例的每个块、单元和/或模块可以物理地分成两个或更多个交互和分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，示例实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。

在本发明构思的示例实施例中，提供了三维(3D)存储器阵列。3D存储器阵列在存储器单元阵列的一个或多个物理层级中单片地形成，所述存储器单元阵列具有设置在硅衬底上方的有源区域以及与那些存储器单元的操作相关联的电路，而不论这种相关联的电路在衬底上方还是在衬底内。术语“单片”意味着阵列的每一层级的层直接沉积在阵列的每一下层级的层上。

在本发明构思的示例实施例中，该3D存储器阵列包括竖直取向的竖直NAND串，使得至少一个存储器单元位于另一存储器单元之上。该至少一个存储器单元可以包括电荷陷阱层。通过引用并入本文的专利文献描述了用于三维存储器阵列的适合配置，其中三维存储器阵列被配置为多个层级，并在层级之间共享字线和/或位线。

尽管已经参考本发明构思的示例实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (25)

1.一种半导体器件，包括：

多个栅电极，在与衬底的上表面垂直的第一方向上彼此间隔开并堆叠，并且在与所述第一方向垂直的第二方向上延伸不同的长度；

第一沟道和第二沟道，穿透所述栅电极并在所述第一方向上延伸；

水平部分，设置在所述栅电极的下部中，并且将所述第一沟道和所述第二沟道的下部彼此连接；以及

源极线，设置在所述第二沟道的上部中并连接到所述第二沟道，

其中，所述栅电极包括：存储器单元中包括的存储器单元电极、设置在所述存储器单元电极的下部中的第一接地选择电极、设置在所述存储器单元电极的上部中的第二接地选择电极、以及设置在所述存储器单元电极的上部中的串选择电极。

2.根据权利要求1所述的半导体器件，还包括：

多个外围电路，与所述栅电极间隔开，

其中，所述第一接地选择电极、所述第二接地选择电极和所述串选择电极分别电连接到不同的外围电路。

3.根据权利要求1所述的半导体器件，

其中，所述第二接地选择电极设置在所述存储器单元电极与所述串选择电极之间，并且

其中，所述半导体器件还包括：上部绝缘区域，与所述第二沟道交叉，在所述第二方向上延伸，并且将所述栅电极之中的设置在最上部中的串选择电极分开。

4.根据权利要求3所述的半导体器件，其中，所述串选择电极被所述上部绝缘区域和所述第二沟道分开。

5.根据权利要求4所述的半导体器件，其中，所述第二接地选择电极完全围绕所述第二沟道的侧表面。

6.根据权利要求1所述的半导体器件，其中，包括所述第二接地选择电极的晶体管的结构不同于包括所述串选择电极的晶体管的结构。

7.根据权利要求1所述的半导体器件，还包括：

位线，设置在所述第一沟道的上部中并连接到所述第一沟道。

8.根据权利要求1所述的半导体器件，其中，所述栅电极还包括设置在所述存储器单元电极与所述第二接地选择电极之间的第一虚设栅电极。

9.根据权利要求8所述的半导体器件，其中，所述栅电极还包括设置在所述第二接地选择电极与所述串选择电极之间的第二虚设栅电极。

10.根据权利要求1所述的半导体器件，其中，所述第二接地选择电极是两个第二接地选择电极中的一个，并且所述串选择电极是两个串选择电极中的一个。

11.根据权利要求1所述的半导体器件，

其中，所述衬底包括堆叠有所述栅电极的第一区域和所述栅电极延伸不同长度的第二区域，并且

其中，所述半导体器件还包括：

多个第一分离区域，穿透所述栅电极，在所述第二方向上延伸，并且将所述栅电极分离；

第二分离区域，穿透所述栅电极并在所述第二方向上从两个相邻的第一分离区域之间的第一区域延伸；以及

第三分离区域，在所述第二区域中在所述第二方向上与所述第二分离区域间隔开。

12.根据权利要求11所述的半导体器件，其中，所述第二分离区域和所述第三分离区域分别穿透所述第二接地选择电极的一部分。

13.根据权利要求12所述的半导体器件，其中，所述第二接地选择电极作为单层设置在两个第一分离区域之间。

14.根据权利要求11所述的半导体器件，其中，所述第二分离区域穿透所述串选择电极和所述第二接地选择电极。

15.根据权利要求14所述的半导体器件，其中，所述第二接地选择电极在两个第一分离区域之间被分为两层。

16.根据权利要求1所述的半导体器件，还包括：

第三沟道，穿透所述栅电极并在所述第一方向上延伸，并且通过所述水平部分连接到所述第一沟道和所述第二沟道，

其中，所述第一沟道至所述第三沟道包括多个沟道焊盘，所述多个沟道焊盘设置在上端上并且包括杂质，并且

其中，设置在所述第一沟道和所述第二沟道中的沟道焊盘包括第一导电类型的杂质，并且设置在所述第三沟道中的沟道焊盘包括第二导电类型的杂质。

17.一种半导体器件，包括：

位线；

源极线；

第一单元串；以及

第二单元串，

其中，所述第一单元串和所述第二单元串中的每一个包括彼此串联连接的多个存储器单元晶体管、设置在所述存储器单元晶体管的第一端上的第一接地选择晶体管、设置在所述存储器单元晶体管的第二端上的第二接地选择晶体管、以及串选择晶体管，

其中，所述第一单元串连接到所述位线，并且所述第二单元串与所述位线分离并且连接到所述源极线。

18.根据权利要求17所述的半导体器件，其中，在所述第二单元串中，所述第二接地选择晶体管的结构不同于所述串选择晶体管的结构。

19.根据权利要求17所述的半导体器件，其中，所述第一单元串的串选择晶体管的结构不同于所述第二单元串的串选择晶体管的结构。

20.根据权利要求17所述的半导体器件，其中，所述第一单元串是存储器单元串，并且所述第二单元串是不构成存储器单元的虚设单元串。

21.根据权利要求17所述的半导体器件，还包括：

第一电路至第四电路，分别驱动所述第一接地选择晶体管、所述存储器单元晶体管、所述第二接地选择晶体管和所述串选择晶体管，

其中，所述第一电路至所述第四电路在所述存储器单元晶体管的编程操作中被单独地控制。

22.根据权利要求21所述的半导体器件，

其中，所述第一电路向所述第一接地选择晶体管的栅电极施加第一工作电压，

其中，所述第二电路向所述存储器单元晶体管的栅电极之中的选定存储器单元电极施加编程电压，

其中，所述第三电路向所述第二接地选择晶体管的栅电极施加大于所述第一工作电压的第二工作电压，并且

其中，所述第四电路向所述串选择晶体管的栅电极施加所述第二工作电压。

23.根据权利要求22所述的半导体器件，还包括：

第三单元串，连接到所述位线；以及

第五电路，向所述第三单元串的串选择晶体管的栅电极施加小于所述第二工作电压的第三工作电压。

24.一种半导体器件，包括：

多个栅电极，包括：在与衬底的上表面垂直的方向上彼此间隔开且堆叠的存储器单元电极、设置在所述衬底与所述存储器单元电极之间的第一接地选择电极、设置在所述存储器单元电极上的串选择电极、以及设置在所述存储器单元电极上的第二接地选择电极，

其中，所述存储器单元电极包括在存储器单元中；

多个沟道，穿透所述栅电极并延伸到所述衬底上，并构成所述存储器单元；以及

虚设沟道，穿透所述栅电极并延伸到所述衬底上，并且电连接到源极线。

25.根据权利要求24所述的半导体器件，其中，由所述第二接地选择电极和所述虚设沟道构成的晶体管的结构不同于由所述串选择电极和所述虚设沟道构成的晶体管的结构。

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