KR102600997B1 - 메모리 장치 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 제1 영역과 제2 영역을 가지며, 상기 제1 및 제2 영역 각각에 포함되는 불순물의 농도 및 도전형 중 적어도 하나는 서로 다른 기판, 상기 기판 상에 적층되는 복수의 게이트 전극층, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 게이트 전극층을 관통하며, 상기 제1 영역과 연결되는 복수의 제1 채널 구조체, 및 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 게이트 전극층 중 적어도 일부를 관통하며, 상기 복수의 게이트 전극층 하부에서 상기 제2 영역과 연결되는 복수의 제2 채널 구조체를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 수직 구조의 메모리 장치에 포함되는 더미 채널 영역에서 발생하는 특성 열화를 방지하고 메모리 장치의 안정적인 동작을 확보하고자 하는 데에 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 제1 영역과 제2 영역을 가지며, 상기 제1 및 제2 영역 각각에 포함되는 불순물의 농도 및 도전형 중 적어도 하나는 서로 다른 기판, 상기 기판 상에 적층되는 복수의 게이트 전극층, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 게이트 전극층을 관통하며, 상기 제1 영역과 연결되는 복수의 제1 채널 구조체, 및 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 게이트 전극층 중 적어도 일부를 관통하며, 상기 복수의 게이트 전극층 하부에서 상기 제2 영역과 연결되는 복수의 제2 채널 구조체를 포함하고, 상기 제1 및 제2 영역 각각에 포함되는 불순물의 농도 및 도전형 중 적어도 하나는 서로 다르다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 수직하는 방향으로 연장되는 복수의 제1 채널 구조체와, 상기 복수의 제1 채널 구조체 중 적어도 일부에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층을 포함하는 셀 어레이 영역, 및 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 제2 채널 구조체와, 상기 셀 어레이 영역으로부터 연장되는 상기 복수의 게이트 전극층에 연결되는 복수의 게이트 컨택 플러그를 포함하는 컨택 영역을 포함하며, 상기 기판은 서로 다른 불순물 농도를 갖는 제1 및 제2 영역을 포함하며, 상기 제2 영역의 적어도 일부는 상기 컨택 영역에서 상기 복수의 제2 채널 구조체와 연결된다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 제1 도전형의 불순물을 포함하는 제1 영역, 및 상기 제1 도전형과 다른 제2 도전형의 불순물을 포함하는 제2 영역을 갖는 기판, 상기 기판 상에 교대로 적층되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 게이트 구조체, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 게이트 구조체를 관통하는 복수의 제1 채널 구조체와 복수의 제2 채널 구조체, 및 상기 게이트 구조체 상에서 상기 복수의 제1 채널 구조체와 연결되고 상기 복수의 제2 채널 구조체와 분리되는 복수의 비트 라인을 포함하며, 상기 제1 영역은 상기 복수의 제1 채널 구조체와 연결되고, 상기 제2 영역은 상기 게이트 구조체 하부에서 상기 복수의 제2 채널 구조체와 연결된다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 기판은 채널 영역 하부에 위치하는 제1 영역 및 더미 채널 영역 하부에 위치하는 제2 영역을 포함하며, 제1 영역과 제2 영역은 서로 다른 불순물 특성을 갖는다. 상기와 같은 구조로부터, 메모리 장치 동작 시에 더미 채널 영역에서 발생하는 특성 열화를 방지할 수 있으며, 메모리 장치의 신뢰성 및 수명을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 평면도이다.
도 4는 도 3의 A 영역을 확대 도시한 도이다.
도 5는 본 발명의 실시예에 따른 메모리 장치에 포함되는 기판의 일부 영역을 나타낸 평면도이다.
도 6은 도 5의 Ⅰ-Ⅰ` 방향의 단면을 도시한 단면도이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 8은 도 7의 A1 영역을 부분 도시한 사시도이다.
도 9는 도 7의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다.
도 10은 도 7의 Ⅲ-Ⅲ` 방향의 단면을 도시한 단면도이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 12는 도 11의 B1 영역을 부분 도시한 사시도이다.
도 13은 도 11의 Ⅳ-Ⅳ` 방향의 단면을 도시한 단면도이다.
도 14는 도 11의 Ⅴ-Ⅴ` 방향의 단면을 도시한 단면도이다.
도 15는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 16은 도 15의 Ⅵ-Ⅵ` 방향의 단면을 도시한 단면도이다.
도 17은 도 15의 Ⅶ-Ⅶ` 방향의 단면을 도시한 단면도이다.
도 18은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 19 내지 도 35는 도 7 내지 도 10에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 36 내지 도 47은 도 11 내지 도 14에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 48 내지 도 59는 도 15 내지 도 17에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 60은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 소자(1)는 메모리 셀 어레이(2), 로우 디코더(3) 및 코어 로직 회로(6)를 포함할 수 있다. 코어 로직 회로(6)는 읽기/쓰기(read/write) 회로(4) 및 제어 회로(5)를 포함할 수 있다.
메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(3)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(4)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(2)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
읽기/쓰기 회로(4)는 제어 회로(5)로부터 수신하는 명령에 따라 메모리 셀 어레이(2)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(4)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(4)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(5)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(33) 및 읽기/쓰기 회로(4)의 동작을 제어할 수 있다. 메모리 셀 어레이(2)에 저장된 데이터를 읽어오는 경우, 제어 회로(5)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 읽기/쓰기 회로(4)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(2)에 데이터를 쓰는 경우, 제어 회로(5)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다. 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)은 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다. 한편, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이 및 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 셀이 더 배치될 수도 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판에 형성된 웰 영역을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀(MC1~MCn)에 기록된 데이터를 지우는 소거 동작이 실행될 수 있다.
한편, 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 더미 스트링(DS)은 비트 라인(BL1-BLm)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
특정 메모리 셀(MC1-MCn)에 데이터를 기록하는 쓰기 동작 및 데이터를 삭제하는 소거 동작이 실행될 때, 스트링 선택 라인(SSL), 공통 소스 라인(CSL), 게이트 선택 라인(GSL), 워드 라인(WL1-WLn), 및 비트 라인(BL1-BLm)에 공급되는 전압은 아래의 표 1과 같을 수 있다.
쓰기 동작 소거 동작
선택된 WL VPGM 0V
선택되지 않은 WL VPASS
선택된 SSL VCC FLOATING
선택되지 않은 SSL GND
선택된 BL GND FLOATING
선택되지 않은 BL VCC
GSL GND FLOATING
CSL VCC FLOATING
기판(PPW) GND VERA
표 1에 나타낸 바와 같이, 원하는 메모리 셀(MC1-MCn)에 데이터를 기록하기 위해, 원하는 메모리 셀(MC1-MCn)과 연결된 비트 라인(BL1-BLm)에는 접지 전압(GND)이 인가되고, 원하는 메모리 셀(MC1-MCn)과 연결되지 않은 다른 비트 라인(BL1-BLm)에는 전원 전압(VCC)이 공급될 수 있다. 따라서, 어떠한 비트 라인(BL1-BLm)과도 연결되지 않는 더미 스트링(DS)에서는 쓰기 동작이 일어나지 않을 수 있다.
반면, 메모리 셀(MC1-MCn)에 기록된 데이터를 삭제하는 소거 동작은 메모리 블록 단위로 실행되며, 기판의 웰 영역에 소거 전압(VERA)이 인가되어 메모리 셀(MC1-MCn)에 축적된 전하를 제거하는 방식으로 이뤄질 수 있다. 더미 스트링(DS)도 다른 메모리 셀 스트링(S)과 마찬가지로 접지 선택 트랜지스터(GST)를 통해 기판의 웰 영역(PPW)과는 연결될 수 있다. 따라서, 메모리 장치가 동작하는 동안, 더미 스트링(DS) 에서는 소거 동작만이 반복적으로 일어나며, 더미 스트링(DS)에 포함되는 메모리 셀(MC1-MCn)에 홀(hole)이 누적되는 효과가 나타날 수 있다. 이는 메모리 장치의 전반적인 특성 열화를 가져올 수 있다. 본 발명의 실시예에서는 이러한 문제를 해결할 수 있는 방안을 제안한다.
도 3 및 도 4는 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 평면도이다.
우선 도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 주변 회로 영역(P) 및 셀 영역(C)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 주변에 배치되며, 셀 영역(C)은 셀 어레이 영역(CAR) 및 컨택 영역(CTR)을 포함할 수 있다. 도 3에 도시한 실시예에서는, 셀 어레이 영역(CAR)이 컨택 영역(CTR)에 의해 둘러싸이고, 셀 영역(C)이 주변 회로 영역(P)에 의해 둘러싸이는 것으로 도시되었으나, 셀 어레이 영역(CAR), 컨택 영역(CTR), 및 주변 회로 영역(P)의 배치는 다양하게 변형될 수 있다.
도 4는 도 3의 A 영역을 확대 도시한 평면도이다. 도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 주변 회로 영역(P)에 배치되는 주변 회로 소자(190), 셀 영역(C)에 포함되는 제1 및 제2 채널 구조체 등을 포함할 수 있다. 일 실시예에서, 채널 영역(CH)은 제1 방향(도 4의 Y축 방향)을 따라 연장되는 비트 라인(BL)과 연결될 수 있다. 제1 및 제2 채널 구조체 각각은, 채널 영역(CH) 및 더미 채널 영역(DCH)으로 제공될 수 있다.
주변 회로 소자(190)와 채널 영역(CH), 더미 채널 영역(DCH) 등은 기판(101) 상에 형성될 수 있다. 기판(101)은 실리콘 등의 반도체 물질을 포함할 수 있으며, 서로 다른 불순물 특성을 갖는 제1 영역(102) 및 제2 영역(103)을 포함할 수 있다. 제2 영역(103)은 더미 채널 영역(DCH)의 하부에 배치되는 영역일 수 있으며, 제1 영역(102) 내에 위치할 수 있다. 일 실시예에서, 채널 영역(CH)은 그 하부에서 제1 영역(102)과 접촉하고, 더미 채널 영역(DCH)은 그 하부에서 제2 영역(103)과 접촉할 수 있다.
일 실시예에서, 제1 영역(102)은 P형 불순물을 포함하는 포켓 P-웰(Pocket P-Well) 영역으로 제공될 수 있다. 셀 영역(C)의 외곽에는 제1 영역(102)과 연결되는 복수의 웰 컨택(180)이 배치될 수 있다. 메모리 장치(100)에 포함되는 메모리 셀에 기록된 데이터를 지우는 소거 동작 시에, 웰 컨택(180)을 통해 제1 영역(102)에 소거 전압이 인가되어 메모리 셀에 축적된 전하를 제거할 수 있다. 이때, 제2 영역(103)이 형성되지 않아 더미 채널 영역(DCH)이 제1 영역(102)과 전기적으로 연결되는 경우, 비트 라인(BL)과 분리된 더미 채널 영역(DCH)에서는 쓰기 동작 없이 소거 동작 만이 반복적으로 실행될 수 있다. 따라서, 더미 채널 영역(DCH)에 의해 제공되는 메모리 셀에 반복적인 홀(hole)이 축적될 수 있으며, 메모리 장치의 막질 및 특성 열화를 초래할 수 있다.
도 4를 참조하면 본 발명의 실시예에서는, 더미 채널 영역(DCH)이 제1 영역(102)이 아닌 제2 영역(103) 상에 배치되어 제2 영역(103)과 전기적으로 연결될 수 있다. 제2 영역(103)은 제1 영역(102)과 다른 불순물 특성을 가질 수 있다. 일 실시예로, 제1 및 제2 영역(102, 103) 각각에 포함되는 불순물 농도와 불순물의 도전형 중 적어도 하나는 서로 다를 수 있다. 따라서 웰 컨택(180)을 통해 소거 동작을 위한 전압이 인가될 경우, 더미 채널 영역(DCH)을 통한 홀(hole)의 축적이 최소화될 수 있다. 일 실시예에서, 제2 영역(103)은 제1 영역(102)에 포함되는 P형 불순물과 다른 도전형의 N형 불순물을 포함하거나, 또는 제1 영역(102) 보다 낮은 농도로 P형 불순물을 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 장치에 포함되는 기판의 일부 영역을 나타낸 평면도이며, 도 6은 도 5에 도시한 기판의 Ⅰ-Ⅰ` 방향의 단면을 도시한 단면도이다.
일 실시예로, 도 5 및 도 6에 도시된 기판(101)의 영역은, 도 3에 도시한 메모리 장치(100)의 A 영역에 대응하는 영역일 수 있다. 도 5 및 도 6을 참조하면, 기판(101)은 제1 불순물을 포함하는 제1 영역(102) 및 제1 영역(102)과 다른 불순물 특성을 갖는 제2 영역(103)을 포함할 수 있다. 일 실시예에서, 제2 영역(103)은 제1 영역(102)과 같은 제1 불순물을 포함하거나, 또는 제1 영역(102)에 포함되는 제1 불순물과 다른 도전형의 제2 불순물을 포함할 수 있다.
제1 영역(102)과 제2 영역(103)이 모두 제1 불순물을 포함하는 경우, 제2 영역(103)의 불순물 농도는 제1 영역(102)의 불순물 농도보다 작을 수 있다. 즉, 제2 영역(103)은 제1 영역(102)보다 낮은 농도로 도핑될 수 있다. 제1 영역(102)보다 낮은 불순물 농도로 제2 영역(103)을 형성하기 위해, 제1 및 제2 영역(102, 103)에 제1 불순물을 주입할 수 있다. 이후, 제2 영역(103)만을 노출시키는 마스크를 형성하고, 제2 영역(103)에 제1 불순물과 다른 도전형을 갖는 제2 불순물을 주입하여 제2 영역(103)의 불순물 농도를 제1 영역(102)보다 낮출 수 있다. 일 실시예에서, 제1 및 제2 영역(102, 103)에 포함되는 제1 불순물은 P형 불순물일 수 있고, 제1 영역(102)은 포켓 P-웰(PPW) 영역으로 제공될 수 있다.
한편, 제1 영역(102)과 제2 영역(103) 각각은, 서로 다른 도전형을 갖는 제1 불순물 및 제2 불순물을 포함할 수 있다. 우선 제1 및 제2 영역(102, 103)에 제1 불순물을 주입한 후, 제2 영역(103)만을 노출시키는 마스크를 형성하고 제2 영역(103)에만 제2 불순물을 주입할 수 있다. 이때, 제2 영역(103)에 주입되는 제2 불순물의 농도는, 상기 마스크 형성 전에 제1 및 제2 영역(102, 103)에 주입되는 제1 불순물 농도보다 클 수 있다. 따라서, 제1 영역(102)은 제1 불순물로, 제2 영역(103)은 제2 불순물로 도핑될 수 있다.
한편, 도 5 및 도 6에 도시된 바와 같이, 제2 영역(103)은 제1 영역(102) 내에 존재할 수 있다. 제2 영역(103)의 두께는 제1 영역(102)의 두께보다 작을 수 있으며, 따라서 제2 영역(103)은 제1 영역(102)에 의해 둘러싸일 수 있다. 제1 영역(102)과 제2 영역(103)의 상면은 기판(101)의 상면과 함께 공면(co-planar)을 형성할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)에는 복수의 메모리 셀과 접지 선택 트랜지스터, 스트링 선택 트랜지스터 등을 갖는 복수의 메모리 셀 스트링이 포함될 수 있으며, 주변 회로 영역(P)에는 복수의 주변 회로 소자(190)가 포함될 수 있다. 복수의 주변 회로 소자(190) 각각은 활성 영역(191) 및 수평 게이트 전극층(192) 등을 포함할 수 있다.
셀 영역(C)은 제1 및 제2 채널 구조체, 제1 채널 구조체에 인접하도록 기판(101) 상에 적층되는 복수의 게이트 전극층에 연결되는 복수의 컨택(111-116: 110) 등을 포함할 수 있다. 제1 및 제2 채널 구조체는 채널 영역(CH) 및 더미 채널 영역(DCH)으로 각각 제공될 수 있다. 도 7에 도시한 실시예에서, 채널 영역(CH)과 더미 채널 영역(DCH) 및 복수의 컨택(110) 등은 Z축 방향을 따라 연장될 수 있으며, 기판의 상면은 X-Y 평면에 대응할 수 있다.
도 7의 실시예에서, 더미 채널 영역(DCH)의 단면의 직경은, 채널 영역(CH)보다 큰 것으로 도시되었으나, 반드시 이러한 형태로 한정되지는 않는다. 더미 채널 영역(DCH)의 단면이 채널 영역(CH)보다 작거나, 또는 같을 수도 있다. 한편, 복수의 컨택(110)에 연결되는 복수의 게이트 전극층은 X-Y 평면에 대응하는 기판의 상면에 Z축 방향을 따라 적층 배치될 수 있다.
채널 영역(CH)은 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 서로 이격되어 배치될 수 있다. 채널 영역(CH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 도 7에 도시한 바와 같이 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(105)을 사이에 두고 인접하는 채널 영역들(173)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
복수의 게이트 전극층과 채널 영역(CH) 등은 분리 절연층(105)에 의해 복수의 영역으로 구분될 수 있다. 분리 절연층(105)에 의해 정의되는 복수의 영역 각각은 메모리 장치(100)의 단위 셀(UNIT CELL)로 제공될 수 있다. 분리 절연층(105)의 내측에는 수직 도전층(106)이 마련될 수 있으며, 수직 도전층(106)은 기판(101) 내에 형성되는 소스 영역과 연결될 수 있다.
한편, 메모리 장치(100)는 기판(101)을 포함하며, 기판(101)은 제1 및 제2 영역(102, 103)을 포함할 수 있다. 제1 및 제2 영역(102, 103)은 서로 다른 불순물 특성을 가질 수 있으며, 제1 영역(102)은 채널 영역(CH)의 하부에, 제2 영역(103)은 더미 채널 영역(DCH)의 하부에 위치할 수 있다. 제1 및 제2 영역(102, 103) 각각이 포함하는 불순물의 농도 및 도전형 중 적어도 하나가 서로 다를 수 있다.
일 실시예에서, 제1 영역(102)은 제1 불순물을, 제2 영역(103)은 제2 불순물을 포함할 수 있다. 또는, 제1 영역(102)이 제1 불순물 농도로 제1 불순물을 포함하고, 제2 영역(103)은 제1 불순물 농도와 다른 제2 불순물 농도로 제1 불순물을 포함할 수도 있다. 이때, 제1 불순물 농도는 제2 불순물 농도보다 높을 수 있다.
일 실시예에서, 제1 영역(102)은 채널 영역(CH)과 전기적으로 연결되는 웰 영역, 특히 P형 불순물을 포함하는 포켓 P-웰(PPW) 영역일 수 있으며, 제1 영역(102)은 복수의 웰 컨택(180)과 연결될 수 있다. 제2 영역(103)은 더미 채널 영역(DCH)과 전기적으로 연결될 수 있다. 본 발명의 실시예에서는, 더미 채널 영역(DCH) 하부에 제2 영역(103)을 형성함으로써, 반복적인 소거 동작으로 인해 메모리 장치(100)에서 발생할 수 있는 막질의 항복 전압(breakdown voltage) 감소 및 그에 따른 특성 열화를 방지할 수 있다.
앞서 설명한 바와 같이, 메모리 셀에 데이터를 기록하는 쓰기 동작에서는, 비트 라인 중 적어도 일부에 접지 전압(GND), 그리고 나머지 일부에 전원 전압(VCC)이 인가될 수 있다. 비트 라인과 연결되는 채널 영역(CH)과 달리, 더미 채널 영역(DCH)은 비트 라인과 분리되므로, 쓰기 동작 시 더미 채널 영역(DCH)에 의해 제공되는 더미 스트링(DS)에는 전하가 축적되지 않을 수 있다.
한편, 메모리 셀에 기록된 데이터를 삭제하는 소거 동작은, 기판(101)의 제1 영역(102) 및 소스 영역에 소정의 전압을 공급하여 메모리 셀에 축적된 전하를 제거하는 방식으로 실행될 수 있다. 제2 영역(103)이 존재하지 않는 경우, 즉, 더미 채널 영역(DCH)의 하부에도 제1 영역(102)이 위치하는 경우에는, 더미 채널 영역(DCH)이 제1 영역(102) 및 소스 영역과 전기적으로 연결되므로, 반복적인 쓰기 및 소거 동작으로 인해 더미 스트링(DS)에 홀(hole)만이 축적될 수 있다. 이는 막질의 항복 전압 감소 및 그에 따른 셀 특성 열화를 가져올 수 있다.
본 발명의 실시예에서는, 더미 채널 영역(DCH)의 하부에 제2 영역(103)을 위치시킴으로써 상기와 같은 문제를 해결할 수 있다. 앞서 설명한 바와 같이, 제2 영역(103)은 제1 영역(102)과 다른 불순물 특성을 갖는다. 제2 영역(103)이 제1 영역(102)과 다른 도전형의 불순물(예를 들어 N형 불순물)을 포함하는 경우에는, 소거 동작 시 더미 스트링(DS)에 홀이 축적되지 않을 수 있다. 또한, 제2 영역(103)이 제1 영역(102)과 동일한 도전형의 불순물(예를 들어 P형 불순물)을 제1 영역(102)보다 낮은 불순물 농도로 포함하는 경우에는, 소거 동작 시 더미 스트링(DS)에 축적되는 홀의 양을 최소화함으로써 항복 전압 감소 및 셀 특성 열화 등을 방지할 수 있다.
이하, 도 8 내지 도 10을 함께 참조하여 본 발명의 실시예에 따른 메모리 장치(100)를 설명하기로 한다.
도 8은 도 7에 도시한 메모리 장치의 A1 영역을 부분 도시한 사시도이며, 도 9는 도 7에 도시한 메모리 장치의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도이다. 한편, 도 10은 도 7에 도시한 메모리 장치의 Ⅲ-Ⅲ` 방향의 단면을 도시한 단면도이다.
도 8 내지 도 10을 참조하면, 메모리 장치(100)는 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다. 메모리 장치(100)는 기판(101)을 포함하며, 기판(101)은 단결정 실리콘 기판일 수 있다. 기판(101)에는 제1 영역(102)과 제2 영역(103)이 형성되며, 제1 영역(102)과 제2 영역(103)은 서로 다른 불순물 특성을 가질 수 있다. 일 실시예에서, 제1 영역(102)은 제1 불순물 농도로 P형 불순물을 포함하는 포켓 P-웰(PPW) 영역일 수 있다. 한편, 제2 영역(103)은 N형 불순물을 포함하거나, 또는 제1 불순물 농도보다 낮은 제2 불순물 농도로 P형 불순물을 포함할 수 있다.
제1 영역(102)은 채널 영역(CH)의 하부에 배치되며, 제2 영역(103)은 더미 채널 영역(DCH)의 하부에 배치될 수 있다. 제2 영역(103)이 제1 영역(102)과 다른 불순물 특성을 갖기 때문에, PPW 영역으로 제공되는 제1 영역(102) 및 소스 영역 등에 전압이 인가되는 소거 동작 시, 더미 채널 영역(DCH)을 통한 홀(hole)의 주입을 억제할 수 있다. 따라서, 메모리 장치(100)가 읽기, 쓰기, 소거 동작을 반복하는 동안, 더미 채널 영역(DCH) 영역에서 소거 동작만이 실행되어 발생할 수 있는 항복 전압 감소 및 셀 특성 열화 등을 방지할 수 있다.
도 9 및 도 10을 참조하면, 주변 회로 영역(P)은 셀 영역(C)의 주변에 배치될 수 있다. 채널 영역(CH) 및 더미 채널 영역(DCH)은 기판(101)의 상면에 수직하는 방향으로 연장되며, 복수의 게이트 전극층(131-136: 130)은 채널 영역(CH)에 인접하도록 기판(101)의 상면에 적층될 수 있다. 게이트 전극층(130) 사이에는 복수의 절연층(141-147: 140)이 배치될 수 있으며, 게이트 전극층(130)과 절연층(140)은 제1 방향(X축 방향)을 따라 서로 다른 길이로 연장되어 기판(101) 상의 일부 영역에서 스텝(STEP) 구조를 형성할 수 있다.
스텝 구조가 마련되는 영역에서, 복수의 게이트 전극층(130)은 복수의 컨택(110)과 각각 연결될 수 있다. 복수의 게이트 전극층(130) 상에는 층간 절연층(107)이 마련되며, 복수의 컨택(110)은 층간 절연층(107)을 관통하여 복수의 게이트 전극층(130)과 연결될 수 있다. 층간 절연층(107)은 실리콘 산화물을 포함할 수 있으며, HDP(High Deposition Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막을 포함할 수 있다. 복수의 게이트 전극층(130)의 하부에서, 기판(101)의 제1 영역(102)은 채널 영역(CH)과, 제2 영역(103)은 더미 채널 영역(DCH)과 각각 연결될 수 있다.
셀 영역(C)의 주변에서 정의되는 주변 회로 영역(P)은 복수의 주변 회로 소자(190)를 포함할 수 있다. 일 실시예에서, 주변 회로 소자(190)는 수평 트랜지스터(Planar Transistor)를 포함할 수 있다. 도 9 및 도 10을 참조하면, 주변 회로 소자(190)는 소스/드레인 영역을 제공하는 활성 영역(191), 수평 게이트 전극(192), 수평 게이트 스페이서막(193), 및 수평 게이트 절연층(194) 등을 가질 수 있다. 활성 영역(191) 외곽에는 소자 분리막(195)이 마련될 수 있다.
채널 영역(CH)은 채널층(170), 채널층(170)과 게이트 전극층(130) 사이에 배치되는 게이트 절연층(160), 채널층(170) 내에 마련되는 매립 절연층(173), 채널층(170) 상에 배치되는 드레인 영역(175) 및 에피택시층(171) 등을 포함할 수 있다. 매립 절연층(173)은 환형(annular)으로 형성되는 채널층(170) 내의 공간을 채울 수 있다. 일 실시예에서는 매립 절연층(173) 없이, 채널층(170)이 환형이 아닌 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(CH)은 종횡비에 따라 기판(101)의 상면에 가까울수록 폭이 좁아지는 경사진 측면을 가질 수도 있다. 한편, 드레인 영역(175)은 도핑된 폴리 실리콘을 포함할 수 있다.
채널층(170)은 하면에서 에피택시층(171)을 통해 기판(101)과 전기적으로 연결될 수 있다. 채널층(170)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 채널층(170)에 포함되는 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함할 수도 있다. 에피택시층(175)은 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 공정에 의해 성장되는 층일 수 있다.
본 발명의 실시예에서, 더미 채널 영역(DCH)은 복수의 게이트 전극층(130)의 일단에 인접하도록 배치될 수 있다. 도 8 및 도 9를 참조하면, 더미 채널 영역(DCH)은 복수의 게이트 전극층(130)의 제1 방향(X축 방향)의 일단에 인접하도록 배치될 수 있다. 복수의 게이트 전극층(130)의 개수가 증가하는 경우, 복수의 게이트 전극층(130)이 채널 영역(CH)과 멀리 떨어진 영역에서 구조적으로 지지되지 못하고 휘어지거나 부러지는 문제가 발생할 수 있다. 본 발명의 실시예에서는, 채널 영역(CH)과 이격되는 복수의 게이트 전극층(130)의 일단에 인접하도록 더미 채널 영역(DCH)을 배치하므로, 더미 채널 영역(DCH)이 게이트 전극층(130)을 지지할 수 있어 게이트 전극층(130)이 구조적으로 휘어지거나 부러지는 문제를 개선할 수 있다. 다만, 반드시 도 8 및 도 9에 도시한 바와 같이, 더미 채널 영역(DCH)이 게이트 전극층(130)의 일단에 완전히 접촉하도록 배치되는 것으로만 한정되지는 않는다.
복수의 게이트 전극층(130)은, z축 방향을 따라 복수의 절연층(140)과 교대로 적층될 수 있다. 각 게이트 전극층(130)은 하나 이상의 채널층(170)과 인접하도록 배치될 수 있으며, 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn), 및 스트링 선택 트랜지스터(SST)의 게이트 전극을 제공할 수 있다. 게이트 전극층(130)은 복수의 컨택(110)을 통해 워드 라인(WL1~WLn)과 연결되며, 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서 메모리 셀(MC1~MCn)을 이루는 게이트 전극층(130)의 총 개수는 2N개 (N은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 접지 선택 라인(GSL)에 연결될 수 있다. 도 8 내지 도 10에서 스트링 선택 트랜지스터(SST)의 게이트 전극층(136)과, 접지 선택 트랜지스터(GST)의 게이트 전극층(131)은 각각 1개로 도시되었으나, 반드시 이와 같은 개수로 한정되는 것은 아니다. 한편, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)의 게이트 전극층(131, 136)은, 메모리 셀 트랜지스터(MC1~MCn)의 게이트 전극들(132-135)과 다른 구조를 가질 수도 있다.
복수의 게이트 전극층(130)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 게이트 전극층(130)은 복수의 절연층(140)과 교대로 적층될 수 있다. 복수의 절연층(140)은 복수의 게이트 전극층(130)과 마찬가지로 Y축 방향에서 분리 절연층(104)에 의해 서로 분리될 수 있으며, X축 방향을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있다. 복수의 절연층(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
복수의 게이트 전극층(130)과 채널층(170) 사이에는 게이트 유전층(160)이 배치될 수 있다. 게이트 절연층(160)은 채널층(170)과 각 게이트 전극층(130) 사이에 순차적으로 적층된 블록킹층(162), 전하 저장층(164), 및 터널링층(166)을 포함할 수 있다. 블록킹층(162)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 터널링층(166)은 F-N 방식으로 전하를 전하 저장층(164)으로 터널링시킬 수 있다. 터널링층(166)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(164)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
메모리 장치(100)에 기록된 데이터를 지우는 소거 동작은, 전하 저장층(164)에 트랩된 전하를 제거함으로써 실행될 수 있다. 소거 동작이 실행되면, 표 1에 도시한 바와 같은 바이어스 전압이 메모리 장치(100)에 공급되며, 특히 복수의 웰 컨택(180)을 통해 기판의 제1 영역(102)에 공급되는 약 20V의 전압에 의해 전하 저장층(164)에 트랩된 전하가 제거될 수 있다.
표 1에 도시한 바와 같이, 쓰기 동작은 비트 라인(BL)과 연결된 채널 영역(CH)을 포함하는 메모리 셀에서만 실행되며, 소거 동작은 비트 라인(BL)과 연결되지 않은 더미 채널 영역(DCH)을 포함하는 메모리 셀에서도 실행될 수 있다. 따라서, 메모리 장치(100)가 쓰기 및 소거 동작을 반복하는 동안, 더미 채널 영역(DCH)에서는 소거 동작만이 실행되며, 더미 채널 영역(DCH)의 채널층(170)과 게이트 전극층(130) 사이에 존재하는 전하 저장층(164)에 지속적으로 홀(hole)만이 트랩(trap)될 수 있다. 이는, 더미 채널 영역(DCH)의 막질 특성 열화로 이어질 수 있으며, 항복 전압을 변화시켜 메모리 장치(100)의 오동작을 가져올 수 있다.
본 발명에서는, 포켓 P-웰 영역으로 제공되는 제1 영역(102)과 다른 불순물 특성을 갖는 제2 영역(103)을 더미 채널 영역(DCH) 하부에 배치함으로써, 상기와 같은 문제를 해결할 수 있다. 일 실시예에서, 제2 영역(103)은 제1 영역(102)보다 낮은 불순물 농도로 P형 불순물을 포함할 수 있다. 따라서, 소거 동작이 실행되는 동안, 더미 채널 영역(DCH)의 채널층(170)과 게이트 전극층(130) 사이의 전하 저장층(164)에 트랩(trap)되는 홀(hole)의 양을 줄일 수 있으며, 더미 채널 영역(DCH)의 막질 특성 열화를 최소화할 수 있다.
다른 실시예에서, 제2 영역(103)은 제1 영역(102)과 다른 도전형의 불순물, 즉 N형 불순물을 포함할 수 있다. 이 경우, 소거 동작이 실행되는 동안, 더미 채널 영역(DCH)의 채널층(170)과 게이트 전극층(130) 사이의 전하 저장층(164)에 홀(hole)이 트랩(trap)되는 것을 방지할 수 있다. 따라서, 더미 채널 영역(DCH)의 막질 특성 열화를 최소화할 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다. 도 12는 도 11에 도시한 메모리 장치의 B1 영역을 부분 도시한 사시도이며, 도 13은 도 11에 도시한 메모리 장치의 Ⅳ-Ⅳ` 방향의 단면을 도시한 단면도이다. 한편, 도 14는 도 11에 도시한 메모리 장치의 Ⅴ-Ⅴ` 방향의 단면을 도시한 단면도이다.
도 11 내지 도 14를 참조하면, 본 발명의 실시예에 따른 메모리 장치(200)는, 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있으며, 셀 영역(C)은 Z축 방향에서 주변 회로 영역(P)의 상부에 배치될 수 있다. 즉, 도 11 내지 도 14에 도시한 실시예에 따른 메모리 장치(200)는 COP(Cell-On-Peri) 구조를 가질 수 있다. 다른 실시예에서, 메모리 장치(200)는 주변 회로 영역(P)이 셀 영역(C)의 상부에 배치되는 POC(Peri-On-Cell) 구조를 가질 수도 있다.
셀 영역(C)에는 채널 영역(CH)과 더미 채널 영역(DCH), 분리 절연층(205) 및 복수의 컨택(211-216: 210) 등이 배치될 수 있다. 채널 영역(CH)과 더미 채널 영역(DCH) 각각은 제1 및 제2 채널 구조체에 의해 제공될 수 있다. 복수의 게이트 전극층은 분리 절연층(205)에 의해 복수의 단위 셀(UNIT CELL) 영역으로 분할될 수 있다. 분리 절연층(205) 내에 배치되는 수직 도전층(206)은, Z축 방향으로 연장되어 기판에 마련되는 공통 소스 라인과 연결될 수 있다.
도 12 내지 도 14를 참조하면, 주변 회로 영역(P)은 제2 기판(209), 및 제2 기판(209) 상에 마련되는 복수의 주변 회로 소자(290)를 포함할 수 있다. 복수의 주변 회로 소자(290)는 수평 트랜지스터일 수 있으며, 앞서 설명한 실시예에 따른 주변 회로 소자(190)와 유사한 구조를 가질 수 있다.
한편, 활성 영역(291) 및 수평 게이트 전극층(292) 각각은 배선 패턴(295)과 연결될 수 있다. 배선 패턴(295)은 도전성 물질, 예를 들어 금속 물질로 형성될 수 있으며, 제2 기판(209) 상에 마련되는 주변 층간 절연층(208) 내에 매립될 수 있다. 주변 층간 절연층(208)은 실리콘 옥사이드 등의 절연 물질을 포함하며, 주변 층간 절연층(208) 상에 셀 영역(C)이 마련될 수 있다.
셀 영역(C)은 도 7 내지 도 10을 참조하여 설명한 실시예에 따른 메모리 장치(100)의 셀 영역(C)과 유사한 구조를 가질 수 있다. 한편, 도 7 내지 도 11을 참조하여 설명한 실시예에 따른 메모리 장치(100)와 달리, 채널층(270)은 에피택시층을 거치지 않고 제1 기판(201)과 직접 연결될 수 있다.
셀 영역(C)에 포함되는 제1 기판(201)은 제1 영역(202)과 제2 영역(203)을 포함할 수 있다. 제2 영역(203)은 제1 영역(202)보다 얇은 두께를 가지며, 제1 영역(202) 내에 매립될 수 있다. 제2 영역(203)은 더미 채널 영역(DCH)의 하부에서 더미 채널 영역(DCH)과 연결되며, 제1 영역(202)은 채널 영역(CH)의 하부에서 채널 영역(CH)과 연결될 수 있다. 제1 영역(202)과 제2 영역(203)은, 도 7 내지 도 10을 참조하여 설명한 실시예와 같이, 서로 다른 불순물 특성을 가질 수 있다. 일 실시예에서, 제1 영역(202)은 P형 불순물을 포함할 수 있으며, 제2 영역(203)은 N형 불순물을 포함하거나, 제1 영역(202)보다 낮은 농도로 P형 불순물을 포함할 수 있다.
도 15는 본 발명의 실시예에 따른 메모리 장치를 나타내는 평면도이다. 도 16은 도 15에 도시한 메모리 장치의 Ⅵ-Ⅵ` 방향의 단면을 도시한 단면도이며, 도 17은 도 15에 도시한 메모리 장치의 Ⅶ-Ⅶ` 방향의 단면을 도시한 단면도이다.
도 15 내지 도 17을 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)과 주변 회로 영역(P)의 배치 및 구조 등은 도 7 내지 도 10을 참조하여 설명한 실시예에 따른 메모리 장치(100)와 유사할 수 있다. 다만, 도 15 내지 도 17에 도시한 실시예에 따른 메모리 장치(300)에서, 더미 채널 영역(DCH)은 컨택 영역(CTR)뿐만 아니라, 셀 어레이 영역(CAR) 내에도 배치될 수 있다. 채널 영역(CH)과 더미 채널 영역(DCH) 각각은, 서로 다른 제1 및 제2 채널 구조체에 의해 제공될 수 있다.
본 발명의 실시예에서, 기판(301)은 제1 영역(302) 및 제2 영역(303)을 포함할 수 있다. 제1 영역(302)과 제2 영역(303)은 서로 다른 불순물 특성을 가지며, 제1 영역(302)은 채널 영역(CH)의 하부에, 제2 영역(303)은 더미 채널 영역(DCH)의 하부에 각각 배치될 수 있다. 더미 채널 영역(DCH)은 셀 어레이 영역(CAR)과 컨택 영역(CTR)에 모두 존재하므로, 제2 영역(303)은 서로 분리되는 복수의 영역을 포함할 수 있다.
도 16 및 도 17에 도시한 바와 같이, 복수의 게이트 전극층(330)을 덮는 층간 절연층(307) 상에는 상부 절연층(308)이 더 마련될 수 있으며, 채널 영역(CH)의 채널층(370)은 상부 절연층(308)을 관통하는 컨택(C0)에 의해 도전성 라인(M0) 및 비트 라인(BL)과 전기적으로 연결될 수 있다. 반면, 더미 채널 영역(DCH)의 채널층(370)은 비트 라인(BL)과 연결되지 않을 수 있다.
도 15 내지 도 17에 도시한 실시예에서, 더미 채널 영역(DCH)은 셀 어레이 영역(CAR) 내에도 존재할 수 있다. 따라서, 제2 영역(303)은 컨택 영역(CTR) 및 셀 어레이 영역(CAR) 내에 서로 분리되어 배치되는 복수의 영역을 포함할 수 있다. 제2 영역(303)은 제1 영역(302)보다 작은 두께를 갖고, 제1 영역(302) 내에 매립되는 형태로 배치될 수 있다.
도 18은 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다. 도 18을 참조하여 설명하는 실시예에 따른 동작은, 앞서 설명한 다양한 메모리 장치(100, 200, 300)에 적용될 수 있다.
도 18을 참조하면, 2개의 메모리 셀 스트링(S1, S2)과 하나의 더미 스트링(DS1)이 도시되어 있다. 2개의 메모리 셀 스트링(S1, S2)은 스트링 선택 트랜지스터(SST)를 통해 하나의 비트 라인(BL)에 공통적으로 연결될 수 있다. 2개의 메모리 셀 스트링(S1, S2)과 하나의 더미 스트링(DS1)은 접지 선택 트랜지스터(GST)를 통해 하나의 공통 소스 라인(CSL)에 공통적으로 연결될 수 있다. 한편, 도 18에서는 각 스트링(S1, S2, DS1)이 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)를 하나씩 포함하고, 4개의 메모리 셀(MC1-MC4)을 포함하는 것으로 도시되었으나, 그 개수는 다양하게 변형될 수 있다. 또한, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이 및 제4 메모리 셀(MC4)과 스트링 선택 트랜지스터(SST) 사이에는 더미 셀(Dummy Cell)이 추가로 연결될 수도 있다.
제2 메모리 셀 스트링(S2)의 제2 및 제3 메모리 셀(MC2, MC3)에 데이터를 기록하고자 할 때, 전압의 바이어스 조건은 아래의 표 2와 같을 수 있다. 표 2와 같은 전압 조건에 의해, 제2 및 제3 메모리 셀(MC2, MC3)에 포함되는 전하 저장층(164, 264, 364)에 전하가 트랩(trap)될 수 있다. 표 2에 도시한 조건에서 프로그램 전압 VPGM은 패스 전압 VPASS보다 클 수 있다. 일 실시예에서, 프로그램 전압 VPGM은 약 18~24V, 패스 전압 VPASS는 약 10V 내외일 수 있다.
라인 BL SSL WL4 WL3 WL2 WL1 GSL CSL
전압 GND VCC VPASS VPGM VPGM VPASS GND VCC
표 2를 참조하면, 데이터를 기록하고자 하는 메모리 셀(MC2, MC3)에 연결된 비트 라인(BL)에는 접지 전압(GND)이 공급될 수 있다. 따라서, 비트 라인(BL)과 연결되지 않는 더미 스트링(DS1)에 포함되는 메모리 셀(MC1-MC4)에는 데이터가 기록될 수 없다.
라인 BL SSL WL4 WL3 WL2 WL1 GSL CSL
전압 FLOATING FLOATING GND GND GND GND FLOATING FLOATING
한편, 메모리 셀 스트링(S1, S2)에 기록된 데이터를 지우고자 하는 경우, 바이어스 조건은 표 3과 같을 수 있다. 데이터를 지우고자 할 때에는, 표 3과 같은 전압 조건 외에 기판(101, 201, 301), 특히 채널 영역(CH)과 연결되어 포켓 P-웰 영역으로 제공되는 제1 영역(102, 202, 302)에 소거 전압(VERA)이 인가될 수 있다.
앞서 설명한 바와 같이, 더미 채널 영역(DCH)에 의해 제공되는 더미 스트링(DS1)은 비트 라인(BL1)과는 분리되는 반면 기판(101, 201, 301)과는 연결될 수 있다. 따라서, 더미 채널 영역(DCH)이 제1 영역(102, 202, 302)과 연결되는 경우, 소거 동작에서 제1 영역(102, 202, 302)에 인가되는 소거 전압(VERA)에 의해 더미 스트링(DS1)에 포함되는 메모리 셀(MC1-MC4)의 전하 저장층(164, 264, 364)에 홀(hole)이 트랩될 수 있다.
본 발명의 실시예에서는, 단일 펄스(single pulse)의 프로그램 동작을 스트링들(S1, S2, DS1)에서 실행함으로써, 반복적인 소거 동작에 따른 더미 채널 영역(DCH)의 막질 열화 문제 등을 해결할 수도 있다. 단일 펄스의 프로그램 동작을 위한 바이어스 조건은 아래의 표 4와 같을 수 있다. 한편, 표 4에 도시한 바와 같은 전압 조건에서, 기판(101, 201, 301)의 제1 영역(102, 202, 302)에는 접지 전압 또는 전원 전압(VCC)보다 낮은 전압이 인가될 수 있다.
라인 BL SSL WL4 WL3 WL2 WL1 GSL CSL
전압 GND GND VPGM VPGM VPGM VPGM VCC GND
표 4와 같은 조건으로 전압이 인가되면, 비트 라인(BL)과의 연결에 무관하게 모든 스트링(S1, S2, DS1)에 포함된 메모리 셀(MC1-MC4)에 전하가 트랩될 수 있다. 즉, 더미 스트링(DS1)에 포함된 메모리 셀(MC1-MC4)에도 전하가 트랩되어, 더미 스트링(DS1)에서도 쓰기 동작이 실행되는 것과 같은 효과를 얻을 수 있다. 따라서, 표 4와 같은 조건에 따라 실행되는 단일 펄스의 프로그램 동작을 일정한 주기마다, 또는 소거 동작의 실행 횟수가 소정의 임계 횟수에 도달할 때마다 실행함으로써, 더미 스트링(DS1)에 포함된 전하 저장층(164, 264, 364)에 트랩되는 홀의 양을 줄이고, 더미 채널 영역(DCH)에서 발생하는 막질 특성 열화 등을 방지할 수 있다. 상기와 같은 단일 펄스의 프로그램 동작은, 더미 채널 영역(DCH)의 하부에 제2 영역(103, 203, 303)이 형성되는지 여부와 무관하게 적용될 수 있다.
도 19 내지 도 35는 도 7 내지 도 10에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
우선 도 19 및 도 20을 참조하면, 기판(101) 상에 정의되는 주변 회로 영역(P)에 복수의 주변 회로 소자(190)가 배치될 수 있다. 도 20은 도 19에서 도시한 평면도의 Ⅱ-Ⅱ` 방향의 단면도일 수 있다. 복수의 주변 회로 소자(190)는 수평 트랜지스터일 수 있으며, 소스/드레인 영역(191), 수평 게이트 전극층(192), 수평 게이트 스페이서막(193), 및 수평 게이트 절연층(194) 등을 포함할 수 있다. 주변 회로 소자(190)의 경계에는 소자 분리막(195)이 형성될 수 있다.
기판(101)은 단결정 실리콘 기판일 수 있으며, 제1 도전형의 불순물로 도핑된 제1 영역(102)을 포함할 수 있다. 제1 영역(102)은, 제1 영역(102)만을 노출시키는 마스크를 기판(101) 상에 형성하고, 노출된 영역에 이온 주입 공정으로 제1 도전형의 불순물을 주입하여 형성할 수 있다. 일 실시예에서, 제1 영역(102)은 P형 불순물로 도핑될 수 있으며, 이후 공정에서 기판(101) 상에 형성되는 메모리 셀의 동작을 위한 포켓 P-웰 영역으로 제공될 수 있다. 제1 영역(102)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 형성되는 것으로 도시되었으나, 제1 영역(102)이 차지하는 면적은 다양하게 변형될 수 있다.
다음으로 도 21 및 도 22를 참조하면, 기판(101)에 제1 영역(102)의 일부를 노출시키는 마스크(PR)가 형성될 수 있다. 마스크(PR)에 의해 노출되는 제1 영역(102)의 일부 영역은, 향후 더미 채널 영역(DCH)이 형성되는 영역에 대응할 수 있다. 도 23 및 도 24를 참조하면, 마스크(PR)에 의해 노출된 영역을, 제1 영역(102)에 포함된 불순물과 다른 도전형의 불순물로 도핑함으로써, 제2 영역(103)을 형성할 수 있다.
제2 영역(103)을 형성하기 위해 추가되는 불순물은, N형 불순물일 수 있다. 따라서, 제1 영역(102)이 P형 불순물을 포함하는 경우, 도 21 내지 도 24에 도시한 실시예에 따른 공정에서 주입되는 N형 불순물의 농도에 따라, 제2 영역(103)은 낮은 농도의 P형 불순물로 도핑되거나, 또는 N형 불순물로 도핑될 수 있다. 예를 들어, 제2 영역(103)에 주입되는 N형 불순물의 농도가, 제1 영역(102)에 주입된 P형 불순물의 농도보다 큰 경우, 제2 영역(103)은 N형으로 도핑될 수 있다. 다른 실시예로, 제2 영역(103)에 주입되는 N형 불순물의 농도가 제1 영역(102)에 주입된 P형 불순물의 농도보다 작은 경우, 제2 영역(103)은 제1 영역(102)보다 낮은 불순물 농도로 P형 불순물을 포함할 수 있다. 따라서, 제2 영역(103)은 제1 영역(102)과 다른 불순물 특성을 가질 수 있다.
도 24를 참조하면, 제2 영역(103)의 두께는 제1 영역(102)의 두께보다 작을 수 있다. 따라서, 제2 영역(103)은 제1 영역(102) 내에 매립되는 형태로 배치될 수 있으며, 제1 영역(102)의 상면과 제2 영역(103)의 상면은 서로 공면을 형성할 수 있다.
도 25 및 도 26을 참조하면, 기판(101)의 상면 위에 복수의 희생층(121-126: 120)과 복수의 절연층(141-147: 140)이 교대로 적층될 수 있다. 복수의 희생층(120)과 절연층(140)의 개수 및 두께는 실시예에 따라 다양하게 변형될 수 있다. 도 26에 도시한 실시예에서, 최하층에 위치한 절연층(141)의 두께는, 다른 절연층(142-147)의 두께보다 작게 도시되어 있으나, 이와 달리 모든 절연층(141-147)이 서로 실질적으로 동일한 두께를 가질 수도 있다.
복수의 희생층(120)과 절연층(140)은 제1 방향(도 25 및 도 26의 X축 방향)을 따라 서로 다른 길이로 연장되어 단차를 갖는 스텝 구조를 형성할 수 있다. 상기 스텝 구조는 주변 회로 영역(P)에 인접한 영역에 형성될 수 있으며, 일 실시예에서 상기 스텝 구조는 기판(101)의 제2 영역(103) 상에 마련될 수 있다. 스텝 구조가 형성된 후, 복수의 희생층(120)과 절연층(140) 상에는 층간 절연층(107)이 형성될 수 있다. 층간 절연층(107)은 실리콘 산화물 등의 절연 물질을 포함하며, HDP(High Deposition Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막 등을 포함할 수 있다.
다음으로 도 27 및 도 28을 참조하면, 복수의 희생층(120)과 절연층(140), 및 층간 절연층(107)을 관통하는 채널 영역(CH) 및 더미 채널 영역(DCH)이 형성될 수 있다. 도 27을 참조하면, 더미 채널 영역(DCH)은 복수의 희생층(120)과 절연층(140)의 일단에 인접하여 배치될 수 있다. 복수의 희생층(120)과 절연층(140)의 일단에 인접하도록 더미 채널 영역(DCH)을 배치함으로써, 이후 복수의 희생층(120)을 제거하는 공정에서 복수의 절연층(140)이 무너지는 것을 방지할 수 있다. 더미 채널 영역(DCH)과 채널 영역(CH)의 개수 및 위치는 도 27에 도시한 것으로 한정되지 않으며, 다양하게 변형될 수 있다.
도 28을 참조하면, 더미 채널 영역(DCH)과 채널 영역(CH)은 서로 유사한 구조를 가질 수 있다. 채널 영역(CH)은 채널층(170), 매립 절연층(173), 드레인 영역(175) 및 에피택시층(171) 등을 포함할 수 있으며, 더미 채널 영역(DCH)도 이와 유사한 구조를 가질 수 있다. 채널층(170)의 외곽에는 터널링층(166)과 전하 저장층(164)이 배치될 수 있다.
더미 채널 영역(DCH)과 채널 영역(CH)을 형성하기 위해, 층간 절연층(107), 복수의 희생층(120) 및 절연층(140)을 관통하는 채널 홀이 먼저 형성될 수 있다. 채널 홀은 기판(101)을 소정의 깊이만큼 파고 들어가도록 형성될 수 있다. 따라서, 채널 홀 하부에 기판(101)의 일부 영역이 노출될 수 있다. 채널 홀 하부에서 노출된 기판(101)의 일부 영역을 시드(Seed)로 이용하는 선택적 에피택시 공정을 이용하여 에피택시층(171)을 형성할 수 있다.
에피택시층(171)을 형성한 후, ALD, CVD 공정에 의해 채널 홀 내부에 전하 저장층(164)과 터널링층(166)이 순서대로 형성될 수 있으며, 터널링층(166)의 내측에 채널층(170)이 형성될 수 있다. 채널층(170)은 상기 채널 홀의 직경의 약 1/50 내지 1/5 의 두께를 가질 수 있으며, ALD, CVD 공정 등으로 형성될 수 있다.
채널층(170)은 내부가 비어 있는 환형(annular) 형상을 가질 수 있으며, 채널층(170) 내부에는 매립 절연층(173)이 형성될 수 있다. 선택적으로, 매립 절연층(173)을 형성하기 전에, 채널층(170)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(170) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다. 다음으로 채널층(170) 상부에 폴리 실리콘 등의 도전성 물질로 드레인 영역(175)을 형성할 수 있다.
다음으로 도 29 및 도 30을 참조하면, 워드라인 컷(WC)을 형성하고, 워드라인 컷(WC)을 통해 복수의 희생층(120)을 복수의 게이트 전극층(131-136: 130)으로 치환(replacement)할 수 있다. 복수의 게이트 전극층(130)은 복수의 희생층(120)과 함께 게이트 구조체를 제공할 수 있다. 채널 영역(CH)은 게이트 구조체의 하부에서 제1 영역(102)과 연결되고, 더미 채널 영역(DCH)은 게이트 구조체의 하부에서 제2 영역(103)과 연결될 수 있다.
워드라인 컷(WC)을 통해 진행되는 식각 공정에 의해 복수의 희생층(120)만이 제거되고 복수의 절연층(140)은 잔존할 수 있다. 복수의 희생층(120)이 제거된 영역에는 블록킹층(162) 및 게이트 전극층(130)이 순서대로 형성될 수 있다. 블록킹층(162)은 고유전율(high-k) 유전물을 포함할 수 있으며 둘 이상의 층을 포함할 수도 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
도 31을 참조하면, 워드라인 컷(WC) 내에 분리 절연층(105) 및 수직 도전층(106)이 형성될 수 있다. 분리 절연층(105)과 수직 도전층(106)을 형성하기 전에, 워드라인 컷(WC)에 의해 노출되는 기판(101)의 일부 영역에 불순물을 주입하여 공통 소스 라인(CSL)을 형성할 수 있다. 공통 소스 라인(CSL)은, 워드라인 컷(WC)에 의해 노출된 기판(101)의 일부 영역에 N형 불순물을 주입함으로써 형성될 수 있다. 수직 도전층(106)은 공통 소스 라인과 전기적으로 연결될 수 있다.
도 32 및 도 33을 참조하면, 복수의 게이트 전극층(130)과 연결되는 복수의 컨택(111-116: 110) 및 웰 컨택(180)이 형성될 수 있다. 복수의 게이트 전극층(130)은 제1 방향(도 32, 도 33의 X축 방향)을 따라 서로 다른 길이로 연장되어 스텝 구조를 형성할 수 있으며, 상기 스텝 구조가 형성된 영역에서 복수의 컨택(110)과 연결될 수 있다. 한편, 도 33을 참조하면, 복수의 컨택(110) 각각은 복수의 절연층(140) 중 어느 하나와 층간 절연층(107), 및 블록킹층(162)을 관통하여 각 게이트 전극층(130)에 연결될 수 있다. 다만, 상기 스텝 구조가 형성된 영역에서 게이트 전극층(130)이 절연층(140)보다 상부에 위치하는 경우, 복수의 컨택(110)은 층간 절연층(107)과 블록킹층(162) 만을 관통하여 게이트 전극층(130)에 연결될 수 있다.
웰 컨택(180)은 기판(101)에 마련된 제1 영역(102)과 전기적으로 연결되며, 복수의 컨택(110)과 같은 공정 또는 다른 공정에서 형성될 수 있다. 웰 컨택(180)은 복수의 컨택(110)과 마찬가지로 도전성 물질, 예를 들어 텅스텐 등을 포함할 수 있으며, 기판(101)의 제1 영역(102)을 소정의 깊이만큼 파고 들어가도록 형성될 수 있다.
다음으로 도 34 및 도 35를 참조하면, 채널 영역(CH) 상에 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 도전성 라인(M0) 및 상부 절연층(107A)을 관통하는 컨택(C0)에 의해 채널 영역(CH)의 드레인 영역(175)과 전기적으로 연결될 수 있다. 일 실시예로, 분리 절연층(105) 및 수직 도전층(106)을 사이에 두고 대칭적으로 배치되는 2개의 채널 영역(CH)이 하나의 도전성 라인(M0)과 공통적으로 연결되어 하나의 비트 라인(BL)에 연결될 수 있다. 또한, 도 35에 도시한 바와 같이, 더미 채널 영역(DCH)은 비트 라인(BL)과 전기적으로 분리될 수 있다.
더미 채널 영역(DCH)이 비트 라인(BL)과 분리되므로, 데이터를 기록하는 쓰기 동작은 채널 영역(CH)에 의해 제공되는 메모리 셀에서만 실행될 수 있다. 반면, 데이터를 지우는 소거 동작은 웰 컨택(180)을 통해 인가되는 소거 전압(VERA)에 의해 실행되므로, 더미 채널 영역(DCH)에 의해 제공되는 메모리 셀에서도 실행될 수 있다. 따라서, 메모리 장치(100)가 쓰기 및 소거 동작 등을 반복함으로써, 더미 채널 영역(DCH)에서는 소거 동작만이 실행되어 더미 채널 영역(DCH)에 포함된 전하 저장층(164)에 홀(hole)이 점점 누적되어 트랩될 수 있으며, 이는 더미 채널 영역(DCH)의 막질 특성 열화를 초래할 수 있다.
본 발명의 실시예에서는, 더미 채널 영역(DCH)의 하부에, 제1 영역(102)과 다른 불순물 특성을 갖는 제2 영역(103)을 배치하여 상기와 같은 문제를 해결할 수 있다. 제2 영역(103)은 제1 영역(102)보다 낮은 농도로 불순물을 포함하거나, 또는 제1 영역(102)과 반대되는 도전형의 불순물을 포함할 수 있다. 따라서, 웰 컨택(180)을 통해 소거 전압(VERA)이 인가될 때, 더미 채널 영역(DCH)에 포함된 전하 저장층(164)에 트랩되는 홀의 양을 최소화할 수 있으며, 그로부터 막질 특성 열화 등의 문제를 해결할 수 있다.
또는, 도 18을 참조하여 설명한 바와 같이, 일정 주기마다, 또는 소거 동작이 소정의 임계 횟수만큼 실행되었을 때 단일 펄스의 프로그램 동작을 실행함으로써 더미 채널 영역(DCH)의 막질 특성 열화 문제를 해결할 수 있다. 상기 단일 펄스의 프로그램 동작은, 앞서 표 4에서 설명한 바이어스 전압 조건에 따라 실행될 수 있다. 상기 단일 펄스의 프로그램 동작에 의해, 더미 채널 영역(DCH)에 의해 제공되는 메모리 셀에도 데이터가 기록되는 것과 같은 효과를 얻을 수 있다. 따라서, 더미 채널 영역(DCH)에 의해 제공되는 메모리 셀에서 소거 동작만이 반복적으로 일어나는 것을 상쇄할 수 있다.
도 36 내지 도 47은 도 11 내지 도 14에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 37은 도 36의 Ⅳ-Ⅳ` 방향의 단면을 도시한 단면도일 수 있다. 도 36 및 도 37을 참조하면, 주변 회로 영역(P) 상에 셀 영역(C)을 형성하기 위한 제1 기판(201)이 마련될 수 있다. 주변 회로 영역(P)은 제2 기판(209), 제2 기판(209) 상에 마련되는 복수의 주변 회로 소자(290) 및 제2 층간 절연층(208) 등을 포함할 수 있으며, 제1 기판(201)은 제2 층간 절연층(208) 상에 마련될 수 있다.
제1 기판(201)은 불순물로 도핑되는 제1 영역(202)을 포함할 수 있다. 일 실시예에서, 제1 영역(202)은 P형 불순물을 포함할 수 있으며, 포켓 P-웰 영역으로 제공될 수 있다. 메모리 장치의 소거 동작 시, 제1 영역(202)에 인가되는 소거 전압(VERA)에 의해 메모리 셀에 저장된 데이터가 삭제될 수 있다.
도 38 및 도 39를 참조하면, 제1 기판(201) 상에 제1 영역(202)의 일부만을 노출시키는 마스크(PR)가 형성될 수 있다. 이어서 도 40 및 도 41을 참조하면, 마스크(PR)에 의해 노출된 제1 영역(202)의 일부 영역에 불순물을 주입하여 제2 영역(203)을 형성할 수 있다. 상기와 같은 일련의 공정을 통해, 제2 영역(203)은 제1 영역(202)과 다른 불순물 특성을 가질 수 있다. 제2 영역(203)은 N형 불순물을 포함하거나, 또는 제1 영역(202)보다 낮은 농도로 P형 불순물을 포함할 수 있다.
도 42 및 도 43을 참조하면, 복수의 희생층(221-226: 220)과 복수의 절연층(241-247: 240) 및 제1 층간 절연층(207) 등이 형성될 수 있다. 복수의 희생층(220)과 절연층(240) 및 제1 층간 절연층(207)은 앞서 도 25 및 도 26을 참조하여 설며한 바와 유사한 공정에 의해 형성될 수 있다.
다음으로 도 44 및 도 45를 참조하면, 더미 채널 영역(DCH) 및 채널 영역(CH)이 형성될 수 있다. 더미 채널 영역(DCH)과 채널 영역(CH)은 제1 층간 절연층(207)과 복수의 희생층(220) 및 절연층(240)을 관통할 수 있으며, 제1 기판(201)을 파고 들어가도록 형성될 수 있다. 더미 채널 영역(DCH)과 채널 영역(CH)은 도 27 및 도 28을 참조하여 설명한 것과 유사한 공정에 의해 형성될 수 있다. 다만, 도 44 및 도 45에 도시한 실시예에서는, 에피택시층(171)을 형성하기 위한 선택적 에피택시 공정이 생략될 수 있다.
다음으로 도 46 및 도 47을 참조하면, 블록킹층(262), 복수의 게이트 전극층(231-236: 230), 분리 절연층(205), 수직 도전층(206) 및 복수의 컨택(211-216: 210) 등이 형성될 수 있다. 블록킹층(262)과 복수의 게이트 전극층(230), 분리 절연층(205), 수직 도전층(206) 및 복수의 컨택(210)은 앞서 설명한 바와 유사한 공정에 의해 형성될 수 있다.
도 48 내지 도 59는 도 15 내지 도 17에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 48 및 도 49를 참조하면, 기판(301) 상에 복수의 주변 회로 소자(390)가 형성될 수 있다. 주변 회로 소자(390)는 소스/드레인 영역(391)과 수평 게이트 전극층(392), 수평 게이트 스페이서(393), 및 수평 게이트 절연층(394) 등을 포함할 수 있으며, 복수의 주변 회로 소자(390) 사이에는 소자 분리막(395)이 마련될 수 있다. 주변 회로 소자(390)는 주변 회로 영역(P)에 배치될 수 있다.
기판(301)은 제1 영역(302)을 포함할 수 있다. 제1 영역(302)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 형성되는 영역이거나, 또는 셀 영역(C)에 형성되는 영역일 수도 있다. 제1 영역(302)은 P형 불순물에 의해 도핑되는 영역일 수 있으며, 메모리 장치의 동작에 필요한 포켓 P-웰 영역으로 제공될 수 있다.
다음으로 도 50 및 도 51을 참조하면, 기판(301) 상에 마스크(PR)가 형성될 수 있다. 마스크(PR)는 복수의 영역에서 제1 영역(302)을 노출시키며, 마스크(PR)에 의해 노출되는 일부의 제1 영역(302)은, 이후 공정에서 더미 채널 영역(DCH)이 형성되는 영역일 수 있다. 도 52 및 도 53을 참조하면, 마스크(PR)에 의해 노출된 일부의 제1 영역(302)에 불순물을 주입하여 제2 영역(303)을 형성할 수 있다.
제2 영역(303)은 제1 영역(302)과 다른 불순물 특성을 가질 수 있다. 예를 들어, 제1 영역(302)이 P형 불순물을 포함하는 경우, 마스크(PR)에 의해 노출되는 일부의 제1 영역(302)에 N형 불순물을 주입하여 제2 영역(303)을 형성할 수 있다. 주입되는 N형 불순물의 농도가 제1 영역(302)에 이미 포함된 P형 불순물 농도보다 큰 경우, 제2 영역(303)은 N형 불순물을 포함할 수 있다. 한편, 주입되는 N형 불순물의 농도가 제1 영역(302)에 이미 포함된 P형 불순물 농도보다 작은 경우, 제2 영역(303)은 제1 영역(302)보다 낮은 농도로 P형 불순물을 포함할 수 있다. 도 52 및 도 53에 도시한 실시예에서, 제2 영역(303)은 서로 분리되는 복수의 영역을 포함할 수 있다.
도 54 및 도 55를 참조하면, 복수의 희생층(321-326: 320)과 복수의 절연층(341-347: 340), 층간 절연층(307) 등이 기판(301) 상에 형성될 수 있다. 한편, 채널 영역(CH)은 제1 영역(302)에, 더미 채널 영역(DCH)은 제2 영역(303)에 접촉하도록 배치될 수 있다. 채널 영역(CH)과 더미 채널 영역(DCH)은 서로 유사한 구조를 가질 수 있다.
도 56 및 도 57을 참조하면, 복수의 게이트 전극층(331-336: 330)과 블록킹층(362), 분리 절연층(305), 수직 도전층(306), 복수의 컨택(311-316: 310)과 웰 컨택(380) 등이 형성될 수 있다. 수직 도전층(306)은 그 하부에서 기판(301)에 형성되는 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 기판(301)에 N형 불순물을 주입함으로써 형성될 수 있으며, 일 실시예에서 공통 소스 라인(CSL)과 제2 영역(303)은 서로 같은 도전형의 불순물을 포함할 수 있다.
도 58 및 도 59를 참조하면, 채널 영역(CH)과 연결되고, 더미 채널 영역(DCH)과는 분리되는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 하나 이상의 채널 영역(CH)과 연결되며, 일 실시예로, 분리 절연층(305)을 사이에 두고 서로 대칭되는 위치에 배치되는 2개의 채널 영역(CH)이 동일한 비트 라인(BL)에 연결될 수 있다. 한편, 도 59에 도시한 바와 같이, 비트 라인(BL)은 상부 절연층(307A)에 의해 더미 채널 영역(DCH)과는 분리될 수 있다.
도 60은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 60을 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 60에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 메모리 장치 102, 202, 302: 제1 영역
103, 203, 303: 제2 영역 130, 230, 330: 게이트 전극층
140, 240, 340: 절연층 170, 270, 370: 채널층
CH: 채널 영역 DCH: 더미 채널 영역

Claims (20)

  1. 제1 영역과 제2 영역을 가지며, 상기 제1 및 제2 영역 각각에 포함되는 불순물의 농도 및 도전형 중 적어도 하나는 서로 다른 기판;
    상기 기판 상에 적층되는 복수의 게이트 전극층;
    상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 게이트 전극층을 관통하며, 상기 제1 영역과 연결되는 복수의 제1 채널 구조체; 및
    상기 기판의 상면에 수직하는 방향으로 연장되어 상기 복수의 게이트 전극층중 적어도 일부를 관통하며, 상기 복수의 게이트 전극층 하부에서 상기 제2 영역과 연결되는 복수의 제2 채널 구조체; 을 포함하며,
    상기 기판은, 상기 제1 영역과 다른 도전형의 불순물을 포함하는 복수의 소스 영역을 포함하고, 상기 복수의 소스 영역은 상기 기판을 통해 상기 복수의 제1 채널 구조체 및 상기 복수의 제2 채널 구조체와 전기적으로 연결되는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역은 서로 같은 도전형의 불순물을 포함하며, 상기 제2 영역은 상기 제1 영역보다 낮은 불순물 농도를 갖는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 영역과 상기 제2 영역은 P형 불순물을 포함하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 영역은 포켓 P-웰(Pocket P-Well) 영역을 제공하는 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 영역은 상기 제1 영역 내에 배치되는 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 영역의 두께는 상기 제1 영역의 두께보다 작은 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 게이트 전극층은 상기 기판의 상면에 평행한 방향을 따라 서로 다른 길이로 연장되어 계단 구조를 갖는 컨택 영역을 제공하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제2 영역의 적어도 일부는 상기 컨택 영역의 하부에 위치하는 메모리 장치.
  9. 제1항에 있어서,
    상기 복수의 제1 채널 구조체 중 적어도 일부와 연결되고, 상기 복수의 제2 채널 구조체와 분리되는 복수의 비트 라인; 을 포함하는 메모리 장치.
  10. 삭제
  11. 제1항에 있어서,
    상기 복수의 소스 영역은, 상기 제2 영역과 같은 도전형의 불순물을 포함하는 메모리 장치.
  12. 삭제
  13. 제1항에 있어서,
    상기 복수의 제1 채널 구조체는 복수의 채널 영역을 제공하며, 상기 복수의 제2 채널 구조체는 복수의 더미 채널 영역을 제공하는 메모리 장치.
  14. 기판의 상면에 수직하는 방향으로 연장되는 복수의 제1 채널 구조체와, 상기 복수의 제1 채널 구조체 중 적어도 일부에 인접하도록 상기 기판 상에 적층되는 복수의 게이트 전극층을 포함하는 셀 어레이 영역; 및
    상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 제2 채널 구조체와, 상기 셀 어레이 영역으로부터 연장되는 상기 복수의 게이트 전극층에 연결되는 복수의 게이트 컨택 플러그를 포함하는 컨택 영역; 을 포함하며,
    상기 기판은 서로 다른 불순물 농도를 갖는 제1 및 제2 영역을 포함하며, 상기 제2 영역의 적어도 일부는 상기 컨택 영역에서 상기 복수의 제2 채널 구조체와 연결되고,
    상기 제1 영역은 상기 제2 영역을 둘러싸며, 상기 기판의 상면에 수직하는 방향에서 상기 제1 영역의 하면은 상기 기판의 하면과 상기 제2 영역의 하면 사이에 배치되는 메모리 장치.
  15. 제14항에 있어서,
    상기 제2 영역의 적어도 일부는, 상기 복수의 게이트 전극층의 하부에서 상기 복수의 제2 채널 구조체와 연결되는 메모리 장치.
  16. 제14항에 있어서,
    상기 제1 영역의 불순물 농도는 상기 제2 영역의 불순물 농도보다 높은 메모리 장치.
  17. 삭제
  18. 제14항에 있어서,
    상기 기판은 상기 셀 어레이 영역을 복수의 단위 영역으로 구분하는 복수의 워드라인 컷;
    상기 복수의 워드라인 컷 하부에 마련되는 복수의 소스 영역; 및
    상기 복수의 제1 채널 구조체와 연결되고 상기 복수의 제2 채널 구조체와 분리되는 복수의 비트 라인; 을 포함하며,
    상기 제2 영역은 상기 복수의 소스 영역과 같은 도전형의 불순물을 포함하는 메모리 장치.
  19. 제18항에 있어서,
    상기 복수의 소스 영역은 상기 제1 영역을 통해 상기 복수의 제1 채널 구조체와 전기적으로 연결되고, 상기 제2 영역을 통해 상기 복수의 제2 채널 구조체와 전기적으로 연결되는 메모리 장치.
  20. 제1 도전형의 불순물을 포함하는 제1 영역, 및 상기 제1 도전형과 다른 제2 도전형의 불순물을 포함하는 제2 영역을 갖는 기판;
    상기 기판 상에 교대로 적층되는 복수의 게이트 전극층 및 복수의 절연층을 갖는 게이트 구조체;
    상기 기판의 상면에 수직하는 방향으로 연장되어 상기 게이트 구조체를 관통하는 복수의 제1 채널 구조체와 복수의 제2 채널 구조체; 및
    상기 게이트 구조체 상에서 상기 복수의 제1 채널 구조체와 연결되고 상기 복수의 제2 채널 구조체와 분리되는 복수의 비트 라인; 을 포함하며,
    상기 제1 영역은 상기 복수의 제1 채널 구조체와 연결되고, 상기 제2 영역은 상기 게이트 구조체 하부에서 상기 복수의 제2 채널 구조체와 연결되는 메모리 장치.
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