KR20210158449A - 반도체 장치 - Google Patents

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KR20210158449A
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이수용
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강봉수
박경재
유철
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 주변 회로 영역, 메모리 셀 영역, 및 관통 배선 영역을 포함한다. 상기 주변 회로 영역은, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함한다. 상기 메모리 셀 영역은, 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 수평하게 배치되는 수평 도전층, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 상기 수평 도전층 상에 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 상기 수평 도전층과 접촉되는 채널층을 각각 포함하는 채널 구조물들을 포함한다. 상기 관통 배선 영역은, 상기 제1 방향으로 연장되며 상기 메모리 셀 영역과 상기 주변 회로 영역을 전기적으로 연결하는 관통 콘택 플러그, 상기 관통 콘택 플러그를 둘러싸는 절연 영역, 및 상기 절연 영역을 일부 관통하여 상기 제1 방향으로 연장되고 상기 채널층을 각각 포함하며 상기 수평 도전층으로부터 상기 제1 방향을 따라 이격되는 더미 채널 구조물들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 반도체 장치를 구성하는 미세 패턴들을 반도체 장치의 전체 영역에 걸쳐 균일하게 형성하는 것이 중요해지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들을 포함하는 메모리 셀 영역, 및 상기 채널 구조물들과 인접하게 배치되며, 상기 주변 회로 영역과 상기 메모리 셀 영역을 전기적으로 연결하는 관통 배선 영역을 포함할 수 있다. 상기 관통 배선 영역은, 상기 제2 기판 및 상기 게이트 전극들과 나란하게 배치되는 절연 영역, 상기 절연 영역 전체를 관통하여 상기 제1 방향으로 연장되는 관통 콘택 플러그, 및 상기 절연 영역을 상부로부터 일부 관통하며, 상기 채널층을 각각 포함하는 더미 채널 구조물들을 포함하고, 상기 채널 구조물들은 상기 제1 방향을 따라 제1 높이를 갖고, 상기 더미 채널 구조물들은 상기 제1 높이보다 작은 제2 높이를 가지며, 상기 채널 구조물들은 상기 제1 방향에 수직한 제2 방향을 따라 제1 피치로 배열되고, 상기 더미 채널 구조물들은 적어도 상기 채널 구조물들에 인접한 영역에서 상기 제2 방향을 따라 상기 제1 피치와 다른 제2 피치로 배열될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 수평하게 배치되는 수평 도전층, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 상기 수평 도전층 상에 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 상기 수평 도전층과 접촉되는 채널층을 각각 포함하는 채널 구조물들을 포함하는 메모리 셀 영역, 및 상기 제1 방향으로 연장되며 상기 메모리 셀 영역과 상기 주변 회로 영역을 전기적으로 연결하는 관통 콘택 플러그, 상기 관통 콘택 플러그를 둘러싸는 절연 영역, 및 상기 절연 영역을 일부 관통하여 상기 제1 방향으로 연장되고 상기 채널층을 각각 포함하며 상기 수평 도전층으로부터 상기 제1 방향을 따라 이격되는 더미 채널 구조물들을 포함하는 관통 배선 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판의 상에 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 기판의 상면에 수직한 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 제1 방향에 수직한 제2 방향을 따라 상기 게이트 전극들과 나란하게 배치되는 절연 영역, 및 상기 절연 영역을 관통하여 상기 제1 방향으로 연장되고 상기 채널층을 각각 포함하는 더미 채널 구조물들을 포함하고, 상기 더미 채널 구조물들은 각각은, 상기 제1 방향을 따른 상부에 위치하며 상기 채널층이 배치되는 제1 영역 및 상기 제1 방향을 따른 하단을 포함하고 상기 채널층이 배치되지 않는 제2 영역을 가질 수 있다.
채널 구조물들과 직경 및 높이가 다르며 배치 형태가 유사한 더미 채널 구조물들을 배치함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 더미 채널 구조물의 개략적인 절단 사시도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 평면도이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 장치의 평면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 일부 단계를 설명하기 위한 개략적인 흐름도이다.
도 11a 내지 도 11f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 1을 참조하면, 반도체 장치(10)는 수직 방향으로 적층된 제1 및 제2 영역들(R1, R2)을 포함할 수 있다. 제1 영역(R1)은 주변 회로 영역으로서, 로우 디코더(DEC), 페이지 버퍼(PB), 및 기타 주변 회로(PC)를 포함할 수 있다. 제2 영역(R2)은 메모리 셀 영역으로서, 메모리 셀 어레이들(MCA) 및 제1 및 제2 관통 배선 영역들(TB, ETB)을 포함할 수 있다.
제1 영역(R1)에서, 로우 디코더(DEC)는 입력된 어드레스를 디코딩하여, 워드 라인의 구동 신호들을 발생하고 전달할 수 있다. 페이지 버퍼(PB)는 비트 라인들을 통해 메모리 셀 어레이들(MCA)과 연결되어, 메모리 셀들에 저장된 정보를 판독할 수 있다. 기타 주변 회로(PC)는 제어 로직 및 전압 발생기를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 및/또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 제1 영역(R1)은 별도의 패드 영역을 더 포함할 수도 있으며, 이 경우 상기 패드 영역은 ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다.
제1 영역(R1)에서 이와 같은 다양한 회로 영역들(DEC, PB, PC) 중 적어도 일부는 제2 영역(R2)의 메모리 셀 어레이들(MCA)의 하부에 배치될 수 있다. 예를 들어, 페이지 버퍼(PB) 및/또는 기타 주변 회로(PC)는 메모리 셀 어레이들(MCA)의 하부에서 메모리 셀 어레이들(MCA)과 중첩되도록 배치될 수 있다. 다만, 실시예들에서 제1 영역(R1)에 포함되는 회로들 및 배치 형태는 다양하게 변경될 수 있으며, 이에 따라 메모리 셀 어레이들(MCA)과 중첩되어 배치되는 회로들도 다양하게 변경될 수 있다.
제2 영역(R2)에서, 메모리 셀 어레이들(MCA)은 서로 이격되어 배치될 수 있다. 메모리 셀 어레이들(MCA)은 네 개가 배치된 것으로 도시되었으나, 실시예들에서 제2 영역(R2)에 배치되는 메모리 셀 어레이들(MCA)의 개수 및 배치 형태는 다양하게 변경될 수 있다.
제1 및 제2 관통 배선 영역들(TB, ETB)은 제2 영역(R2)을 관통하여 제1 영역(R1)과 연결되는 배선 구조물을 포함하는 영역일 수 있다. 제1 관통 배선 영역들(TB)은 메모리 셀 어레이들(MCA) 내에 일정 간격으로 배치될 수 있으며, 예를 들어 제1 영역(R1)의 페이지 버퍼(PB)와 전기적으로 연결되는 배선 구조물을 포함할 수 있다. 제2 관통 배선 영역들(ETB)은 메모리 셀 어레이들(MCA)의 적어도 일 측 가장자리 영역에 배치될 수 있으며, 예를 들어 제1 영역(R1)의 로우 디코더(DEC)와 전기적으로 연결되는 콘택 플러그 등의 배선 구조물을 포함할 수 있다. 제2 관통 배선 영역들(ETB)은 제1 관통 배선 영역들(TB)보다 많은 개수로 배치될 수 있으나, 제1 및 제2 관통 배선 영역들(TB, ETB)의 형상, 개수, 배치 위치 등은 실시예들에서 다양하게 변경될 수 있다.
제2 영역(R2)에서, 메모리 셀 어레이들(MCA)의 외측 및 메모리 셀 어레이들(MCA)의 사이에는 제1 및 제2 에지 영역들(ER1, ER2)이 위치할 수 있다. 제1 및 제2 에지 영역들(ER1, ER2)에는, 제1 및 제2 관통 배선 영역들(TB, ETB)과 유사하게, 제2 영역(R2)을 관통하여 제1 영역(R1)과 연결되는 배선 구조물이 배치될 수 있다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 2a는 도 1의 'A' 영역의 평면도를 도시하고, 도 2b는 도 1의 'B' 영역의 평면도를 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 3에서는 도 2a의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시한다.
도 2a 내지 도 3을 참조하면, 반도체 장치(100)는 메모리 셀 영역(CELL), 주변 회로 영역(PERI), 및 관통 배선 영역(TB)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상부에 배치될 수 있으며, 관통 배선 영역(TB)은 메모리 셀 영역(CELL)과 주변 회로 영역(PERI)을 연결하도록 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하부에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 기판(101), 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)의 적층 구조물(GS)을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2), 적층 구조물(GS)의 일부를 관통하는 상부 분리 영역들(SS), 적층 구조물(GS)을 관통하도록 배치되는 채널 구조물들(CH), 및 적층 구조물(GS)과 기판(101)을 관통하여 주변 회로 영역(PERI)과 연결되는 관통 배선 영역(TB)을 포함할 수 있다. 메모리 셀 영역(CELL)은 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 배선 라인들(175), 및 셀 영역 절연층(190)을 더 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 3의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 예시적인 실시예들에서, 제2 수평 도전층(104)은 수평 절연층으로 대체되는 것도 가능할 것이다.
제1 및 제2 수평 도전층들(102, 104)은 관통 배선 영역(TB) 내로 연장되지 않을 수 있다. 이에 따라, 제1 및 제2 수평 도전층들(102, 104)의 일 단부는 관통 배선 영역(TB)에 인접하게 위치할 수 있다. 예를 들어, 제1 및 제2 수평 도전층들(102, 104)의 상기 일 단부는 기판 절연층(160)과 접할 수 있다.
게이트 전극들(130)은 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(130G), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130S)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(130S, 130G)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 게이트 전극들(130S)의 상부 및/또는 하부 게이트 전극(130G)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극(130S, 130G)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 중심 영역에서는, 도 3에 도시된 것과 같이, 수직하게 서로 이격되어 적층될 수 있다. 게이트 전극들(130)은, 도 9에 도시된 것과 같이, 적어도 일 방향을 따른 단부 영역에서는, 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 상기 단차에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어 상부로 노출된 패드 영역들을 제공할 수 있다. 게이트 전극들(130)은 상기 패드 영역들에서 별도의 콘택 플러그들과 연결되어 상부의 배선 라인들(175)에 연결될 수 있다.
도 2a에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 제1 분리 영역(MS1)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)은 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 x 방향을 따라 하나로 연장되고, 제2 분리 영역들(MS2)은 단속적으로 연장되거나, 일부 영역에만 배치될 수 있다. 또한, 제1 및 제2 분리 영역들(MS1, MS2)은 관통 배선 영역들(TB)과는 중첩되어 배치되지 않으며, 관통 배선 영역들(TB)로부터 이격되어 배치될 수 있다. 다만, 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2)의 배치 순서, 개수 등은 도 2a에 도시된 것에 한정되지는 않는다.
도 3에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2)에는 분리 절연층(110)이 배치될 수 있다. 분리 절연층(110)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 예시적인 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2)에는 분리 절연층(110)의 사이에 도전층이 더 배치될 수도 있다. 이 경우, 상기 도전층은 반도체 장치(100)의 공통 소스 라인 또는 공통 소스 라인과 연결되는 콘택 플러그로 기능할 수 있다.
상부 분리 영역들(SS)은, 도 2a에 도시된 것과 같이, 제1 분리 영역들(MS1)과 제2 분리 영역(MS2)의 사이에서 x 방향으로 연장될 수 있다. 관통 배선 영역(TB)이 배치되지 않은 영역에 배치될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극들(130S)을 포함한 게이트 전극들(130)의 일부를 관통하도록 배치될 수 있다. 상부 분리 영역들(SS)은 예를 들어, 상부 게이트 전극들(130S)을 포함하여 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 상부 게이트 전극들(130S)은 서로 다른 스트링 선택 라인을 이룰 수 있다. 상부 분리 영역들(SS)은 절연층을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 관통 배선 영역(TB)과 인접한 채널 구조물들(CH)은 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들일 수 있다.
도 3의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 매립 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 제1 또는 제2 분리 영역들(MS1, MS2)과 상부 분리 영역(SS)의 사이에서 y 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드들(155)과 연결되는 상부 배선 구조물에 의해 서로 전기적으로 분리될 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
관통 배선 영역(TB)은, 도 1의 제1 관통 배선 영역(TB)에 해당될 수 있으며, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 전기적으로 연결하기 위한 배선 구조물을 포함하는 영역일 수 있다. 특히, 관통 배선 영역(TB)은 채널 구조물들(CH)이 배치된 영역들의 사이에 위치하는 영역일 수 있다. 관통 배선 영역(TB)은, 게이트 전극들(130)의 적층 구조물(GS) 및 기판(101)을 관통하여 z 방향으로 연장되는 관통 콘택 플러그들(170), 관통 콘택 플러그들(170)을 둘러싸는 절연 영역(IR), 및 절연 영역(IR)의 일부를 관통하도록 배치되는 더미 채널 구조물들(DCH)을 포함할 수 있다. 관통 배선 영역(TB)은 예를 들어, 복수의 메모리 블록 당 하나씩 배치될 수 있다. 다만, 관통 배선 영역(TB)의 개수, 크기, 배치 형태, 및 형상 등은 실시예들에서 다양하게 변경될 수 있다.
관통 배선 영역(TB)은, 도 2a에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2)로부터 이격되어 배치될 수 있다. 예를 들어, 관통 배선 영역(TB)은 y 방향을 따라 인접하는 제1 분리 영역들(MS1)로부터 이격되어 인접하는 제1 분리 영역들(MS1)의 중앙에 배치될 수 있다. 이와 같은 배치에 의해, 관통 배선 영역(TB)의 절연 영역(IR)이 형성될 수 있다. 이에 대해서는, 하기에 도 11d를 참조하여 더욱 상세히 설명한다.
절연 영역(IR)은 메모리 셀 영역(CELL)을 관통하여 기판(101) 및 게이트 전극들(130)과 나란하게 배치될 수 있다. 절연 영역(IR)은 게이트 전극(130)이 연장되거나 배치되지 않으며, 절연 물질로 이루어진 영역일 수 있다. 절연 영역(IR)은 기판(101)과 나란하게 기판(101)과 동일 높이 레벨로 배치되는 제1 절연층인 기판 절연층(160), 기판(101)의 상면에 교대로 적층되는 제2 및 제3 절연층인 층간 절연층들(120) 및 희생 절연층들(180)을 포함할 수 있다.
기판 절연층(160)은 기판(101)의 일부를 제거한 영역에 배치되어, 기판(101)으로 둘러싸이도록 배치될 수 있다. 기판 절연층(160)은 제2 수평 도전층(104)의 상면과 실질적으로 공면인 상면을 가질 수 있으며, 하면은 기판(101)의 하면과 공면이거나 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 층간 절연층들(120)은 게이트 전극들(130)과 적층 구조물(GS)을 이루면서, 관통 배선 영역(TB)으로 연장되어 절연 영역(IR)을 구성할 수 있다. 희생 절연층들(180)은 게이트 전극들(130)과 동일 높이 레벨에 위치하며, 관통 배선 영역(TB)의 경계에서 게이트 전극들(130)과 측면이 접하도록 배치될 수 있다.
절연 영역(IR)을 이루는 기판 절연층(160), 층간 절연층들(120), 및 희생 절연층들(180)은 절연 물질로 이루어질 수 있다. 예를 들어, 기판 절연층(160), 층간 절연층들(120), 및 희생 절연층들(180)은 각각 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 예를 들어, 기판 절연층(160), 층간 절연층들(120), 및 희생 절연층들(180) 중 일부가 동일한 물질로 이루어지는 경우에도, 형성 공정, 조성 등에 따라 물성이 다를 수 있으며, 이에 의해 경계가 서로 구분될 수 있다. 기판 절연층(160) 및 희생 절연층들(180)은 서로 동일하거나 다른 폭을 가질 수 있다.
관통 콘택 플러그들(170)은 절연 영역(IR) 전체를 상하로 관통하여 기판(101)의 상면에 수직하게 연장되며, 메모리 셀 영역(CELL)과 주변 회로 영역(PERI)의 회로 소자들(220)을 전기적으로 연결할 수 있다. 예를 들어, 관통 콘택 플러그들(170)은 메모리 셀 영역(CELL)의 게이트 전극들(130) 또는 채널 구조물들(CH)을, 주변 회로 영역(PERI)의 회로 소자들(220)과 전기적으로 연결할 수 있다. 관통 콘택 플러그들(170)은 상부에서 상부 배선 구조물인 배선 라인들(175)과 연결될 수 있으나, 실시예들에 따라 별도의 콘택 플러그와 연결될 수도 있다. 관통 콘택 플러그들(170)은 하부에서 하부 배선 구조물인 회로 배선 라인들(280)과 연결될 수 있다.
관통 콘택 플러그들(170)은 절연 영역(IR)의 층간 절연층들(120) 및 희생 절연층들(180)을 관통하고, 하부에서 기판 절연층(160)을 관통할 수 있다. 하나의 절연 영역(IR)을 관통하여 배치되는 관통 콘택 플러그들(170)의 개수, 형태, 및 형상은 실시예들에서 다양하게 변경될 수 있다. 실시예들에 따라, 관통 콘택 플러그들(170)은 복수의 층들이 연결된 형태를 가질 수도 있다. 또한, 실시예들에 따라, 절연 영역(IR) 내에는 관통 콘택 플러그들(170) 외에, 배선 라인 형태의 배선 구조물들이 더 배치될 수도 있다. 관통 콘택 플러그들(170)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
더미 채널 구조물들(DCH)은 관통 배선 영역(TB)에 규칙적으로 배열될 수 있다. 더미 채널 구조물들(DCH)은 상부의 배선 구조물들과 전기적으로 연결되지 않거나, 반도체 장치(100) 내에서 채널 구조물들(CH)과 달리 메모리 셀 스트링을 이루지 않을 수 있다. 도 2a에 도시된 것과 같이, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 유사한 패턴을 이루어 배치될 수 있다. 예를 들어, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)의 x 방향 및 y 방향 각각을 따른 피치(pitch)의 정수배의 피치로 배열될 수 있다. 본 명세서에서, "피치(pitch)"는 하나의 구성에 대해서 중심으로부터 중심까지의 최소 길이를 의미한다. 이에 대해서는 하기에 도 5를 참조하여 더욱 상세히 설명한다.
도 3에 도시된 것과 같이, 더미 채널 구조물들(DCH)은 z 방향을 따라 절연 영역(IR)의 일부를 관통하도록 배치될 수 있다. 더미 채널 구조물들(DCH)은 절연 영역(IR)의 층간 절연층들(120) 및 희생 절연층들(180)의 일부를 관통할 수 있다. 더미 채널 구조물들(DCH)은 z 방향을 따라 채널 구조물들(CH)의 제1 높이(H1)보다 작은 제2 높이(H2)를 가질 수 있다. 예를 들어, 제2 높이(H2)는 제1 높이(H1)의 약 50 % 내지 약 90 %의 범위일 수 있다. 더미 채널 구조물들(DCH)의 상면은 채널 구조물들(CH)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 이에 따라, 더미 채널 구조물들(DCH)의 하단은 채널 구조물들(CH)의 하단보다 높은 레벨에 위치할 수 있다. 더미 채널 구조물들(DCH)의 상기 하단은 기판 절연층(160) 및 제2 수평 도전층(104)으로부터 z 방향을 따라 이격되어 위치할 수 있다.
더미 채널 구조물들(DCH)은 채널 구조물들(CH)의 제1 직경(D1)보다 작은 제2 직경(D2)을 가질 수 있다. 본 명세서에서, 비교하여 상대적으로 설명되는 직경은, 동일 높이에서의 직경을 의미하거나 최대 직경을 의미할 수 있다. 예를 들어, 제2 직경(D2)은 제1 직경(D1)의 약 30 % 내지 약 90 %의 범위일 수 있다. 예를 들어, 제2 직경(D2)은 상단을 기준으로 약 40 nm 내지 약 80 nm의 범위일 수 있다. 제1 직경(D1) 및 제2 직경(D2)은 관통 콘택 플러그(170)의 제3 직경(D3)보다 작을 수 있다. 더미 채널 구조물들(DCH)은 채널 구조물들(CH)의 직경보다 작은 직경을 가짐으로써, 동일한 공정을 통해 작은 높이를 갖도록 형성될 수 있다. 이에 대해서는, 하기에 도 11b를 참조하여 더욱 상세히 설명한다.
더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 동일한 구성을 포함할 수 있다. 더미 채널 구조물들(DCH) 내에는 채널층(140)이 배치될 수 있으며, 더미 채널 구조물(DCH)은 채널층(140) 외에, 게이트 유전층(145), 채널 매립 절연층(150), 및 채널 패드(155)를 포함할 수 있다. 다만, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 다른 내부 구조를 가질 수 있다. 구체적으로, 더미 채널 구조물(DCH)은 z 방향을 따라 서로 다른 높이 영역들에서 서로 다른 내부 구조를 가질 수 있다. 이에 대해서는 하기에 도 4를 참조하여 더욱 상세히 설명한다.
에지 영역(ER2)은 도 1의 제2 에지 영역(ER2)에 해당될 수 있으며, 도 2b에 도시된 것과 같이, 관통 배선 영역(TB)과 유사한 구조를 가질 수 있다. 다만, 에지 영역(ER2)은 관통 배선 영역(TB)과 달리, 주변 회로 영역(PERI) 상에 기판(101)이 배치되지 않는 영역일 수 있다. 이에 따라, 에지 영역(ER2)의 절연 영역(IR)은 셀 영역 절연층(190)으로 이루어질 수 있다. 다만, 에지 영역(ER2)에서의 더미 채널 구조물들(DCH)에 대한 설명은, 관통 배선 영역(TB)에서의 더미 채널 구조물들(DCH)에 대한 설명이 동일하게 적용될 수 있다. 또한, 도 1의 제1 에지 영역(ER1)도 에지 영역(ER2)과 동일한 구조를 가질 수 있다.
반도체 장치(100)에서는, 관통 배선 영역(TB) 및 에지 영역(ER2)에 더미 채널 구조물들(DCH)을 배치함으로써, 메모리 셀 영역(CELL)의 채널 구조물들(CH)과 배치의 연속성 및 패턴의 균일성이 유지될 수 있다. 따라서, 반도체 장치(100)의 제조 공정 시 채널 구조물들(CH)이 균일한 형상으로 제조될 수 있으며, 크기의 변경, 형상의 변형 등이 방지될 수 있다. 또한, 더미 채널 구조물들(DCH)이 채널 구조물들(CH)보다 짧게 형성되므로, 기판(101) 또는 제1 및 제2 수평 도전층(102, 104)과 연결되어 불량이 발생하는 것을 방지할 수 있다.
배선 라인(175)은 메모리 셀 영역(CELL) 내의 메모리 셀들과 전기적으로 연결되는 상부 배선 구조물을 구성할 수 있다. 배선 라인(175)은 예를 들어, 게이트 전극들(130) 또는 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 상기 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 배선 라인(175)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
셀 영역 절연층(190)은 기판(101), 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 더미 채널 구조물의 개략적인 절단 사시도이다.
도 4를 참조하면, 더미 채널 구조물(DCH)의 서로 다른 높이 영역들에서의 구조가 도시된다. 도 4에서, 채널 패드(155)의 하부 영역만 도시되었다. 더미 채널 구조물(DCH)은 도 3을 참조하여 상술한 것과 같이 채널 구조물(CH)보다 작은 직경 및 작은 높이를 가질 수 있다. 이에 따라, 더미 채널 구조물(DCH)을 구성하는 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150) 중 적어도 일부는, 채널 구조물(CH)에서와 달리, 더미 채널 구조물(DCH)의 상단부터 하단까지 연장되지 않을 수 있다.
채널 패드(155)에 인접한 제1 영역(R1)에서, 더미 채널 구조물(DCH)의 채널 홀 내에는 외측으로부터 게이트 유전층(145), 채널층(140), 및 채널 매립 절연층(150)이 순차적으로 배치될 수 있다. 제1 영역(R1)에서, 더미 채널 구조물(DCH)은 채널 구조물(CH)에 대응되는 구조를 가질 수 있다.
제1 영역(R1)의 하부의 제2 영역(R2)에서, 더미 채널 구조물(DCH)의 채널 홀 내에는 외측으로부터 게이트 유전층(145) 및 채널층(140)이 순차적으로 배치될 수 있다. 제2 영역(R2)에는 채널 매립 절연층(150)이 연장되지 않을 수 있다.
제2 영역(R2)의 하부의 제3 영역(R3)에서, 더미 채널 구조물(DCH)의 채널 홀 내에는 외측으로부터, 게이트 유전층(145)을 이루는 블록킹층(141), 전하 저장층(142), 및 터널링층(143)이 순차적으로 배치될 수 있다. 제3 영역(R3)에는 채널층(140) 및 채널 매립 절연층(150)이 연장되지 않을 수 있다. 즉, 채널층(140)은 더미 채널 구조물(DCH)의 전체 길이를 따라 연장되지 않을 수 있으며, 게이트 유전층(145)보다 짧게 연장될 수 있다.
제3 영역(R3)의 하부의 제4 영역(R4)에서, 더미 채널 구조물(DCH)의 채널 홀 내에는 외측으로부터, 게이트 유전층(145)을 이루는 블록킹층(141) 및 전하 저장층(142)이 순차적으로 배치될 수 있다. 제4 영역(R4)에는 터널링층(143), 채널층(140), 및 채널 매립 절연층(150)이 연장되지 않을 수 있다.
더미 채널 구조물(DCH)의 하단을 포함하는 제5 영역(R5)에서, 더미 채널 구조물(DCH)의 채널 홀은 게이트 유전층(145)을 이루는 블록킹층(141)으로 채워질 수 있다. 제5 영역(R5)에는 전하 저장층(142), 터널링층(143), 채널층(140), 및 채널 매립 절연층(150)이 연장되지 않을 수 있다.
다만, 예시적인 실시예들에서, 더미 채널 구조물(DCH)은 제2 내지 제5 영역들(R2, R3, R4, R5) 중 일부 영역만 포함할 수 있다. 예를 들어, 더미 채널 구조물(DCH)은 제1 영역(R1) 및 제5 영역(R5)만 포함할 수 있다. 이와 같은 더미 채널 구조물(DCH)의 내부 구조는, 더미 채널 구조물(DCH)의 직경, 높이, 측면의 경사도, 더미 채널 구조물(DCH)을 구성하는 각 층의 두께 등에 따라 다양하게 변경될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 평면도이다. 도 5는 도 2a의 'C' 영역을 확대하여 도시한다.
도 5를 참조하면, 관통 배선 영역(TB) 및 이에 인접한 채널 구조물들(CH)의 배치 영역이 함께 도시된다. 채널 구조물들(CH)은 x 방향을 따라 제1 피치(P1)로 배치되고, y 방향을 따라 제2 피치(P2)로 배치될 수 있다. 본 실시예에서, 제1 피치(P1)는 제2 피치(P2)와 다를 수 있다. 관통 배선 영역(TB)에서 채널 구조물들(CH)에 인접한 영역에서, 더미 채널 구조물들(DCH)은 x 방향을 따라 제3 피치(P3)로 배치되고, y 방향을 따라 제4 피치(P4)로 배치될 수 있다. 제3 피치(P3)는 제1 피치(P1)의 정수배인 n 배이고, 제4 피치(P4)는 제2 피치(P2)의 정수배인 m 배일 수 있다. 예를 들어, 제3 피치(P3) 및 제4 피치(P4)는 각각 제1 피치(P1) 및 제2 피치(P2)의 2배 내지 5배일 수 있다. 본 실시예에서, 상기 n과 상기 m은 동일하며 1이 아닐 수 있다. 이와 같이, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)의 정수배의 피치로 배열됨으로써, 채널 구조물들(CH)의 반복성이 유지될 수 있다.
더미 채널 구조물들(DCH)은 상술한 것과 같이, 채널 구조물들(CH)의 제1 직경(D1) 및 관통 콘택 플러그들(170)의 제3 직경(D3)보다 작은 제2 직경(D2)을 가질 수 있다. 다만, 제2 직경(D2)은 노광 조명계의 분해능(resolution)의 한계에 따른 포토 리소그래피 공정 마진보다 큰 크기로 선택될 수 있다.
더미 채널 구조물들(DCH)은 관통 콘택 플러그들(170)로부터 적어도 제1 길이(L1)로 이격되어 배치될 수 있다. 제1 길이(L1)는 관통 콘택 플러그들(170)의 크기, 밴딩 정도, 미스-얼라인 마진 등을 고려하여 결정될 수 있다. 일 실시예에서, 제1 길이(L1)는 관통 콘택 플러그들(170)의 제3 직경(D3)의 약 1배 내지 3배의 범위일 수 있다. 예시적인 실시예들에서, 관통 콘택 플러그들(170)의 상대적인 배치는 다양하게 변경될 수 있다. 예를 들어, 관통 콘택 플러그들(170)의 위치와 더미 채널 구조물들(DCH)의 배열 패턴이 중첩되는 영역이 발생하는 경우, 중첩되는 영역에서 더미 채널 구조물(DCH)의 배치는 생략될 수 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 장치의 평면도들이다. 도 6a 내지 도 6c에서는 도 5에 대응되는 영역을 도시한다.
도 6a를 참조하면, 반도체 장치(100a)에서, 관통 배선 영역(TB)의 더미 채널 구조물들(DCH)은 x 방향을 따라 제3 피치(P3a)로 배치되고, y 방향을 따라 제4 피치(P4a)로 배치될 수 있다. 제3 피치(P3a)는 제1 피치(P1)와 동일하고, 제4 피치(P4a)는 제2 피치(P2)와 동일할 수 있다. 즉, 제3 피치(P3a) 및 제4 피치(P4a)는 각각 제1 피치(P1) 및 제2 피치(P2)의 1배일 수 있다.
도시된 것과 같이, 더미 채널 구조물들(DCH)은 관통 콘택 플러그들(170)과 중첩되거나 인접하는 영역에서는 생략되고 배열될 수 있다. 더미 채널 구조물들(DCH)은 관통 콘택 플러그들(170)로부터 적어도 제2 길이(L2)로 이격되어 배치될 수 있다. 제2 길이(L2)는 도 5를 참조하여 상술한 제1 길이(L1)와 동일한 기준으로 결정될 수 있다.
도 6b를 참조하면, 반도체 장치(100b)에서, 관통 배선 영역(TB)의 더미 채널 구조물들(DCH)은 x 방향을 따라 제3 피치(P3b)로 배치되고, y 방향을 따라 제4 피치(P4b)로 배치될 수 있다. 제3 피치(P3b)는 제1 피치(P1)의 n 배이고, 제4 피치(P4b)는 제2 피치(P2)의 m 배일 수 있으며, 본 실시예에서 n과 m은 서로 다를 수 있다.
더미 채널 구조물들(DCH)은 관통 콘택 플러그들(170)로부터 적어도 제3 길이(L3)로 이격되어 배치될 수 있다. 제3 길이(L3)는 도 5를 참조하여 상술한 제1 길이(L1)와 동일한 기준으로 결정될 수 있다.
도 6c를 참조하면, 반도체 장치(100c)에서, 관통 배선 영역(TB)의 더미 채널 구조물들(DCH)은 영역에 따라 서로 다른 피치로 배열될 수 있다. 채널 구조물들(CH)에 인접한 제1 영역에서는 도 5의 실시예에서와 같이 상대적으로 큰 피치들(P3, P4)로 배치되고, 채널 구조물들(CH)로부터 제4 길이(L4)로 이격된 제2 영역에서는 도 6a의 실시예에서와 상대적으로 작은 피치들(P3a, P4a)로 배치될 수 있다. 제4 길이(L4)는 포토 리소그래피 공정 시의 광 영향 영역(optical influence range)을 고려하여 결정될 수 있으며, 예를 들어 약 1 ㎛보다 클 수 있다. 이 경우에도, 더미 채널 구조물들(DCH)은 관통 콘택 플러그들(170)로부터 적어도 제1 길이(L1)로 이격되어 배치될 수 있다.
예시적인 실시예들에서, 상기 제1 영역에서, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)의 피치의 정수배의 피치로 배치되고, 상기 제2 영역에서는 채널 구조물들(CH)의 피치의 정수배가 아닌 피치로 배열되는 것도 가능하다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 7을 참조하면, 반도체 장치(100d)는, 도 3의 반도체 장치(100)와 달리, 제1 및 제2 수평 도전층들(102, 104)을 포함하지 않는 대신, 채널 구조물들(CH)의 하단에 배치되는 에피택셜층들(105)을 더 포함할 수 있다. 또한, 제1 분리 영역들(MS1) 및 도시되지 않은 제2 분리 영역들(MS2)은 분리 절연층들(110) 사이의 소스 도전층(107)을 더 포함할 수 있다.
에피택셜층들(105)은 채널 구조물(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층들(105)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층들(105)의 상부면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 다만, 더미 채널 구조물들(DCH)은 에피택셜층들(105)을 포함하지 않을 수 있다. 이는, 에피택셜층들(105)은 기판(101)으로부터 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 형성되는 데, 더미 채널 구조물들(DCH)은 기판(101)으로부터 이격되기 때문일 수 있다.
소스 도전층(107)은 반도체 장치(100d)의 공통 소스 라인으로 기능할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 소스 도전층(107)은 생략될 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 단면도들이다.
도 8a를 참조하면, 반도체 장치(100e)는 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 제1 및 제2 적층 구조물들(GS)을 포함하고, 채널 구조물들(CHe) 및 더미 채널 구조물들(DCHe)은 각각 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2) 및 제1 및 제2 더미 채널 구조물들(DCH1, DCH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHe) 및 더미 채널 구조물들(DCHe)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHe)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CHe)은 제1 적층 구조물(GS1)의 제1 채널 구조물들(CH1)과 제2 적층 구조물(GS2)의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부의 제1 채널 구조물(CH1)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(155)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다.
더미 채널 구조물들(DCHe)도 제1 더미 채널 구조물들(DCH1)과 제2 더미 채널 구조물들(DCH2)이 서로 연결된 형태를 가질 수 있다. 본 실시예에서, 하부의 제1 더미 채널 구조물들(DCH1)은 제1 채널 구조물(CH1)에 비하여 상대적으로 작은 높이 및 작은 직경을 가질 수 있다. 따라서, 제1 더미 채널 구조물들(DCH1)의 하단은 기판(101) 및 기판 절연층(160)으로부터 z 방향으로 이격되어 상부에 위치할 수 있다. 제1 더미 채널 구조물들(DCH1)은 도 4를 참조하여 상술한 것과 같은 내부 구조를 가질 수 있다. 본 실시예에서, 제2 더미 채널 구조물들(DCH2)은 제2 채널 구조물(CH2)과 실질적으로 동일한 높이 및 직경을 가질 수 있다. 따라서, 제2 더미 채널 구조물들(DCH2)은 제2 채널 구조물(CH2)과 실질적으로 동일한 내부 구조를 가질 수 있다.
또한, 제1 적층 구조물(GS1)의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다.
도 8b를 참조하면, 반도체 장치(100f)는 도 8a의 실시예에서와 유사하게, 각각 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2) 및 제1 및 제2 더미 채널 구조물들(DCH1, DCH2)을 포함하는 채널 구조물들(CHf) 및 더미 채널 구조물들(DCHf)을 포함할 수 있다.
하부의 제1 더미 채널 구조물(DCH1)은 제1 채널 구조물(CH1)에 비하여 상대적으로 작은 높이 및 작은 직경을 가질 수 있다. 따라서, 제1 더미 채널 구조물들(DCH1)의 하단은 기판(101) 및 기판 절연층(160)으로부터 z 방향으로 이격되어 상부에 위치할 수 있다. 또한, 제1 더미 채널 구조물들(DCH1)은 제2 더미 채널 구조물(DCH2)과 다른 구조를 가질 수 있다. 구체적으로, 제1 더미 채널 구조물(DCH1)은 채널 희생층(185)이 채워진 구조를 가질 수 있다. 이는, 더미 채널 구조물들(DCHf)의 제조 시에, 제2 더미 채널 구조물(DCH2)을 이루는 채널 홀을 통해 채널 희생층(185)이 제거되지 못하고 잔존하여 형성된 구조일 수 있다.
상부의 제2 더미 채널 구조물(DCH2)은 제2 채널 구조물(CH2)에 비하여 상대적으로 작은 높이 및 작은 직경을 가질 수 있다. 따라서, 제2 더미 채널 구조물들(DCH2)의 하단은 제1 더미 채널 구조물(DCH1)으로부터 z 방향으로 이격되어 상부에 위치할 수 있다. 제1 더미 채널 구조물(DCH1)과 제2 더미 채널 구조물(DCH2)은 소정 길이(L5)만큼 이격되어 서로 연결되지 못한 형태를 가질 수 있다. 상기 길이(L5)는 실시예들에서 다양하게 변경될 수 있으며, 두 개 이상의 더미 채널 구조물들(DCHf)에서 서로 다를 수도 있을 것이다. 제2 더미 채널 구조물들(DCH2)은 도 4를 참조하여 상술한 것과 같은 내부 구조를 가질 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 9를 참조하면, 반도체 장치(100g)에서, 관통 배선 영역(ETB)은 도 1의 제2 관통 배선 영역(ETB)에 해당될 수 있으며, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 전기적으로 연결하기 위한 배선 구조물을 포함하는 영역일 수 있다.
관통 배선 영역(ETB)의 주변에서, 게이트 전극들(130)은 y 방향을 따라 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 상기 단차에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어 상부로 노출된 패드 영역들을 제공할 수 있다. 게이트 전극들(130)은 상기 패드 영역들에서 셀 콘택 플러그들(177)과 연결되어 상부의 배선 라인들(175)에 연결될 수 있다.
관통 배선 영역(ETB)은, 게이트 전극들(130)의 적층 구조물(GS) 및 기판(101)을 관통하여 z 방향으로 연장되는 관통 콘택 플러그들(170), 관통 콘택 플러그들(170)을 둘러싸는 절연 영역(IR), 및 절연 영역(IR)의 일부를 관통하도록 배치되는 더미 관통 콘택 플러그들(170D)을 포함할 수 있다.
더미 관통 콘택 플러그들(170D)은 관통 콘택 플러그들(170)과 함께 관통 배선 영역(ETB)에 규칙적으로 배열될 수 있다. 더미 관통 콘택 플러그들(170D)은 상부의 배선 라인들(175)과 연결되지 않을 수 있다. 예시적인 실시예들에서, 더미 관통 콘택 플러그들(170D)은 관통 콘택 플러그들(170)이 배치된 영역의 외측 또는 일측에만 배치되거나 관통 콘택 플러그들(170)이 배치된 영역들의 사이에 배치될 수도 있다. 상술한 더미 채널 구조물들(DCH)과 유사하게, 더미 관통 콘택 플러그들(170D)은 관통 콘택 플러그들(170)의 균일한 형성을 보조할 수 있다.
더미 관통 콘택 플러그들(170D)은 z 방향을 따라 절연 영역(IR)의 일부를 관통하도록 배치될 수 있다. 더미 관통 콘택 플러그들(170D)은 z 방향을 따라 관통 콘택 플러그들(170)의 제3 높이(H3)보다 작은 제4 높이(H4)를 가질 수 있다. 예를 들어, 제4 높이(H4)는 제3 높이(H3)의 약 50 % 내지 약 90 %의 범위일 수 있다. 더미 관통 콘택 플러그들(170D)의 상면은 관통 콘택 플러그들(170)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 이에 따라, 더미 관통 콘택 플러그들(170D)의 하단은 관통 콘택 플러그들(170)의 하단보다 높은 레벨에 위치할 수 있다. 더미 관통 콘택 플러그들(170D)의 상기 하단은 기판(101) 및 기판 절연층(160)으로부터 z 방향을 따라 이격되어 위치할 수 있다.
더미 관통 콘택 플러그들(170D)은 관통 콘택 플러그들(170)의 제4 직경(D4)보다 작은 제5 직경(D5)을 가질 수 있다. 예를 들어, 제5 직경(D5)은 제4 직경(D4)의 약 30 % 내지 약 90 %의 범위일 수 있다. 더미 관통 콘택 플러그들(170D)은 관통 콘택 플러그들(170)의 직경보다 작은 직경을 가짐으로써, 동일한 공정을 통해 작은 높이를 갖도록 형성될 수 있다. 더미 관통 콘택 플러그들(170D)과 동일한 도전 물질을 포함할 수 있다.
도 9에서, 제1 수평 도전층(102)은 기판 절연층(160)의 주변에서도 y 방향을 따라 연장되는 것으로 도시되었으나, 이에 한정되지 않는다. 예시적인 실시예들에서, 게이트 전극들(130)이 단차를 갖도록 배치되는 영역에서, 기판(101) 상에 제1 수평 도전층(102) 대신 제1 및 제2 소스 희생층들(111, 112)(도 11a 참조)이 잔존할 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 일부 단계를 설명하기 위한 개략적인 흐름도이다.
도 10을 참조하면, 반도체 장치의 제조 방법은, 반도체 장치의 레이아웃 디자인 단계(S10), 레이아웃 디자인을 이용한 마스크 제조 단계(S20), 및 제조된 마스크를 이용하여 반도체 장치를 제조하는 단계(S30)를 포함할 수 있다.
반도체 장치의 레이아웃 디자인 단계(S10)는, 반도체 장치의 메인 레이아웃 디자인 단계(S100), 반도체 장치의 보조 패턴 레이아웃 디자인 단계(S200), 및 반도체 장치의 전체 레이아웃 디자인 단계(S300)를 포함할 수 있다.
반도체 장치의 메인 레이아웃 디자인 단계(S100)에서는 웨이퍼 상에 형성하고자 하는 반도체 장치의 회로 패턴에 대응하는 메인 레이아웃이 반도체 제조 설비의 호스트 컴퓨터 또는 서버로부터 제공될 수 있다. 구체적으로, 레이아웃은 반도체 장치에 대해 디자인된 회로가 웨이퍼 상으로 전사될 수 있는 물리적인 표시로서, 다수의 패턴들을 포함할 수 있다. 예를 들어, 상기 메인 레이아웃은 CAD 시스템으로부터 상기 메인 레이아웃을 이루는 패턴들의 윤곽의 좌표값으로 제공될 수 있다. 특히, 상기 패턴들은 동일한 형상이 반복되는 반복 패턴들을 포함할 수 있으며, 상기 패턴들은 삼각형 및/또는 사각형과 같은 다각형들의 조합의 형태로 제공될 수 있다.
반도체 장치의 보조 패턴 레이아웃 디자인 단계(S200)에서는, 상기 메인 레이아웃의 메인 패턴들 사이에 보조 패턴을 삽입하는 단계일 수 있다. 보조 패턴은 메인 패턴들이 형상의 변형없이 형성될 수 있도록 보조하는 공정강화(process enhancement) 기능을 수행할 수 있다. 예를 들어, 도 2a 내지 도 9를 참조하여 상술한 더미 채널 구조물(DCH) 및 더미 관통 콘택 플러그(170D)가 보조 패턴에 해당할 수 있다. 반도체 장치의 보조 패턴 레이아웃 디자인 단계(S200)는 보조 패턴의 크기 결정 단계(S220) 및 보조 패턴의 배치 결정 단계(S240)를 포함할 수 있다.
보조 패턴의 크기 결정 단계(S220)에서, 보조 패턴의 크기는 보조 패턴이 하부의 특정 층까지 연장되지 않도록 하는 범위에서 상한값이 결정될 수 있다. 이는 보조 패턴이 다른 소자의 전기적 동작에 영향을 주지 않게 하기 위함일 수 있다. 예를 들어, 도 3의 더미 채널 구조물(DCH)은 제2 수평 도전층(104) 또는 기판(101)의 높이까지 연장되지 않도록 직경이 결정될 수 있으며, 도 9의 더미 관통 콘택 플러그(170D)는 주변 회로 영역(PERI)까지 연장되지 않도록 직경이 결정될 수 있다. 따라서, 보조 패턴은 대응되는 메인 패턴보다 작은 크기로 결정될 수 있다. 다만, 포토 리소그래피 공정 한계를 고려하여 보조 패턴의 크기의 하한값이 결정될 수 있다.
보조 패턴의 배치 결정 단계(S240)는 메인 패턴들의 사이에서 보조 패턴이 배치되는 위치를 결정하는 단계일 수 있다. 보조 패턴은 어레이 형태로 배치될 수 있으며, 도 5 내지 도 6c를 참조하여 상술한 것과 같이, 메인 패턴이 배치된 영역으로부터 소정 거리 이내에서는 메인 패턴들의 피치의 정수배의 피치로 배열될 수 있다. 예를 들어, 상기 소정 거리는 포토 리소그래피 공정 기술에 의해 결정될 수 있다. 이에 의해, 메인 패턴들과 보조 패턴들 사이에서 밀도의 균일성이 유지될 수 있다. 또한, 이에 의해 전체 레이아웃에 대한 광 근접 보정(optical proximity correction, OPC)이 수행될 수 있다. 다만, 보조 패턴들은 인접하는 다른 메인 패턴으로부터 디자인 룰에 따른 소정 거리로 이격되어 배치될 수 있다. 예를 들어, 도 3의 더미 채널 구조물(DCH)은 관통 콘택 플러그(170)로부터 소정 거리로 이격되어 배치될 수 있다.
반도체 장치의 전체 레이아웃 디자인 단계(S300)는, 반도체 장치의 메인 레이아웃 디자인 단계(S100)에서의 메인 레이아웃 디자인과, 반도체 장치의 보조 패턴 레이아웃 디자인 단계(S200)에서 결정된 보조 패턴의 레이아웃 디자인을 결합하여 전체 레이아웃을 디자인하는 단계일 수 있다.
마스크 제조 단계(S20)는, 디자인된 레이아웃 데이터에 따라 마스크를 제조하는 단계일 수 있다. 상기 레이아웃 데이터를 이용하여 마스크 기판 상에 노광 공정을 수행함으로써, 마스크를 제조할 수 있다. 상기 노광 공정 후에는, 예컨대, 현상(development), 식각, 세정, 및 베이크(bake) 등의 일련의 공정들을 더 수행하여 상기 마스크를 형성할 수 있다. 실시예들에 따라, 상기 레이아웃 데이터를 전송하기 전에, 상기 레이아웃 데이터에 대한 검증 단계를 더 진행할 수 있다.
상기 마스크를 이용하여 반도체 장치를 제조하는 단계(S30)는, 상기 마스크를 이용하여 리소그래피 공정을 수행하는 단계 및 이후에 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 수행하는 단계를 포함할 수 있다. 특히, 상기 반도체 장치는, 하부 반도체 구조물 상에, 반복되는 메인 패턴들을 포함하는 상부 반도체 구조물을 형성하는 공정을 수행함으로써 제조될 수 있다. 상기 반복되는 메인 패턴들은, 보조 패턴의 레이아웃이 반영된 상기 마스크에 의해, 에지 영역에서도 임계 치수(critical dimention)의 하향없이 형성될 수 있다.
도 11a 내지 도 11f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11f에서는, 도 3에 도시된 영역에 대응되는 영역들이 도시된다.
도 11a를 참조하면, 베이스 기판(201) 상에 회로 소자들(220) 및 하부 배선 구조물들을 포함하는 주변 회로 영역(PERI)을 형성하고, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역이 제공되는 기판(101), 제1 및 제2 소스 희생층들(111, 112), 제2 수평 도전층(104) 및 기판 절연층(160)을 형성한 후, 희생 절연층들(180) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
먼저, 회로 게이트 유전층(222)과 회로 게이트 전극(225)이 베이스 기판(201) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 하부 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다. 기판(101)은 베이스 기판(201)보다 작거나 동일한 크기로 형성될 수 있다.
제1 및 제2 소스 희생층들(111, 112)은 제2 소스 희생층(112)의 상하에 제1 소스 희생층들(111)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 후속 공정을 통해 도 3의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 소스 희생층(112)은 희생 절연층들(180)과 동일한 물질로 이루어질 수 있다. 제2 수평 도전층(104)은 제1 및 제2 소스 희생층들(111, 112) 상에 형성될 수 있다.
기판 절연층(160)은 관통 배선 영역(TB)에 해당하는 영역에서 기판(101), 제1 및 제2 소스 희생층들(111, 112), 및 제2 수평 도전층(104)의 일부를 제거한 후, 절연 물질을 매립함으로써 형성할 수 있다. 상기 절연 물질의 매립 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다. 이에 의해 기판 절연층(160)의 상면은 제2 수평 도전층(104)의 상면과 실질적으로 공면을 이룰 수 있다.
희생 절연층들(180)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 3 참조)로 교체되는 층일 수 있다. 희생 절연층들(180)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 희생 절연층들(180)과 층간 절연층들(120)의 적층 구조물 상부를 덮는 셀 영역 절연층(190)을 형성할 수 있다.
도 11b를 참조하면, 희생 절연층들(180) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 홀들(CHH) 및 더미 채널 홀들(DCHH)을 형성할 수 있다.
먼저, 도시되지 않은 영역에서 희생 절연층들(180) 및 층간 절연층들(120)의 일부를 제거하여 스트링 분리 영역(SS)(도 2a 참조)을 형성할 수 있다. 스트링 분리 영역(SS)은, 별도의 마스크층을 이용하여 스트링 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(180) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착함으로써 형성할 수 있다. 스트링 분리 영역(SS)은 도 3의 상부 게이트 전극들(130S)이 형성되는 영역보다 하부로 연장될 수 있다.
채널 홀들(CHH) 및 더미 채널 홀들(DCHH)은 희생 절연층들(180) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 별도의 패터닝된 마스크층을 이용함으로써, 더미 채널 홀들(DCHH)은 채널 홀들(CHH)보다 작은 직경으로 식각될 수 있다. 상기 마스크층은 도 10을 참조하여 상술한 단계들에 의해 제조된 마스크층일 수 있다. 더미 채널 홀들(DCHH)은 채널 홀들(CHH)보다 작은 직경을 가지므로, 식각 공정 중에 상대적으로 작은 깊이로 형성될 수 있다.
상기 적층 구조물의 높이로 인하여, 채널 홀들(CHH) 및 더미 채널 홀들(DCHH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널 홀들(CHH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다.
이와 같이, 더미 채널 구조물(DCH)용 더미 채널 홀들(DCHH)을, 채널 구조물(CH)용 채널 홀들(CHH)과 함께 형성함으로써, 채널 홀들(CHH)이 배치되는 영역의 에지에서도 채널 홀들(CHH)은 균일한 크기 및 형상을 갖도록 형성될 수 있다. 즉, 패턴의 불균일성을 최소화하여, 패턴의 변형이 최소화될 수 있다. 또한, 후속에서 형성되는 채널 구조물들(CH)의 전기적 특성이 확보될 수 있다.
도 11c를 참조하면, 채널 홀들(CHH) 및 더미 채널 홀들(DCHH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 매립 절연층(150), 및 채널 패드들(155)을 순차적으로 형성하여, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 홀들(CHH) 및 더미 채널 홀들(DCHH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 홀들(CHH) 및 더미 채널 홀들(DCHH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(150)은 채널 홀들(CHH) 및 더미 채널 홀들(DCHH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 매립 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 동시에 형성되지만, 상대적으로 작은 직경 및 높이를 가지므로, 도 4를 참조하여 상술한 것과 같이, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 다른 내부 구조를 갖는 높이 영역을 가질 수 있으며, 게이트 유전층(145), 채널층(140), 및 채널 매립 절연층(150) 중 적어도 일부가 하단까지 연장되지 않을 수 있다. 특히, 더미 채널 홀들(DCHH)의 외측에 배치되는 층들이 상대적으로 깊게 연장되도록 형성될 수 있다.
도 11d를 참조하면, 희생 절연층들(180)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부들(OP)을 형성하고, 개구부들(OP)을 통해 희생 절연층들(180)의 일부를 제거하여 터널부들(LT)을 형성할 수 있다.
먼저, 개구부들(OP)의 형성 전에, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 상에 셀 영역 절연층(190)을 더 형성할 수 있다. 개구부들(OP)은 도 2a의 제1 및 제2 분리 영역들(MS1, MS2)의 위치에 형성될 수 있다. 개구부들(OP)은 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구부들(OP)은 x 방향으로 연장되는 트렌치 형태로 형성될 수 있으며, 개구부들(OP)의 하부에서 기판(101)이 노출될 수 있다.
희생 절연층들(180)의 제거 공정 전에, 개구부들(OP) 내에 별도의 희생 스페이서층들을 형성한 후, 제2 소스 희생층(112)을 선택적으로 제거하고, 그 후에 제1 소스 희생층들(111)을 제거할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 소스 희생층들(111)의 제거 공정 시에, 제2 소스 희생층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 및 제2 소스 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 개구부들(OP) 내에서 상기 희생 스페이서층들을 제거할 수 있다.
다음으로, 희생 절연층들(180)은 관통 배선 영역(TB)(도 3 참조)의 외측 영역, 즉, 절연 영역(IR)의 외측에서 제거될 수 있다. 이에 의해, 층간 절연층들(120), 희생 절연층들(180), 및 기판 절연층(160)을 포함하는 관통 배선 영역(TB)의 절연 영역(IR)이 정의될 수 있다. 희생 절연층들(180)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120) 및 기판 절연층(160)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들(LT)이 형성될 수 있으며, 터널부들(LT)을 통해 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)의 일부 측벽들이 노출될 수 있다.
관통 배선 영역(TB)이 형성되는 영역은 개구부들(OP)로부터 이격되어, 식각제가 도달하지 못함으로써 희생 절연층들(180)이 잔존하는 영역일 수 있다. 따라서, 관통 배선 영역(TB)은 인접하는 개구부들(OP)의 사이에서 개구부들(OP)의 중앙에 형성되게 된다. 희생 절연층들(180)이 잔존하는 영역은 기판 절연층(160)이 배치되는 영역과 정확히 일치하지는 않을 수 있다.
도 11e를 참조하면, 희생 절연층들(180)이 일부 제거된 터널부들(LT)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 개구부들(OP) 내에 분리 절연층(110)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 터널부들(LT)을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)의 측면은 절연 영역(IR)의 희생 절연층들(180)의 측면과 접할 수 있다. 게이트 전극들(130)을 형성한 후, 개구부들(OP) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거할 수도 있다.
분리 절연층(110)은 개구부들(OP) 내에 스페이서(spacer)의 형태로 형성될 수 있다. 즉, 절연 물질을 증착한 후, 개구부들(OP)의 하부에서 기판(101) 상에 형성된 절연 물질을 제거하여 분리 절연층(110)을 형성할 수 있다.
도 11f를 참조하면, 관통 콘택 플러그들(170)을 형성하기 위한 비아 홀들(VH)을 형성할 수 있다.
비아 홀들(VH)의 형성 전에, 분리 절연층(110)을 덮도록 셀 영역 절연층(190)을 더 형성할 수 있다. 다음으로, 절연 영역(IR)의 상부로부터, 셀 영역 절연층(190) 및 절연 영역(IR)을 관통하는 콘택 홀들(VH)을 형성할 수 있다. 콘택 홀들(VH)의 하단에서는 주변 회로 영역(PERI)의 회로 배선 라인(280)이 노출될 수 있다.
다음으로, 도 3을 함께 참조하면, 비아 홀들(VH)에 도전성 물질을 매립하여 관통 콘택 플러그들(170)을 형성하여 관통 배선 영역(TB)을 형성하고, 관통 콘택 플러그들(170)의 상단과 연결되는 배선 라인(175)을 형성하여 반도체 장치(100)가 제조될 수 있다. 다만, 도 11a 내지 도 11f를 참조하여 상술한 제조 방법은, 도 2a 내지 도 5의 반도체 장치(100)를 제조하기 위한 일 예이며, 반도체 장치(100)는 다양한 제조 방법으로 제조될 수 있을 것이다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 DCH: 더미 채널 구조물
GS: 적층 구조물 IR: 절연 영역
MS1, MS2: 분리 영역 SS: 상부 분리 영역
TB: 관통 배선 영역 101: 기판
102, 104: 수평 도전층 110: 분리 절연층
120: 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
150: 채널 매립 절연층 155: 채널 패드
160: 기판 절연층 170: 관통 콘택 플러그
175: 배선 라인 180: 희생 절연층
190: 셀 영역 절연층

Claims (20)

  1. 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들을 포함하는 메모리 셀 영역; 및
    상기 채널 구조물들과 인접하게 배치되며, 상기 주변 회로 영역과 상기 메모리 셀 영역을 전기적으로 연결하는 관통 배선 영역을 포함하고,
    상기 관통 배선 영역은,
    상기 제2 기판 및 상기 게이트 전극들과 나란하게 배치되는 절연 영역;
    상기 절연 영역 전체를 관통하여 상기 제1 방향으로 연장되는 관통 콘택 플러그; 및
    상기 절연 영역을 상부로부터 일부 관통하며, 상기 채널층을 각각 포함하는 더미 채널 구조물들을 포함하고,
    상기 채널 구조물들은 상기 제1 방향을 따라 제1 높이를 갖고, 상기 더미 채널 구조물들은 상기 제1 높이보다 작은 제2 높이를 가지며,
    상기 채널 구조물들은 상기 제1 방향에 수직한 제2 방향을 따라 제1 피치로 배열되고, 상기 더미 채널 구조물들은 적어도 상기 채널 구조물들에 인접한 영역에서 상기 제2 방향을 따라 상기 제1 피치와 다른 제2 피치로 배열되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 더미 채널 구조물들의 하단의 높이는 상기 채널 구조물들의 하단의 높이보다 높은 레벨에 위치하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 채널 구조물들은 제1 직경을 갖고, 상기 더미 채널 구조물들은 상기 제1 직경보다 작은 제2 직경을 갖는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제2 직경은 상기 제1 직경의 30 % 내지 90 %의 범위인 반도체 장치.
  5. 제1 항에 있어서,
    상기 채널 구조물들 및 상기 더미 채널 구조물들 각각은, 상기 게이트 전극들과 접하는 게이트 유전층, 상기 게이트 유전층 상의 상기 채널층, 상기 채널층 상의 채널 매립 절연층, 및 상기 채널층 상부의 채널 패드를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    각각의 상기 더미 채널 구조물들 내에서, 상기 채널층은 상기 채널 패드로부터 상기 제1 방향을 따라 하부로 상기 게이트 유전층보다 짧게 연장되는 반도체 장치.
  7. 제6 항에 있어서,
    상기 더미 채널 구조물들 각각은, 상기 채널 패드에 인접한 제1 영역 및 상기 제1 방향을 따른 하단을 포함하는 제2 영역을 갖고,
    상기 제1 영역에는 상기 게이트 유전층, 상기 채널층, 및 상기 채널 매립 절연층이 배치되고, 상기 제2 영역에는 상기 게이트 유전층이 배치되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제2 기판 상에서, 상기 게이트 전극들의 하부에 수평하게 배치되며 상기 채널 구조물들 각각의 상기 채널층과 직접 접촉하는 수평 도전층을 더 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 관통 배선 영역은 상기 채널 구조물들에 인접한 제1 영역 및 상기 제1 영역을 사이에 두고 상기 채널 구조물들과 이격된 제2 영역을 갖고,
    상기 더미 채널 구조물들은 상기 제1 영역과 상기 제2 영역에서 다른 피치로 배열되는 반도체 장치.
  10. 제1 항에 있어서,
    상기 절연 영역은, 상기 제2 기판과 동일한 높이에 배치되는 영역을 포함하는 제1 절연층, 상기 제1 절연층 상에 교대로 배치되는 제2 절연층들 및 제3 절연층들을 포함하고,
    상기 더미 채널 구조물들은 상기 제2 절연층들 및 제3 절연층들의 일부를 관통하는 반도체 장치.
  11. 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판, 상기 제2 기판 상에 수평하게 배치되는 수평 도전층, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 상기 수평 도전층 상에 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 상기 수평 도전층과 접촉되는 채널층을 각각 포함하는 채널 구조물들을 포함하는 메모리 셀 영역; 및
    상기 제1 방향으로 연장되며 상기 메모리 셀 영역과 상기 주변 회로 영역을 전기적으로 연결하는 관통 콘택 플러그, 상기 관통 콘택 플러그를 둘러싸는 절연 영역, 및 상기 절연 영역을 일부 관통하여 상기 제1 방향으로 연장되고 상기 채널층을 각각 포함하며 상기 수평 도전층으로부터 상기 제1 방향을 따라 이격되는 더미 채널 구조물들을 포함하는 관통 배선 영역을 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 채널 구조물들은 상기 제1 방향을 따라 제1 높이를 갖고, 상기 더미 채널 구조물들은 상기 제1 높이보다 작은 제2 높이를 갖는 반도체 장치.
  13. 제11 항에 있어서,
    상기 채널 구조물들은 상기 제1 방향에 수직한 제2 방향을 따라 제1 피치로 배열되고, 상기 더미 채널 구조물들은 적어도 일 영역에서 상기 제2 방향을 따라 상기 제1 피치의 정수배인 제2 피치로 배열되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 더미 채널 구조물들은 일 영역에서 상기 제2 피치와 다른 제3 피치로 배열되는 반도체 장치.
  15. 제11 항에 있어서,
    상기 더미 채널 구조물들은 상기 채널 구조물들과 다른 내부 구조를 갖는 반도체 장치.
  16. 제11 항에 있어서,
    상기 채널 구조물들은 제1 직경을 갖고, 상기 더미 채널 구조물들은 상기 제1 직경보다 작은 제2 직경을 가지며, 상기 관통 콘택 플러그는 상기 제1 직경보다 큰 제3 직경을 갖는 반도체 장치.
  17. 기판;
    상기 기판의 상에 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 기판의 상면에 수직한 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 제1 방향에 수직한 제2 방향을 따라 상기 게이트 전극들과 나란하게 배치되는 절연 영역; 및
    상기 절연 영역을 관통하여 상기 제1 방향으로 연장되고 상기 채널층을 각각 포함하는 더미 채널 구조물들을 포함하고,
    상기 더미 채널 구조물들은 각각은, 상기 제1 방향을 따른 상부에 위치하며 상기 채널층이 배치되는 제1 영역 및 상기 제1 방향을 따른 하단을 포함하고 상기 채널층이 배치되지 않는 제2 영역을 갖는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 영역에는 게이트 유전층, 상기 채널층, 및 채널 매립 절연층이 순차적으로 배치되고, 상기 제2 영역에는 상기 게이트 유전층의 적어도 일부가 배치되는 반도체 장치.
  19. 제17 항에 있어서,
    상기 더미 채널 구조물들 각각의 상기 하단은 상기 채널 구조물들 각각의 하단보다 높은 레벨에 위치하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 채널 구조물들은 제1 피치로 배치되고, 상기 더미 채널 구조물들은 상기 제1 피치과 동일하거나 상기 제1 피치보다 큰 제2 피치로 배치되는 반도체 장치.
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