KR20230168444A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판 상의 회로 소자들, 및 상기 회로 소자들 상의 하부 배선들을 포함하는 제1 구조물; 및 상기 제1 구조물 상의 제2 구조물을 포함하되, 상기 제2 구조물은, 제1 영역 및 제2 영역을 갖는 소스 구조물; 상기 소스 구조물 상에 서로 이격되어 적층되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 제2 영역 상에서 계단 형태를 이루는 패드 영역들을 포함하는 게이트 전극들; 상기 게이트 전극들을 관통하고, 상기 제1 방향으로 연장되는 분리 패턴들; 상기 제1 영역 상에서 상기 분리 패턴들 사이에 배치되고, 상기 게이트 전극들을 관통하는 제1 수직 구조물들; 및 상기 제2 영역 상에서 상기 분리 패턴들 사이에 배치되고, 상기 게이트 전극들의 상기 패드 영역들을 관통하는 제2 수직 구조물들을 포함하고, 상기 제2 수직 구조물들은, 상기 제1 수직 구조물들의 격자(lattice) 형태 배열과 동일한 격자 형태 배열을 갖는다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 생산성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 생산성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판 상의 회로 소자들, 및 상기 회로 소자들 상의 하부 배선들을 포함하는 제1 구조물; 및 상기 제1 구조물 상의 제2 구조물을 포함하되, 상기 제2 구조물은, 제1 영역 및 제2 영역을 갖는 소스 구조물; 상기 소스 구조물 상에 서로 이격되어 적층되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 제2 영역 상에서 계단 형태를 이루는 패드 영역들을 포함하는 게이트 전극들; 상기 게이트 전극들을 관통하고, 상기 제1 방향으로 연장되는 분리 패턴들; 상기 제1 영역 상에서 상기 분리 패턴들 사이에 배치되고, 상기 게이트 전극들을 관통하는 제1 수직 구조물들; 및 상기 제2 영역 상에서 상기 분리 패턴들 사이에 배치되고, 상기 게이트 전극들의 상기 패드 영역들을 관통하는 제2 수직 구조물들을 포함하고, 상기 제2 수직 구조물들은, 상기 제1 수직 구조물들의 격자(lattice) 형태 배열과 동일한 격자 형태 배열을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 소스 구조물; 상기 소스 구조물 상에 서로 이격되어 적층되고, 제1 방향으로 연장되고, 상기 제2 영역 상에서 계단 형태를 이루는 패드 영역들을 포함하는 게이트 전극들; 상기 게이트 전극들을 관통하며, 상기 제1 영역에서 상기 제2 영역 상으로 상기 제1 방향을 따라 연장되는 분리 패턴들; 상기 분리 패턴들 사이에 배치되고, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 채널 구조물들; 상기 분리 패턴들 사이에 배치되고, 상기 제2 영역 상에서 상기 게이트 전극들의 상기 패드 영역들을 관통하는 지지 구조물들; 및 상기 제2 영역 상에서 상기 지지 구조물들 사이에 배치되고, 서로 전기적으로 연결되는 콘택 구조물들의 군집체를 포함하는 콘택 플러그를 포함하되, 상기 콘택 구조물들은 상기 지지 구조물들과 연속성 있는 배열을 가질 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 기판, 상기 기판 상의 회로 소자들, 상기 기판 상에 배치되고 제1 영역 및 제2 영역을 갖는 소스 구조물, 상기 소스 구조물 상에 서로 이격되어 적층되고, 제1 방향으로 연장되고, 상기 제2 영역 상에서 계단 형태를 이루는 패드 영역들을 포함하는 게이트 전극들, 상기 게이트 전극들을 관통하며, 상기 제1 영역에서 상기 제2 영역 상으로 상기 제1 방향을 따라 연장되고, 평면에서 물결 모양(wavy shape)의 측면을 갖는 분리 패턴들, 상기 분리 패턴들 사이에 배치되고, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 채널 구조물들, 상기 분리 패턴들 사이에 배치되고, 상기 제2 영역 상에서 상기 게이트 전극들의 상기 패드 영역들을 관통하는 지지 구조물들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되, 상기 지지 구조물들은 상기 채널 구조물들의 격자 형태 배열과 동일한 격자 형태 배열을 가질 수 있다.
게이트 전극들이 계단 구조를 갖는 계단 영역에 배치되는 수직 구조물들의 디자인을, 메모리 셀 어레이 영역에 배치되는 수직 구조물들의 디자인과 동일 또는 유사하게 함으로써, 신뢰성 및 생산성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 2c는 예시적인 실시예들에 따른 반도체 장치의 보조 패턴의 개략적인 절단 사시도이다.
도 3a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 6a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7a 내지 도 7g는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도들이다.
도 8a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도이다.
도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 내지 도 11은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 도면들이다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 반도체 장치의 콘택 구조물들의 형성 방법을 설명하기 위한 개략적인 도면들이다.
도 13a 및 도 13b는 예시적인 실시예들에 따른 반도체 장치의 보조 패턴들의 형성 방법을 설명하기 위한 개략적인 도면들이다.
도 14a 및 도 14b는 예시적인 실시예들에 따른 반도체 장치의 보조 패턴들의 형성 방법을 설명하기 위한 개략적인 도면들이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 16은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 17은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 18은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 1b는 도 1a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다.
도 1a 및 도 1b를 참조하면, 반도체 장치(100)는 기판(10)을 포함하는 제1 구조물(1) 및 소스 구조물(110)을 포함하는 제2 구조물(2)을 포함할 수 있다. 제2 구조물(2)은 제1 구조물(1) 상에 배치될 수 있다.
제1 구조물(1)은, 기판(10), 기판(10) 내에 활성 영역(15a)을 한정하는 소자 분리층들(15s), 기판(10) 상에 배치되는 회로 소자들(20), 회로 소자들(20)과 전기적으로 연결되는 하부 배선들(30), 및 회로 소자들(20)과 하부 배선들(30)을 덮는 하부 캡핑 절연층(50)을 포함할 수 있다.
제2 구조물(2)은 제1 영역(CR) 및 제2 영역(ER)을 갖는 소스 구조물(110), 층간 절연층들(120) 및 게이트 전극들(130)을 포함하는 적층 구조물(ST), 적층 구조물(ST)을 관통하고 X 방향으로 연장되는 분리 패턴들(SP), 제1 영역(CR) 상에서 적층 구조물(ST)을 관통하는 제1 수직 구조물들(VS1), 제2 영역(ER) 상에서 적층 구조물(ST)을 관통하는 제2 수직 구조물들(VS2), 적층 구조물(ST) 상의 상부 캡핑 절연층(180), 및 제1 수직 구조물들(VS1) 상의 상부 배선들(190)을 포함할 수 있다. 제2 영역(ER) 상의 제2 수직 구조물들(VS2)을, 제1 영역(CR) 상의 제1 수직 구조물들(VS1)과 동일 또는 유사한 형태로 배열함으로써, 반도체 장치의 제조 공정을 단순화하고 공정 산포를 개선할 수 있다.
기판(10)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 기판(10)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 기판(10) 내에는 소자 분리층들(15s)이 배치되고, 활성 영역(15a)의 일부에는 불순물을 포함하는 소스/드레인 영역들(22)이 배치될 수 있다.
회로 소자들(20)은 각각 소스/드레인 영역(22) 및 회로 게이트(26)를 포함하는 트랜지스터를 포함할 수 있다. 소스/드레인 영역들(22)은 활성 영역(15a)에서 회로 게이트(26)의 양 측에 배치될 수 있다. 회로 게이트(26)는 활성 영역(15a) 상의 유전체층 및 상기 유전체층 상의 회로 게이트 전극을 포함할 수 있다.
하부 배선들(30)은 회로 소자들(20)과 전기적으로 연결될 수 있다. 하부 배선들(30)은 서로 다른 레벨에 배치되며 비아들에 의해 서로 연결되는 복수의 배선층들을 포함할 수 있다. 하부 배선들(30)은 도전성 물질, 예를 들어 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 몰리브데넘(Mo), 및 루테늄(Ru) 등과 같은 금속 물질을 포함할 수 있다.
하부 캡핑 절연층(50)은 기판(10), 회로 소자들(20), 및 하부 배선들(30)을 덮을 수 있다. 하루 캡핑 절연층(50)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄산화물 등과 같은 절연성 물질로 이루어질 수 있다. 하부 캡핑 절연층(50)은 복수의 절연층들로 이루어질 수 있다.
소스 구조물(110)은 제1 구조물(1) 상에 배치될 수 있다. 소스 구조물(110)의 적어도 일부는, 예를 들어 N형의 도전형을 갖는 다결정 실리콘으로 형성될 수 있다. 소스 구조물(110)에서, N형의 도전형을 갖는 다결정 실리콘으로 형성되는 영역은 공통 소스 영역일 수 있다. 실시예들에 따라, 소스 구조물(110)은 도핑된 다결정 실리콘, 금속, 금속 질화물, 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 소스 구조물(110)은 베이스 패턴(101), 제1 패턴(102), 제2 패턴(103), 및 소스 희생층들(104, 105, 106)을 포함할 수 있다. 베이스 패턴(101) 상에 제1 패턴(102)이 배치되고, 제1 패턴(102) 상에 제2 패턴(103)이 배치될 수 있다. 베이스 패턴(101), 제1 패턴(102), 및 제2 패턴(103) 중 적어도 하나는 실리콘을 포함할 수 있다. 제1 패턴(102)은 제1 영역(CR)에서 게이트 유전층(145)을 관통하여, 채널층(140)의 둘레에서 채널층(140)과 직접 연결될 수 있다. 소스 희생층들(104, 105, 106)은 제2 영역(ER)에 배치될 수 있으며, 제1 패턴(102)과 동일한 레벨에 배치될 수 있다. 소스 희생층들(104, 105, 106)은 실리콘 산화물, 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
소스 구조물(110)의 제1 영역(CR) 상에 게이트 전극들(130)과 채널 구조물들(CH)이 배치되어 메모리 셀들을 제공할 수 있다. 소스 구조물(110)의 제2 영역(ER) 상에 게이트 전극들(130)이 계단 구조를 갖는 패드 영역들(130P)을 제공하여, 게이트 콘택 플러그(도 6a의 'CMC') 및/또는 관통 콘택 플러그들(도 8a의 'THV')이 배치될 수 있다. 제1 영역(CR)은 '메모리 셀 어레이 영역'으로 지칭될 수 있고, 제2 영역(ER)은 '계단 영역' 또는 '연결 영역'으로 지칭될 수 있다.
게이트 전극들(130)은 소스 구조물(110) 상에 Z 방향으로 이격되어 적층되어 적층 구조물(ST)을 이룰 수 있다. 게이트 전극들(130)은 X 방향으로 연장될 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들, 복수의 메모리 셀들을 이루는 메모리 게이트 전극들, 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 상기 메모리 게이트 전극들의 개수가 결정될 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상기 상부 게이트 전극들의 상부 및/또는 상기 하부 게이트 전극들의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극을 더 포함할 수 있다.
게이트 전극들(130)은 제1 영역(CR) 상으로부터 제2 영역(ER) 상으로 X 방향을 따라 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하위의 게이트 전극(130)이 상위의 게이트 전극(130)보다 길게 연장되어 상부로 노출되는 패드 영역들(130P)을 가질 수 있다. 패드 영역들(130P)은 X 방향을 따른 게이트 전극들(130)의 단부를 포함하는 영역들일 수 있다. 게이트 전극들(130)은 패드 영역들(130P)에서 게이트 콘택 플러그들(CMC)과 각각 전기적으로 연결될 수 있다(도 6b 참고).
게이트 전극들(130)은 X 방향으로 연장되는 분리 패턴들(SP)에 의하여 Y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 분리 패턴들(SP) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 상위의 일부 게이트 전극들(130)은 스트링 분리 패턴에 의해 Y 방향에서 서로 분리될 수 있으며, 상기 스트링 선택 트랜지스터들의 게이트들을 제공할 수 있다. 다른 예에서, 상기 스트링 선택 트랜지스터들의 게이트들은, 적층 구조물(ST) 위에서 X 방향으로 연장되는 스트링 선택 게이트 전극들로 제공될 수 있다. 이 경우, 상기 스트링 선택 게이트 전극들을 관통하며, 채널 구조물들(CH)의 상단과 연결되는 스트링 선택 채널 구조물들이 적층 구조물(ST) 상에 더 배치될 수 있다.
게이트 전극들(130)의 각각은 제1 층 및 제2 층을 포함할 수 있으며, 상기 제1 층은 상기 제2 층의 상면 및 하면을 덮고, 채널 구조물들(CH)과 상기 제2 층 사이로 연장될 수 있다. 상기 제1 층은 알루미늄 산화물(AlO) 등과 같은 고유전체 물질을 포함할 수 있고, 상기 제2 층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속-반도체 화합물을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있으며, 적층 구조물(ST)을 이룰 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 Z 방향에서 서로 이격되고 X 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
적층 구조물(ST)은 하부 적층 구조물 및 상기 하부 적층 구조물 상의 상부 적층 구조물로 이루어질 수 있다. 상기 하부 적층 구조물의 게이트 전극들(130)은 제1 게이트 적층 그룹을 이루고, 상기 상부 적층 구조물의 게이트 전극들(130)은 제2 게이트 적층 그룹을 이룰 수 있다. 상기 하부 적층 구조물과 상기 상부 적층 구조물 사이에서, 제1 수직 구조물들(VS1) 및 제2 수직 구조물들(VS2)은 측면이 절곡된 형상을 가질 수 있다.
분리 패턴들(SP)은 제1 영역(CR)에서 제2 영역(ER) 상으로 X 방향을 따라 연장되도록 배치될 수 있다. 분리 패턴들(SP)은 적층 구조물(ST)의 게이트 전극들(130) 전체를 관통하여 소스 구조물(110)과 접촉할 수 있다. 분리 패턴들(SP)은 복수의 홀 패턴들이 확장되어 서로 합쳐짐으로써 형성되며, 평면에서(plan view) 그 측면들이 울퉁불퉁한 모양, 예를 들어, 물결 모양(wavy shape) 또는 엠보싱(embossing) 모양을 가질 수 있다. 분리 패턴들(SP)은 Y 방향에서 제1 폭(W1)을 갖는 제1 부분들 및 Y 방향에서 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 제2 부분들이 X 방향을 따라 교대로 반복적으로 배치되는 형상을 가질 수 있다.
분리 패턴들(SP)은 분리 패턴들(SP)과 최인접한 제1 수직 구조물들(VS1)의 일부 및 제2 수직 구조물들(VS2)의 일부와 이격될 수 있으나, 실시예들에 따라 분리 패턴들(SP)과 최인접한 제1 수직 구조물들(VS1)의 일부 및 제2 수직 구조물들(VS2)의 일부와 접할 수도 있다. 분리 패턴들(SP)은 단면에서 절곡된 측면을 가질 수 있으나, 분리 패턴들(SP)의 단면에서 보이는 구조는 실시예들에 따라 다양하게 변경될 수 있다. 분리 패턴들(SP)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
제1 수직 구조물들(VS1(CH))은, 도 1a에 도시된 것과 같이, 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(CR) 상에서 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 제1 수직 구조물들(VS1(CH))은 분리 패턴들(SP) 사이에 배치될 수 있다. 제1 수직 구조물들(VS1(CH))은 격자(lattice) 형태(예: 삼각 격자, 육각 격자, 또는 마름모 격자 등) 배열을 가질 수 있다. 제1 수직 구조물들(VS1(CH))은 기둥 형상을 가지며, 종횡비에 따라 소스 구조물(110)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 제1 수직 구조물들(VS1(CH))은 채널 구조물들(CH)을 포함할 수 있다.
채널 구조물들(CH)은 도 1b의 확대도에 도시된 것과 같이, 채널층(140), 게이트 유전층(145), 코어 절연층(147), 및 채널 패드(149)를 포함할 수 있다. 채널층(140)은 코어 절연층(147)을 둘러싸는 환형(annular)으로 배치될 수 있고, 게이트 유전층(145)은 채널층(140)을 둘러싸는 환형으로 배치될 수 있다. 게이트 유전층(145)은 채널 구조물(CH)의 하단까지 연장될 수 있다. 채널층(140)은 게이트 유전층(145) 상에 배치될 수 있다. 채널층(140)의 하부는 제1 패턴(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 불순물로 도핑된 영역을 포함할 수 있다. 코어 절연층(147)은 실리콘 산화물, 또는 내부에 보이드가 형성된 실리콘 산화물을 포함할 수 있다. 채널 패드(149)는 코어 절연층(147) 상에 배치될 수 있으며, 채널층(140)의 상부와 연결될 수 있다. 채널 패드(149)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 게이트 전극들(130)과 접할 수 있다. 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층(143), 정보 저장층(142), 및 블록킹층(141)을 포함할 수 있다. 터널링층(143)은 전하를 정보 저장층(142)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 정보 저장층(142)은 전하를 트랩하여 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다. 정보 저장층(142)은 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 블록킹층(141)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
제2 수직 구조물들(VS2)은 도 1a에 도시된 것과 같이, 제2 영역(ER) 상에서 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 제2 수직 구조물들(VS2)은 분리 패턴들(SP) 사이에 배치될 수 있으며, 게이트 전극들(130)의 패드 영역들(130P)을 관통할 수 있다. 제2 수직 구조물들(VS2)은 제1 수직 구조물들(VS1(CH))의 격자(lattice) 형태(예: 삼각 격자, 육각 격자, 또는 마름모 격자 등) 배열과 동일한 격자 형태 배열을 가질 수 있다. 제2 수직 구조물들(VS2)은 제2 영역(ER) 상에서 연속성 있는 배열을 가질 수 있다. 제2 영역(ER) 상에 배치되는 패턴들의 디자인을 제1 영역(CR) 상에 배치되는 패턴들의 디자인과 동일 또는 유사하게 함으로써, 연속적이고 균일한 패터닝이 가능하여 포토 리소그래피 공정의 마진 및 식각 공정의 마진이 극대화될 수 있으며, 반도체 장치 제조의 공정 산포를 개선할 수 있다. 또한, 일정한 디자인으로 패터닝을 수행할 수 있어 반도체 장치 제조 공정 중 고종횡비(High Aspect Ratio) 식각 공정의 난이도를 낮출 수 있다.
제1 수직 구조물들(VS1(CH))은 X 방향에서 제1 피치(PA)로 배열되고, 제1 직경(WA)을 가질 수 있고, 제2 수직 구조물들(VS2(SS))은 X 방향에서 제2 피치(PB)로 배열되고, 제2 직경(WB)을 가질 수 있다. 제2 피치(PB)는 제1 피치(PA)의 약 0.5 배 내지 약 1.5 배일 수 있다. 예를 들어, 제2 피치(PB)는 제1 피치(PA)와 실질적으로 동일할 수 있다. 제2 직경(WB)은 제1 직경(WA)의 약 0.5 배 내지 약 1.5 배일 수 있다. 예를 들어, 제2 직경(WB)은 제1 직경(WA)과 실질적으로 동일할 수 있다. 본 명세서에서, "피치(pitch)"는 하나의 구성에 대해서 중심으로부터 중심까지의 최소 길이를 의미할 수 있고, 비교하여 상대적으로 설명되는 "직경(diameter)"은, 동일 높이에서의 직경을 의미하거나 최대 직경을 의미할 수 있다.
제2 수직 구조물들(VS2)은 지지 구조물들(SS) 및 콘택 구조물들(CS1, CS2)을 포함할 수 있다. 콘택 구조물들(CS1, CS2)에 관하여는 도 6a 및 도 6b와 도 8a와 도 8b를 참조하여 더 설명하기로 하고, 하기에서는 지지 구조물들(SS)에 대하여 더 설명한다.
지지 구조물들(SS)은 채널 구조물들(CH)과 동일한 공정 단계에서 형성되어 채널 구조물들(CH)과 동일 또는 유사한 내부 구조를 가질 수 있다. 예를 들어, 지지 구조물들(SS)의 각각은 지지대 채널층(140d), 지지대 유전층(145d), 지지대 코어 절연층(147d), 및 지지대 채널 패드(149d)를 포함할 수 있다. 지지대 채널층(140d)은 소스 구조물(110)과 이격될 수 있다. 지지대 유전층(145d)은 지지 구조물(SS)의 하단까지 연장될 수 있다. 도 1b의 확대도에 도시된 것과 같이, 지지대 유전층(145d)은 지지대 채널층(140d)으로부터 순차적으로 적층된 지지대 터널링층(143d), 지지대 정보 저장층(142d), 및 지지대 블록킹층(141d)을 포함할 수 있다
지지 구조물들(SS)은 반도체 장치(100)의 동작 시 실질적인 기능을 수행하지 않는 더미 구조물들일 수 있으며, 적층 구조물(ST)의 구조적 안정성을 향상시키는 역할을 할 수 있다. 다른 예들에서, 지지 구조물들(SS)은 채널 구조물들(CH)과 달리, 내부가 실리콘 산화물로 채워진 구조를 가질 수도 있다. 지지 구조물들(SS) 중 어느 하나가 관통하는 게이트 전극들(130)의 개수는 채널 구조물들(CH) 중 어느 하나가 관통하는 게이트 전극들(130)의 개수보다 적을 수 있다.
상부 캡핑 절연층(180)은 적층 구조물(ST), 분리 패턴들(SP), 및 제1 및 제2 수직 구조물들(VS1, VS2)을 덮을 수 있다. 상부 캡핑 절연층(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물과 같은 절연성 물질을 포함할 수 있다. 상부 캡핑 절연층(180)은 복수의 절연층들을 포함할 수 있다.
상부 배선들(190)은 적층 구조물(ST) 상에 배치되는 비트 라인들(BL)을 포함할 수 있다. 비트 라인들(BL)은 연결 플러그들(185)을 통해 채널 구조물들(CH)의 채널 패드들(149)과 각각 전기적으로 연결될 수 있다. 상부 배선들(190)은 게이트 콘택 플러그(CMC) 또는 관통 콘택 플러그(THV)와 전기적으로 연결되는 배선들을 더 포함할 수 있다. 상부 배선들(190)은 금속 물질, 예를 들어, 텅스텐(W), 티타늄(Ti), 구리(Cu), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2b는 도 2a의 절단선 Ⅰa-Ⅰa' 및 Ⅱa-Ⅱa'를 따른 단면들을 도시한다.
도 2c는 예시적인 실시예들에 따른 반도체 장치의 보조 패턴의 개략적인 절단 사시도이다. 도 2c에는 보조 패턴(AP)에서 보조 채널 패드(149a)의 아래 영역만 도시되었다.
도 2a 및 도 2b를 참조하면, 반도체 장치(100a)의 제1 구조물들(VS1)은 채널 구조물들(CH)과 제1 보조 패턴들(AP1)을 포함할 수 있고, 제2 구조물들(VS2)은 지지 구조물들(SS)과 제2 보조 패턴들(AP2)을 포함할 수 있다. 제1 보조 패턴들(AP1)은 제1 영역(CR) 상에서 분리 패턴들(SP)과 채널 구조물들(CH) 사이에 배치될 수 있으며, 분리 패턴들(SP)의 적어도 측에서 일 렬로 배열될 수 있다. 제2 보조 패턴들(AP2)은 제2 영역(ER) 상에서 분리 패턴들(SP)과 지지 구조물들(SS) 사이에 배치될 수 있으며, 분리 패턴들(SP)의 적어도 일 측에서 일 렬로 배열될 수 있다.
채널 구조물(CH)은 제1 직경(WA)을 갖고, 제1 보조 패턴(AP1)은 제1 직경(WA)보다 작은 제1 직경(WC1)을 가질 수 있다. 지지 구조물(SS)은 제2 직경(WB)을 갖고, 제2 보조 패턴(AP2)은 제2 직경(WB)보다 작은 제2 직경(WC2)을 가질 수 있다. 제1 보조 패턴들(AP1)의 제1 피치(PC1)는 채널 구조물들(CH)의 제1 피치(PA)와 실질적으로 동일할 수 있고, 제2 보조 패턴들(AP2)의 제2 피치(PC2)는 지지 구조물들(SS)의 제2 피치(PB)와 실질적으로 동일할 수 있다. 제1 보조 패턴(AP1)의 제1 직경(WC1)은 제2 보조 패턴(AP2)의 제2 직경(WC2)과 실질적으로 동일할 수도 있고, 서로 다를 수도 있다. 제1 보조 패턴들(AP1)의 제1 피치(PC1)는 제2 보조 패턴들(AP2)의 제2 피치(PC2)와 실질적으로 동일할 수도 있고, 서로 다를 수도 있다.
제1 보조 패턴들(AP1)의 하단들은 채널 구조물들(CH)의 하단들보다 높은 레벨에 위치할 수 있고, 제2 보조 패턴들(AP2)의 하단들은 지지 구조물들(SS)의 하단들보다 높은 레벨에 위치할 수 있다. 제1 및 제2 보조 패턴들(AP1, AP2)을 포함하는 보조 패턴들(AP)의 하단들은 적층 구조물(ST) 내부에 배치될 수 있다. 보조 패턴들(AP)은 게이트 전극들(130)을 상부로부터 일부만 관통할 수 있고, 하위의 일부 게이트 전극들(130)을 관통하지 않을 수 있다. 제1 보조 패턴들(AP1)의 Z 방향 높이는 채널 구조물들(CH)의 Z 방향 높이보다 작고, 제2 보조 패턴들(AP2)의 Z 방향 높이는 지지 구조물들(SS)의 Z 방향 높이보다 작을 수 있다. 보조 패턴들(AP)은 소스 구조물(110)로부터 Z 방향을 따라 이격되어 위치할 수 있다.
도 2c에 도시된 것과 같이, 보조 패턴들(AP)의 각각은, 보조 유전층(145a), 보조 채널층(140a), 및 보조 코어 유전층(147a)을 포함할 수 있다. 보조 패턴(AP)은 채널 구조물(CH) 및 지지 구조물(SS)보다 작은 직경 및 높이를 가지므로, 보조 유전층(145a), 보조 채널층(140a), 및 보조 코어 유전층(147a) 중 적어도 일부는, 보조 패턴(AP)의 상단부터 하단까지 연장되지 않을 수 있다. 예를 들어, 보조 유전층(145a)은 보조 패턴(AP)의 하단까지 연장되나, 보조 채널층(140a)은 보조 유전층(145a)보다 짧은 길이로 연장될 수 있다.
보조 채널 패드(149a)와 인접한 제1 영역(R1)에서, 보조 패턴(AP)의 홀 내에는 외측으로부터 보조 유전층(145a), 보조 채널층(140a), 및 보조 코어 절연층(147a)이 순차적으로 배치될 수 있다.
제1 영역(R1) 아래의 제2 영역(R2)에서 보조 패턴(AP)의 홀 내에는 외측으로부터 보조 유전층(145a) 및 보조 채널층(140a)이 순차적으로 배치될 수 있다. 제2 영역(R2)에는 보조 코어 절연층(147a)이 연장되지 않을 수 있다.
제2 영역(R2) 아래의 제3 영역(R3)에서, 보조 패턴(AP)의 홀 내에는 외측으로부터, 보조 유전층(145a)을 이루는 제1 내지 제3 보조 유전층들(141a, 142a, 143a)이 순차적으로 배치될 수 있다. 제3 영역(R3)에는 보조 채널층(140a) 및 보조 코어 절연층(147a)이 연장되지 않을 수 있다. 일 예로, 보조 채널층(140a)의 하단과 보조 패턴(AP)의 하단 사이의 거리는, 채널층(140)의 하단과 채널 구조물(CH)의 하단 사이의 거리보다 클 수 있고, 지지대 채널층(140d)의 하단과 지지 구조물(SS)의 하단 사이의 거리보다 클 수 있다.
제3 영역(R3) 아래의 제4 영역(R4)에서, 보조 패턴(AP)의 홀 내에는 외측으로부터, 보조 유전층(145a)을 이루는 제1 및 제2 보조 유전층들(141a, 142a)이 순차적으로 배치될 수 있다. 제4 영역(R4)에는 제3 보조 유전층(143a), 보조 채널층(140a), 및 보조 코어 절연층(147a)이 연장되지 않을 수 있다.
보조 패턴(AP)의 하단을 포함하는 제5 영역(R5)에서, 보조 패턴(AP)의 채널 홀은 보조 유전층(145a)을 이루는 제1 유전층(141a)으로 채워질 수 있다. 제5 영역(R5)에는 제2 및 제3 보조 유전층들(142a, 143a), 보조 채널층(140a), 및 보조 코어 절연층(147a)이 연장되지 않을 수 있다.
다만, 다른 예에서, 보조 패턴(AP)은 제2 내지 제5 영역(R2, R3, R4, R5) 중 일부 영역만 포함할 수 있다. 예를 들어, 보조 패턴(AP)은 제1 영역(R1) 및 제5 영역(R5)만 포함할 수 있다. 이와 같은 보조 패턴(AP)의 내부 구조는, 보조 패턴(AP)의 직경, 높이, 측면의 경사도, 보조 패턴(AP)을 구성하는 각 층의 두께 등에 따라 다양하게 변경될 수 있다.
다른 예에서, 적층 구조물(ST)이 하부 적층 구조물 및 상기 하부 적층 구조물 상의 상부 적층 구조물로 이루어진 경우, 보조 패턴은 상기 하부 적층 구조물을 상부로부터 일부 관통하는 하부 보조 패턴 및 상기 상부 적층 구조물을 관통하여 상기 하부 보조 패턴과 연결되는 상부 보조 패턴을 포함할 수 있다. 상기 하부 보조 패턴은 상기 하부 적층 구조물을 관통하는 다른 수직 구조물들의 폭보다 작은 폭을 가질 수 있고, 상기 하부 보조 패턴의 하단은 상기 하부 적층 구조물을 관통하는 다른 수직 구조물들의 하단들보다 높은 레벨에 위치할 수 있다.
도 3a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 3b는 도 3a의 절단선 Ⅰb-Ⅰb' 및 Ⅱb-Ⅱb'를 따른 단면들을 도시한다.
도 3a 및 도 3b를 참조하면, 반도체 장치(100b)의 분리 패턴들(SP')은 복수의 홀 패턴들이 확장되어 서로 합쳐질 때, 도 2a와 같이 분리 패턴들(SP)에 인접하는 보조 패턴들(AP)의 홀들도 함께 합쳐짐으로써 형성될 수 있다. 이 경우, 분리 패턴들(SP')의 측면들은 평면에서 더블 엠보싱(embossing) 모양을 가질 수 있다. 분리 패턴들(SP')의 측면들에는 엠보싱 패턴이 두 종류 이상 존재할 수 있으며, 예를 들어, 제1 곡률(curvature)을 갖는 제1 엠보싱 패턴(E1) 및 상기 제1 곡률보다 큰 제2 곡률을 갖는 제2 엠보싱 패턴(E2)을 포함할 수 있다.
보조 패턴들(AP)의 하단들보다 낮은 레벨에서, 분리 패턴들(SP')의 하부 영역은 보조 패턴들(AP)의 홀들과 합쳐지지 않으므로, 그 측면들은 평면에서 싱글 엠보싱(embossing) 모양을 가질 수 있다. 즉, 분리 패턴들(SP')의 측면의 상부 영역은 평면에서 더블 엠보싱 모양을 갖고, 분리 패턴들(SP')의 측면의 하부 영역은 평면에서 싱글 엠보싱 모양을 가질 수 있다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 4b는 도 4a의 절단선 Ⅰc-Ⅰc' 및 Ⅱc-Ⅱc'를 따른 단면들을 도시한다.
도 4a 및 도 4b를 참조하면, 반도체 장치(100c)에서, 도 2a 및 도 2b와 같은 보조 패턴들(AP)이 형성될 영역에 패터닝이 수행되지 않을 수 있으며, 이에 따라 반도체 장치(100c)는 보조 패턴들(AP)을 포함하지 않을 수 있다. 예를 들어, 반도체 장치(100c)는, 도 1a 및 도 1b의 반도체 장치(100)와 비교할 때, X 방향에서 배열되는 제1 수직 구조물들(VS1) 중 분리 패턴들(SP)과 최인접한 열에 배치되는 제1 수직 구조물들(VS1)의 일부가 생략되고, X 방향에서 배열되는 제2 수직 구조물들(VS2) 중 분리 패턴들(SP)과 최인접한 열에 배치되는 제2 수직 구조물들(VS2)의 일부가 생략된 구조를 가질 수 있다. 도 4a 및 도 4b의 실시예는, 보조 패턴들(AP)이 형성될 영역들 상의 마스크가 완전히 오픈되지 않아(도 14a 및 도 14b 참조), 적층 구조물(ST)에 패터닝 흔적이 남지 않은 경우에 해당할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 5를 참조하면, 반도체 장치(100d)의 분리 패턴들(SP)은 X 방향에서 연속적으로 연장되는 제1 분리 패턴들(SP1) 및 X 방향에서 단속적으로 연장되는 제2 분리 패턴들(SP2)을 포함할 수 있다. 제2 분리 패턴들(SP2)은 제2 영역(ER) 상에서 단속적으로 연장될 수 있으며, 제2 분리 패턴들(SP2) 사이에는 적어도 하나의 지지 구조물(SS)이 배치될 수 있다. 실시예에 따라, 제2 분리 패턴들(SP2) 사이에는 적어도 하나의 보조 패턴(AP)이 배치될 수도 있다.
도 6a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도이다. 도 6a는 도 1a의 'A' 영역을 확대하여 도시한다.
도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6b는 도 6a의 절단선 Ⅲ-Ⅲ'를 따른 단면을 도시한다.
도 6a 및 도 6b를 참조하면, 제2 수직 구조물들(VS2)은 지지 구조물들(SS) 사이의 제1 콘택 구조물들(CS1)을 포함할 수 있다. 제1 콘택 구조물들(CS1)은 하나의 그룹을 이루어 게이트 전극들(130) 중 하나의 게이트 전극(130)과 함께 연결되어 하나의 게이트 콘택 플러그(CMC)를 제공할 수 있다. 즉, 하나의 게이트 콘택 플러그(CMC)는 서로 전기적으로 연결되는 제1 콘택 구조물들(CS1)의 군집체를 포함할 수 있다. 제1 콘택 구조물들(CS1)은 육각형 형태로 배열될 수 있다. 제1 콘택 구조물들(CS1)은 지지 구조물들(SS)과 연속성 있는 배열을 가질 수 있다. 도 1a에 도시된 것과 같이, 제1 콘택 구조물들(CS1)은 X 방향에서 지지 구조물들(SS)의 제2 피치(PB)와 실질적으로 동일한 피치(PBa)로 배열될 수 있고, 지지 구조물들(SS)의 제2 직경(WB)과 실질적으로 동일한 직경(WBa)을 가질 수 있다.
제1 콘택 구조물들(CS1)은 소스 구조물(110)의 하면 아래로 연장되어 하부 배선들(30) 중 하나의 하부 배선(30)과 연결될 수 있다. 제1 콘택 구조물들(CS1)은 소스 구조물(110)을 관통하는 하부 절연층(109)을 Z 방향으로 통과할 수 있다. 제1 콘택 구조물들(CS1)은 상기 하나의 게이트 전극(130)과 연결되고, 상기 하나의 게이트 전극(130)보다 아래에 배치되는 게이트 전극들(130)과 전기적으로 절연될 수 있다. 제1 콘택 구조물들(CS1) 및 제1 콘택 구조물들(CS1)과 전기적으로 절연된 게이트 전극들(130) 사이에 제1 절연 패턴들(151)이 배치될 수 있다.
하나의 게이트 콘택 플러그(CMC)는 하나의 그룹을 이루는 제1 콘택 구조물들(CS1)으로부터 수평하게 연장되는 콘택 연장부(CL)를 포함할 수 있다. 상기 하나의 게이트 전극(130)은 증가된 두께를 갖는 콘택 패드 영역(130RP)을 포함할 수 있고, 콘택 연장부(CL)는 콘택 패드 영역(130RP)과 직접 연결될 수 있다. 콘택 패드 영역(130RP)에서 게이트 전극(130)은 하면의 레벨에 일정하면서, 상면의 레벨에 높아지는 형태로 두께가 증가될 수 있다. 도 6b에 도시된 것과 같이, 게이트 전극들(130)은 제1 두께(T1)로 연장되며, 콘택 패드 영역(130RP)에서 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다.
콘택 연장부들(CL)은 제1 콘택 구조물들(CS1)을 둘러싸며, 제1 콘택 구조물들(CS1)을 서로 전기적으로 연결할 수 있다. 콘택 연장부(CL)는 제1 콘택 구조물들(CS1)로부터 확장되어 평면에서 물결 모양(wavy shape)의 측면을 가질 수 있다. 예를 들어, 콘택 연장부(CL)는 평면에서 꽃무늬 모양을 가질 수 있다.
도 7a 내지 도 7g는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도들이다. 도 7a 내지 도 7g는 도 1a의 'A' 영역과 대응하는 영역을 확대하여 도시한다.
도 7a를 참조하면, 하나의 게이트 콘택 플러그(CMC)를 구성하는 제1 콘택 구조물들(CS1)은 마름모 형태로 배열될 수 있다.
도 7b를 참조하면, 하나의 게이트 콘택 플러그(CMC)를 구성하는 제1 콘택 구조물들(CS1)은 삼각형 형태로 배열될 수 있다.
도 7c를 참조하면, 하나의 게이트 콘택 플러그(CMC)를 구성하는 제1 콘택 구조물들(CS1)은 Y 방향을 따라서 볼 때, X 방향에서 지그재그로 배열될 수 있다. 또는 제1 콘택 구조물들(CS1)은 'W' 형태로 배열될 수 있다.
도 7d를 참조하면, 하나의 게이트 콘택 플러그(CMC)를 구성하는 제1 콘택 구조물들(CS1)은 'X' 형태로 배열될 수 있다.
도 7e를 참조하면, 하나의 게이트 콘택 플러그(CMC)를 구성하는 제1 콘택 구조물들(CS1)은 Y 방향에서 일 렬로 배열될 수 있다. 하나의 게이트 콘택 플러그(CMC)를 구성하는 콘택 연장부들(CL)은 서로 분리될 수 있으나, 실시예들에 따라 서로 합쳐진 형태를 가질 수도 있다.
도 7a 내지 도 7e에서, 콘택 연장부들(CL)은 제1 콘택 구조물들(CS1)의 배열 모양에 대응하며 물결 모양을 갖는 측면을 가질 수 있다.
도 7f를 참조하면, 제2 수직 구조물들(VS2)은 지지 구조물들(SS)과 제1 콘택 구조물들(CS1) 사이의 보조 패턴들(AP3)을 더 포함할 수 있다. 보조 패턴들(AP3)은 지지 구조물들(SS)의 직경(WB)보다 작은 직경(WD)을 가질 수 있고, 보조 패턴들(AP3)의 하단들은 지지 구조물들(SS)의 하단들보다 높은 레벨에 위치할 수 있다. 보조 패턴들(AP3)에 대한 설명은, 도 2a 내지 도 2c의 보조 패턴들(AP)에 대한 설명과 동일 또는 유사할 수 있다.
도 7g를 참조하면, 제1 콘택 구조물(CS1')은 중심에 배치되는 콘택 홀이 확장되어 인접하는 콘택 홀들과 합쳐짐으로써 형성될 수 있다. 제1 콘택 구조물(CS1')은 상대적으로 큰 직경을 갖는 제1 패턴 부분(P1) 및 제1 패턴 부분(P1)의 둘레에서 제1 패턴 부분(P1)과 연결되며 상대적으로 작은 직경을 갖는 제2 패턴 부분들(P2)을 포함할 수 있다. 콘택 연장부들(CL)은 제1 콘택 구조물(CS1')의 배열 모양에 대응하며 물결 모양을 갖는 측면을 가질 수 있다.
도 8a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 평면도이다. 도 8a는 도 1의 'B' 영역을 확대하여 도시한다.
도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 8b는 도 8a의 절단선 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 8a 및 도 8b를 참조하면, 제2 수직 구조물들(VS2)은 지지 구조물들(SS) 사이의 제2 콘택 구조물들(CS2)을 포함할 수 있다. 제2 콘택 구조물들(CS2)은 하나의 그룹을 이루어 게이트 전극들(130)과 전기적으로 절연되며, 하부 배선들(30) 중 하나의 하부 배선(30)과 함께 연결되어 하나의 관통 콘택 플러그(THV)를 제공할 수 있다. 즉, 하나의 관통 콘택 플러그(THV)는 서로 전기적으로 연결되는 제2 콘택 구조물들(CS2)의 군집체를 포함할 수 있다. 제2 콘택 구조물들(CS2)은 육각 형 형태로 배열될 수 있으나, 이에 한정되지 않고, 도 7a 내지 도 7g와 같은 콘택 구조물들의 배열 또는 형상과 유사한 배열 또는 형상을 가질 수 있다. 제2 콘택 구조물들(CS2)은 지지 구조물들(SS)과 연속성 있는 배열을 가질 수 있다. 도 1a에 도시된 것과 같이, 제2 콘택 구조물들(CS2)은 X 방향에서 지지 구조물들(SS)의 제2 피치(PB)와 실질적으로 동일한 피치(PBb)로 배열될 수 있고, 지지 구조물들(SS)의 제2 직경(WB)과 실질적으로 동일한 직경(WBb)을 가질 수 있다.
제2 콘택 구조물들(CS2)은 소스 구조물(110)을 관통하는 하부 절연층(109)을 Z 방향으로 통과할 수 있다. 제2 콘택 구조물들(CS2)은 게이트 전극들(130)과 전기적으로 절연될 수 있다. 제2 콘택 구조물들(CS2) 및 게이트 전극들(130) 사이에 제2 절연 패턴들(152)이 배치될 수 있다. 제2 콘택 구조물들(CS2)이 배치되는 영역에서는, 게이트 전극들(130)의 패드 영역들(130P)에는 두께가 증가된 콘택 패드 영역들(130PR)이 형성되지 않을 수 있다. 따라서, 제2 절연 패턴들(152)에 의해 제2 콘택 구조물들(CS2)은, 게이트 전극들(130)과 이격될 수 있다.
제2 콘택 구조물들(CS2) 상에 제2 콘택 구조물들(CS2)과 연결되는 콘택 스터드(188)가 배치될 수 있다. 콘택 스터드(188)는 상부 배선(190)과 연결될 수 있다. 제2 콘택 구조물들(CS2)은 제2 영역(ER) 상에 배치된 것으로 도시되었으나, 실시예들에 따라 제1 영역(CR) 상에 배치될 수도 있으며, 제1 및 제2 영역(CR, ER) 밖의 영역에 배치되어 하부 배선들(30)과 연결될 수도 있다.
도 9a 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 도면들이다. 도 9b는 도 9a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시하고, 도 10b는 도 10a의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면들을 도시한다. 도 11 및 도 12는 도 1b의 단면들에 대응하는 영역을 도시한다.
도 9a 및 도 9b를 참조하면, 제1 구조물(1)을 형성하고, 제1 구조물(1) 상에 소스 구조물(110)을 형성하고, 소스 구조물(110) 상에 층간 절연층들(120) 및 희생층들(128)을 교대로 적층하고, 층간 절연층들(120) 및 희생층들(128)의 몰드 구조물을 관통하는 수직 홀 패턴들(HP)을 형성하고, 수직 홀 패턴들(HP) 중 분리 홀 패턴들(Hs)의 상부를 오픈할 수 있다.
기판(10) 상에 회로 소자들(20) 및 하부 배선들(30)을 형성하여 제1 구조물(1)을 형성할 수 있다.
먼저, 기판(10) 내에 소자 분리층들(15s)을 형성하고, 기판(10) 상의 활성 영역(15a) 상에 회로 게이트들(26) 및 소스/드레인 영역들(22)을 형성할 수 있다. 소자 분리층들(15s)은 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트(26)의 유전체층은 실리콘 산화물 또는 고유전체 물질을 포함할 수 있고, 회로 게이트(26)의 회로 게이트 전극은 다결정 실리콘, 금속, 금속 질화물, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 도시되지 않았으나, 회로 게이트(26)의 양 측면을 덮는 스페이서층들을 형성할 수도 있다.
하부 배선들(30)은 하부 캡핑 절연층(50)의 일부를 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립하거나, 도전성 물질을 증착한 후 이를 패터닝하고, 패터닝하여 제거된 영역을 하부 캡핑 절연층(50)의 일부로 채움우로써 형성할 수 있다.
하부 캡핑 절연층(50) 상에 소스 구조물(110)을 형성할 수 있다. 소스 구조물(110)은 베이스 패턴(101), 소스 희생층들(104, 105, 106), 및 제2 패턴(103)을 포함할 수 있으며, 제1 영역(CR)의 소스 희생층들(104, 105, 106)은 후속 공정에서 제1 패턴(102)으로 교체될 수 있다. 제2 패턴(103)은 제2 영역(ER)에서 베이스 패턴(101)과 접하도록 절곡된 부분을 포함할 수 있다.
층간 절연층들(120) 및 희생층들(128)을 교대로 적층하여 몰드 구조물을 형성할 수 있다.
희생층들(128)은 후속 공정을 통해 적어도 일부가 게이트 전극들(130)(도 1b 참조)로 교체되는 층들일 수 있다. 희생층들(128)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생층들(128)은 실리콘 질화물로 형성되고, 층간 절연층들(120)은 실리콘 산화물로 형성될 수 있다.
제2 영역(ER) 상에서 상위 희생층(128)이 하위 희생층(128)보다 짧게 연장되도록, 마스크층을 이용하여 희생층들(128)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(128)은 제2 영역(ER) 상에서 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다. 계단 구조를 이루는 희생층들(128) 상에 희생층들을 더 형성하여 두께가 증가된 희생 패드 영역들(도 12a의 '128RP' 참고)을 형성할 수 있다. 상기 희생 패드 영역들은 후속 공정을 통해 도 6b의 콘택 패드들(130RP)로 교체될 수 있다. 상기 몰드 구조물 상에 상부 캡핑 절연층(180)의 일부를 형성할 수 있다.
상기 몰드 구조물을 관통하는 수직 홀 패턴들(HP)을 형성할 수 있다. 수직 홀 패턴들(HP)을 형성하기 위해, 기판(10)의 전면 상에 패터닝 공정을 수행할 수 있다. 상기 패터닝 공정은, 복수의 개구부들을 갖는 마스크층을 형성하는 것과, 상기 마스크층을 식각 마스크로 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 이방성 식각 공정은, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다. 수직 홀 패턴(HP)은 패터닝 후 내부가 아직 채워지지 않은 빈 공간을 지칭할 수도 있고, 패터닝 후 희생막, 절연층, 또는 도전층이 증착된 구조물을 의미할 수도 있다.
수직 홀 패턴들(HP)을 도 9a에 도시된 것과 같이, 행과 열을 이루면서 서로 이격되도록 형성할 수 있다. 수직 홀 패턴들(HP)은 격자(lattice) 형태 배열을 가질 수 있다. 수직 홀 패턴들(HP)은 제1 영역(CR) 및 제2 영역(ER) 상에서 연속성 있는 배열을 갖도록 형성될 수 있다. 예를 들어, 제2 영역(ER) 상의 수직 홀 패턴들(HP)은 제1 영역(CR) 상의 수직 홀 패턴들(HP)의 격자 형태 배열과 동일한 격자 형태 배열을 가질 수 있다. 제1 및 제2 영역들(CR, ER) 상의 패턴들의 디자인을 동일하게 함으로써, 식각 공정 시 발생하는 로딩 이펙트(loading effect)를 완화시킬 수 있어, 연속적이고 균일한 패터닝이 가능해져 패터닝 산포가 개선될 수 있다.
수직 홀 패턴들(HP)은 제1 홀 패턴들(H1), 제2 홀 패턴들(H2), 분리 홀 패턴들(Hs), 및 콘택 홀 패턴들(Hc1, Hc2)을 포함할 수 있다. 제1 홀 패턴들(H1), 제2 홀 패턴들(H2), 분리 홀 패턴들(Hs), 및 콘택 홀 패턴들(Hc1, Hc2)은 모두 연속성 있는 배열을 가질 수 있다.
제1 홀 패턴들(H1)은 제1 영역(CR) 상에 형성될 수 있다. 제1 홀 패턴들(H1)에 게이트 유전층(145), 채널층(140), 코어 절연층(147), 및 채널 패드(149)를 차례로 형성하여 채널 구조물들(CH)을 형성할 수 있다. 제2 홀 패턴들(H2)은 제2 영역(ER) 상에 형성될 수 있다. 제2 홀 패턴들(H2)에 지지대 유전층(145d), 지지대 채널층(140d), 지지대 코어 절연층(147d), 및 지지대 채널 패드(149d)를 차례로 형성하여 지지 구조물들(SS)을 형성할 수 있다. 채널 구조물들(CH) 및 지지 구조물들(SS)을 형성하기 이전에, 제1 및 제2 홀 패턴들(H1, H2)을 더 식각하여, 제1 및 제2 홀 패턴들(H1, H2)이 제2 패턴(103) 및 소스 희생층들(104, 105, 106)을 관통하여 그 하단들이 베이스 패턴(101)의 상면보다 낮은 레벨에 위치하게 할 수 있다.
분리 홀 패턴들(Hs)은 X 방향에서 일 렬로 배열되며, 내부가 희생막으로 각각 채워질 수 있다. 콘택 홀 패턴들(Hc1, Hc2)은 내부가 희생막으로 각각 채워진 상태에서, 하기 도 13a 내지 도 13c의 공정 단계들을 거쳐 도 6b 및 도 8b의 콘택 구조물들(CS1, CS2)로 형성될 수 있다.
상부 캡핑 절연층(180)의 일부를 더 형성한 후, 분리 홀 패턴들(Hs)을 노출시키며 X 방향으로 연장되는 트렌치들(TR)을 형성할 수 있다. 분리 홀 패턴들(Hs)의 상기 희생막의 상면이 트렌치들(TR)에 의해 노출될 수 있다.
도 10a 및 도 10b를 참조하면, 트렌치들(TR)을 통해 분리 홀 패턴들(Hs)을 확장시켜 분리 개구부들(OP)을 형성할 수 있다. 분리 홀 패턴들(Hs) 내의 상기 희생막을 선택적으로 제거한 후, 등방성 식각 공정을 수행하여, 각각의 분리 홀 패턴들(Hs)을 확장시킬 수 있다. 상기 등방성 식각 공정으로 인해 X 방향으로 배열된 분리 홀 패턴들(Hs)이 서로 연결되어, X 방향으로 연장되는 분리 개구부들(OP)을 구성할 수 있다. 분리 개구부들(OP)의 측면은 울퉁불퉁한 모양, 예를 들어, 물결 모양(wavy shape) 또는 엠보싱(embossing) 모양을 가질 수 있다. 분리 개구부들(OP)은 인접하는 제1 홀 패턴들(H1) 및 제2 홀 패턴들(H2) 중 적어도 하나와 접할 수도 있다.
분리 홀 패턴들(Hs)을 확장시킨 이후에, 확장된 분리 홀 패턴들(Hs)의 내측벽에 스페이서들을 형성하고, 상기 스페이서들 사이로 식각 공정을 수행하여 제2 패턴(103)의 일부 및 소스 희생층들(104, 105, 106)의 일부를 제거하여 베이스 패턴(101)을 노출시킬 수 있다.
도 11을 참조하면, 제1 영역(CR)의 소스 희생층들(104, 105, 106)을 제1 패턴(102)으로 교체하고, 희생층들(128)을 제거한 후, 희생층들(128)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다.
먼저, 소스 희생층들(104, 105, 106)을 제거하는 공정 시, 제2 소스 희생층(105)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 소스 희생층들(104, 105, 106)이 제거된 영역에 도전성 물질을 증착하여, 제1 패턴(102)을 형성할 수 있다.
희생층들(128)이 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 희생층들(128)의 선택적 제거 공정은 습식 식각 공정을 이용할 수 있다. 게이트 전극들(130)을 이루는 도전성 물질은 금속, 다결정 실리콘, 또는 금속-반도체 화합물을 포함할 수 있다.
이후, 분리 개구부들(OP) 내에 절연 물질을 증착하여 분리 패턴들(SP)을 형성하고, 상부 캡핑 절연층(180)을 더 형성하고, 상부 배선들(190)을 형성하여, 반도체 장치(100)를 제조할 수 있다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 반도체 장치의 콘택 구조물들의 형성 방법을 설명하기 위한 개략적인 도면들이다. 도 12a 내지 도 12c는 도 6a 및 도 6b의 콘택 구조물들의 형성 방법을 도시한다.
도 12a를 참조하면, 제1 콘택 홀 패턴들(Hc1)을 채우는 희생막을 제거할 수 있다. 제1 콘택 홀 패턴들(Hc1)은 하부 절연층(109)을 관통하여, 하부 배선들(30) 상의 비아 패턴(111)을 노출시킬 수 있다.
도 12b를 참조하면, 제1 콘택 홀 패턴들(Hc1)에 의해 노출되는 희생층들(128)을 부분 식각하여 제1 콘택 홀 패턴들(Hc1)으로부터 수평하게 연장되는 확장 공간들(G)을 형성하고, 제1 콘택 홀 패턴들(Hc1)과 상기 확장 공간들(G) 상에 버퍼 절연층(150S)을 형성할 수 있다. 상기 확장 공간들(G) 중 희생층들(128)의 두께가 증가된 예비 콘택 패드 영역들(128RP)에 형성되는 확장 공간(G_U)은 그 하부의 다른 희생층들(128)이 제거되어 형성된 다른 확장 공간들(G_L)보다 큰 두께를 가질 수 있다. 이에 따라, 버퍼 절연층(150S)은 상기 다른 확장 공간들(G_L)을 채우면서 예비 콘택 패드 영역들(128RP)에 형성되는 확장 공간(G_U)은 완전히 채우지 않을 수 있다.
도 12c를 참조하면, 제1 콘택 홀 패턴들(Hc1) 내로 식각 공정을 수행하여, 버퍼 절연층(150S)이 상기 다른 확장 공간들(G_L)을 채우는 부분을 남기고 나머지는 제거함으로써, 제1 콘택 홀 패턴들(Hc1)을 둘러싸는 절연 패턴들(151)이 형성될 수 있다. 이후, 비아 패턴들(111)을 제거하고, 제1 콘택 홀 패턴들(Hc1)과 예비 콘택 패드 영역들(128RP)에 형성된 확장 공간을 도전성 물질로 채워 도 6a 내지 도 7g의 제1 콘택 구조물들(CS1)을 형성할 수 있다.
도 12a 내지 도 12c는 제1 콘택 구조물들(CS1)을 포함하는 게이트 콘택 플러그(CMC)를 형성하는 방법을 도시하나, 제2 콘택 구조물들(CS2)을 포함하는 관통 콘택 플러그(THV)도 이와 유사한 방법으로 형성할 수 있다. 다만, 제2 콘택 구조물들(CS2)의 형성을 위한 제2 콘택 홀 패턴들(Hc2)이 배치되는 영역에는 희생층들(128)의 두께가 증가된 예비 콘택 패드 영역들(128RP)이 형성되지 않으며, 버퍼 절연층(150S)이 제2 콘택 홀 패턴들(Hc2)으로부터 수평하게 연장되는 확장 공간들을 모두 채우도록 배치될 수 있다. 이로써, 도 8a 및 도 8b의 제2 콘택 구조물들(CS2)을 형성할 수 있다.
도 13a 및 도 13b는 예시적인 실시예들에 따른 반도체 장치의 보조 패턴들의 형성 방법을 설명하기 위한 개략적인 도면들이다. 도 13b는 도 13a의 절단선 Ⅴ-Ⅴ'를 따른 단면을 도시한다.
도 13a 및 도 13b를 참조하면, 소스 구조물(110) 및 몰드 구조물(MD)을 형성하고, 몰드 구조물(MD) 상에 개구부들(OL)을 갖는 마스크 패턴(200)을 형성하고, 마스크 패턴(200)을 식각 마스크로 하여 식각 공정을 수행하여 수직 홀 패턴들(HP)을 형성할 수 있다.
수직 홀 패턴들(HP)은 분리 홀 패턴들(Hs)과 홀 패턴들(H) 사이의 보조 홀 패턴들(Ha)을 더 포함할 수 있다. 개구부들(OL)은 제1 폭(W1)을 갖는 제1 개구부(OL1) 및 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 제2 개구부(OL2)를 포함할 수 있다. 상대적으로 작은 폭을 갖는 제2 개구부(OL2)에 대응하여 몰드 구조물(MD)내에 보조 홀 패턴들(Ha)이 형성될 수 있다. 보조 홀 패턴들(Ha)은 몰드 구조물(MD)을 상부로부터 일부만 관통할 수 있다. 보조 홀 패턴들(Ha)은, 분리 홀 패턴들(Hs)과 홀 패턴들(H)의 형상의 변형을 최소화할 수 있도록, 포토 리소그래피 공정 및 식각 공정을 보조하는 공정 강화(process enhancement) 기능을 수행할 수 있다.
도 14a 및 도 14b는 예시적인 실시예들에 따른 반도체 장치의 보조 패턴들의 형성 방법을 설명하기 위한 개략적인 도면들이다. 도 14b는 도 14a의 절단선 Ⅵ-Ⅵ'를 따른 단면을 도시한다.
도 14a 및 도 14b를 참조하면, 소스 구조물(110) 및 몰드 구조물(MD)을 형성하고, 몰드 구조물(MD) 상에 개구부들(OL)을 갖는 마스크 패턴(200)을 형성하고, 마스크 패턴(200)을 식각 마스크로 하여 식각 공정을 수행하여 수직 홀 패턴들(HP)을 형성할 수 있으나, 제2 개구부(OL2')의 폭(W2')이 상대적으로 더 작기 때문에, 제2 개구부(OL2')에 대응하는 영역에서 몰드 구조물(MD)에 패터닝이 수행되지 않을 수 있다. 몰드 구조물(MD)에 패터닝 공정이 수행되지 않더라도, 마스크 레벨에서 개구부들(OL1, OL2')의 패턴 연속성을 유지할 수 있으므로, 분리 홀 패턴들(Hs)과 홀 패턴들(H)의 형상 변형을 최소화할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 15를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1a 내지 도 8b를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 컨트롤러 인터페이스(1221)를 포함할 수 있다. 컨트롤러 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 16은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 16을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 15의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1a 내지 도 8b를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 17은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 17은 도 16의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 16의 반도체 패키지(2003)를 절단선 Ⅶ-Ⅶ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 17을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 16 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 16과 같이 데이터 저장 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 15 참조)과 전기적으로 연결되는 게이트 콘택 플러그들(3235)을 포함할 수 있다. 도 1a 내지 도 8g를 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각은 기판(10), 소스 구조물(110), 게이트 전극들(130)을 포함하는 적층 구조물(ST), 제1 수직 구조물들(VS1), 및 제2 수직 구조물들(VS2)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 16 참조)를 더 포함할 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 18은 도 17에 대응하는 영역의 반도체 패키지(2003A)를 도시한다.
도 18을 참조하면, 반도체 패키지(2003A)는 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 메모리 채널 구조물들(4220)과 분리 구조물(4230), 및 메모리 채널 구조물들(4220) 및 게이트 적층 구조물(4210)의 워드라인들(도 15의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 워드라인들(도 15의 WL)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들(도 15의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
반도체 칩들(2200a) 각각은 확대도에 도시된 것과 같이, 기판(10), 소스 구조물(110), 게이트 전극들(130)을 포함하는 적층 구조물(ST), 제1 수직 구조물들(VS1), 및 제2 수직 구조물들(VS2)을 더 포함할 수 있다. 반도체 칩들(2200b) 각각은 도 17의 반도체 칩들(2200)과 비교할 때, 제2 구조물(2)이 제1 구조물(1) 상에 상하 반전되어 배치될 수 있으며, 제1 구조물(1)과 제2 구조물(2)은 별도의 접착층과 같은 접착제의 개지없이 직접 접합(direct bonding)될 수 있다. 예를 들어, 제1 구조물(1)의 제1 본딩 패드들(65)은 제2 구조물(2)의 제2 본딩 패드들(165)과 접합될 수 있다. 반도체 칩들(2200b) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 16의 2210)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
AP: 보조 패턴 CH: 채널 구조물
CS: 콘택 구조물 SP: 분리 패턴
SS: 지지 구조물 VS: 수직 구조물
10: 기판 20: 회로 소자
30: 하부 배선 50: 하부 캡핑 절연층
110: 소스 구조물 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 147: 코어 절연층
149: 채널 패드 151, 152: 절연 패턴
180: 하부 캡핑 절연층 190: 상부 배선

Claims (10)

  1. 기판, 상기 기판 상의 회로 소자들, 및 상기 회로 소자들 상의 하부 배선들을 포함하는 제1 구조물; 및
    상기 제1 구조물 상의 제2 구조물을 포함하되,
    상기 제2 구조물은,
    제1 영역 및 제2 영역을 갖는 소스 구조물;
    상기 소스 구조물 상에 서로 이격되어 적층되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 제2 영역 상에서 계단 형태를 이루는 패드 영역들을 포함하는 게이트 전극들;
    상기 게이트 전극들을 관통하고, 상기 제1 방향으로 연장되는 분리 패턴들;
    상기 제1 영역 상에서 상기 분리 패턴들 사이에 배치되고, 상기 게이트 전극들을 관통하는 제1 수직 구조물들; 및
    상기 제2 영역 상에서 상기 분리 패턴들 사이에 배치되고, 상기 게이트 전극들의 상기 패드 영역들을 관통하는 제2 수직 구조물들을 포함하고,
    상기 제2 수직 구조물들은, 상기 제1 수직 구조물들의 격자(lattice) 형태 배열과 동일한 격자 형태 배열을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 수직 구조물들은 상기 제1 방향에서 제1 피치로 배열되고,
    상기 제2 수직 구조물들은 상기 제1 방향에서 제2 피치로 배열되고,
    상기 제2 피치는 상기 제1 피치의 0.5 배 내지 1.5 배인 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 수직 구조물들은, 제1 직경을 갖는 채널 구조물 및 상기 채널 구조물의 상기 제1 직경보다 작은 제2 직경을 갖고, 상기 분리 패턴들과 상기 채널 구조물 사이에 배치되는 제1 보조 패턴을 포함하고,
    상기 제1 보조 패턴의 하단은 상기 채널 구조물의 하단보다 높은 레벨에 위치하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제2 수직 구조물들은, 제1 직경을 갖는 지지 구조물 및 상기 지지 구조물의 상기 제1 직경보다 작은 제2 직경을 갖고, 상기 분리 패턴들과 상기 지지 구조물 사이에 배치되는 제2 보조 패턴을 포함하고,
    상기 제2 보조 패턴의 하단은 상기 지지 구조물의 하단보다 높은 레벨에 위치하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 수직 구조물들은, 지지 구조물들 및 상기 지지 구조물들 사이의 콘택 구조물들을 포함하고,
    상기 콘택 구조물들은 하나의 그룹을 이루어 서로 연결되며 상기 게이트 전극들 중 제1 게이트 전극에 함께 연결되어 하나의 게이트 콘택 플러그를 제공하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 콘택 구조물들은 상기 소스 구조물의 하면 아래로 연장되어 상기 하부 배선들 중 제1 하부 배선과 연결되고,
    상기 콘택 구조물들은 상기 게이트 전극들 중 상기 제1 게이트 전극보다 아래에 배치되는 제2 게이트 전극들과 전기적으로 절연된 반도체 장치.
  7. 제1 영역 및 제2 영역을 갖는 소스 구조물;
    상기 소스 구조물 상에 서로 이격되어 적층되고, 제1 방향으로 연장되고, 상기 제2 영역 상에서 계단 형태를 이루는 패드 영역들을 포함하는 게이트 전극들;
    상기 게이트 전극들을 관통하며, 상기 제1 영역에서 상기 제2 영역 상으로 상기 제1 방향을 따라 연장되는 분리 패턴들;
    상기 분리 패턴들 사이에 배치되고, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 채널 구조물들;
    상기 분리 패턴들 사이에 배치되고, 상기 제2 영역 상에서 상기 게이트 전극들의 상기 패드 영역들을 관통하는 지지 구조물들; 및
    상기 제2 영역 상에서 상기 지지 구조물들 사이에 배치되고, 서로 전기적으로 연결되는 콘택 구조물들의 군집체를 포함하는 콘택 플러그를 포함하되,
    상기 콘택 구조물들은 상기 지지 구조물들과 연속성 있는 배열을 갖는 반도체 장치.
  8. 제7 항에 있어서,
    상기 지지 구조물들은, 상기 채널 구조물들의 격자(lattice) 형태 배열과 동일한 격자 형태 배열을 갖는 반도체 장치.
  9. 제7항에 있어서,
    상기 콘택 플러그는, 상기 게이트 전극들 중 어느 하나의 게이트 전극과 접촉하고 나머지 게이트 전극들과 전기적으로 절연된 게이트 콘택 플러그이거나 또는 상기 게이트 전극들 전체와 전기적으로 절연된 관통 콘택 플러그인 반도체 장치.
  10. 기판, 상기 기판 상의 회로 소자들, 상기 기판 상에 배치되고 제1 영역 및 제2 영역을 갖는 소스 구조물, 상기 소스 구조물 상에 서로 이격되어 적층되고, 제1 방향으로 연장되고, 상기 제2 영역 상에서 계단 형태를 이루는 패드 영역들을 포함하는 게이트 전극들, 상기 게이트 전극들을 관통하며, 상기 제1 영역에서 상기 제2 영역 상으로 상기 제1 방향을 따라 연장되고, 평면에서 물결 모양(wavy shape)의 측면을 갖는 분리 패턴들, 상기 분리 패턴들 사이에 배치되고, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 채널 구조물들, 상기 분리 패턴들 사이에 배치되고, 상기 제2 영역 상에서 상기 게이트 전극들의 상기 패드 영역들을 관통하는 지지 구조물들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되,
    상기 지지 구조물들은 상기 채널 구조물들의 격자 형태 배열과 동일한 격자 형태 배열을 갖는 데이터 저장 시스템.



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