KR20220041982A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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한지훈
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 및 상기 주변 회로 영역 상에 배치되는 메모리 셀 영역을 포함하되, 상기 메모리 셀 영역은, 상기 주변 회로 영역 상의 제2 기판; 상기 제2 기판 상에 교대로 적층된 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물 및 상기 제1 적층 구조물 상에 교대로 적층된 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물을 수직하게 관통하여 상기 제2 기판에 연결되며 채널층을 포함하는 채널 구조물들; 상기 제2 기판 상에서 상기 제1 적층 구조물의 적어도 일 측으로부터 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하는 제1 더미 구조물; 상기 제1 더미 구조물 상에서 상기 제2 적층 구조물의 적어도 일 측으로부터 이격되어 배치되며, 교대로 적층된 제3 절연층들 및 제4 절연층들을 포함하는 제2 더미 구조물을 포함하고, 상기 제1 더미 구조물의 적어도 일부는 상기 제2 더미 구조물과 수직 방향에서 중첩하지 않을 수 있다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCOTR DEVICE AND DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 및 상기 주변 회로 영역 상에 배치되는 메모리 셀 영역을 포함하되, 상기 메모리 셀 영역은, 상기 주변 회로 영역 상의 제2 기판; 상기 제2 기판 상에 교대로 적층된 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물 및 상기 제1 적층 구조물 상에 교대로 적층된 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물을 수직하게 관통하여 상기 제2 기판에 연결되며 채널층을 포함하는 채널 구조물들; 상기 제2 기판 상에서 상기 제1 적층 구조물의 적어도 일 측으로부터 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하는 제1 더미 구조물; 상기 제1 더미 구조물 상에서 상기 제2 적층 구조물의 적어도 일 측으로부터 이격되어 배치되며, 교대로 적층된 제3 절연층들 및 제4 절연층들을 포함하는 제2 더미 구조물; 상기 제1 적층 구조물 및 상기 제1 더미 구조물을 덮는 제1 캡핑 절연층; 및 상기 제2 적층 구조물 및 상기 제2 더미 구조물을 덮는 제2 캡핑 절연층을 포함하고, 상기 제1 더미 구조물의 적어도 일부는 상기 제2 더미 구조물과 수직 방향에서 중첩하지 않을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 상기 주변 회로 영역 상에 배치되는 제2 기판; 상기 제2 기판 상에 배치되는 메모리 셀 구조물; 및 상기 제2 기판 상에서 상기 메모리 셀 구조물의 적어도 일 측에 배치되는 더미 구조물을 포함하고, 상기 메모리 셀 구조물은, 상기 제2 기판 상에 교대로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 교대로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물; 및 상기 제1 적층 구조물 및 상기 제2 적층 구조물을 관통하여 상기 제2 기판에 연결되는 채널 구조물들을 포함하고, 상기 더미 구조물은, 상기 제2 기판 상에서 상기 제1 적층 구조물과 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하는 제1 더미 구조물; 및 상기 제2 기판 상에서 상기 제2 적층 구조물 및 상기 제1 더미 구조물과 이격되어 배치되며, 교대로 적층된 제3 절연층들 및 제4 절연층들을 포함하는 제2 더미 구조물을 포함하고, 상기 제2 더미 구조물의 측면들 사이의 중심축은 상기 제1 더미 구조물의 측면들 사이의 중심축으로부터 상기 제2 기판의 상면에 평행한 적어도 일 방향에서 쉬프트될 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 상기 주변 회로 영역 상에 배치되는 제2 기판; 상기 제2 기판 상에 배치되는 메모리 셀 구조물; 상기 제2 기판 상에서 상기 메모리 셀 구조물의 적어도 일 측에 배치되는 더미 구조물; 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하고, 상기 메모리 셀 구조물은, 상기 제2 기판 상에 교대로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 교대로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물; 및 상기 제1 적층 구조물 및 상기 제2 적층 구조물을 관통하여 상기 제2 기판에 연결되는 채널 구조물들을 포함하고, 상기 더미 구조물은, 상기 제2 기판 상에서 상기 제1 적층 구조물과 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하는 제1 더미 구조물; 및 상기 제2 기판 상에서 상기 제2 적층 구조물 및 상기 제1 더미 구조물과 이격되어 배치되며, 교대로 적층된 제3 절연층들 및 제4 절연층들을 포함하는 제2 더미 구조물을 포함하고, 상기 제2 더미 구조물의 측면들 사이의 중심축은 상기 제1 더미 구조물의 측면들 사이의 중심축으로부터 상기 제2 기판의 상면에 평행한 적어도 일 방향에서 쉬프트된 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함할 수 있다.
반도체 장치에서, 메모리 셀을 이루는 적층 구조물과 이격된 더미 구조물을 배치하되, 하부의 제1 더미 구조물과 상부의 제2 더미 구조물을 수직 방향에서 중첩하지 않도록 배치함으로써, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3a, 도 3b, 및 도 3c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4b 및 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 5a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7a, 도 7b, 및 도 7c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 8a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 평면도이다.
도 15a, 도 15b, 도 15c, 및 도 15d는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 16a는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 16b는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 18은 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a 및 도 2b는 각각 도 1의 절단선 I-I' 및 II-II'를 따른 단면들을 도시한다.
도 1, 도 2a, 및 도 2b를 참조하면, 반도체 장치(10)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예에서, 이와 반대로 메모리 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
주변 회로 영역(PERI)은 제1 기판(11), 제1 기판(11) 상에 배치된 회로 소자들(20), 회로 콘택 플러그들(70) 및 회로 배선 라인들(80)을 포함할 수 있다.
제1 기판(11)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(11)은 반도체 물질, 예컨대 Ⅳ 족 반도체, Ⅲ-Ⅴ 족 화합물 반도체 또는 Ⅱ-Ⅵ 족 화합물 반도체를 포함할 수 있다.
제1 기판(11)은 중심 영역(C1) 및 중심 영역(C1)을 둘러싸는 가드링 영역(C2)을 가질 수 있다. 가드링 영역(C2)은 반도체 장치(10)의 엣지 영역(10eg)을 포함할 수 있다. 상기 엣지 영역(10eg)은 반도체 웨이퍼 상에 다수의 반도체 장치를 분리하는 과정에서 형성될 수 있다. 실시예들에 따라, 상기 영역(10eg)에는 스크라이브 레인(scribe lane) 영역에 배치된 구조물과 동일한 구조물이 더 배치될 수 있다. 가드링 영역(C2) 상에는 습기 산화 배리어(Moisture Oxidation Barrier) 구조물 및/또는 크랙 스탑(Crack Stop) 구조물을 이루는 가드링 구조물(GR)이 배치될 수 있다.
제1 기판(11)은 별도의 소자 분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물들을 포함하는 소스/드레인 영역들(30)이 배치될 수 있다.
회로 소자들(20)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(20)은 회로 게이트 유전층(22), 스페이서층(24) 및 회로 게이트 전극(25)을 포함할 수 있다. 회로 게이트 전극(25)의 양 측에서 제1 기판(11) 내에는 소스/드레인 영역들(30)이 배치될 수 있다.
주변 영역 절연층(90)이 제1 기판(11) 상에서 회로 소자들(20) 상에 배치될 수 있다. 회로 콘택 플러그들(70)은 주변 영역 절연층(90)을 관통하여 소스/드레인 영역들(30)에 연결될 수 있다. 회로 콘택 플러그들(70)에 의해 회로 소자(20)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(25)에도 회로 콘택 플러그들(70)이 연결될 수 있다. 회로 배선 라인들(80)은 회로 콘택 플러그들(70)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
메모리 셀 영역(CELL)은, 제2 기판(101), 메모리 셀 구조물들(MC1, MC2), 및 더미 구조물들(DS1, DS2)을 포함할 수 있다. 더미 구조물들(DS1, DS2)은 메모리 셀 구조물들(MC1, MC2)의 적어도 일 측에서 메모리 셀 구조물들(MC1, MC2)과 이격되어 배치될 수 있다. 메모리 셀 영역(CELL)은 캡핑 절연층들(190, 290), 상부 절연층들(310, 320, 330), 게이트 콘택 플러그들(CP1), 채널 콘택 플러그들(CP2), 비트라인(350), 및 상부 배선들(355)을 더 포함할 수 있다.
제2 기판(101)은 셀 영역(CR) 및 주변 영역(CT)을 가질 수 있다. 셀 영역(CR)은 메모리 셀들이 형성되는 셀 어레이 영역(CA) 및 상기 메모리 셀들의 게이트 전극들을 상부 배선들과 연결하기 위한 연결 영역(CB)을 포함할 수 있다. 주변 영역(CT)은 셀 영역(CR)의 적어도 일 측에서 주변 회로 영역(PERI)의 회로 소자들(20)을 상부 배선들과 연결하기 위한 영역일 수 있다. 연결 영역(CB)은 적어도 일 방향, 예를 들어, x 방향에서 셀 어레이 영역(CA)의 적어도 일 단에 배치되거나, 또는 셀 어레이 영역(CA)의 가장자리를 따라 배치될 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅳ 족 반도체, Ⅲ-Ⅴ 족 화합물 반도체 또는 Ⅱ-Ⅵ 족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ 족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, 불순물을 포함하거나 포함하지 않을 수 있다.
메모리 셀 구조물들(MC1, MC2)은 제2 기판(101) 상에서 서로 이격되어 나란하게 배치될 수 있다. 다만, 실시예들에서 셀 영역(CR)에 배치되는 메모리 셀 구조물들(MC1, MC2)의 개수 및 배치 형태는 다양하게 변경될 수 있다. 이하, 하나의 메모리 셀 구조물(MC1)에 대해서 설명하기로 한다.
메모리 셀 구조물(MC1)은 메모리 적층 구조물(GS1, GS2), 채널 구조물들(CH), 제1 및 제2 도전층들(104, 105), 및 분리 구조물들(MS)을 포함할 수 있다. 메모리 적층 구조물(GS1, GS2)은 제2 기판(101) 상의 제1 적층 구조물(GS1) 및 제1 적층 구조물(GS1) 상의 제2 적층 구조물(GS2)을 포함할 수 있다.
제1 적층 구조물(GS1)은 제2 기판(101) 상에 교대로 적층된 제1 게이트 전극들(130) 및 제1 층간 절연층들(120)을 포함할 수 있다. 제2 적층 구조물(GS2)은 제1 적층 구조물(GS1) 상에 교대로 적층된 제2 게이트 전극들(230) 및 제2 층간 절연층들(220)을 포함할 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 제2 기판(101) 상에 수직으로 이격되어 배치될 수 있다. 제1 및 제2 게이트 전극들(130, 230)은 하나 또는 복수의 하부 게이트 전극들, 복수의 중간 게이트 전극들, 및 하나 또는 복수의 상부 게이트 전극들을 포함할 수 있다.
상기 하나 또는 복수의 하부 게이트 전극들은 접지 선택 트랜지스터의 게이트 전극 및/또는 하부 소거 제어 트랜지스터의 게이트 전극을 포함할 수 있다. 상기 하나 또는 복수의 상부 게이트 전극들은 스트링 선택 트랜지스터의 게이트 전극 및/또는 상부 소거 제어 트랜지스터의 게이트 전극을 포함할 수 있다. 상기 하부 소거 제어 트랜지스터 및 상기 상부 소거 제어 트랜지스터는, 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작을 이용하는 트랜지스터들일 수 있다.
상기 복수의 중간 게이트 전극들은 메모리 셀 트랜지스터들의 게이트 전극들일 수 있다. 상기 복수의 중간 게이트 전극들 중 상부 또는 하부의 몇몇 게이트 전극들은 더미 게이트 전극들일 수 있다. 반도체 장치(10)의 용량에 따라서 상기 메모리 셀들을 이루는 제1 및 제2 게이트 전극들(130, 230)의 개수가 결정될 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 셀 영역(CR) 상에 수직하게 서로 이격되어 적층되며, 셀 어레이 영역(CA)으로부터 연결 영역(CB)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 제1 및 제2 게이트 전극들(130, 230)은 상기 단차 구조에 의해 하부의 게이트 전극이 상부의 게이트 전극보다 길게 연장되는 계단 형태를 이루며 제1 및 제2 층간 절연층들(120, 220)로부터 상부로 노출되는 단부들을 제공할 수 있다.
예시적인 실시예들에서, 제1 및 제2 게이트 전극들(130, 230)은 일정 개수, 예를 들어 두 개, 네 개 또는 여섯 개의 게이트 전극들이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 하나의 상기 게이트 그룹을 이루는 게이트 전극들은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다.
도 2b에 도시된 것과 같이, 제1 및 제2 게이트 전극들(130, 230)은 x 방향으로 연장되는 한 쌍의 분리 구조물들(MS)에 의하여 y 방향에서 인접하는 제1 및 제2 게이트 전극들(130, 230)과 서로 분리되어 배치될 수 있다. 한 쌍의 분리 구조물들(MS) 사이의 제1 및 제2 게이트 전극들(130, 230)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 제1 및 제2 게이트 전극들(130, 230) 중 일부, 예를 들어, 메모리 셀들을 이루는 제1 및 제2 게이트 전극들(130, 230)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 제1 및 제2 게이트 전극들(130, 230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 게이트 전극들(130, 230)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 층간 절연층들(120, 220)은 게이트 전극들(130, 230)의 사이에 각각 배치될 수 있다. 제1 및 제2 층간 절연층들(120, 230)도 제1 및 제2 게이트 전극들(130, 230)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 적어도 일 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 층간 절연층들(120, 220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제2 기판(101)의 셀 어레이 영역(CA) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 연결 영역(CB)과 인접한 셀 어레이 영역(CA)의 단부 및 연결 영역(CB)에, 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들이 배치될 수 있다.
채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 도전층(102)과 연결될 수 있다. 채널층(140)은 제2 기판(101)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 제1 및 제2 게이트 전극들(130, 230)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)보다 상부로 길게 연장되어 내측면의 일부가 채널 패드(155)와 접촉할 수 있다. 도시하지 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 정보 저장층 및 블록킹층을 포함할 수 있다. 터널링층은 전하를 정보 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 정보 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
채널 구조물들(CH)은 메모리 적층 구조물(GS1, GS2)을 수직하게 관통하여 제2 기판(101)에 연결될 수 있다. 채널 구조물들(CH)은 도 2b에 도시된 것과 같이, 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다.
채널 구조물들(CH)은 제1 적층 구조물(GS1)을 관통하는 제1 채널 구조물들(CH1)과 제2 적층 구조물(GS2)을 관통하는 제2 채널 구조물(CH2)이 연결된 형태를 가질 수 있으며, 도 2b의 확대도에 도시된 것과 같이, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(155)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)은 하단에서 제2 기판(101)과 연결된 에피택셜층을 포함할 수 있다. 상기 에피택셜층은 채널층(140)과 연결될 수 있다. 이 경우, 반도체 장치(10)는 제1 및 제2 도전층들(104, 105)을 포함하지 않을 수 있다.
제1 및 제2 도전층들(104, 105)은 제2 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 도전층들(104, 105)은 적어도 일부가 반도체 장치(10)의 공통 소스 라인의 일부로 기능할 수 있으며, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2b의 확대도에 도시된 것과 같이, 제1 도전층(104)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 도전층들(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 도전층(104)은 도핑된 층일 수 있으며, 제2 도전층(105)은 도핑된 층이거나 제1 도전층(104)으로부터 확산된 불순물을 포함하는 층일 수 있다.
도 2a에 도시된 것과 같이, 연결 영역(CB)에서 제2 기판(101) 상에는 제1 및 제2 소스 희생층들(111, 112)이 제1 도전층(102)으로 교체되지 않고 일부 잔존할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 반도체 장치(10)에서 실질적으로 기능을 수행하지 않을 수 있다. 주변 영역(CT)에도 제1 및 제2 소스 희생층들(111, 112) 및 제2 도전층(105)이 제2 기판(101) 상에 적층될 수 있으나, 이에 한정되지는 않는다.
분리 구조물들(MS)은 도 2b에 도시된 것과 같이, 메모리 적층 구조물(GS1, GS2)을 수직 방향, 예를 들어 z 방향을 따라 관통할 수 있다. 분리 구조물들(MS)은 메모리 적층 구조물(GS1, GS2)을 y 방향에서 분리시킬 수 있다. 분리 구조물들(MS)은 셀 어레이 영역(CA)에서 연결 영역(CB)으로 x 방향을 따라 연장될 수 있다. 분리 구조물들(MS)은 제1 및 제2 게이트 전극들(130, 230)을 z 방향을 따라 관통하여 제2 기판(101)과 접촉할 수 있다. 분리 구조물들(MS)은 제2 기판(101)의 상부를 일부 리세스하여 배치되거나, 제2 기판(101)의 상면에 접하도록 제2 기판(101) 상에 배치될 수 있다. 분리 구조물들(MS)은 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 분리 구조물들(MS)은 단속적으로 연장되거나 일부 영역에만 배치되는 보조 분리 영역들을 포함할 수 있다. 보조 분리 영역들은 예를 들어, 연결 영역(CB)에서 x 방향에서 소정 간격으로 분리되어 복수개로 배치될 수 있다.
더미 구조물들(DS1, DS2)은 제2 기판(101) 상에 메모리 셀 구조물(MC1)과 이격되어 배치될 수 있다. 실시예들에서, 주변 영역(CT)에 배치되는 더미 구조물들(DS1, DS2)의 개수, 크기 및 배치 형태는 다양하게 변경될 수 있다.
더미 구조물들(DS1, DS2)은 제2 기판(101) 상에서 제1 적층 구조물(GS1)과 이격되어 배치되는 제1 더미 구조물(DS1) 및 제2 기판(101) 상에서 제2 적층 구조물(GS2)과 이격되어 배치되는 제2 더미 구조물(DS2)을 포함할 수 있다. 제1 더미 구조물(DS1)은 '제1 절연성 구조물'로, 제2 더미 구조물(DS2)은 '제2 절연성 구조물'로 지칭될 수 있다.
제1 더미 구조물(DS1)은 제2 기판(101) 상에 교대로 적층된 제1 절연층들(170) 및 제2 절연층들(180)을 포함할 수 있다. 제1 더미 구조물(DS1)은 계단 형상의 단차들을 가질 수 있다. 예를 들어, 제2 절연층들(180)은 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 제2 절연층들(180)은 상기 단차 구조에 의해 하부의 제2 절연층(180)이 상부의 제2 절연층(180)보다 길게 연장되는 계단 형태를 이룰 수 있다. 제1 절연층들(170)은 제2 절연층들(180)과 마찬가지로 계단 형태의 단차 구조를 이룰 수 있다. 제1 더미 구조물(DS1)은 상기 계단 형상으로 인해 상부의 폭이 하부의 폭보다 작은 형상을 가질 수 있다.
제1 더미 구조물(DS1)은 제1 적층 구조물(GS1)의 적어도 일 측으로부터 이격되어 배치될 수 있다. 제1 더미 구조물(DS1)은 제1 적층 구조물(GS1)과 예를 들어, x 방향에서 중첩하도록 배치될 수 있다. 제1 더미 구조물(DS1)은 제1 적층 구조물(GS1)과 함께 제1 캡핑 절연층(190)에 의해 덮일 수 있다. 제1 더미 구조물(DS1)은 제2 기판(101) 상에서 하나 또는 복수개로 배치될 수 있다.
제1 더미 구조물(DS1)과 제2 기판(101)의 사이에는, 제1 및 제2 소스 희생층들(111, 112) 및 제2 도전층(105)이 배치될 수 있으나, 이에 한정되지는 않는다.
제2 더미 구조물(DS2)은 제1 더미 구조물(DS1) 상에서 교대로 적층된 제3 절연층들(270) 및 제4 절연층들(280)을 포함할 수 있다. 제2 더미 구조물(DS2)은 계단 형상의 단차들을 가질 수 있다. 예를 들어, 제4 절연층들(280)은 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 제4 절연층들(280)은 상기 단차 구조에 의해 하부의 제4 절연층(280)이 상부의 제4 절연층(280)보다 길게 연장되는 계단 형태를 이룰 수 있다. 제3 절연층들(270)은 제4 절연층들(280)과 마찬가지로 계단 형태의 단차 구조를 이룰 수 있다. 제2 더미 구조물(DS2)은 상기 계단 형상으로 인해 상부의 폭이 하부의 폭보다 작은 형상을 가질 수 있다.
제2 더미 구조물(DS2)은 제2 적층 구조물(GS2)의 적어도 일 측으로부터 이격되어 배치될 수 있다. 제2 더미 구조물(DS2)은 제1 더미 구조물(DS1)과 이격되어 배치될 수 있다. 제2 더미 구조물(DS2)은 제2 적층 구조물(GS2)과 예를 들어, x 방향에서 중첩하도록 배치될 수 있다. 제2 더미 구조물(DS2)은 제1 적층 구조물(GS1)과 함께 제2 캡핑 절연층(290)에 의해 덮일 수 있다. 제2 더미 구조물(DS2)은 제1 더미 구조물(DS1) 상에서 하나 또는 복수개로 배치될 수 있다.
제1 절연층들(170)은 제1 층간 절연층들(120)과 대응되는 높이 레벨에 위치할 수 있다. 제1 절연층들(170)은 제1 층간 절연층들(120)과 실질적으로 동일한 두께를 가질 수 있다. 제1 절연층들(170)은 제1 층간 절연층들(120)과 동일한 물질로 형성될 수 있다.
제2 절연층들(180)은 제1 게이트 전극들(130)과 대응되는 높이 레벨에 위치할 수 있다. 제2 절연층들(180)은 제1 게이트 전극들(130)과 실질적으로 동일한 두께를 가질 수 있다. 제2 절연층들(180)은 제1 게이트 전극들(130)과 다른 물질로 형성될 수 있다.
제3 절연층들(170)은 제2 층간 절연층들(220)과 대응되는 높이 레벨에 위치할 수 있다. 제3 절연층들(170)은 제2 층간 절연층들(220)과 실질적으로 동일한 두께를 가질 수 있다. 제3 절연층들(170)은 제2 층간 절연층들(220)과 동일한 물질로 형성될 수 있다.
제4 절연층들(280)은 제2 게이트 전극들(230)과 대응되는 높이 레벨에 위치할 수 있다. 제4 절연층들(280)은 제2 게이트 전극들(230)과 실질적으로 동일한 두께를 가질 수 있다. 제4 절연층들(280)은 제2 게이트 전극들(230)과 다른 물질로 형성될 수 있다.
제1 더미 구조물(DS1)은 제2 더미 구조물(DS2)과 수직 방향(예를 들어, z 방향)에서 중첩하지 않을 수 있다. 제2 더미 구조물(DS2)은 제1 더미 구조물(DS1)과 상기 수직 방향에서 중첩하지 않을 수 있다.
제1 더미 구조물(DS1)의 제2 절연층들(180) 중 최상위 제2 절연층(180)은 제2 더미 구조물(DS2)과 상기 수직 방향에서 중첩하지 않을 수 있다.
제1 더미 구조물(DS1)의 상면은 제2 더미 구조물(DS2)과 상기 수직 방향에서 중첩하지 않을 수 있다. 제2 더미 구조물(DS2)의 상면은 제1 더미 구조물(DS1)과 상기 수직 방향에서 중첩하지 않을 수 있다. 여기에서, 제1 더미 구조물(DS1)의 상면과 제2 더미 구조물(DS2)의 상면은, 최상위 제2 절연층(180)의 상면과 최상위 제4 절연층(280)의 상면을 각각 의미할 수 있다. 제1 더미 구조물(DS1)의 상면은 제2 더미 구조물(DS2)의 바닥면과 마주하지 않을 수 있다.
제1 더미 구조물(DS1)의 측면들은 제2 더미 구조물(DS2)과 상기 수직 방향에서 중첩하지 않을 수 있다. 여기에서, 제1 더미 구조물(DS1)의 상기 측면들은, 제1 절연층들(170) 및 제2 절연층들(180)의 측면들을 의미할 수 있다. 예시적인 실시예들에서, 제1 더미 구조물(DS1)의 측면들 및 제2 더미 구조물(DS2)의 측면들은 각각 제2 기판(101)의 상면에 대하여 경사질 수 있다.
제1 더미 구조물(DS1)의 최상위 계단은 제2 더미 구조물(DS2)과 상기 수직 방향으로 중첩하지 않을 수 있다. 예시적인 실시예에서, 제1 더미 구조물(DS1)의 최상위 계단은 제2 더미 구조물(DS2)의 최하위 계단과 상기 수직 방향에서 중첩하지 않을 수 있다.
제1 더미 구조물(DS1)의 최하위 계단은 제2 더미 구조물(DS2)과 상기 수직 방향에서 중첩하지 않을 수 있다. 예시적인 실시예에서, 제1 더미 구조물(DS1)의 최하위 계단은 제2 더미 구조물(DS2)의 최하위 계단과 상기 수직 방향에서 중첩하지 않을 수 있다.
제2 더미 구조물(DS2)의 측면들 사이의 중심축은 제1 더미 구조물(DS1)의 측면들 사이의 중심축으로부터 제2 기판(101)의 상면에 평행한 적어도 일 방향, 예를 들어 x 방향에서 쉬프트될 수 있다.
제1 더미 구조물(DS1)의 중심축과 제2 더미 구조물(DS2)의 중심축은 메모리 셀 구조물(MC1)의 중심축으로부터 서로 다른 거리로 이격될 수 있다. 예를 들어, 도 1에 도시된 것과 같이, 메모리 셀 구조물(MC1)의 중심축과 제1 더미 구조물(DS1)의 중심축 사이의 제1 거리(d1)는, 메모리 셀 구조물(MC1)의 중심축과 제2 더미 구조물(DS2)의 중심축 사이의 제2 거리(d2)와 다를 수 있다.
제1 및 제2 더미 구조물들(DS1, DS2)을 배치함으로써, 제1 및 제2 적층 구조물들(GS1, GS2)의 x 방향을 따른 양 측의 연결 영역(CB)에서 계단 구조의 공정 산포를 최소화할 수 있다. 제2 캡핑 절연층(290)의 평탄화 공정시 제2 캡핑 절연층(290)의 상부가 제2 기판(101)을 향하여 아래로 국부적으로 함몰되는 디싱(dishing) 현상을 최소화할 수 있다.
제1 및 제2 더미 구조물들(DS1, DS2)을 상기 수직 방향에서 중첩하지 않도록 배치함으로써, 제2 기판(111)의 디싱된 부분이 상부 구조물로 전사되어 발생하는 제2 캡핑 절연층(290)의 평탄화 공정 산포를 최소화할 수 있다. 또한, 반도체 웨이퍼 단위로 반도체 장치를 제조하는 과정 중, 얼라인먼트 키의 역할을 하는 제1 및 제2 외부 절연층들(275, 285)(도 15b 참조)의 상부 굴곡진 부분이 갈리는 것을 방지할 수 있다.
캡핑 절연층들(190, 290)은 제1 적층 구조물(GS1) 및 제1 더미 구조물(DS1)을 덮는 제1 캡핑 절연층(190) 및 제2 적층 구조물(GS2) 및 제2 더미 구조물(DS2)을 덮는 제2 캡핑 절연층(290)을 포함할 수 있다. 제1 캡핑 절연층(190) 및 제2 캡핑 절연층(290)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
제1 더미 구조물(DS1)은 제2 캡핑 절연층(290)과 상기 수직 방향에서 중첩할 수 있다. 제1 더미 구조물(DS1)의 상면은 제2 캡핑 절연층(290)과 상기 수직 방향에서 중첩할 수 있다.
제2 더미 구조물(DS2)은 제1 캡핑 절연층(190)과 상기 수직 방향에서 중첩할 수 있다.
상부 절연층들(310, 320, 330)은 제2 캡핑 절연층(290)상에 순차적으로 적층된 제1 상부 절연층(310), 제2 상부 절연층(320) 및 제3 상부 절연층(330)을 포함할 수 있다. 상부 절연층들(310, 320, 330)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
게이트 콘택 플러그들(CP1)은 연결 영역(CB)에서 제1 및 제2 게이트 전극들(130, 230)과 각각 전기적으로 연결될 수 있다. 게이트 콘택 플러그들(CP1)은 연결 영역(CB)에서 제1 및 제2 캡핑 절연층들(190, 290), 제1 및 제2 상부 절연층들(310, 320)을 관통하여 상부로 노출된 제1 및 제2 게이트 전극들(130, 230)과 각각 연결되도록 배치될 수 있다. 게이트 콘택 플러그들(CP1)은 제1 및 제2 게이트 전극들(130, 230)을 일부 리세스하며 제1 및 제2 게이트 전극들(130, 230)과 연결될 수 있다. 게이트 콘택 플러그들(CP1)은 상부에서 별도의 콘택 플러그들(344)과 연결되어 상부 배선들(355)과 연결될 수 있다. 게이트 콘택 플러그들(CP1)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 게이트 콘택 플러그들(CP1)은 확산 방지층을 더 포함할 수 있다.
채널 콘택 플러그들(CP2)은 셀 어레이 영역(CA)에서 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 채널 콘택 플러그들(CP2)은 셀 어레이 영역(CA)에서 제1 내지 제3 상부 절연층들(310, 320, 330)을 관통하여 채널 구조물들(CH)의 채널 패드들(155)과 연결될 수 있다. 채널 콘택 플러그들(CP2) 상에 채널 콘택 플러그들(CP2)과 전기적으로 연결되는 비트라인(350)이 배치될 수 있다. 채널 콘택 플러그들(CP2)은 상기 도전성 물질을 포함할 수 있다.
상부 배선들(355)은 메모리 셀 영역(CELL) 내의 메모리 셀들과 전기적으로 연결되는 배선 구조물을 구성할 수 있다. 상부 배선들(355)은 예를 들어, 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결될 수 있다. 상기 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 배선들(355)은 상기 도전성 물질을 포함할 수 있다.
가드링 구조물(GR)은 반도체 장치(10)의 엣지 영역(10eg)에 인접하게 배치될 수 있다. 가드링 구조물(GR)은 제1 기판(11)의 가드링 영역(C2) 상에 배치될 수 있다. 가드링 구조물(GR)은 제1 및 제2 캡핑 절연층들(190, 290)을 관통하여 제1 기판(11)과 연결된 복수의 콘택 플러그들 및 복수의 배선 라인들을 포함할 수 있다. 가드링 구조물(GR)은 제1 기판(11)의 중심 영역(C1) 상에 배치된 회로 소자들(20), 제2 기판(101) 상에 배치된 메모리 셀 구조물들(MC1, MC2), 더미 구조물들(DS1, DS2)을 둘러싸도록 배치될 수 있다.
도 3a, 도 3b, 및 도 3c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 3a 내지 도 3c는 도 2a에 대응하는 단면을 도시한다. 도 3a 내지 도 3c에서, 제1 더미 구조물(DS1) 및 제2 더미 구조물(DS2)의 배치 및 개수가 도 2a의 실시예와 다를 수 있다.
도 3a를 참조하면, 반도체 장치(10a)에서는, 제1 더미 구조물(DS1)이 제2 기판(101) 상에 적어도 두 개로 배치될 수 있다. 제2 더미 구조물(DS2)은 제1 더미 구조물(DS1) 상에서 제1 더미 구조물(DS1)과 상기 수직 방향에서 중첩하지 않도록 배치될 수 있다.
도 2a에서는, 제1 더미 구조물(DS1)이 하나 또는 복수개일 수 있고, 제2 더미 구조물(DS2)이 하나 또는 복수개일 수 있고, 제2 더미 구조물(DS2)의 개수가 제1 더미 구조물(DS1)의 개수보다 많을 수 있다.
도 3a에서는, 제1 더미 구조물(DS1)이 하나 또는 복수개일 수 있고, 제2 더미 구조물(DS2)이 하나 또는 복수개일 수 있고, 제1 더미 구조물(DS1)의 개수가 제2 더미 구조물(DS2)의 개수보다 많을 수 있다.
도 3b를 참조하면, 반도체 장치(10b)에서는, 제1 더미 구조물(DS1)이 제2 기판(101) 상에 적어도 두 개로 배치될 수 있고, 제2 더미 구조물(DS2)도 제1 더미 구조물(DS1) 상에 적어도 두 개로 배치될 수 있다. 각각의 제1 더미 구조물들(DS1)은 각각의 제2 더미 구조물들(DS2)과 상기 수직 방향에서 중첩하지 않을 수 있다.
도 3c를 참조하면, 반도체 장치(10c)에서는, 적어도 두 개의 제1 더미 구조물들(DS1)은 적어도 두 개의 제2 더미 구조물들(DS2)보다 서로 인접하게 배치될 수 있다. 적어도 두 개의 제1 더미 구조물들(DS1)은 적어도 두 개의 제2 더미 구조물들(DS2)과 상기 수직 방향에서 중첩하지 않을 수 있다.
도 4a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 4b 및 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 4b 및 도 4c는 도 2a에 대응하는 단면을 도시한다.
도 4a 및 도 4b를 참조하면, 반도체 장치(10d)에서는, 제1 더미 구조물(DS1a)과 제2 더미 구조물(DS2a)의 계단 구조의 기울기가 도 2a의 실시예와 다를 수 있다. 제1 더미 구조물(DS1a)과 제2 더미 구조물(DS2a)은 각각 메모리 셀 구조물(MC1)의 연결 영역(CB)에서의 계단의 기울기와 실질적으로 동일할 수 있다.
예시적인 실시예에서, 제1 더미 구조물(DS1a)의 일부는 제2 더미 구조물(DS2a)과 상기 수직 방향에서 중첩할 수 있다. 제1 더미 구조물(DS1a)의 다른 일부는 제2 더미 구조물(DS2a)과 상기 수직 방향에서 중첩하지 않을 수 있다. 제1 더미 구조물(DS1a)의 최상위 제2 절연층(180)은 제2 더미 구조물(DS2a)과 상기 수직 방향에서 중첩하지 않을 수 있다.
예시적인 실시예에서, 제1 더미 구조물(DS1a)의 측면들 중 일부는 제2 더미 구조물(DS2)과 상기 수직 방향에서 중첩할 수 있고, 제1 더미 구조물(DS1a)의 측면들 중 다른 일부는 제2 더미 구조물(DS2)과 상기 수직 방향에서 중첩하지 않을 수 있다.
예시적인 실시예에서, 제1 더미 구조물(DS1a)의 일 측 단차들 중 적어도 일부는 제2 더미 구조물(DS2a)과 상기 수직 방향에서 중첩하나, 제1 더미 구조물(DS1a)의 타 측 단차들은 제2 더미 구조물(DS2a)과 상기 수직 방향에서 완전히 중첩하지 않을 수 있다.
다만, 실시예들에 따라, 제1 더미 구조물(DS1a)과 제2 더미 구조물(DS2a)은 상기 수직 방향에서 완전히 중첩하지 않을 수 있다.
도 4a 및 4c를 참조하면, 반도체 장치(10e)에서는, 제1 더미 구조물(DS1a)에 제2 더미 구조물(DS2a)보다 셀 영역(CR)에 인접하게 배치될 수 있다. 제1 더미 구조물(DS1a)은 제2 더미 구조물(DS2a)보다 메모리 셀 구조물(MC1)에 인접하게 배치될 수 있다. 제1 더미 구조물(DS1a) 및 제2 더미 구조물(DS2a)의 중첩되지 않는 부분에 대한 설명은 도 4b를 참조하여 설명한 것과 동일하다.
도 5a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 5b는 도 2a에 대응하는 단면을 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 장치(10f)에서는, 제1 더미 구조물(DS1a)이 적어도 두 개의 제2 더미 구조물들(DS2)과 상기 수직 방향에서 각각 중첩하는 부분을 포함할 수 있다. 이 경우에도, 제1 더미 구조물(DS1a)의 일부는 제2 더미 구조물들(DS2)과 상기 수직 방향에서 중첩하지 않을 수 있다.
다만, 실시예들에 따라, 제1 더미 구조물(DS1a)은 제2 더미 구조물들(DS2)보다 큰 크기 또는 완만한 계단의 기울기를 가지면서 제2 더미 구조물들(DS2)과 상기 수직 방향에서 완전히 중첩하지 않을 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6은 도 2a에 대응하는 단면을 도시한다.
도 6을 참조하면, 반도체 장치(10g)에서는, 제1 더미 구조물(DS1b) 및 제2 더미 구조물(DS2b)이 제2 기판(101)의 상면에 대하여 경사진 측면들을 각각 가질 수 있다. 상기 경사진 측면들은, 제1 더미 구조물(DSb1) 및 제2 더미 구조물(DS2b)을 식각하는 과정에서 형성될 수 있다. 제1 더미 구조물(DS1b) 및 제2 더미 구조물(DS2b)은 각각 상부의 폭이 하부의 폭보다 작은 형상을 가질 수 있다. 제1 더미 구조물(DS1b) 및 제2 더미 구조물(DS2b)은 각각 상부로 갈수록 폭이 감소하는 형상을 가질 수 있다. 실시예들에 따라, 제1 더미 구조물(DS1b) 및 제2 더미 구조물(DS2b)은 제2 기판(101)의 상면에 수직한 측면들을 가질 수도 있다.
제1 더미 구조물(DS1b) 및 제2 더미 구조물(DS2b)의 경사진 측면들의 형태가 본 명세서의 다른 실시예들에도 동일하게 적용될 수 있다.
도 7a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 7a는 도 2a와 다른 영역에서 반도체 장치의 단면을 도시한다.
도 7a를 참조하면, 반도체 장치(10)는, 주변 영역(CT)에서 제2 기판(101) 및 제1 및 제2 소스 희생층들(111, 112)을 관통하는 관통 영역(TH)을 포함할 수 있다. 관통 영역(TH)에는 관통 절연층이 배치될 수 있다. 제1 더미 구조물(DS)의 적어도 일부는 관통 영역(TH) 상에 배치될 수 있다. 관통 영역(TH)은 제2 기판(101) 및 제1 및 제2 소스 희생층들(111, 112)의 일부를 제거한 영역에 절연막을 형성한 후, 평탄화 공정을 수행함으로써 형성될 수 있다. 관통 영역(TH)의 관통 절연층은 상기 영역에 층간 절연층(120)을 이루는 물질과 동일한 물질을 채워 형성할 수도 있다. 관통 영역(TH)의 배치는 실시예들에 따라 다양하게 변경될 수 있다. 도 7a는 반도체 장치(10)에서 관통 영역(TH)의 단면이 보이도록 반도체 장치(10)를 절단한 경우를 도시할 수 있다.
도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 7b는 도 7a의 'C'에 대응하는 영역을 확대하여 도시한다.
도 7b를 참조하면, 제1 더미 구조물(DS1c)의 형상이 앞선 실시예에서와 다를 수 있다. 제1 더미 구조물(DS1c)의 제1 절연층들(170a)의 일부 및 제2 절연층들(180a)의 일부는 아래로 휘어질 수 있다. 예를 들어, 제2 절연층들(180a)의 각각은, 제2 기판(101) 상의 제1 부분(P1) 및 관통 영역(TH) 상의 제2 부분(P2)을 포함할 수 있고, 제2 부분(P2)은 제1 부분(P1)으로부터 연장되고, 아래로 휘어진 부분을 포함할 수 있다. 제2 부분(P2)은 제1 부분(P1)보다 제1 기판(11)을 향하여 아래로 돌출될 수 있다. 제2 부분(P2)은 곡면인 부분을 포함할 수 있으며, 예를 들어, 제2 부분(P2)의 하면은 아래로 볼록하고, 제2 부분(P2)의 상면은 아래로 오목할 수 있다.
제2 절연층들(180a)의 제2 부분들(P2)은 상부로 갈수록 제2 부분들(P2)의 곡면인 부분의 길이가 달라질 수 있다. 제2 절연층들(180a)의 제2 부분들(P2)은 상부로 갈수록 제2 부분들(P2)의 곡면인 부분의 곡률 반지름이 달라질 수 있다. 예를 들어, 제2 절연층들(180a)의 제2 부분들(P2)은 상부로 갈수록 제2 부분들(P2)의 곡면인 부분의 곡률 반지름이 증가할 수 있으나, 이에 한정되지는 않는다.
제1 절연층들(170a)도 제2 절연층들(180a)과 유사하게 아래로 휘어지거나 아래로 돌출된 부분들을 포함할 수 있다. 도 7b의 실시예에서, 제1 더미 구조물(DS1c)의 구조는, 관통 영역(TH)이 제1 더미 구조물(DS1c)의 아래에 배치되는 경우에 나타날 수 있다. 제1 더미 구조물(DS1c)의 구조는, 제1 더미 구조물(DS1c)의 상부에 배치되는 상부 구조물에 의한 스트레스로 인해 형성될 수 있다. 본 실시예의 제1 더미 구조물(DS1c)의 형상은 본 명세서의 다른 실시예들에서도 동일하게 적용될 수 있다.
도 7c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 7c는 도 2a와 다른 영역에서 반도체 장치의 단면을 도시한다.
도 7c를 참조하면, 반도체 장치(10)는 관통 콘택 플러그들(CV)을 더 포함할 수 있다. 제2 기판(101)을 관통하는 복수의 관통 영역들(TH)이 더 배치될 수 있다. 상기 복수의 관통 영역들(TH)에는 제2 기판(101)을 관통하는 관통 절연층들이 배치될 수 있다. 관통 콘택 플러그들(CV)은 제1 및 제2 캡핑 절연층들(190, 290) 및 상기 관통 절연층들을 관통하여 주변 회로 영역(PERI)까지 연장될 수 있다. 관통 콘택 플러그들(CV)은 제1 더미 구조물(DS1) 및 제2 더미 구조물(DS2) 중 적어도 하나를 상기 수직 방향으로 관통할 수 있고, 제2 기판(101)을 상기 수직 방향으로 관통할 수 있다. 관통 콘택 플러그들(CV)은 주변 회로 영역(PERI)의 회로 소자들(20)과 전기적으로 연결될 수 있다. 예를 들어, 관통 콘택 플러그들(CV)은 회로 배선 라인들(80) 중 일부와 연결될 수 있다.
도 8a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 8a은 도 1에 대응하는 영역을 도시한다.
도 8b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 8b는 도 8a의 절단선 IIa-IIa'을 따른 단면을 도시한다.
도 8a 및 도 8b를 참조하면, 반도체 장치(10h)는 평면에서 제1 더미 구조물들(DS1_1) 및 제2 더미 구조물들(DS2_1)의 배치가 도 1의 실시예와 다를 수 있다. 도 1의 실시예에서는, 평면에서, 제1 및 제2 더미 구조물들(DS1, DS2)이 각각 y 방향의 길이가 x 방향의 길이보다 긴 형상을 가지며, x 방향에서 서로 이격되며, 수직 방향에서 서로 중첩하지 않도록 배치된다. 도 8a의 실시예에서는, 평면에서, 제1 및 제2 더미 구조물들(DS1_1, DS2_1)이 각각 x 방향의 길이가 y 방향의 길이보다 긴 형상을 가지며, y 방향에서 서로 이격되며, 수직 방향에서 서로 중첩하지 않도록 배치될 수 있다. 도 1의 실시예에서는, 평면에서 제1 및 제2 더미 구조물들(DS1, DS2)이 x 방향을 따라 교대로 배열되나, 도 8a의 실시예에서는, 평면에서 제1 및 제2 더미 구조물들(DS1_1, DS2_1)이 y 방향을 따라 교대로 배열될 수 있다. 제1 및 제2 더미 구조물들(DS1_1, DS2_1)이 도 1의 실시예에서보다 더 많은 개수로 배치될 수 있다.
도 9a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 9a는 도 1에 대응하는 영역을 도시한다.
도 9a를 참조하면, 반도체 장치(10i)는 평면에서 제1 더미 구조물들(DS1_2) 및 제2 더미 구조물들(DS2_2)의 배치가 도 1의 실시예와 다를 수 있다. 도 9a의 실시예에서는, 평면에서, 제1 및 제2 더미 구조물들(DS1_2, DS2_2)이 지그재그로 배열되며, 수직 방향에서 서로 중첩하지 않도록 배치될 수 있다. 예를 들어, 평면에서, 제1 및 제2 더미 구조물들(DS1_2, DS2_2)은 x 방향을 따라 교대로 배열될 수 있고, y 방향을 따라 교대로 배열될 수 있다. 평면에서, 제1 및 제2 더미 구조물들(DS1_2, DS2_2)은 x 방향에서 서로 이격되고, y 방향에서 서로 이격되도록 배치될 수 있다.
도 9a에 도시된 절단선 Ia-Ia' 및 Ib-Ib'을 따라 절단한 단면들은 각각 도 2a 및 도 3a에 대응할 수 있다.
도 9b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 9b는 도 1에 대응하는 영역을 도시한다.
도 9b를 참조하면, 반도체 장치(10j)는 평면에서 제1 더미 구조물(DS1_3) 및 제2 더미 구조물(DS2_3)의 배치가 도 1의 실시예와 다를 수 있다. 도 9b의 실시예에서는, 평면에서 제1 및 제2 더미 구조물들(DS1_3, DS2_3)이 수직 방향에서 각각 중첩하지 않으면서 x 방향 및/또는 y 방향에서 일정한 규칙을 갖지 않고 배열될 수 있다. 제1 더미 구조물들(DS1_3) 중 몇몇은 다른 제1 더미 구조물들(DS1_3)과 다른 형상의 패턴을 가질 수 있다. 예를 들어, 제1 더미 구조물들(DS1_3) 중 몇몇은 평면에서, 일 방향으로 꺾인 형상을 가질 수 있다. 제1 및 제2 더미 구조물들(DS1_3, DS2_3)의 평면에서의 패턴의 형상은 도시된 것으로부터 다양하게 변경될 수 있다.
도 10a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 10a는 도 2a의 'A'로 표시한 부분에 대응하는 영역을 도시한다.
도 10b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 10b는 도 2a의 'B'로 표시한 부분에 대응하는 영역을 도시한다.
도 10a 및 도 10b를 참조하면, 반도체 장치(10k)에서는, 메모리 적층 구조물들(GS1, GS2) 및 더미 구조물들(DS1d, DS2d)의 단면의 형상이 도 2a의 실시예와 다를 수 있다.
먼저, 도 10a를 참조하면, 제1 적층 구조물(GS1)의 제1 게이트 전극들(130aa)은 예를 들어, 네 개의 게이트 전극들이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 하나의 게이트 그룹을 이루는 네 개의 게이트 전극들은 x 방향을 따라 각각 단차 구조를 형성할 수 있다. 제2 적층 구조물(GS2)의 제2 게이트 전극들(230aa)도 제1 게이트 전극들(130aa)과 유사하게 네 개의 게이트 전극들이 하나의 게이트 그룹을 이루며 x 방향을 따라 단차 구조를 형성할 수 있고, 제1 층간 절연층들(120aa) 및 제2 층간 절연층들(220aa)도 이와 유사한 구조를 가질 수 있다. 제1 적층 구조물(GS1) 및 제2 적층 구조물(GS2)에서, 각각의 게이트 그룹들의 최상부의 게이트 전극들이 상대적으로 길게 연장되는 패드 영역(LP)을 가질 수 있다.
다음으로, 도 10b를 참조하면, 더미 구조물들(DS1d, DS2d)의 제2 및 제4 절연층들(180aa, 280aa)은 제1 및 제2 게이트 전극들(130aa, 230aa)과 유사한 단차 구조를 가질 수 있다. 예를 들어, 제2 절연층들(180aa)은 네 개의 절연층들이 하나의 더미 절연 구조물을 이루어, x 방향을 따라 상기 더미 절연 구조물들 사이에 단차 구조를 형성할 수 있다. 하나의 더미 절연 구조물을 이루는 네 개의 절연층들은 x 방향을 따라 각각 단차 구조를 형성할 수 있다. 제2 더미 구조물(DS2d)의 제4 절연층들(280aa)도 제2 절연층들(270aa)과 유사하게 네 개의 절연층들이 하나의 더미 절연 구조물을 이루어 x 방향을 따라 단차 구조를 형성할 수 있고, 제1 절연층들(170aa) 및 제3 절연층들(270aa)도 이와 유사한 구조를 가질 수 있다.
도 11a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 11a는 도 2a의 'A'로 표시한 부분에 대응하는 영역을 도시한다.
도 11b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 11b는 도 2a의 'B'로 표시한 부분에 대응하는 영역을 도시한다.
도 11a 및 도 11b를 참조하면, 반도체 장치(10l)에서는, 메모리 적층 구조물들(GS1, GS2) 및 더미 구조물들(DS1e, DS2e)의 단면의 형상이 도 2a의 실시예와 다를 수 있다.
먼저, 도 11a를 참조하면, 도 10a의 실시예와 비교하여, 제1 적층 구조물(GS1)이 제1 더미 셀 구조물(DCS1)을 더 포함하고, 제2 적층 구조물(GS2)이 제2 더미 셀 구조물(DCS2)을 더 포함하는 것으로 이해될 수 있다.
본 실시예는, 도 10a의 실시예에서, 제1 더미 셀 구조물들(DCS1)이 상기 최상부의 게이트 전극들의 패드 영역(LP) 상에 더 배치된 구조와 동일할 수 있다. 제1 더미 셀 구조물들(DCS1)의 각각은 제1 층간 절연층들(120aa) 및 제1 게이트 전극들(130aa)으로 이루어질 수 있다. 제1 더미 셀 구조물들(DCS1) 중 적어도 하나는 일 측이 제1 기판(101)의 상면에 대해 경사질 수 있고, 타 측이 계단 구조를 가질 수 있다. 제1 더미 셀 구조물들(DCS1) 중 적어도 하나는 일 측이 제1 기판(101)의 상면에 대해 경사질 수 있고, 타 측은 경사진 측면과 계단 구조를 함께 가질 수 있다. 제2 적층 구조물(GS2)의 제2 더미 셀 구조물들(DCS2)도 제1 더미 셀 구조물들(DCS1)과 유사한 구조를 가질 수 있다.
다음으로, 도 11b를 참조하면, 도 10b의 실시예와 비교하여, 제1 더미 구조물(DS1e)의 일 측이 경사진 부분(S1)과 계단 부분(SP1)을 함께 포함할 수 있다. 예를 들어, 제1 더미 구조물(DS1)의 상부 영역의 측면들(S1)은 경사질 수 있고, 제1 더미 구조물(DS1e)의 하부 영역은 제1 및 제2 절연층들(170aa, 180aa)의 단차들이 일 방향을 따라 낮아지는 계단 부분(SP1)을 가질 수 있다. 제1 더미 구조물(DS1e)의 적어도 일부는 제1 더미 셀 구조물(DCS1)과 동일한 공정 단계에서 형성되어 제1 더미 셀 구조물(DCS1)의 경사진 측면의 기울기와 실질적으로 동일한 기울기의 경사진 측면을 가질 수 있다. 제2 더미 구조물들(DS2e)은 제1 더미 구조물(DS1e)과 유사한 구조를 가질 수 있으며, 제2 더미 구조물들(DS2e)의 일 측이 경사진 부분(S2)과 계단 부분(SP2)을 함께 포함할 수 있다. 제1 및 제2 더미 구조물들(DS1e, DS2e)은 수직 방향에서 중첩하지 않을 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 12는 도 2a에 대응하는 영역을 도시한다.
도 12를 참조하면, 반도체 장치(10m)의 메모리 셀 영역(CELL)은 제3 적층 구조물(GS3) 및 제3 더미 구조물(DS3)을 더 포함할 수 있다. 앞선 실시예들에서는, 메모리 셀 구조물의 적층 구조물들이 2단 구조인 경우를 도시하였으나, 도 12의 실시예에서는 메모리 셀 구조물의 적층 구조물들이 3단 구조인 경우를 도시한다. 반도체 장치(10m)는 제3 캡핑 절연층(390)을 더 포함할 수 있다.
제3 적층 구조물(MC3)은 교대로 적층된 제3 층간 절연층(320) 및 제3 게이트 전극들(330)을 포함할 수 있다. 제3 층간 절연층들(320)은 제1 및 제2 층간 절연층들(120, 220)에 대한 설명을, 제3 게이트 전극들(330)은 제1 및 제2 게이트 전극들(120)에 대한 설명을 인용하기로 한다. 다만, 제1 및 제2 게이트 전극들(130, 230)의 설명 중 상부 소거 제어 트랜지스터의 게이트 전극 및 상부 스트링 선택 트랜지스터의 게이트 전극에 대한 설명은, 제3 게이트 전극들(330) 중 상부 제3 게이트 전극들(330)에 적용될 수 있다.
제3 더미 구조물(DS3)은 제1 및 제2 더미 구조물들(DS1, DS2) 상에 배치될 수 있다. 제3 더미 구조물(DS3)은 메모리 셀 구조물(MC1)의 제3 적층 구조물(MC3)과 이격되어 배치될 수 있다. 제3 더미 구조물(DS3)은 '제3 절연성 구조물'로 지칭될 수 있다. 제3 더미 구조물(DS3)은 제2 기판(101) 상에 교대로 적층된 제5 절연층들(370) 및 제6 절연층들(380)을 포함할 수 있다. 제3 더미 구조물(DS3)은 계단 형상의 단차들을 가질 수 있다. 제3 더미 구조물(DS3)의 구조는 제1 및 제2 더미 구조물들(DS1, DS2)의 구조에 대한 설명과 유사할 수 있다.
본 실시예에서, 제1 더미 구조물(DS1)은 제2 더미 구조물(DS2)과 수직 방향에서 중첩하지 않고, 제3 더미 구조물(DS3)은 제2 더미 구조물(DS2)과 수직 방향에서 중첩하지 않을 수 있다. 제1 더미 구조물(DS1)과 제3 더미 구조물(DS3)은 수직 방향에서 일부 중첩할 수도 있다.
채널 구조물들(CH), 분리 구조물들(MS)은 제1 내지 제3 메모리 셀 구조물들(MC1, MC2, MC3)을 관통하도록 배치될 수 있다. 상부 절연층들(310, 320, 330), 비트라인(350) 및 상부 배선들(355)은 제3 메모리 셀 구조물(MC3) 및 제3 캡핑 절연층(390) 상에 배치될 수 있다. 게이트 콘택 플러그들(CP1), 채널 콘택 플러그들(CP2)은 제3 메모리 셀 구조물(MC3) 상에 배치되어 제3 게이트 전극들(130) 및 채널 구조물들(CH)과 연결될 수 있다.
본 실시예는 메모리 셀 구조물의 적층 구조물들이 3단 이상의 멀티 스택(multi-stack) 구조를 갖는 실시예들에 대해서도 적용될 수 있다. 이 경우에도, 상/하부에서 인접하게 배치된 더미 구조물들은 수직 방향에서 중첩하지 않도록 배치될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 13는 도 2a에 대응하는 영역을 도시한다.
도 13을 참조하면, 반도체 장치(10_B)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
반도체 장치(10_B)는 셀 어레이 영역(CA)에 배치되는 제1 하부 접합 구조물(193a)과 제1 상부 접합 구조물(195a), 연결 영역(CB)에 배치되는 제2 하부 접합 구조물(195a)과 제2 상부 접합 구조물(195b), 및 주변 영역(CT)에 배치되는 제3 하부 접합 구조물(193c)과 제3 상부 접합 구조물(195c)을 더 포함할 수 있다.
비트라인(350)은 셀 어레이 영역(CA)에서 주변 회로 영역(PERI)에서 페이지 버퍼를 제공하는 회로 소자들(20)과 전기적으로 연결될 수 있다. 일 실시예에서, 비트라인(350)은 주변 회로 영역(PERI)에서 제1 상부 접합 구조물(195a)과 연결되며, 제1 상부 접합 구조물(195a)은 페이지 버퍼의 회로 소자들(20)에 회로 배선들(80)을 통해 연결되는 제1 하부 접합 구조물(193a)과 연결될 수 있다.
게이트 콘택 플러그들(CP2)은 연결 영역(CB)에서 셀 영역(CELL)의 제2 상부 접합 구조물(195b)과 주변 회로 영역(PERI)의 제2 하부 접합 구조물(193b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다. 게이트 콘택 플러그들(CP2)은 주변 회로 영역(PERI)에서 로우 디코더를 제공하는 회로 소자들(20)과 전기적으로 연결될 수 있다. 일 실시예에서, 상기 로우 디코더를 제공하는 회로 소자들(20)의 동작 전압은, 상기 페이지 버퍼를 제공하는 회로 소자들(20)의 동작 전압과 다를 수 있다. 예를 들어, 상기 페이지 버퍼를 제공하는 회로 소자들(20)의 동작 전압이 상기 로우 디코더를 제공하는 회로 소자들(20)의 동작 전압보다 클 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 평면도이다.
도 14를 참조하면, 제1 및 제2 더미 구조물(DS1, DS2)은 인접한 반도체 장치들 사이에서 메모리 셀을 이루는 적층 구조물들 사이의 간격을 실질적으로 균일하게 할 수 있다. 예를 들어, 반도체 장치(10)의 제1 메모리 셀 구조물(MC1)은 인접한 반도체 장치(10')의 제2 메모리 셀 구조물(MC2)과 제1 간격(a1)으로 배치될 수 있고, 하나의 반도체 장치(10) 내에서 제1 및 제2 메모리 셀 구조물들(MC1, MC2)은 제1 간격(a1)보다 작은 제2 간격(a2)으로 배치될 수 있다. 본 발명의 기술적 사상에 의하면, 제1 및 제2 더미 구조물(DS1, DS2)이 하나의 반도체 장치의 메모리 셀을 이루는 적층 구조물의 적어도 일 측에 배치됨으로써, 제1 간격(a1)이 감소한 효과를 얻을 수 있다.
제1 더미 구조물(DS1)을 배치함으로써, 제1 간격(a1)의 감소 효과로 인해, 하나의 메모리 적층 구조물(GS1, GS2) 내에서, x 방향을 따른 양 측의 연결 영역(CB)에서 제1 게이트 전극들(130, 230)의 계단 구조의 공정 산포를 최소화할 수 있다.
도 15a, 도 15b, 도 15c, 및 도 15d는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 9a 내지 도 9d는 각각 반도체 장치의 제조방법을 설명하기 위해, 도 14의 절단선 I1-I1'을 따른 단면에 대응하는 영역을 도시한다.
도 15a를 참조하면, 제1 기판(11) 상에 회로 소자들(20), 회로 콘택 플러그들(70) 및 회로 배선 라인들(80)을 포함하는 주변 회로 영역(PERI)(도 2a 참조)을 형성할 수 있다. 제2 기판(101)을 형성하고, 제1 및 제2 소스 희생층들(111, 112), 제2 도전층(105)을 형성하고, 제1 희생 절연층들(180') 및 제1 층간 절연층들(120)을 교대로 적층하고, 제1 절연층들(170) 및 제2 절연층들(180)을 교대로 적층할 수 있다. 제1 캡핑 절연층(190)을 형성하고, 제1 희생 절연층들(180') 및 제1 층간 절연층들(120)을 관통하는 제1 수직 구조물(VS1)을 형성할 수 있다. 제1 기판(11)의 외부 영역(C3) 상에 제1 캡핑 절연층(190)을 관통하는 희생 수직 구조물(VS')을 형성하고, 제1 기판(11)의 중심 영역(C1) 및 가드링 영역(C2) 상에 마스크층(198)을 형성하고, 습식 식각 공정을 수행할 수 있다.
먼저, 회로 게이트 유전층(22)과 회로 게이트 전극(25)이 제1 기판(11) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(22)과 회로 게이트 전극(25)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(22)은 실리콘 산화물로 형성되고, 회로 게이트 전극(25)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(22)과 회로 게이트 전극(25)의 양 측벽에 스페이서층(24) 및 소스/드레인 영역들(30)을 형성할 수 있다. 실시예들에 따라, 스페이서층(24)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(30)을 형성할 수 있다.
하부 배선 구조물들 중 회로 콘택 플러그들(70)은 주변 영역 절연층(90)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(80)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(90)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(90)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(80)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(20) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(90) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다. 제2 기판(101)은 제1 기판(11)보다 작거나 동일한 크기로 형성될 수 있다.
제1 및 제2 소스 희생층들(111, 112) 및 제2 도전층(105)을 형성할 수 있다. 제1 소스 희생층들(111)은 제2 소스 희생층(112)의 상부 및 하부에 형성될 수 있다. 제1 소스 희생층(111)은 제2 소스 희생층(112)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 소스 희생층(111)은 실리콘 산화물로 형성되고, 제2 소스 희생층(112)은 실리콘 질화물로 형성될 수 있다. 제2 도전층(105)은 반도체 물질로 형성될 수 있다.
제2 기판(101)의 일부, 제1 및 제2 소스 희생층들(111, 112)의 일부 및 제2 도전층(105)의 일부를 제거한 후, 절연 물질을 매립하여 하부 절연층을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다. 상기 하부 절연층은 셀 영역(CR) 또는 주변 영역(CT)에 형성될 수 있다.
제1 희생 절연층들(180')은 후속 공정을 통해 일부가 제1 게이트 전극들(130)(도 2a 참조)로 교체되는 층일 수 있다. 제1 희생 절연층들(180')은 제1 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 제1 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연층들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제1 희생 절연층들(180')은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제1 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 제1 층간 절연층들(120) 및 제1 희생 절연층들(180')의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제1 절연층들(170)은 제1 층간 절연층들(120)과 대응되는 높이 레벨에서, 제1 층간 절연층들(120)과 동일한 물질로 형성될 수 있고, 제2 절연층들(180)은 제1 희생 절연층들(180')과 대응되는 높이 레벨에서, 제1 희생 절연층들(180')과 동일한 물질로 형성될 수 있다.
제2 기판(101)의 연결 영역(CB)에서, 상부의 제1 희생 절연층들(180')이 하부의 제1 희생 절연층들(180')보다 짧게 연장되도록, 마스크층을 이용하여 제1 희생 절연층들(180')에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제1 희생 절연층들(180')은 계단 형상을 이룰 수 있으며, 패드 영역들이 제공될 수 있다.
제2 기판(101)의 주변 영역(CT)에서, 상부의 제2 절연층들(180)이 하부의 제2 절연층들(180)보다 짧게 연장되도록, 마스크층을 이용하여 제2 절연층들(180)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 절연층들(180)은 계단 형상을 이룰 수 있다. 제1 희생 절연층들(180')의 계단 형상과 제2 절연층들(180)의 계단 형상은, 동일한 공정 단계에서 형성될 수 있으나, 이에 한정되지는 않고, 다른 공저 단계에서 각각 형성될 수도 있다.
제1 수직 구조물(VS1)은 도 2a 또는 도 2b의 제1 채널 구조물들(CH1)에 대응되는 위치에서, 제1 희생 절연층들(180') 및 제1 층간 절연층들(120)을 관통하도록 식각 공정을 진행하여 형성될 수 있다. 먼저, 도 2a의 제1 채널 구조물들(CH1)에 대응되는 관통 홀들을 형성할 수 있다. 상기 관통 홀들은 제2 기판(101)의 일부를 리세스하도록 형성할 수 있다. 제1 수직 구조물(VS1)은 상기 관통 홀들 내에 형성될 수 있다. 제1 수직 구조물(VS1)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질로 형성될 수 있다.
희생 수직 구조물(VS')은 제1 기판(11)의 외부 영역(C3) 상에 형성될 수 있다. 희생 수직 구조물(VS')은 외부 영역(C3)에서 노광 공정들에 사용되는 얼라인먼트 키 또는 오버레이 키들의 일부를 이루는 구성일 수 있다. 제1 기판(11)의 외부 영역(C3)은 가드링 영역(C2)의 외측에서 가드링 영역(C2)을 둘러싸는 영역일 수 있다. 외부 영역(C3)은 스크라이브 레인(scribe lane) 영역일 수 있다. 상기 스크라이브 레인 영역은 반도체 칩에 반도체 장치를 형성한 후, 반도체 웨이퍼를 각각의 반도체 칩들로 분리하는 다이싱(dicing) 공정을 수행하기 위한 영역에 해당한다. 상기 스크라이브 레인 영역은, 상기 반도체 장치를 형성하기 위해 수행되는 노광 공정들에 사용되는 얼라인먼트 키 또는 오버레이 키들을 포함하는 영역일 수 있다.
제1 기판(110)의 중심 영역(C1) 및 가드링 영역(C2) 상에 마스크층(198)을 형성하고, 습식 식각 공정을 수행하여 외부 영역(C3) 상에서 제1 캡핑 절연층(190)의 일부를 희생 수직 구조물(VS')에 대하여 선택적으로 제거할 수 있다. 이에 의해, 희생 수직 구조물(VS')은 외부 영역(C3)에서 제1 캡핑 절연층(190)보다 상부로 돌출될 수 있다. 이후, 상기 마스크층(198)은 제거할 수 있다.
도 15b를 참조하면, 제2 희생 절연층들(280') 및 제2 층간 절연층들(220)을 교대로 적층하고, 제3 절연층들(270) 및 제4 절연층들(280)을 교대로 적층할 수 있다. 제1 기판(11)의 외부 영역(C3)에서 희생 수직 구조물(VS') 상에 제1 외부 절연층들(275) 및 제2 외부 절연층들(285)을 교대로 적층할 수 있다.
제2 희생 절연층들(280')은 후속 공정을 통해 일부가 제2 게이트 전극들(230)(도 2a 참조)로 교체되는 층일 수 있다. 제2 희생 절연층들(280')은 제2 층간 절연층들(220)과 다른 물질로 이루어질 수 있으며, 제2 층간 절연층들(220)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 제2 희생 절연층들(280')은 제1 희생 절연층들(280')과 동일한 물질로 형성될 수 있고, 제2 층간 절연층들(220)은 제1 층간 절연층들(220)과 동일한 물질로 형성될 수 있다.
제3 절연층들(270)은 제2 층간 절연층들(220)과 대응되는 높이 레벨에서, 제2 층간 절연층들(220)과 동일한 물질로 형성될 수 있고, 제4 절연층들(280)은 제2 희생 절연층들(280')과 대응되는 높이 레벨에서, 제2 희생 절연층들(280')과 동일한 물질로 형성될 수 있다.
제2 기판(101)의 연결 영역(CB)에서, 상부의 제2 희생 절연층들(280')이 하부의 제2 희생 절연층들(280')보다 짧게 연장되도록, 마스크층을 이용하여 제2 희생 절연층들(280')에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제2 희생 절연층들(280')은 계단 형상을 이룰 수 있으며, 패드 영역들이 제공될 수 있다.
제2 기판(101)의 주변 영역(CT)에서, 상부의 제4 절연층들(280)이 하부의 제4 절연층들(280)보다 짧게 연장되도록, 마스크층을 이용하여 제4 절연층들(280)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 제4 절연층들(280)은 계단 형상을 이룰 수 있다. 제2 희생 절연층들(280')의 계단 형상과 제4 절연층들(280)의 계단 형상은, 동일한 공정 단계에서 형성될 수 있으나, 이에 한정되지는 않고, 다른 공정 단계에서 각각 형성될 수도 있다.
제1 외부 절연층들(275)은 제3 절연층들(270)과 대응되는 높이 레벨에서, 제3 절연층들(270)과 동일한 물질로 형성될 수 있고, 제2 외부 절연층들(285)은 제4 절연층들(280)과 대응되는 높이 레벨에서, 제4 절연층들(280)과 동일한 물질로 형성될 수 있다.
제1 외부 절연층들(275) 및 제2 외부 절연층들(285)은 희생 수직 구조물(VS')이 제1 캡핑 절연층(190)보다 돌출된 구조로 인하여, 희생 수직 구조물(VS') 상에서 굴곡진 형상을 갖도록 형성될 수 있다. 제1 및 제2 외부 절연층들(275, 285) 및 희생 수직 구조물(VS')은 외부 영역(C3)에서 얼라인먼트 키 또는 오버레이 키의 역할을 수행할 수 있다.
본 단계에서, 제2 희생 절연층들(280') 및 제4 절연층들(280)의 최상부에 별도의 스타퍼층들을 형성할 수 있다. 상기 스타퍼층들은 후속 평탄화 공정에서 평탄화 진행을 멈추도록 한다. 상기 스타퍼층들은 상기 평탄화 공정 이후에 제거될 수 있다.
도 15c를 참조하면, 제1 채널 구조물들(CH1) 및 제2 채널 구조물들(CH2)을 포함하는 채널 구조물들(CH)을 형성하고, 평탄화 공정을 수행하여 제2 캡핑 절연층(290)의 상면을 평탄화할 수 있다.
먼저, 도 2a의 채널 구조물들(CH)에 대응되는 위치에서, 상부 적층 구조물을 관통하도록 식각 공정을 진행하여 채널 관통홀을 형성한 후, 제1 수직 구조물(VS1)을 제거하여 채널 관통홀을 하부 적층 구조물로 연장시킬 수 있다. 다음으로, 채널 관통홀을 매립하여 채널 구조물들(CH)을 형성할 수 있다. 채널 구조물들(CH)의 측벽은 제2 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 제2 기판(101)의 일부를 리세스하도록 형성될 수 있다. 채널 구조물들(CH) 내에 도 2b에 도시된 바와 같이, 채널층(140), 및 채널 절연층(150)을 형성할 수 있다. 채널층들(140)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널 절연층(150)은 채널층들(140)의 내부 공간을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다.
평탄화 공정을 수행하여 제2 캡핑 절연층(290)의 상면을 평탄화할 수 있다. 상기 평탄화 공정시, 제2 기판(101)의 주변 영역(CT) 상에 제1 및 제2 더미 구조물들(DS1, DS2)이 배치되므로, 제2 캡핑 절연층(290)의 상부가 제2 기판(101)을 향하여 아래로 국부적으로 함몰되는 디싱(dishing) 현상을 최소화할 수 있다.
도 15d를 참조하면, 제1 및 제2 게이트 전극들(130, 230)을 형성할 수 있다.
분리 구조물(MS)(도 2b 참조)에 대응되는 영역들에, 제1 및 제2 희생 절연층들(180, 280) 및 제1 및 제2 층간 절연층들(120, 220)의 적층 구조물을 관통하는 개구부들을 형성하고, 상기 개구부들을 통해 제1 및 제2 희생 절연층들(180, 280)의 일부를 제거하여 터널부들을 형성할 수 있다. 분리 구조물(MS)을 형성하기 이전에, 제2 캡핑 절연층(290) 상에 제1 상부 절연층(310)을 형성할 수 있다.
먼저, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성한 후, 제2 소스 희생층(112)을 선택적으로 제거하고, 그 후에 제1 소스 희생층들(111)을 제거할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제2 소스 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 도전층(104)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 다음으로, 제1 및 제2 희생 절연층들(110, 120)이 일부 제거된 터널부들에 도전성 물질을 매립하여 제1 및 제2 게이트 전극들(130, 230)을 형성할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 제1 및 제2 게이트 전극들(130, 230)을 형성한 후, 상기 개구부들 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 절연 물질을 채울 수 있다.
다음으로, 도 2a를 다시 참조하면, 제2 상부 절연층(320), 제3 상부 절연층(330)을 형성하고, 게이트 콘택 플러그들(CP1), 채널 콘택 플러그들(CP2), 관통 콘택 플러그들(CV)(도 7c 참조), 가드링 구조물(GR), 상부 배선들(355)을 형성할 수 있다. 외부 영역(C3)을 절단하여 제거할 수 있다.
게이트 콘택 플러그들(CP1)은 연결 영역(CB)에서 제1 및 제2 게이트 전극들(130, 230)과 전기적으로 연결되도록 형성하고, 채널 콘택 플러그들(CP2)은 채널 구조물들(CH)과 전기적으로 연결되도록 형성할 수 있다. 도시되지 않았으나, 제2 기판(101)과 전기적으로 연결되는 기판 콘택 플러그를 형성할 수 있다. 가드링 구조물(GR)은 제1 및 제2 캡핑 절연층(190, 290)을 관통하며 반도체 장치(10)의 엣지 영역(10eg)을 따라 배치되며, 내부 구조를 둘러싸도록 형성될 수 있다. 가드링 구조물(GR)은 제1 및 제2 캡핑 절연층(190, 290) 및 주변 영역 절연층(90)의 일부를 관통하여 회로 배선 라인들(80)을 노출하도록 개구부를 형성하고, 상기 개구부를 도전성 물질로 채워 형성할 수 있다.
게이트 콘택 플러그들(CP1), 채널 콘택 플러그들(CP2), 및 상기 기판 콘택 플러그는 서로 다른 깊이로 형성되지만, 식각 정지층 등을 활용하여 동시에 콘택홀들을 형성한 후 상기 콘택홀을 도전성 물질로 채움으로써 형성될 수 있다. 다만, 일부 실시예들에서, 게이트 콘택 플러그들(CP1), 채널 콘택 플러그들(CP2), 및 기판 콘택 플러그 중 일부는 서로 다른 공정 단계들에서 형성되는 것도 가능할 것이다.
상부 콘택 플러그들은 제3 상부 절연층(330)을 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 비트라인(350) 및 상부 배선들(355)은, 예를 들어 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
다음으로, 외부 영역(C3)은 칩 영역을 분리하는 공정에서 절단되어 제거될 수 있다.
이에 의해, 최종적으로 도 1 내지 도 2b의 반도체 장치(10)가 제조될 수 있다.
도 16a는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 16a를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 12를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 16b는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 16b를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 16a의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 12를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 17은 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 17은 도 16b의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 16b의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 17을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 10b와 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 확대도에 도시된 것과 같이, 제1 기판(11) 및 회로 배선 라인들을 포함하는 주변 회로 영역(PERI)과, 제2 기판(또는 공통 소스 라인)(101), 제2 기판(101) 상의 메모리 적층 구조물(GS1, GS2), 메모리 적층 구조물(GS1, GS2)을 관통하는 채널 구조물들(CH)과 분리 구조물들(MS)(도 2b 참조), 채널 구조물들(CH)과 전기적으로 연결되는 비트라인들(350), 및 메모리 적층 구조물(GS1, GS2)의 워드라인들(도 16a의 WL)과 전기적으로 연결되는 게이트 콘택 플러그들(CP1)과 상부 배선들(355)을 포함하는 메모리 셀 영역(CELL)을 포함할 수 있다. 반도체 칩들(2200) 각각은 확대도에 도시된 것과 같이, 수직 방향으로 서로 중첩하지 않는 제1 더미 구조물(DS1) 및 제2 더미 구조물(DS2)을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 주변 회로 영역(PERI)의 회로 소자들(도 2a의 20) 및 회로 배선 라인들(도 2a의 80)과 전기적으로 연결되며 주변 회로 영역(PERI) 내로 연장되는 입출력 연결 배선 및 입출력 연결 배선과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다. 반도체 칩들(2200) 각각은 상부 절연층들(410, 420)을 더 포함할 수 있다. 상기 입출력 연결 배선은 입출력 패드(2210)의 하부에서, 상부 절연층들(310, 320, 330, 410) 캡핑 절연층들(190, 290), 및 제2 기판(101)을 관통하여 주변 회로 영역(PERI) 내로 연장될 수 있다.
도 17의 반도체 칩들(2200)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 17의 반도체 칩들(2200)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 18을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 제1 기판(11) 및 회로 배선 라인들을 포함하는 주변 회로 영역(PERI)과, 제2 기판(101), 제2 기판(101) 상의 메모리 적층 구조물(GS1, GS2), 메모리 적층 구조물(GS1, GS2)을 관통하는 채널 구조물들(CH)과 분리 구조물들(MS)(도 2b 참조), 채널 구조물들(CH)과 전기적으로 연결되는 비트라인들(350), 및 메모리 적층 구조물(GS1, GS2)의 워드라인들(도 16a의 WL)과 전기적으로 연결되는 게이트 콘택 플러그들(CP)과 상부 배선들(355)을 포함하는 메모리 셀 영역(CELL)을 포함할 수 있다. 주변 회로 영역(PERI)은 하부 접합 구조물들(193a, 193b, 193c)을 더 포함하고, 셀 영역(CELL)은 상부 접합 구조물들(195a, 195b, 195c)을 더 포함할 수 있다.
상부 접합 구조물들(195a, 195b)은 채널 구조물들(CH)과 전기적으로 연결되는 제1 상부 접합 구조물(195a) 및 메모리 적층 구조물(GS1, GS2)의 워드라인들(도 16a의 WL)과 전기적으로 연결되는 제2 상부 접합 구조물(195b)을 포함할 수 있다. 하부 구조물들(193a, 193b)은 제1 상부 접합 구조물(195a)과 접합하고 주변 회로 영역(PERI)의 회로 소자들(20)과 전기적으로 연결되는 제1 하부 접합 구조물(193a) 및 제2 상부 접합 구조물(195b)과 접합하고 주변 회로 영역(PERI)의 회로 소자들(20)과 전기적으로 연결되는 제2 하부 접합 구조물(193b)을 포함할 수 있다.
주변 회로 영역(PERI)의 하부 접합 구조물들(193a, 193b) 및 셀 영역(CELL)의 상부 접합 구조물들(195a, 195b)은 서로 접촉하면서 접합될 수 있다. 하부 접합 구조물들(193a, 193b) 및 상부 접합 구조물들(195a, 195b)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
메모리 셀 영역(CELL)은 확대도에 도시된 것과 같이, 수직 방향(z)으로 중첩하지 않는 제1 더미 구조물(DS1) 및 제2 더미 구조물(DS2)을 더 포함할 수 있다. 반도체 칩들(2200a) 각각은, 상부 절연층(430) 내에 형성된 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선을 더 포함할 수 있다. 입출력 연결 배선은 접합 구조물들(193c, 195c) 중 일부와 전기적으로 연결될 수 있다.
도 17의 반도체 칩들(2200) 및 도 18의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 17의 반도체 칩들(2200) 및 도 18의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 DS1, DS2: 더미 구조물
GS1, GS2: 적층 구조물 MS: 분리 구조물
10: 반도체 장치 11: 제1 기판
20: 회로 소자들 30: 소스/드레인 영역들
70: 회로 콘택 플러그들 80: 회로 배선 라인들
101: 제2 기판 102: 제1 도전층
104: 제2 도전층 120: 제1 층간 절연층
130: 제1 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
170: 제1 절연층 180: 제2 절연층
220: 제2 층간 절연층 230: 제2 게이트 전극
270: 제3 절연층 280: 제4 절연층

Claims (20)

  1. 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 및
    상기 주변 회로 영역 상에 배치되는 메모리 셀 영역을 포함하되,
    상기 메모리 셀 영역은,
    상기 주변 회로 영역 상의 제2 기판;
    상기 제2 기판 상에 교대로 적층된 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물 및 상기 제1 적층 구조물 상에 교대로 적층된 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물을 포함하는 메모리 적층 구조물;
    상기 메모리 적층 구조물을 수직하게 관통하여 상기 제2 기판에 연결되며 채널층을 각각 포함하는 채널 구조물들;
    상기 제2 기판 상에서 상기 제1 적층 구조물의 적어도 일 측으로부터 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하는 제1 더미 구조물;
    상기 제1 더미 구조물 상에서 상기 제2 적층 구조물의 적어도 일 측으로부터 이격되어 배치되며, 교대로 적층된 제3 절연층들 및 제4 절연층들을 포함하는 제2 더미 구조물;
    상기 제1 적층 구조물 및 상기 제1 더미 구조물을 덮는 제1 캡핑 절연층; 및
    상기 제2 적층 구조물 및 상기 제2 더미 구조물을 덮는 제2 캡핑 절연층을 포함하고,
    상기 제1 더미 구조물의 적어도 일부는 상기 제2 더미 구조물과 수직 방향에서 중첩하지 않는(non-overlap) 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 더미 구조물의 상기 제2 절연층들 중 최상위 제2 절연층은 상기 제2 더미 구조물과 상기 수직 방향에서 중첩하지 않는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 더미 구조물의 측면들 중 적어도 일부는 상기 제2 더미 구조물과 상기 수직 방향에서 중첩하지 않는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 더미 구조물 및 상기 제2 더미 구조물은 각각 계단 형상의 단차들을 갖고,
    상기 제1 더미 구조물의 최상위 계단은 상기 제2 더미 구조물의 최하위 계단과 상기 수직 방향에서 중첩하지 않는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 더미 구조물의 최하위 계단은 상기 제2 더미 구조물의 최하위 계단과 상기 수직 방향에서 중첩하지 않는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 더미 구조물 및 상기 제2 더미 구조물은 상기 제2 기판의 상면에 대하여 경사진 측면들을 각각 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 더미 구조물 및 상기 제2 더미 구조물 중 적어도 하나 및 상기 제2 기판을 관통하며, 상기 주변 회로 영역의 상기 회로 소자들과 전기적으로 연결되는 관통 콘택 플러그들; 및
    상기 반도체 장치의 엣지 영역에 인접하고, 상기 제1 및 제2 적층 구조물들 및 상기 제1 및 제2 더미 구조물들을 둘러싸도록 배치되며, 상기 제1 및 제2 캡핑 절연층들을 관통하여 상기 제1 기판에 연결되는 가드링 구조물을 더 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 더미 구조물은 하나 또는 복수개이고,
    상기 제2 더미 구조물은 하나 또는 복수개인 반도체 장치.
  9. 제8 항에 있어서,
    상기 제2 더미 구조물의 개수는 상기 제1 더미 구조물의 개수보다 많은 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 더미 구조물의 개수는 상기 제2 더미 구조물의 개수보다 많은 반도체 장치.
  11. 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역;
    상기 주변 회로 영역 상에 배치되는 제2 기판;
    상기 제2 기판 상에 배치되는 메모리 셀 구조물; 및
    상기 제2 기판 상에서 상기 메모리 셀 구조물의 적어도 일 측에 배치되는 더미 구조물을 포함하고,
    상기 메모리 셀 구조물은,
    상기 제2 기판 상에 교대로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물;
    상기 제1 적층 구조물 상에 교대로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물; 및
    상기 제1 적층 구조물 및 상기 제2 적층 구조물을 관통하여 상기 제2 기판에 연결되는 채널 구조물들을 포함하고,
    상기 더미 구조물은,
    상기 제2 기판 상에서 상기 제1 적층 구조물과 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하는 제1 더미 구조물; 및
    상기 제2 기판 상에서 상기 제2 적층 구조물 및 상기 제1 더미 구조물과 이격되어 배치되며, 교대로 적층된 제3 절연층들 및 제4 절연층들을 포함하는 제2 더미 구조물을 포함하고,
    상기 제2 더미 구조물의 측면들 사이의 중심축은 상기 제1 더미 구조물의 측면들 사이의 중심축으로부터 상기 제2 기판의 상면에 평행한 적어도 일 방향에서 쉬프트된 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 더미 구조물의 상면은 상기 제2 더미 구조물의 바닥면과 마주하지 않는 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 더미 구조물은 상기 제2 더미 구조물과 수직 방향에서 중첩하지 않는 반도체 장치.
  14. 제11 항에 있어서,
    상기 제1 적층 구조물 및 상기 제1 더미 구조물을 덮는 제1 캡핑 절연층; 및
    상기 제2 적층 구조물 및 상기 제2 더미 구조물을 덮는 제2 캡핑 절연층을 더 포함하고,
    상기 제1 더미 구조물의 상면은 상기 제2 캡핑 절연층과 수직 방향에서 중첩하는 반도체 장치.
  15. 제11 항에 있어서,
    상기 제1 더미 구조물 및 상기 제2 더미 구조물은 각각 계단 형상의 단차들을 갖고,
    상기 제1 더미 구조물의 최상위 계단은 상기 제2 더미 구조물의 최하위 계단과 수직 방향에서 중첩하지 않는 반도체 장치.
  16. 제11 항에 있어서,
    상기 제1 더미 구조물의 상기 중심축과 상기 제2 더미 구조물의 상기 중심축은 상기 메모리 셀 구조물의 측면들 사이의 중심축으로부터 서로 다른 거리로 이격된 반도체 장치.
  17. 제11 항에 있어서,
    상기 제2 절연층들은 상기 제1 게이트 전극들과 각각 대응되는 높이 레벨에 실질적으로 동일한 두께로 배치되고,
    상기 제4 절연층들은 상기 제2 게이트 전극들과 각각 대응되는 높이 레벨에 실질적으로 동일한 두께로 배치되는 반도체 장치.
  18. 제11 항에 있어서,
    제1 및 제2 절연층들의 각각은, 제1 부분 및 상기 제1 부분으로부터 연장되는 제2 부분을 포함하고,
    상기 제2 부분은 상기 제1 기판을 향하여 아래로 휘어진 부분을 포함하는 반도체 장치.
  19. 제1 기판 및 상기 제1 기판 상에 제공되는 회로 소자들을 포함하는 주변 회로 영역; 상기 주변 회로 영역 상에 배치되는 제2 기판; 상기 제2 기판 상에 배치되는 메모리 셀 구조물; 상기 제2 기판 상에서 상기 메모리 셀 구조물의 적어도 일 측에 배치되는 더미 구조물; 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하고, 상기 메모리 셀 구조물은, 상기 제2 기판 상에 교대로 적층되는 제1 게이트 전극들 및 제1 층간 절연층들을 포함하는 제1 적층 구조물; 상기 제1 적층 구조물 상에 교대로 적층되는 제2 게이트 전극들 및 제2 층간 절연층들을 포함하는 제2 적층 구조물; 및 상기 제1 적층 구조물 및 상기 제2 적층 구조물을 관통하여 상기 제2 기판에 연결되는 채널 구조물들을 포함하고, 상기 더미 구조물은, 상기 제2 기판 상에서 상기 제1 적층 구조물과 이격되어 배치되며, 교대로 적층된 제1 절연층들 및 제2 절연층들을 포함하는 제1 더미 구조물; 및 상기 제2 기판 상에서 상기 제2 적층 구조물 및 상기 제1 더미 구조물과 이격되어 배치되며, 교대로 적층된 제3 절연층들 및 제4 절연층들을 포함하는 제2 더미 구조물을 포함하고, 상기 제2 더미 구조물의 측면들 사이의 중심축은 상기 제1 더미 구조물의 측면들 사이의 중심축으로부터 상기 제2 기판의 상면에 평행한 적어도 일 방향에서 쉬프트된 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 시스템.
  20. 제19 항에 있어서,
    상기 반도체 저장 장치의 상기 제1 더미 구조물과 상기 제2 더미 구조물은 수직 방향에서 중첩하지 않는(non-overlap) 데이터 저장 시스템.
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