DE102021119273A1 - Halbleitervorrichtung und Datenspeichersystem mit derselben - Google Patents

Halbleitervorrichtung und Datenspeichersystem mit derselben Download PDF

Info

Publication number
DE102021119273A1
DE102021119273A1 DE102021119273.0A DE102021119273A DE102021119273A1 DE 102021119273 A1 DE102021119273 A1 DE 102021119273A1 DE 102021119273 A DE102021119273 A DE 102021119273A DE 102021119273 A1 DE102021119273 A1 DE 102021119273A1
Authority
DE
Germany
Prior art keywords
dummy
substrate
dummy structure
ds1a
ds1b
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021119273.0A
Other languages
English (en)
Inventor
Giyong Chung
Jaeryong Sim
Kwangyoung Jung
Jeehoon HAN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102021119273A1 publication Critical patent/DE102021119273A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Eine Halbleitervorrichtung weist einen Speicherzellbereich (CELL) auf. Der Speicherzellbereich weist eine Speicherstapelstruktur (MC1) auf, welche eine erste Stapelstruktur (GS1) und eine zweite Stapelstruktur (GS2) aufweist; eine Mehrzahl von Kanalstrukturen (CH), welche vertikal durch die Speicherstapelstruktur (MC1) hindurchdringt und mit einem zweiten Substrat (101) verbunden ist; wenigstens eine erste Dummy-Struktur (DS1); und wenigstens eine zweite Dummy-Struktur (DS2). Wenigstens ein Abschnitt der ersten Dummy-Struktur (DS1) überlappt die zweite Dummy-Struktur (DS2) in einer vertikalen Richtung nicht.

Description

  • HINTERGRUND
  • Verschiedene beispielhafte Ausführungsformen der erfinderischen Konzepte beziehen sich auf eine Halbleitervorrichtung, ein Datenspeichersystem mit der Halbleitervorrichtung und/oder Verfahren zum Betreiben der Halbleitervorrichtung.
  • In Datenspeichersystemen sind Halbleitervorrichtungen, die in der Lage sind, Hochkapazitätsdaten zu speichern, erwünscht und/oder benötigt. Demzufolge wird ein Verfahren zum Erhöhen der Datenspeicherkapazität einer Halbleitervorrichtung erforscht. Beispielsweise wurde wie das Verfahren zum Erhöhen der Datenspeicherkapazität einer Halbleitervorrichtung eine Halbleitervorrichtung vorgeschlagen, welche Speicherzellen aufweist, welche dreidimensional anstelle von zweidimensional angeordnet sind.
  • KURZFASSUNG
  • Verschiedene beispielhafte Ausführungsformen sehen eine Halbleitervorrichtung vor, welche eine verbesserte Integration und Zuverlässigkeit hat.
  • Verschiedene beispielhafte Ausführungsformen sehen ein Datenspeichersystem vor, welches eine Halbleitervorrichtung aufweist, welche eine verbesserte Integration und Zuverlässigkeit hat.
  • Gemäß wenigstens einer beispielhaften Ausführungsform weist eine Halbleitervorrichtung einen Peripherieschaltungsbereich auf, welcher ein erstes Substrat und eine Mehrzahl von Schaltungselementen auf dem ersten Substrat aufweist; und wenigstens einen Speicherzellbereich auf dem Peripherieschaltungsbereich, wobei der wenigstens eine Speicherzellbereich Folgendes aufweist: ein zweites Substrat auf dem Peripherieschaltungsbereich; eine Speicherstapelstruktur, welche eine erste Stapelstruktur und eine zweite Stapelstruktur aufweist, wobei die erste Stapelstruktur eine Mehrzahl von ersten Gateelektroden und eine Mehrzahl von ersten Zwischenschichtisolierschichten aufweist, welche alternierend auf dem zweiten Substrat gestapelt sind, und wobei die zweite Stapelstruktur eine Mehrzahl von zweiten Gateelektroden und eine Mehrzahl von zweiten Zwischenschichtisolierschichten aufweist, welche alternierend auf der ersten Stapelstruktur gestapelt sind; eine Mehrzahl von Kanalstrukturen, welche vertikal durch die Speicherstapelstruktur hindurchtritt und mit dem zweiten Substrat verbunden ist, wobei die Mehrzahl von Kanalstrukturen jeweils eine jeweilige Kanalschicht aufweist; wenigstens eine erste Dummy-Struktur auf dem zweiten Substrat, wobei die wenigstens eine erste Dummy-Struktur von wenigstens einer Seite der ersten Stapelstruktur beabstandet ist, und die wenigstens eine erste Dummy-Struktur eine Mehrzahl von ersten isolierenden Schichten und eine Mehrzahl von zweiten isolierenden Schichten, welche alternierend gestapelt sind, aufweist; wenigstens eine zweite Dummy-Struktur auf der wenigstens einen ersten Dummy-Struktur, wobei die wenigstens eine zweite Dummy-Struktur von wenigstens einer Seite der zweiten Stapelstruktur beabstandet ist, wobei die wenigstens eine zweite Dummy-Struktur eine Mehrzahl von dritten isolierenden Schichten und eine Mehrzahl von vierten isolierenden Schichten aufweist, welche alternierend gestapelt sind; und wenigstens ein Abschnitt der wenigstens einen ersten Dummy-Struktur überlappt die wenigstens eine zweite Dummy-Struktur in einer vertikalen Richtung nicht.
  • Gemäß wenigstens einer beispielhaften Ausführungsform weist eine Halbleitervorrichtung einen Peripherieschaltungsbereich auf, welcher ein erstes Substrat und eine Mehrzahl von Schaltungselementen, welche auf dem ersten Substrat vorgesehen sind, aufweist; ein zweites Substrat auf dem Peripherieschaltungsbereich; eine Speicherzellstruktur auf dem zweiten Substrat; und eine Dummy-Struktur auf wenigstens einer Seite der Speicherzellstruktur, wobei die Dummy-Struktur auf dem zweiten Substrat ist, wobei die Speicherzellstruktur Folgendes aufweist: eine erste Stapelstruktur, welche eine Mehrzahl von ersten Gateelektroden aufweist und eine Mehrzahl von ersten Zwischenschichtisolierschichten, welche alternierend auf dem zweiten Substrat gestapelt sind; eine zweite Stapelstruktur, welche eine Mehrzahl von zweiten Gateelektroden und eine Mehrzahl von zweiten Zwischenschichtisolierschichten aufweist, welche alternierend auf der ersten Stapelstruktur gestapelt sind; und eine Mehrzahl von Kanalstrukturen, welche durch die erste Stapelstruktur und die zweite Stapelstruktur hindurchtritt, wobei die Mehrzahl von Kanalstrukturen mit dem zweiten Substrat verbunden ist, und wobei die Dummy-Struktur Folgendes aufweist: eine erste Dummy-Struktur auf dem zweiten Substrat, wobei die erste Dummy-Struktur von der ersten Stapelstruktur beabstandet ist, und die erste Dummy-Struktur eine Mehrzahl von ersten isolierenden Schichten und eine Mehrzahl von zweiten isolierenden Schichten, welche alternierend gestapelt sind, aufweist; und eine zweite Dummy-Struktur auf dem zweiten Substrat, wobei die zweite Dummy-Struktur von der zweiten Stapelstruktur und der ersten Dummy-Struktur beabstandet ist, wobei die zweite Dummy-Struktur eine Mehrzahl von dritten isolierenden Schichten und eine Mehrzahl von vierten isolierenden Schichten, welche alternierend gestapelt sind, aufweist, und wobei eine Mittelachse zwischen Seitenoberflächen der zweiten Dummy-Struktur von einer Mittelachse zwischen Seitenoberflächen der ersten Dummy-Struktur in wenigstens einer Richtung parallel zu einer oberen Oberfläche des zweiten Substrats verschoben ist.
  • Gemäß wenigstens einer beispielhaften Ausführungsform weist ein Datenspeichersystem eine Halbleiterspeichervorrichtung auf, welche einen Peripherieschaltungsbereich aufweist, welcher ein erstes Substrat und Schaltungselemente aufweist, welche auf dem ersten Substrat vorgesehen sind, ein zweites Substrat auf dem Peripherieschaltungsbereich, eine Speicherzellstruktur auf dem zweiten Substrat, eine Dummy-Struktur auf wenigstens einer Seite der Speicherzellstruktur und auf dem zweiten Substrat; und einen Controller, welcher elektrisch mit der Halbleiterspeichervorrichtung durch eine Eingangs-/Ausgangskontaktstelle verbunden ist und die Halbleiterspeichervorrichtung steuert, wobei die Speicherzellstruktur Folgendes aufweist: eine erste Stapelstruktur, welche eine Mehrzahl von ersten Gateelektroden und eine Mehrzahl von ersten Zwischenschichtisolierschichten, welche alternierend auf dem zweiten Substrat gestapelt sind, aufweist; eine zweite Stapelstruktur, welche eine Mehrzahl von zweiten Gateelektroden und eine Mehrzahl von zweiten Zwischenschichtisolierschichten aufweist, welche alternierend auf der ersten Stapelstruktur gestapelt sind; und eine Mehrzahl von Kanalstrukturen, welche durch die erste Stapelstruktur und die zweite Stapelstruktur hindurchtritt, wobei die Mehrzahl von Kanalstrukturen mit dem zweiten Substrat verbunden ist, wobei die Dummy-Struktur Folgendes aufweist: eine erste Dummy-Struktur, welche von der ersten Stapelstruktur beabstandet ist und auf dem zweiten Substrat ist; und eine zweite Dummy-Struktur auf dem zweiten Substrat, wobei die zweite Dummy-Struktur von der zweiten Stapelstruktur und der ersten Dummy-Struktur beabstandet ist, und wobei eine Mittelachse zwischen Seitenoberflächen der zweiten Dummy-Struktur von einer Mittelachse zwischen Seitenoberflächen der ersten Dummy-Struktur in wenigstens einer Richtung parallel zu einer oberen Oberfläche des zweiten Substrats verschoben ist.
  • Figurenliste
  • Die obigen und andere Aspekte, Merkmale und Vorteile der beispielhaften Ausführungsformen der erfinderischen Konzepte werden deutlicher aus der folgenden detaillierten Beschreibung, in Verbindung mit den beigefügten Zeichnungen genommen, verstanden werden, in welchen:
    • 1 eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform ist;
    • 2A und 2B schematische Querschnittsansichten einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform sind;
    • 3A, 3B und 3C schematische Querschnittsansichten von Halbleitervorrichtungen gemäß wenigstens einer beispielhaften Ausführungsform sind;
    • 4A eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform ist;
    • 4B und 4C schematische Querschnittsansichten einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform sind;
    • 5A eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform ist;
    • 5B eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform ist;
    • 6 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform ist;
    • 7A, 7B und 7C schematische Querschnittsansichten einer Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsfonnen sind;
    • 8A eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform ist;
    • 8B eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform ist;
    • 9A und 9B schematische Draufsichten auf eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen sind;
    • 10A und 10B schematische Querschnittsansichten einer Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsfonnen sind;
    • 11A und 11B schematische Querschnittsansichten einer Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsfonnen sind;
    • 12 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform ist;
    • 13 eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform ist;
    • 14 eine schematische Draufsicht ist, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform veranschaulicht;
    • 15A, 15B, 15C und 15D schematische Querschnittsansichten sind, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen veranschaulichen;
    • 16A ein schematisches Diagramm eines Datenspeichersystems ist, welches eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform aufweist;
    • 16B eine schematische perspektivische Ansicht eines Datenspeichersystems ist, welches eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform aufweist;
    • 17 eine schematische Querschnittsansicht ist, welche Halbleiterpackages gemäß wenigstens einer beispielhaften Ausführungsform aufweist; und
    • 18 eine schematische Querschnittsansicht ist, welche Halbleiterpackages gemäß wenigstens einer beispielhaften Ausführungsform veranschaulicht.
  • DETAILLIERTE BECHREIBUNG
  • Hierin nachstehend werden verschiedene beispielhafte Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden.
  • 1 ist eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsfonn.
  • Die 2A und 2B sind schematische Querschnittsansichten einer Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen. Die 2A und 2B sind schematische Querschnittsansichten, welche Querschnitte veranschaulichen, welche jeweils entlang Linien I-I und II-II der 1 aufgenommen sind.
  • Bezug nehmend auf die 1, 2A und 2B kann eine Halbleitervorrichtung 10 wenigstens einen Speicherzellbereich CELL und/oder wenigstens einen Peripherieschaltungsbereich PERI aufweisen, etc., ist aber nicht darauf beschränkt. Der Speicherzellbereich CELL kann auf dem Peripherieschaltungsbereich PERI sein. Im umgekehrten Fall kann in wenigstens einer beispielhaften Ausführungsform der Speicherzellbereich CELL unterhalb des Peripherieschaltungsbereichs PERI sein, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt.
  • Der Peripherieschaltungsbereich PERI kann ein erstes Substrat 11, Schaltungselemente 20 auf dem ersten Substrat 11, Schaltungskontaktstopfen beziehungsweise Schaltungskontaktstopfen 70 und/oder Schaltungsverdrahtungsleitungen 80 etc. aufweisen, ist jedoch nicht darauf beschränkt, und kann beispielsweise eine größere oder geringere Anzahl von konstituierenden Komponenten aufweisen.
  • Das erste Substrat 11 kann eine obere Oberfläche haben, welche sich in der X- und Y-Richtung erstreckt. Das erste Substrat 11 kann ein Halbleitermaterial wie beispielsweise einen Gruppe-IV-Halbleiter, einen Gruppe-III-V-Verbindungshalbleiter oder einen Gruppe-II-VI-Verbindungshalbleiter aufweisen oder in anderen Worten gesagt kann das erste Substrat 11 ein Halbleitersubstrat sein.
  • Das erste Substrat 11 kann einen zentralen Bereich C1 und einen Schutzringbereich C2, welcher den zentralen Bereich C1 umgibt, aufweisen, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt. Der Schutzringbereich C2 kann einen Randbereich 10eg der Halbleitervorrichtung 10 aufweisen. Der Randbereich 10eg kann während eines Prozesses zum Trennen einer Mehrzahl von Halbleitervorrichtungen auf einem Halbleiterwafer gebildet werden. Gemäß wenigstens einer beispielhaften Ausführungsform kann dieselbe Struktur wie die Struktur in einem Ritzweggebiet beziehungsweise einer Ritzwegfläche (Scribe-Lane-Fläche) weiterhin in dem Randbereich 10eg sein. Eine Schutzringstruktur GR, welche in einer Feuchtigkeitsoxidations-Sperrstruktur und/oder einer Rissstoppstruktur enthalten ist, kann auf dem Schutzringbereich C2 sein, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • In dem ersten Substrat 11 können getrennte Vorrichtungsisolierschichten gebildet werden, um einen aktiven Bereich zu begrenzen. Ein oder mehrere Source-/Drain-Bereiche 30, welche Störstellen aufweisen, können in einem Abschnitt des aktiven Bereichs sein.
  • Die Schaltungselemente 20 können Planartransistoren aufweisen, sind aber nicht darauf beschränkt. Jedes der Schaltungselemente 20 kann eine Schaltungsgateschicht 22, eine Abstandshalterschicht 24 und/oder eine Schaltungsgateelektrode 25 etc. aufweisen. Source-/Drain-Bereiche 30 können in dem ersten Substrat 11 auf beiden Seiten der Schaltungsgateelektrode 25 sein, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt.
  • Eine Peripheriebereichsisolierschicht 90 kann auf den Schaltungselementen 20 und/oder auf dem ersten Substrat 11 sein. Die Schaltungskontaktstopfen 70 können durch die Peripherieisolierschichten 90 hindurchtreten und mit den Source-/Drain-Bereichen 30 verbunden sein. Ein elektrisches Signal kann an das Schaltungselement 20 unter Verwendung der Schaltungskontaktstopfen 70 angelegt werden. In einem Bereich, welcher nicht veranschaulicht ist, können die Schaltungskontaktstopfen 70 ebenso mit der Schaltungsgateelektrode 25 verbunden sein. Die Schaltungsverdrahtungsleitungen 80 können mit den Schaltungskontaktstopfen 70 verbunden sein und können in einer Mehrzahl von Schichten sein, sind jedoch nicht darauf beschränkt.
  • Der Speicherzellbereich CELL kann ein zweites Substrat 101, Speicherzellstrukturen MC1 und MC2 und/oder Dummy-Strukturen DS1 und DS2 etc. aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die Dummy-Strukturen DS1 und DS2 können von den Speicherzellstrukturen MC1 und MC2 auf wenigstens einer Seite der Speicherzellstrukturen MC1 und MC2 beabstandet sein, oder in anderen Worten gesagt kann eine Mehrzahl von Dummy-Strukturen in einem unterschiedlichen Gebiet als einem Gebiet platziert sein, welches eine Mehrzahl von Speicherzellstrukturen in dem Speicherzellbereich CELL aufweist, und die Mehrzahl von Dummy-Strukturen und/oder die Mehrzahl von Speicherzellstrukturen kann voneinander beabstandet sein. Der Speicherzellbereich CELL kann ferner eine Mehrzahl von Deckisolierschichten aufweisen wie beispielsweise Deckisolierschichten 190 und 290, eine Mehrzahl von oberen isolierenden Schichten wie beispielsweise isolierende Schichten 310, 320 und 330, eine Mehrzahl von Kontaktstopfen wie beispielsweise Gatekontaktstopfen CP1, Kanalkontaktstopfen CP2 und eine Bitleitung 350 und/oder obere Verdrahtungen 355 etc., die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Das zweite Substrat 101 kann einen Zellbereich CR und einen Peripheriebereich CT haben, ist aber nicht darauf beschränkt. Der Zellbereich CR kann einen Zellarraybereich CA aufweisen, in welchem Speicherzellen gebildet sind, und einen Verbindungsbereich CB zum Verbinden von Gateelektroden der Speicherzellen mit oberen Verdrahtungen etc. Der Peripheriebereich CT kann ein Bereich zum Verbinden der Schaltungselemente 20 des Peripherieschaltungsbereichs PERI mit den oberen Verdrahtungen auf wenigstens einer Seite des Zellbereichs CR etc. sein. Der Verbindungsbereich CB kann auf wenigstens einem Ende des Zellarraybereichs CA in wenigstens einer Richtung, beispielsweise in der X-Richtung sein oder kann entlang des Randes des Zellspeicherbereichs CA sein, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Das zweite Substrat 101 kann eine obere Oberfläche haben, welche sich in der X- und Y-Richtung erstreckt. Das zweite Substrat 101 (beispielsweise das zweite Halbleitersubstrat) kann ein Halbleitermaterial wie beispielsweise einen Gruppe-IV-Halbleiter, einen Gruppe-III-V-Verbindungshalbleiter oder einen Gruppe-II-VI-Verbindungshalbleiter aufweisen. Beispielsweise kann der Gruppe-IV-Halbleiter Silizium, Germanium oder Silizium-Germanium aufweisen. Das zweite Substrat 101 kann aus beispielsweise polykristallinem Silizium etc. gebildet sein und kann Störstellen aufweisen oder nicht.
  • Die Speicherzellstrukturen MC1 und MC2 können voneinander beabstandet sein und können parallel auf dem zweiten Substrat 101 sein. In wenigstens einer beispielhaften Ausführungsform jedoch können die Anzahl und die Anordnungsform der Speicherzellstrukturen MC1 und MC2 in dem Zellbereich CR verschiedentlich geändert werden und können in der Anzahl geringer oder größer sein als in den 1, 2A und 2B gezeigt. Hierin nachstehend wird eine Speicherzellstruktur MC1 beschrieben werden.
  • Die Speicherzellstruktur MC1 kann eine Mehrzahl von Speicherstapelstrukturen wie beispielsweise Speicherstapelstrukturen GS 1 und GS2 aufweisen, etc., eine Mehrzahl von Kanalstrukturen CH, eine Mehrzahl von leitfähigen Schichten wie beispielsweise eine erste und zweite leitfähige Schicht 104 und 105 etc. und eine Mehrzahl von Trennstrukturen MS, ist aber nicht darauf beschränkt. Die Speicherstapelstrukturen GS1 und GS2 können eine erste Stapelstruktur GS1 auf dem zweiten Substrat 101 und eine zweite Stapelstruktur GS2 auf der ersten Stapelstruktur GS1 aufweisen, sind aber nicht darauf beschränkt.
  • Die erste Stapelstruktur GS1 kann erste Gateelektroden 130 und erste Zwischenschichtisolierschichten 120, welche alternierend auf dem zweiten Substrat 101 gestapelt sind, aufweisen, ist aber nicht darauf beschränkt. Die zweite Stapelstruktur GS2 kann zweite Gateelektroden 230 und zweite Zwischenschichtisolierschichten 220 aufweisen, welche alternierend auf der ersten Stapelstruktur GS1 gestapelt sind, ist aber nicht darauf beschränkt.
  • Die erste und die zweite Gateelektrode 130 und 230 können vertikal auf dem zweiten Substrat 101 beabstandet sein. Die erste und zweite Gateelektrode 130 und 230 können eine oder eine Mehrzahl von unteren Gateelektroden, eine Mehrzahl von Zwischengateelektroden und eine oder eine Mehrzahl von oberen Gateelektroden aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Die eine oder eine Mehrzahl von unteren Gateelektroden kann eine Gateelektrode eines Masseauswahltransistors und/oder eine Gateelektrode eines unteren Löschsteuertransistors aufweisen, ist aber nicht darauf beschränkt. Die eine oder Mehrzahl von oberen Gateelektroden kann eine Gateelektrode eines Strangauswahltransistors und/oder eine Gateelektrode eines oberen Löschsteuertransistors aufweisen, ist aber nicht darauf beschränkt. Der untere Löschsteuertransistor und der obere Löschsteuertransistor können Transistoren sein, welche eine Löschoperation verwenden, welche ein Gate Induced Drain Leakage(GIDL)-Phänomen etc. verwendet.
  • Die Mehrzahl von Zwischengateelektroden können Gateelektroden von Speicherzelltransistoren etc. sein. Einige der oberen oder unteren Gateelektroden inmitten der Mehrzahl von Zwischengateelektroden können Dummy-Gateelektroden sein. Die Anzahl von ersten und zweiten Gateelektroden 130 und 230, welche in den Speicherzellen enthalten sind, kann gemäß der Speicherkapazität der Halbleitervorrichtung 10 bestimmt werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Die erste und zweite Gateelektrode 130 und 230 sind gestapelt, um auf dem Zellbereich CR vertikal voneinander beabstandet zu sein, und erstrecken sich von dem Zellarraybereich CA zu dem Verbindungsbereich CB, um unterschiedliche Längen zu haben und um Stufen zu bilden, welche eine gestufte Struktur haben (beispielsweise Treppenform etc.). Die erste und die zweite Gateelektrode 130 und 230 bilden eine Stufenform, in welcher sich die untere Gateelektrode um die gestufte Struktur weiter erstreckt als die obere Gateelektrode, und sie können Enden vorsehen, welche nach oben von der ersten und zweiten Zwischenschichtisolierschicht 120 und 220 etc. freiliegend sind.
  • In wenigstens einer beispielhaften Ausführungsform bildet eine erwünschte und/oder vorbestimmte Anzahl der ersten und zweiten Gateelektroden 130 und 230 beispielsweise zwei, vier oder sechs Gateelektroden etc. eine Gategruppe, und eine gestufte Struktur kann zwischen den Gategruppen gebildet sein, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Gateelektroden, welche in einer Gategruppe enthalten sind, können ebenso eine gestufte Struktur in der Y-Richtung haben, sie sind aber nicht darauf beschränkt.
  • Wie in 2B veranschaulicht ist, können die erste und zweite Gateelektrode 130 und 230 von der ersten und zweiten Gateelektrode 130 und 230 benachbart zueinander in der Y-Richtung durch ein paar von Trennstrukturen MS, welche sich in der X-Richtung erstrecken, getrennt sein. In anderen Worten gesagt kann ein erstes Paar von Gateelektroden 130 und 230 neben einem Paar von Trennstrukturen MS sein, welches neben einem zweiten Paar von Gateelektroden 130 und 230 etc. ist. Die erste und zweite Gateelektrode 130 und 230 zwischen dem Paar von Trennstrukturen MS können einen Speicherblock bilden, der Bereich des Speicherblocks ist jedoch nicht darauf beschränkt. Einige der ersten und zweiten Gateelektroden 130 und 230 beispielsweise die erste und zweite Gateelektrode 130 und 230, welche in Speicherzellen enthalten sind, können eine Schicht innerhalb eines Speicherblocks bilden etc.
  • Die erste und zweite Gateelektrode 130 und 230 können ein metallisches Material wie beispielsweise Wolfram (W) aufweisen, sind aber nicht darauf beschränkt. Gemäß wenigstens einer beispielhaften Ausführungsform können die erste und die zweite Gateelektrode 130 und 230 polykristallines Silizium oder ein Metallsilizidmaterial aufweisen. In wenigstens einer beispielhaften Ausführungsform können die erste und zweite Gateelektrode 130 und 230 weiterhin eine Diffusionsbarriere aufweisen. Beispielsweise kann die Diffusionsbarriere Wolframnitrid (WN), Tantalnitrid (TaN), Titannitrid (TiN) etc. oder beliebige Kombinationen davon aufweisen.
  • Die erste und zweite Zwischenschichtisolierschicht 120 und 220 können jeweils zwischen den Gateelektroden 130 und 230 sein. Ähnlich zu dem Fall der ersten und zweiten Gateelektrode 130 und 230 können die erste und zweite Zwischenschichtisolierschicht 120 und 230 ebenso voneinander in einer Richtung rechtwinklig zu der oberen Oberfläche des zweiten Substrats 101 beabstandet sein und können sich in wenigstens einer Richtung erstrecken. Die erste und zweite Zwischenschichtisolierschicht 120 und 220 können ein isolierendes Material wie beispielsweise Siliziumoxid oder Siliziumnitrid etc. aufweisen.
  • Jede der Kanalstrukturen CH bildet einen Speicherzellstrang und sie können voneinander beabstandet sein, während sie Zeilen und Spalten auf dem Zellarraybereich CA des zweiten Substrats 101 bilden, sie sind jedoch nicht darauf beschränkt. Die Kanalstrukturen CH können eine Netzstruktur beziehungsweise Gitterstruktur bilden und/oder können in einer Zickzackform in einer Richtung sein, die beispielhaften Ausführungsformen sind aber nicht drauf beschränkt und die Kanalstrukturen CH können in anderen erwünschten Strukturen angeordnet sein. Die Kanalstrukturen CH haben eine säulenförmige Form und können geneigte Seitenoberflächen haben, welche gemäß einem gewünschten Formfaktor enger werden, wenn sie näher zu dem zweiten Substrat 101 sind, sie sind aber nicht darauf beschränkt. In wenigstens einer beispielhaften Ausführungsform können Dummy-Kanäle, welche im Wesentlichen keinen Speicherzellstrang bilden, auf einem Ende des Zellarraybereichs CA benachbart zu dem Verbindungsbereich CB und in dem Verbindungsbereich CB sein, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Eine Kanalschicht 140 kann in den Kanalstrukturen CH sein. In den Kanalstrukturen CH kann die Kanalschicht 140 in einer ringförmigen Form, welche die Kanalisolierschicht 150 umgibt, geformt sein, gemäß einigen beispielhaften Ausführungsformen aber kann sie eine säulenförmige Form wie beispielsweise einen Zylinder oder eine prismatische Säule ohne die Kanalisolierschicht 150 etc. haben. Ein unterer Abschnitt der Kanalschicht 140 kann mit der ersten leitfähigen Schicht 104 verbunden sein. Die Kanalschicht 140 kann mit dem zweiten Substrat 101 verbunden sein. Die Kanalschicht 140 kann ein Halbleitermaterial wie beispielsweise polykristallines Silizium und/oder einkristallines Silizium etc. aufweisen, ist aber nicht darauf beschränkt.
  • Kanalkontaktstellen 155 können auf der Kanalschicht 140 in den Kanalstrukturen CH sein. Die Kanalkontaktstellen 155 können die obere Oberfläche der Kanalisolierschicht 150 bedecken und elektrisch mit der Kanalschicht 140 verbunden sein. Die Kanalkontaktstellen 155 können beispielsweise dotiertes polykristallines Silizium etc. aufweisen.
  • Eine Gatedielektrikumsschicht 145 kann zwischen der ersten und zweiten Gateelektrode 130 und 230 und der Kanalschicht 140 sein. Die Gatedielektrikumsschicht 145 erstreckt sich nach oben länger als die Kanalschicht 140 (beispielsweise erstreckt sich die Gatedielektrikumsschicht 145 über die Kanalschicht 140 hinaus) in einer derartigen Art und Weise, dass ein Abschnitt der inneren Seitenoberfläche die Kanalkontaktstelle 155 kontaktieren kann. Obwohl nicht veranschaulicht kann die Gatedielektrikumsschicht 145 eine Tunnelschicht aufweisen, eine Informationsspeicherschicht und/oder eine Sperrschicht etc., welche nacheinander folgend von der Kanalschicht 140 gestapelt sind, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die Tunnelschicht kann elektrische Ladungen zu der Informationsspeicherschicht tunneln und kann beispielsweise Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxinitrid (SiON) etc. oder beliebige Kombinationen davon aufweisen. Die Informationsspeicherschicht kann eine Ladungseinfangschicht oder eine leitfähige Floatinggateschicht sein, ist aber nicht darauf beschränkt. Die Sperrschicht kann Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxinitrid (SiON), ein High-k-Dielektrikumsmaterial etc. oder beliebige Kombinationen davon sein.
  • Die Kanalstrukturen CH können vertikal durch die Speicherstapelstrukturen GS 1 und GS2 hindurchtreten, um mit dem zweiten Substrat 101 verbunden zu sein. Die Kanalstrukturen CH können eine erste und eine zweite Kanalstruktur CH1 und CH2 aufweisen, welche vertikal gestapelt sind, wie in 2B veranschaulicht ist, die beispielhaften Ausführungsform sind aber nicht darauf beschränkt.
  • Die Kanalstrukturen CH können eine Form haben, in welcher die ersten Kanalstrukturen CH1, welche durch die ersten Stapelstrukturen GS1 hindurchtreten, und die zweite Kanalstruktur CH2, welche durch die zweite Stapelstruktur GS2 hindurchtritt, verbunden sind, und wie in der vergrößerter Ansicht von 2B veranschaulicht ist, können sie einen gebogenen Abschnitt aufgrund einer Differenz in der Breite in einem Verbindungsbereich haben, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die Kanalschicht 140, die Gatedielektrikumsschicht 145 und die Kanalisolierschicht 150 können miteinander zwischen der ersten Kanalstruktur CH1 und der zweiten Kanalstruktur CH2 verbunden sein. Die Kanalkontaktstelle 155 kann nur auf dem oberen Ende der oberen zweiten Kanalstruktur CH2 sein, ist aber nicht darauf beschränkt. In wenigstens einer beispielhaften Ausführungsform jedoch können die erste Kanalstruktur CH1 und die zweite Kanalstruktur CH2 jeweils eine Kanalkontaktstelle 155 aufweisen, in diesem Fall kann die Kanalkontaktstelle 155 der ersten Kanalstruktur CH1 mit der Kanalschicht 140 der zweiten Kanalstruktur CH2 verbunden sein etc.
  • In wenigstens einer beispielhaften Ausführungsform können die Kanalstrukturen CH eine epitaktische Schicht aufweisen, welche mit dem zweiten Substrat 101 an der Unterseite verbunden ist, sie sind aber nicht darauf beschränkt. Gemäß einigen beispielhaften Ausführungsformen kann die epitaktische Schicht mit der Kanalschicht 140 verbunden sein. In diesem Fall kann die Halbleitervorrichtung 10 die erste und zweite leitfähige Schicht 104 und 105 nicht aufweisen.
  • Die erste und zweite leitfähige Schicht 104 und 105 können auf der oberen Oberfläche des zweiten Substrats 101 gestapelt sein. Wenigstens ein Abschnitt der ersten und zweiten leitfähigen Schicht 104 und 105 können als ein Teil einer gemeinsamen Sourceleitung der Halbleitervorrichtung 10 fungieren und können als eine gemeinsame Sourceleitung zusammen mit dem zweiten Substrat 101 fungieren. Wie in der vergrößerten Ansicht von 2B gezeigt ist, kann die erste leitfähige Schicht 104 mit der Kanalschicht 140 verbunden sein und/oder mit ihr direkt um die Kanalschicht 140 herum verbunden sein. Die erste und die zweite leitfähige Schicht 104 und 105 können ein Halbleitermaterial aufweisen, beispielsweise polykristallines Silizium, sind aber nicht darauf beschränkt, und gemäß einigen beispielhaften Ausführungsformen können die erste und die zweite leitfähige Schicht 104 und 105 aus unterschiedlichen Halbleitermaterialien etc. gefertigt sein. In diesem Fall kann die wenigstens eine erste leitfähige Schicht 104 eine dotierte Schicht sein, und die zweite leitfähige Schicht 105 kann eine dotierte Schicht oder eine Schicht sein, welche Störstellen aufweist, welche von der ersten leitfähigen Schicht 104 diffundiert werden etc.
  • Wie in 2A gezeigt ist, wird die Mehrzahl von Source-Opferschichten, beispielsweise eine erste und eine zweite Source-Opferschicht 111 und 112 nicht durch die erste leitfähige Schicht 104 ersetzt und sie verbleiben teilweise auf dem zweiten Substrat 101 in dem Verbindungsbereich CB oder in anderen Worten gesagt werden die Source-Opferschichten nicht vollständig von dem zweiten Substrat 101 entfernt, etc., die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die erste und die zweite Source-Opferschicht 111 und 112 können eine Funktion in der Halbleitervorrichtung 10 nicht durchführen und/oder im Wesentlichen nicht durchführen. Die erste und die zweite Source-Opferschicht 111 und 112 und die zweite leitfähige Schicht 105 können ebenso auf dem zweiten Substrat 101 in dem Peripheriebereich CT gestapelt sein, sind aber nicht darauf beschränkt.
  • Wie in 2B gezeigt ist, können die Trennstrukturen MS die gestapelten Speicherstrukturen GS1 und GS2 entlang einer vertikalen Richtung, beispielsweise einer Z-Richtung durchdringen, sind aber nicht darauf beschränkt. Die Trennstrukturen MS können die gestapelten Speicherstrukturen GS1 und GS2 in der Y-Richtung trennen, sind aber nicht darauf beschränkt. Die Trennstrukturen MS können sich entlang der X-Richtung von dem Zellarraybereich CA zu dem Verbindungsbereich CB erstrecken, sind aber nicht darauf beschränkt. Die Trennstrukturen MS können die erste und zweite Gateelektrode 130 und 230 entlang der Z-Richtung durchdringen, um das zweite Substrat 101 zu kontaktieren. Die Trennstrukturen MS können eine Aussparung in dem oberen Abschnitt des zweiten Substrats 101 füllen (können beispielsweise die obere Oberfläche des zweiten Substrats 101 durchdringen) oder können das zweite Substrat 101 kontaktieren, um die obere Oberfläche des zweiten Substrats 101 zu kontaktieren. Die Trennstrukturen MS können ein isolierendes Material beispielsweise Siliziumoxid, Siliziumnitrid etc. oder beliebige Kombinationen davon aufweisen.
  • In wenigstens einer beispielhaften Ausführungsform können die Trennstrukturen MS Hilfstrennbereiche aufweisen, welche intermittierend erstreckt oder nur in einigen Gebieten sind. Die Hilfstrennbereiche können durch erwünschte und/oder vorbestimmte Abstände in der X-Richtung in dem Verbindungsbereich CB und in Mehrzahl getrennt sein, sind aber nicht darauf beschränkt.
  • Die Dummy-Strukturen DS1 und DS2 können auf dem zweiten Substrat 101 sein, um von der Speicherzellstruktur MC1 beabstandet zu sein. In einigen beispielhaften Ausführungsformen können die Anzahl, die Größe und die Anordnungsform der Dummy-Strukturen DS1 und DS2 in dem Peripheriebereich CT verschiedentlich geändert sein.
  • Die Dummy-Strukturen DS1 und DS2 können eine erste Dummy-Struktur DS1 auf dem zweiten Substrat 101 aufweisen, welche von der ersten Stapelstruktur GS1 beabstandet ist, und eine zweite Dummy-Struktur DS2 auf dem zweiten Substrat 101, welche von der zweiten Stapelstruktur GS2 beabstandet ist. Auf die erste Dummy-Struktur DS1 kann Bezug genommen werden als eine „erste isolierende Struktur“, und auf die zweite Dummy-Struktur DS2 kann Bezug genommen werden als eine „zweite isolierende Struktur“.
  • Die erste Dummy-Struktur DS1 kann erste isolierende Schichten 170 und zweite isolierende Schichten 180, welche alternierend auf dem zweiten Substrat 101 gestapelt sind, aufweisen, ist jedoch nicht darauf beschränkt. Die erste Dummy-Struktur DS1 kann Stufen haben, welche eine Treppenform haben, ist aber nicht darauf beschränkt. Beispielsweise können sich die zweiten isolierenden Schichten 180 auf unterschiedliche Längen erstrecken, um eine gestufte Struktur in der Form einer Stufe etc. zu bilden. Die zweiten isolierenden Schichten 180 können eine Stufenform bilden, in welcher sich die untere zweite isolierende Schicht 180 aufgrund der gestuften Struktur weiter erstreckt als die obere zweite isolierende Schicht 180 etc. Ähnlich zu den zweiten isolierenden Schichten 180 können die ersten isolierenden Schichten 170 eine gestufte Struktur in der Form einer Stufe bilden, sie sind aber nicht darauf beschränkt. Die erste Dummy-Struktur DS1 kann eine Form haben, in welcher eine obere Breite aufgrund der Stufenform kleiner ist als eine untere Breite etc.
  • Die erste Dummy-Struktur DS1 kann von wenigstens einer Seite der ersten Stapelstruktur GS1 beabstandet sein. Die erste Dummy-Struktur DS1 kann die erste Stapelstruktur GS1 beispielsweise in der X-Richtung überlappen. Die erste Dummy-Struktur DS1 kann durch die erste Deckisolierschicht 190 zusammen mit der ersten Stapelstruktur GS1 bedeckt sein, ist aber nicht darauf beschränkt. Die erste Dummy-Struktur DS1 kann eine einzelne Dummy-Struktur sein oder kann eine Mehrzahl von Dummy-Strukturen auf dem zweiten Substrat 101 sein.
  • Eine erste und zweite Source-Opferschicht 111 und 112 und die zweite leitfähige Schicht 105 können zwischen der ersten Dummy-Struktur DS1 und dem zweiten Substrat 101 sein, die Konfiguration der beispielhaften Ausführungsformen ist aber nicht darauf beschränkt.
  • Die zweite Dummy-Struktur DS2 kann dritte isolierende Schichten 270 und vierte isolierende Schichten 280 aufweisen, welche alternierend auf der ersten Dummy-Struktur DS1 gestapelt sind, ist aber nicht darauf beschränkt. Die zweite Dummy-Struktur DS2 kann Stufen haben, welche eine Treppenform haben, ist aber nicht darauf beschränkt. Beispielsweise können die vierten isolierenden Schichten 280 sich auf unterschiedliche Längen erstrecken, um eine gestufte Struktur in der Form einer Stufe etc. zu bilden. Die vierten isolierenden Schichten 280 können eine Stufenform bilden, in welcher sich die untere vierte isolierende Schicht 280 aufgrund der gestuften Struktur weiter erstreckt als die obere vierte isolierende Schicht 280, sie sind aber nicht darauf beschränkt. Wie die vierten isolierenden Schichten 280 können die dritten isolierenden Schichten 270 eine gestufte Struktur in der Form einer Stufe haben. Die zweite Dummy-Struktur DS2 kann aufgrund der Stufenform eine obere Breite haben kleiner als eine untere Breite, sie ist aber nicht darauf beschränkt.
  • Die zweite Dummy-Struktur DS2 kann von wenigstens einer Seite der zweiten Stapelstruktur GS2 beabstandet sein. Die zweite Dummy-Struktur DS2 kann von der ersten Dummy-Struktur DS1 beabstandet sein. Die zweite Dummy-Struktur DS2 kann die zweite Stapelstruktur GS2 beispielsweise in der X-Richtung überlappen. Die zweite Dummy-Struktur DS2 kann durch die zweite Deckisolierschicht 290 zusammen mit der ersten Stapelstruktur GS 1 bedeckt sein. Eine oder eine Mehrzahl von zweiten Dummy-Strukturen DS2 kann auf der ersten Dummy-Struktur DS1 sein.
  • Die ersten isolierenden Schichten 170 können auf einem Höhenniveau positioniert sein, welches der ersten Zwischenschichtisolierschichten 120 entspricht, sie sind aber nicht darauf beschränkt. Die ersten isolierenden Schichten 170 können dieselbe und/oder im Wesentlichen dieselbe Dicke haben wie die ersten Zwischenschichtisolierschichten 120 (beispielsweise innerhalb +/-10 % etc.). Die ersten isolierenden Schichten 170 können aus demselben Material wie die ersten Zwischenschichtisolierschichten 120 gebildet sein.
  • Die zweiten isolierenden Schichten 180 können auf einem Höhenniveau positioniert sein, welches den ersten Gateelektroden 130 entspricht. Die zweiten isolierenden Schichten 180 können dieselbe und/oder im Wesentlichen dieselbe Dicke wie die ersten Gateelektroden 130 haben (beispielsweise innerhalb +/-10 % etc.). Die zweiten isolierenden Schichten 180 können aus einem Material unterschiedlich von demjenigen der ersten Gateelektroden 130 gebildet sein, sie sind aber nicht darauf beschränkt.
  • Die dritten isolierenden Schichten 170 können auf einem Höhenniveau positioniert sein, welches den zweiten Zwischenschichtisolierschichten 220 entspricht. Die dritten isolierenden Schichten 170 können dieselbe und/oder im Wesentlichen dieselbe Dicke wie die zweiten Zwischenschichtisolierschichten 220 haben (beispielsweise innerhalb +/-10 % etc.). Die dritten isolierenden Schicht 170 können aus demselben Material wie die zweiten Zwischenschichtisolierschichten 220 gebildet sein, sie sind aber nicht darauf beschränkt.
  • Die vierten isolierenden Schichten 280 können auf einem Höhenniveau positioniert sein, welches den zweiten Gateelektroden 230 entspricht. Die vierten isolierenden Schichten 280 können dieselbe und/oder im Wesentlichen dieselbe Dicke wie die zweiten Gateelektroden 230 haben (beispielsweise innerhalb +/-10 % etc.). Die vierten isolierenden Schichten 280 können aus einem Material unterschiedlich von demjenigen der zweiten Gateelektroden 230 gebildet sein, sie sind aber nicht beschränkt.
  • Die ersten Dummy-Strukturen DS1 können die zweiten Dummy-Strukturen DS2 in einer vertikalen Richtung (beispielsweise Z-Richtung) nicht überlappen. Die zweiten Dummy-Strukturen DS2 können die erste Dummy-Struktur DS1 in der vertikalen Richtung nicht überlappen.
  • Eine oberste zweite isolierende Schicht 180 inmitten der zweiten isolierenden Schichten 180 der ersten Dummy-Struktur DS1 kann die zweite Dummy-Struktur DS2 in der vertikalen Richtung nicht überlappen.
  • Die obere Oberfläche der ersten Dummy-Struktur DS1 kann mit der zweiten Dummy-Struktur DS2 in der vertikalen Richtung nicht überlappen. Die obere Oberfläche der zweiten Dummy-Struktur DS2 kann die erste Dummy-Struktur DS1 in der vertikalen Richtung nicht überlappen. In diesem Fall können die obere Oberfläche der ersten Dummy-Struktur DS1 und die obere Oberfläche der zweiten Dummy-Struktur DS2 jeweils die obere Oberfläche der obersten zweiten isolierenden Schicht 180 und die obere Oberfläche einer obersten vierten isolierenden Schicht 280 anzeigen. Die obere Oberfläche der ersten Dummy-Struktur DS1 kann der unteren Oberfläche der zweiten Dummy-Struktur DS2 nicht zugewandt sein.
  • Seitenoberflächen der ersten Dummy-Struktur DS1 können mit der zweiten Dummy-Struktur DS2 in der vertikalen Richtung nicht überlappen. In diesem Fall können sich die Seitenoberflächen der ersten Dummy-Struktur DS1 auf Seitenoberflächen (beispielsweise Oberflächen in den X- oder Y-Richtungen) der ersten isolierenden Schichten 170 und der zweiten isolierenden Schichten 180 beziehen. In wenigstens einer beispielhaften Ausführungsform können Seitenoberflächen der ersten Dummy-Struktur DS1 und Seitenoberflächen der zweiten Dummy-Struktur DS2 hinsichtlich der oberen Oberfläche des zweiten Substrats 101 jeweils geneigt sein, sind aber nicht darauf beschränkt.
  • Eine oberste Stufe der ersten Dummy-Struktur DS1 kann mit der zweiten Dummy-Struktur DS2 in der vertikalen Richtung nicht überlappen. In wenigstens einer beispielhaften Ausführungsform kann eine oberste Stufe der ersten Dummy-Struktur DS1 mit einer untersten Stufe der zweiten Dummy-Struktur DS2 in der vertikalen Richtung nicht überlappen.
  • Eine unterste Stufe der ersten Dummy-Struktur DS1 kann mit der zweiten Dummy-Struktur DS2 in der vertikalen Richtung nicht überlappen. In wenigstens einer beispielhaften Ausführungsform kann die unterste Stufe der ersten Dummy-Struktur DS1 mit der untersten Stufe der zweiten Dummy-Struktur DS2 in der vertikalen Richtung nicht überlappen.
  • Eine Mittelachse zwischen den Seitenoberflächen der zweiten Dummy-Struktur DS2 kann von einer Mittelachse zwischen den Seitenoberflächen der ersten Dummy-Struktur DS1 in wenigstens einer Richtung parallel zu der oberen Oberfläche des zweiten Substrats 101, beispielsweise in der X-Richtung etc. verschoben (beispielsweise nicht ausgerichtet etc.) sein.
  • Die Mittelachse der ersten Dummy-Struktur DS1 und die Mittelachse der zweiten Dummy-Struktur DS2 können von einer Mittelachse der Speicherzellstruktur MC1 durch unterschiedliche und/oder dieselben erwünschten Abstände beabstandet sein. Beispielsweise kann, wie in 1 veranschaulicht ist, ein erster Abstand d1 zwischen der Mittelachse der Speicherzellstruktur MC1 und der Mittelachse der ersten Dummy-Struktur DS1 unterschiedlich von einem zweiten Abstand d2 zwischen der Mittelachse der Speicherzellstruktur MC1 und der Mittelachse der zweiten Dummy-Struktur DS2 sein, sie sind aber nicht darauf beschränkt.
  • Aufgrund der Anordnung der ersten und zweiten Dummy-Struktur DS1 und DS2 kann die Prozess- (beispielsweise Herstellungs-) Verteilung der Stufenstruktur in den Verbindungsbereichen CB auf beiden Seiten der ersten und zweiten Stapelstrukturen GS1 und GS2 in der X-Richtung verringert und/oder signifikant verringert sein. Während des Planarisierungsprozesses der zweiten Deckisolierschicht 290 kann ein Wölbungsphänomen (Dishing Phenomenon), in welchem ein oberer Abschnitt der zweiten Deckisolierschicht 290 lokal nach unten in Richtung des zweiten Substrats 101 ausgespart wird, verringert und/oder signifikant verringert werden.
  • Die Ausbreitung des Planarisierungsprozesses der zweiten Deckisolierschicht 290, welche durch ein Transferieren des gewölbten Abschnitts des zweiten Substrats 101 zu der oberen Struktur auftritt, kann dadurch verringert und/oder signifikant verringert werden, dass die erste und zweite Dummy-Struktur DS1 und DS2 in der vertikalen Richtung nicht überlappen. Zusätzlich können während des Prozesses des Herstellens einer Halbleitervorrichtung gemäß wenigstens einer der beispielhaften Ausführungsformen in der Einheit eines Halbleiterwafers die oberen gekrümmten Abschnitte von ersten und zweiten äußeren isolierenden Schichten 275 und 285 (siehe 15B), welche als Ausrichtungsschlüssel dienen, gehindert werden, gebrochen zu werden und/oder es kann eine verringerte Wahrscheinlichkeit von Brechen der Ausrichtungsschlüssel etc. geben.
  • Die Deckisolierschichten 190 und 290 können eine erste Deckisolierschicht 190, welche die erste Stapelstruktur GS 1 und die erste Dummy-Struktur DS1 bedeckt, und eine zweite Deckisolierschicht 290, welche die zweite Stapelstruktur GS2 und die zweite Dummy-Struktur DS2 bedeckt, aufweisen. Die erste Deckisolierschicht 190 und die zweite Deckisolierschicht 290 können ein isolierendes Material, beispielsweise Siliziumoxid aufweisen, sie sind aber nicht darauf beschränkt.
  • Die erste Dummy-Struktur DS1 kann die zweite Deckisolierschicht 290 in der vertikalen Richtung überlappen. Die obere Oberfläche der ersten Dummy-Struktur DS1 kann die zweite Deckisolierschicht 290 in der vertikalen Richtung überlappen.
  • Die zweite Dummy-Struktur DS2 kann die erste Deckisolierschicht 190 in der vertikalen Richtung überlappen.
  • Die oberen isolierenden Schichten 310, 320 und 330 können die erste obere isolierende Schicht 310, die zweite obere isolierende Schicht 320 und die dritte obere isolierende Schicht 330, welche nacheinander folgend auf der zweiten Deckisolierschicht 290 gestapelt sind, aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die oberen isolierenden Schichten 310, 320 und 330 können ein isolierendes Material, beispielsweise Siliziumoxid etc. aufweisen, sind aber nicht darauf beschränkt. Zusätzlich können eine oder mehrere der isolierenden Schichten ein unterschiedliches isolierendes Material von den anderen isolierenden Schichten aufweisen. etc.
  • Die Gatekontaktstopfen CP1 können elektrisch jeweils mit der ersten und zweiten Gateelektrode 130 und 230 in dem Verbindungsbereich CB verbunden werden. Die Gatekontaktstopfen CP1 können die erste und zweite Deckisolierschicht 190 und 290 und die erste und zweite obere Isolationsschicht 310 und 320 in dem Verbindungsbereich CB durchdringen, um jeweils mit der nach oben freiliegenden ersten und zweiten Gateelektrode 130 und 230 verbunden zu werden, sie sind aber nicht darauf beschränkt. Die Gatekontaktstopfen CP1 können teilweise eine Aussparung in der ersten und zweiten Gateelektrode 130 und 230 durchdringen und können mit der ersten und zweiten Gateelektrode 130 und 230 verbunden sein, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt. Obere Abschnitte der Gatekontaktstopfen CP1 können mit getrennten Kontaktstopfen 344 verbunden sein, um mit den oberen Verdrahtungen 355 verbunden zu sein. Die Gatekontaktstopfen CP1 können ein leitfähiges Material aufweisen und können beispielsweise Wolfram (W), Kupfer (Cu), Aluminium (Al) oder dergleichen aufweisen, sie sind aber nicht darauf beschränkt. Die Gatekontaktstopfen CP1 können ferner eine Diffusionssperrschicht etc. aufweisen.
  • Die Kanalkontaktstopfen CP2 können elektrisch mit den Kanalstrukturen CH in dem Zellarraybereich CA verbunden sein. Die Kanalkontaktstopfen CP2 können durch eine Mehrzahl von oberen isolierenden Schichten hindurchdringen wie beispielsweise die erste bis dritte obere isolierende Schicht 310, 320 und 330 in dem Zellbereich CA, um mit den Kanalkontaktstellen 155 der Kanalstrukturen CH verbunden zu werden. Eine Bitleitung 350, welche elektrisch mit den Kanalkontaktstopfen CP2 verbunden ist, kann auf den Kanalkontaktstopfen CP2 sein. Die Kanalkontaktstopfen CP2 können das leitfähige Material aufweisen.
  • Die oberen Verdrahtungen 355 können eine Verdrahtungsstruktur bilden, welche elektrisch mit den Speicherzellen in dem Speicherzellbereich CELL verbunden ist. Die oberen Verdrahtungen 355 können elektrisch mit beispielsweise der ersten und zweiten Gateelektrode 130 und 230 verbunden sein. Die Anzahl von Kontaktstopfen und Verdrahtungsleitungen, welche in der Verdrahtungsstruktur enthalten sind, kann verschiedentlich wie erwünscht gemäß wenigstens einer beispielhaften Ausführungsform geändert werden. Die oberen Verdrahtungen 355 können das leitfähige Material aufweisen.
  • Die Schutzringstruktur GR kann benachbart zu dem Randbereich 10eg der Halbleitervorrichtung 10 sein. Die Schutzringstruktur GR kann auf dem Schutzringbereich C2 des ersten Substrats 11 sein. Die Schutzringstruktur GR kann eine Mehrzahl von Kontaktstopfen und eine Mehrzahl von Verdrahtungsleitungen, welche mit dem ersten Substrat 11 durch ein Hindurchdringen durch die erste und zweite Deckisolierschicht 190 und 290 verbunden sind, haben, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die Schutzringstruktur GR kann Schaltungselemente 20 auf dem zentralen Bereich C1 des ersten Substrats 11 und die Speicherzellstrukturen MC1 und die Dummy-Strukturen DS1 und DS2 MC2 auf dem zweiten Substrat 101 umgeben, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • 3A, 3B und 3C sind schematische Querschnittsansichten von Halbleitervorrichtungen gemäß einigen beispielhaften Ausführungsformen. Die 3A bis 3C veranschaulichen Querschnitte, welche der 2A entsprechen. In den 3A bis 3C können die Anordnung und Anzahl der ersten Dummy-Struktur DS1 und der zweiten Dummy-Struktur DS2 unterschiedlich von der wenigstens einen beispielhaften Ausführungsform der 2A sein.
  • Bezug nehmend auf 3A können in einer Halbleitervorrichtung 10a wenigstens zwei erste Dummy-Strukturen DS1 auf dem zweiten Substrat 101 sein. Die zweite Dummy-Struktur DS2 kann auf der ersten Dummy-Struktur DS1 sein, um mit der ersten Dummy-Struktur DS1 in der vertikalen Richtung nicht zu überlappen.
  • In 2A kann die erste Dummy-Struktur DS1 eine oder eine Mehrzahl von ersten Dummy-Strukturen sein, und die zweite Dummy-Struktur DS2 kann eine oder eine Mehrzahl von zweiten Dummy-Strukturen sein, und die Anzahl von zweiten Dummy-Strukturen DS2 kann mehr als die Anzahl der ersten Dummy-Strukturen DS1 sein.
  • In 3A kann es eine oder eine Mehrzahl von ersten Dummy-Strukturen DS1, eine oder eine Mehrzahl von zweiten Dummy-Strukturen DS2 geben, und die Anzahl von ersten Dummy-Strukturen DS1 kann mehr als die Anzahl der zweiten Dummy-Strukturen DS2 sein.
  • Bezug nehmend auf 3B können in einer Halbleitervorrichtung 10b wenigstens zwei der ersten Dummy-Strukturen DS1 auf dem zweiten Substrat 101 sein, und wenigstens zwei der zweiten Dummy-Struktur DS2 können ebenso auf den ersten Dummy-Strukturen DS1 sein. Die ersten Dummy-Strukturen DS1 können die zweiten Dummy-Strukturen DS2 in der vertikalen Richtung jeweils nicht überlappen.
  • Bezug nehmend auf 3C können in einer Halbleitervorrichtung 10c wenigstens zwei erste Dummy-Strukturen DS1 näher zueinander sein als wenigstens zwei zweite Dummy-Strukturen DS2. Die wenigstens zwei ersten Dummy-Strukturen DS1 können mit den wenigstens zwei zweiten Dummy-Strukturen DS2 in der vertikalen Richtung nicht überlappen.
  • 4A ist eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. Die 4B und 4C sind schematische Querschnittsansichten von Halbleitervorrichtungen gemäß einigen beispielhaften Ausführungsformen. Die 4B und 4C veranschaulichen Querschnittsansichten, welche 2A entsprechen.
  • Bezug nehmend auf 4A und 4B können in einer Halbleitervorrichtung 10d die Steigung der Stufenstruktur einer ersten Dummy-Struktur DS1a und die Steigung der Stufenstruktur einer zweiten Dummy-Struktur DS2a unterschiedlich von derjenigen der wenigstens einen beispielhaften Ausführungsform der 2A sein. Jede der ersten Dummy-Struktur DS1a und der zweiten Dummy-Struktur DS2a kann dieselbe und/oder im Wesentlichen dieselbe sein (beispielsweise +/- 10 %, etc.) wie die Neigung der Stufen in dem Verbindungsbereich CB der Speicherzellstruktur MC1.
  • In wenigstens einer beispielhaften Ausführungsform kann ein Abschnitt (beispielsweise ein erster Abschnitt) der ersten Dummy-Struktur DS1a die zweite Dummy-Struktur DS2a in der vertikalen Richtung überlappen. Ein anderer Teil (beispielsweise ein zweiter Abschnitt) der ersten Dummy-Struktur DS1a kann die zweite Dummy-Struktur DS2a in der vertikalen Richtung nicht überlappen. Eine oberste zweite isolierende Schicht 180 der ersten Dummy-Struktur DS1a kann die zweite Dummy-Struktur DS2a in der vertikalen Richtung nicht überlappen.
  • In wenigstens einer beispielhaften Ausführungsform kann ein Abschnitt (beispielsweise ein erster Abschnitt) von Seitenoberflächen der ersten Dummy-Struktur DS1a die zweite Dummy-Struktur DS2 in der vertikalen Richtung überlappen, und ein anderer Teil (beispielsweise ein zweiter Abschnitt) der Seitenoberflächen der ersten Dummy-Struktur DS1a kann die zweite Dummy-Struktur DS2 in der vertikalen Richtung nicht überlappen.
  • In wenigstens einer beispielhaften Ausführungsform kann wenigstens ein Abschnitt (beispielsweise ein erster Abschnitt) von den Stufen einer Seite der ersten Dummy-Struktur DS1a die zweite Dummy-Struktur DS2a in der vertikalen Richtung überlappen, die Stufen der anderen Seite jedoch (beispielsweise ein zweiter Abschnitt) der ersten Dummy-Struktur DS1a können die zweite Dummy-Struktur DS2a in der vertikalen Richtung nicht vollständig überlappen.
  • Gemäß wenigstens einer beispielhaften Ausführungsform jedoch können die erste Dummy-Struktur DS1a und die zweite Dummy-Struktur DS2a in der vertikalen Richtung nicht vollständig überlappen, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt.
  • Bezug nehmend auf die 4A und 4C kann in einer Halbleitervorrichtung 10e die erste Dummy-Struktur DS1a näher zu dem Zellbereich CR sein als die zweite Dummy-Struktur DS2a, sie ist aber nicht darauf beschränkt. Die erste Dummy-Struktur DS1a kann näher zu der Speicherzellstruktur MC1 sein als die zweite Dummy-Struktur DS2a, sie ist aber nicht darauf beschränkt. Eine Beschreibung der nicht überlappenden Abschnitte der ersten Dummy-Struktur DSla und der zweiten Dummy-Struktur DS2a ist dieselbe wie unter Bezugnahme auf 4B beschrieben.
  • 5A ist eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 5B ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 5B veranschaulicht einen Querschnitt, welcher 2A entspricht.
  • Bezug nehmend auf die 5A und 5B kann in einer Halbleitervorrichtung 10f eine erste Dummy-Struktur DSla einen ersten Abschnitt aufweisen, welcher jeweils wenigstens zwei zweite Dummy-Strukturen DS2 in der vertikalen Richtung überlappt. In diesem Fall kann ebenso ein zweiter Abschnitt der ersten Dummy-Struktur DS1a die zweiten Dummy-Strukturen DS2 in der vertikalen Richtung nicht überlappen.
  • Gemäß wenigstens einer beispielhaften Ausführungsform jedoch hat die erste Dummy-Struktur DS1a eine Größe größer (beispielsweise eine Breite größer) als diejenige der zweiten Dummy-Strukturen DS2 und/oder hat eine mildere oder geringere Stufenneigung (beispielsweise einen geringeren Stufenwinkel) als die Stufenneigung (beispielsweise Stufenwinkel) der zweiten Dummy-Strukturen DS2 und kann die zweiten Dummy-Strukturen DS2 in der vertikalen Richtung nicht vollständig überlappen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • 6 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 6 veranschaulicht einen Querschnitt, welcher 2A entspricht.
  • Bezug nehmend auf 6 können in einer Halbleitervorrichtung 10g die erste Dummy-Struktur DSlb und die zweite Dummy-Struktur DS2b jeweils Seitenoberflächen haben, welche hinsichtlich der oberen Oberfläche des zweiten Substrats 101 geneigt sind. Die geneigten Seitenoberflächen können in einem Prozess des Ätzens der ersten Dummy-Struktur DS1b und der zweiten Dummy-Struktur DS2b gebildet werden. Jede der ersten Dummy-Struktur DS1b und der zweiten Dummy-Struktur DS2b können eine Form haben, in welche eine obere Breite kleiner ist als eine untere Breite. Jede der ersten Dummy-Struktur DS1b und der zweiten Dummy-Struktur DS2b kann eine Form haben, von welcher die Breite in Richtung der Oberseite abnimmt, sie sind aber nicht darauf beschränkt. Gemäß wenigstens einer beispielhaften Ausführungsform können die erste Dummy-Struktur DS1b und die zweite Dummy-Struktur DS2b Seitenoberflächen rechtwinklig zur oberen Oberfläche des zweiten Substrats 101 haben, sie sind aber nicht darauf beschränkt.
  • Die Formen der geneigten Seitenoberflächen der ersten Dummy-Struktur DS1b und der zweiten Dummy-Struktur DS2b können gleichermaßen auf eine oder mehrere der anderen beispielhaften Ausführungsformen der erfinderischen Konzepte angewandt werden.
  • 7A ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. Ein Querschnitt der Halbleitervorrichtung ist in einem Bereich unterschiedlich von demjenigen der 2A veranschaulicht.
  • Bezug nehmend auf 7A kann die Halbleitervorrichtung 10 einen Durchgangsbereich TH aufweisen, welcher durch das zweite Substrat 101 und die erste und zweite Source-Opferschicht 111 und 112 in dem Peripheriebereich CT hindurchdringt. Eine Durchgangsisolierschicht kann in dem Durchgangsbereich TH sein. Wenigstens ein Abschnitt der ersten Dummy-Struktur DS kann auf dem Durchgangsbereich TH sein, sie ist aber nicht darauf beschränkt. Der Durchgangsbereich TH kann durch ein Bilden einer isolierenden Schicht in einem Bereich gebildet werden, in welchem Abschnitte des zweiten Substrats 101 und die erste und zweite Source-Opferschicht 111 und 112 entfernt worden sind (beispielsweise geätzt), und dann ein Durchführen eines Planarisierungsprozesses. Die Durchgangsisolierschicht des Durchgangsbereichs TH kann durch ein Füllen des Bereichs mit demselben Material wie demjenigen der Zwischenschichtisolierschicht 120 gebildet werden, sie ist aber nicht darauf beschränkt. Die Anordnung des Durchgangsbereichs TH kann verschiedentlich gemäß einer oder mehreren der beispielhaften Ausführungsformen geändert werden.
  • 7B ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 7B ist eine vergrößerte Ansicht eines Bereichs, welcher „C“ der 7A entspricht.
  • Bezug nehmend auf 7B kann die Form der ersten Dummy-Struktur DS1c unterschiedlich von derjenigen der vorangehenden beispielhaften Ausführungsformen sein. Ein Abschnitt der ersten isolierenden Schichten 170a und ein Abschnitt der zweiten isolierenden Schichten 180a der ersten Dummy-Struktur DS1c kann nach unten gebogen sein (beispielsweise in der vertikalen Richtung nach unten gebogen/niedergedrückt sein). Beispielsweise kann jede der zweiten isolierenden Schichten 180a einen ersten Abschnitt P1 auf dem zweiten Substrat 101 und einen zweiten Abschnitt P2 auf dem Durchgangsbereich TH aufweisen, und der zweite Abschnitt P2 kann sich von dem ersten Abschnitt P1 erstrecken und kann einen nach unten gekrümmten Abschnitt aufweisen, ist aber nicht darauf beschränkt. Der zweite Abschnitt P2 kann nach unten in Richtung des ersten Substrats 11 mehr als der erste Abschnitt P1 hervorstehen. Der zweite Abschnitt P2 kann einen gekrümmten Abschnitt aufweisen. Beispielsweise kann die untere Oberfläche des zweiten Abschnitts P2 nach unten konvex sein, und die obere Oberfläche des zweiten Abschnitts P2 kann nach unten konkav sein, die beispielhaften Ausführungsformen sind aber nicht drauf beschränkt.
  • In dem Fall der zweiten Abschnitte P2 der zweiten isolierenden Schichten 180a können die Längen der gekrümmten Abschnitte der zweiten Abschnitte P2 in Richtung eines oberen Abschnitts variieren (sich beispielsweise ändern). Der Krümmungsradius der gekrümmten Abschnitte der zweiten Abschnitte P2 kann variieren (beispielsweise sich ändern), wenn die zweiten Abschnitte P2 der zweiten isolierenden Schichten 180a sich an den oberen Abschnitt annähern. Beispielsweise kann in dem Fall der zweiten Abschnitte P2 der zweiten isolierenden Schichten 180a der Krümmungsradius der gekrümmten Abschnitte der zweiten Abschnitte P2 in Richtung eines oberen Abschnitts zunehmen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Ähnlich zu den zweiten isolierenden Schichten 180a können die ersten isolierenden Schichten 170a ebenso Abschnitte aufweisen, welche sich nach unten biegen oder nach unten hervorstehen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. In der wenigstens einen beispielhaften Ausführungsform der 7B kann die Struktur der ersten Dummy-Struktur DSlc in dem Fall, in welchem der Durchgangsbereich TH unter der ersten Dummy-Struktur DS1c ist, auftreten. Die Struktur der ersten Dummy-Struktur DS1c kann aufgrund von Spannung (stress), welche durch eine obere Struktur auf der ersten Dummy-Struktur DS1c verursacht wird, gebildet werden. Die Form der ersten Dummy-Struktur DS1c dieser beispielhaften Ausführungsform kann gleichermaßen auf eine oder mehrere der anderen beispielhaften Ausführungsformen der erfinderischen Konzepte angewandt werden.
  • 7C ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 7C veranschaulicht einen Querschnitt der Halbleitervorrichtung in einem Bereich unterschiedlich von demjenigen der 2A.
  • Bezugnehmend auf 7C kann die Halbleitervorrichtung 10 ferner Durchgangskontaktstopfen CV aufweisen. Eine Mehrzahl von Durchgangsbereichen TH, welche durch das zweite Substrat 101 hindurchdringen, kann ferner enthalten sein. Durchgangsisolierschichten, welche durch das zweite Substrat 101 hindurchdringen, können in der Mehrzahl von Durchgangsbereichen TH sein. Die Durchgangskontaktstopfen CV können durch die erste und zweite Deckisolierschicht 190 und 290 und die Durchgangsisolierschichten hindurchdringen und sich zu dem Peripherieschaltungsbereich PERI erstrecken, sie sind aber nicht darauf beschränkt. Die Durchgangskontaktstopfen CV können durch wenigstens eine der ersten Dummy-Struktur DS1 und der zweiten Dummy-Struktur DS2 in der vertikalen Richtung hindurchdringen und können durch das zweite Substrat 101 in der vertikalen Richtung hindurchdringen, sie sind aber nicht darauf beschränkt. Die Durchgangskontaktstopfen CV können elektrisch mit den Schaltungselementen 20 des Peripherieschaltungsbereichs PERI verbunden sein etc. Beispielsweise können die Durchgangskontaktstopfen CV mit einem Abschnitt der Schaltungsverdrahtungsleitungen 80 verbunden sein, sie sind aber nicht drauf beschränkt.
  • 8A ist eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 8A veranschaulicht einen Bereich, welcher 1 entspricht.
  • 8B ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 8B veranschaulicht einen Querschnitt, aufgenommen entlang einer Linie IIa-IIa' der 8A.
  • Bezug nehmend auf die 8A und 8B kann in dem Fall einer Halbleitervorrichtung 10h die Anordnung der ersten Dummy-Strukturen DS1_1 und der zweiten Dummy-Strukturen DS2_1 in einer Ebene unterschiedlich von derjenigen der wenigstens einen beispielhaften Ausführungsform der 1 sein. In der wenigstens einen beispielhaften Ausführungsform der 1 haben in einer Draufsicht die erste und zweite Dummy-Struktur DS1 und DS2 jeweils eine Form, in welcher eine Länge in der Y-Richtung größer ist als eine Länge in der X-Richtung, und sie sind voneinander in der X-Richtung beabstandet, um einander in der vertikalen Richtung nicht zu überlappen. In der wenigstens einen beispielhaften Ausführungsform der 8A haben in einer Draufsicht die erste und die zweite Dummy-Struktur DS1_1 und DS2_1 jeweils eine Form, in welcher eine Länge in der X-Richtung größer ist als eine Länge in der Y-Richtung und sie können voneinander in der Y-Richtung beabstandet sein, um einander in der vertikalen Richtung nicht zu überlappen. In der wenigstens einen beispielhaften Ausführungsform der 1 sind die erste und zweite Dummy-Struktur DS1 und DS2 alternierend in der X-Richtung in der Draufsicht angeordnet, in der wenigstens einen beispielhaften Ausführungsform der 8A aber können die erste und zweite Dummy-Struktur DS1_1 und DS2_1 alternierend in der Y-Richtung in der Ebene angeordnet sein. Die erste und die zweite Dummy-Struktur DS1_1 und DS2_1 können in einer größeren Anzahl als in der wenigstens einen beispielhaften Ausführungsform der 1 sein, sie sind aber nicht darauf beschränkt.
  • 9A ist eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 9A veranschaulicht einen Bereich, welcher 1 entspricht.
  • Bezug nehmend auf 9A können in einer Halbleitervorrichtung 10i Anordnungen einer ersten Dummy-Struktur DS1_2 und einer zweiten Dummy-Struktur DS2_2 unterschiedlich von denjenigen der wenigstens einen beispielhaften Ausführungsform der 1 sein. In der wenigstens einen beispielhaften Ausführungsform der 9A sind in einer Draufsicht die ersten und zweiten Dummy-Strukturen DS1_2 und DS2 2 in einer Zickzack-Art (beispielsweise einer alternierenden Art etc.) angeordnet und können einander in der vertikalen Richtung nicht überlappen. Beispielsweise können in einer Ebene die ersten und zweiten Dummy-Strukturen DS1_2 und DS2_2 alternierend in der X-Richtung angeordnet sein und können alternierend in der Y-Richtung angeordnet sein. In einer Draufsicht können die ersten und zweiten Dummy-Strukturen DS1_2 und DS2_2 voneinander in der X-Richtung beabstandet sein und können voneinander in der Y-Richtung beabstandet sein, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt.
  • Querschnitte, welche entlang Linien Ia-Ia' und Ib-Ib' geschnitten sind, welche in 9A veranschaulicht sind, können jeweils 2A und 3A entsprechen.
  • 9B ist eine schematische Draufsicht auf eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 9B veranschaulicht einen Bereich, welcher 1 entspricht.
  • Bezug nehmend auf 9B können die Anordnung einer ersten Dummy-Struktur DS1_3 und einer zweiten Dummy-Struktur DS2 3 in einer Draufsicht auf eine Halbleitervorrichtung 10j unterschiedlich von derjenigen der wenigstens einen beispielhaften Ausführungsform der 1 sein. In der wenigstens einen beispielhaften Ausführungsform der 9B können in einer Draufsicht die ersten und zweiten Dummy-Strukturen DS1_3 und DS2_3 einander in der vertikalen Richtung nicht überlappen und können ohne eine bestimmte Regel (beispielsweise eine erwünschte Anordnung) in der X-Richtung und/oder der Y-Richtung angeordnet sein. Einige der ersten Dummy-Strukturen DS1_3 können eine Struktur haben, welche eine unterschiedliche Form von derjenigen der anderen ersten Dummy-Strukturen DS1_3 hat. Beispielsweise können einige der ersten Dummy-Strukturen DS1_3 eine Form haben, welche in einer Richtung in einer Draufsicht gebogen ist etc. Die Form der Struktur der ersten und zweiten Dummy-Strukturen DS1_3 und DS2_3 in der Draufsicht kann von der veranschaulichten einen verschiedentlich geändert werden, und sie sind nicht darauf beschränkt.
  • 10A ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 10A veranschaulicht einen Bereich, welcher einem Abschnitt entspricht, welcher durch „A“ in 2A angezeigt ist.
  • 10B ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 10B veranschaulicht einen Bereich, welcher einem Abschnitt entspricht, welcher in 2A durch „B“ markiert ist.
  • Bezug nehmend auf die 10A und 10B können in einer Halbleitervorrichtung 10k Querschnittsformen von Speicherstapelstrukturen GS1 und GS2 und Dummy-Strukturen DS1d und DS2d unterschiedlich von denjenigen der wenigstens einen beispielhaften Ausführungsform der 2A sein.
  • Als Erstes bilden unter Bezugnahme auf 10A in ersten Gateelektroden 130aa der ersten Stapelstruktur GS1 beispielsweise eine Mehrzahl von Gateelektroden, beispielsweise vier Gateelektroden, eine Gategruppe, um eine gestufte Struktur zwischen den Gategruppen in der X-Richtung zu bilden. Die vier Gateelektroden, welche eine einzelne Gategruppe aufweisen, können jeweils eine gestufte Struktur in der X-Richtung bilden. Ähnlich zu den ersten Gateelektroden 130aa können die zweiten Gateelektroden 230aa der zweiten Stapelstruktur GS2 eine einzelne Gategruppe bilden, während sie eine gestufte Struktur in der X-Richtung bilden. Eine erste Zwischenschichtisolierschicht 120aa und eine zweite Zwischenschichtisolierschicht 220aa können ebenso ähnliche Strukturen haben, sie sind aber nicht darauf beschränkt. In der ersten Stapelstruktur GS1 und der zweiten Stapelstruktur GS2 können jeweilige oberste Gateelektroden der Gategruppen einen Kontaktstellenbereich LP haben, welcher sich relativ lang erstreckt. Die beispielhaften Ausführungsformen sind jedoch nicht darauf beschränkt, und unterschiedliche Anzahlen von Gateelektroden können eine einzelne Gategruppe aufweisen, etc.
  • Als Nächstes können unter Bezugnahme auf 10B zweite und vierte isolierende Schichten 180aa und 280aa der Dummy-Strukturen DS1d und DS2d eine gestufte Struktur ähnlich zu den ersten und zweiten Gateelektroden 130aa und 230aa haben. Beispielsweise können in den zweiten isolierenden Schichten 180aa eine Mehrzahl von isolierenden Schichten, beispielsweise vier isolierende Schichten, eine Dummy-Isolierstruktur bilden, während sie eine gestufte Struktur zwischen den Dummy-Isolierstrukturen in der X-Richtung bilden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Vier isolierende Schichten, welche in einer einzelnen Dummy-Isolierstruktur enthalten sind, können jeweils eine gestufte Struktur in der X-Richtung bilden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Ähnlich zu den zweiten isolierenden Schichten 270aa kann eine Mehrzahl von vierten isolierenden Schichten, beispielsweise die vierten isolierenden Schichten 280aa der zweiten Dummy-Struktur DS2d eine einzelne Dummy-Isolierstruktur bilden, um eine gestufte Struktur in der X-Richtung zu bilden, die beispielhaften Ausführungsformen sind aber nicht drauf beschränkt. Erste isolierende Schichten 170aa und dritte isolierende Schichten 270aa können ebenso eine Struktur ähnlich dazu haben, sind aber nicht darauf beschränkt.
  • 11A ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 11A veranschaulicht einen Bereich, welcher einem Abschnitt entspricht, welcher in 2A durch „A“ angezeigt ist.
  • 11B ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 11B veranschaulicht einen Bereich, welcher einem Abschnitt entspricht, welcher in 2A durch „B“ markiert ist.
  • Bezug nehmend auf die 11A und 11B können in einer Halbleitervorrichtung 101 die Querschnittsformen der Speicherstapelstrukturen GS1 und GS2 und die Dummy-Strukturen DS1e und DS2e unterschiedlich von denjenigen der wenigstens einen beispielhaften Ausführungsform der 2A sein.
  • Zuerst kann unter Bezugnahme auf 11A verglichen mit der wenigstens einen beispielhaften Ausführungsform der 10A die erste Stapelstruktur GS1 ferner eine erste Dummy-Zellstruktur DCS1 aufweisen, und die zweite Stapelstruktur GS2 kann ferner eine zweite Dummy-Zellstruktur DCS2 aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Diese beispielhafte Ausführungsform kann dieselbe sein wie die Struktur, in welcher die ersten Dummy-Zellstrukturen DCS1 auf den Kontaktstellenbereichen LP der obersten Gateelektroden in der wenigstens einen beispielhaften Ausführungsform der 10A sind. Jede der ersten Dummy-Zellstrukturen DCS1 kann aus ersten Zwischenschichtisolierschichten 120aa und ersten Gateelektroden 130aa etc. gebildet sein. Wenigstens eine der ersten Dummy-Zellstrukturen DCS 1 kann eine Seite geneigt hinsichtlich der oberen Oberfläche des ersten Substrats 101 haben und die andere Seite, welche eine gestufte Struktur hat etc. Wenigstens eine der ersten Dummy-Zellstrukturen DCS1 kann eine Seite geneigt hinsichtlich der oberen Oberfläche des ersten Substrats 101 haben und die andere Seite, welche eine gestufte Struktur hat, zusammen mit der geneigten Seite. Die zweite Dummy-Zellstruktur DCS2 der zweiten Stapelstruktur GS2 kann ebenso eine Struktur ähnlich zu den ersten Dummy-Zellstrukturen DCS1 haben.
  • Als Nächstes kann Bezug nehmend auf 11B, verglichen mit der wenigstens einen beispielhaften Ausführungsform der 10B, wenigstens eine Seite der ersten Dummy-Struktur DS1e einen geneigten (beispielsweise gewinkelten) Abschnitt S1 und einen Stufenabschnitt SP1 zusammen aufweisen. Beispielsweise können die Seitenoberflächen S1 des oberen Bereichs der ersten Dummy-Struktur DS1 geneigt (beispielsweise gewinkelt) sein, und der untere Bereich der ersten Dummy-Struktur DSle kann einen Stufenabschnitt SP1 haben, in welchem Stufen der ersten und zweiten isolierenden Schichten 170aa und 180aa in einer Richtung abgesenkt sind. Wenigstens ein Abschnitt der ersten Dummy-Struktur DSle wird in derselben Prozessoperation wie die erste Dummy-Zellstruktur DCS1 gebildet, um eine geneigte Seite zu haben, die gleiche und/oder im Wesentlichen die gleiche wie die geneigte Seite der ersten Dummy-Zellstruktur DCS1. Die zweiten Dummy-Strukturen DS2e können eine Struktur ähnlich zu der ersten Dummy-Struktur DSle haben, und die zweiten Dummy-Strukturen DS2e können einen Abschnitt S2 aufweisen, welcher als wenigstens eine Seite der zweiten Dummy-Strukturen vorgesehen ist, welcher geneigt ist (beispielsweise gewinkelt), und einen gestuften Abschnitt SP2. Die erste und zweite Dummy-Struktur DSle und DS2e können in der vertikalen Richtung nicht überlappen.
  • 12 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 12 veranschaulicht einen Bereich, welcher 2A entspricht.
  • Bezug nehmend auf 12 kann ein Speicherzellbereich CELL einer Halbleitervorrichtung 10m ferner eine dritte Stapelstruktur GS3 und eine dritte Dummy-Struktur DS3 aufweisen. In wenigstens einigen der vorangehenden beispielhaften Ausführungsformen haben die Stapelstrukturen der Speicherzellstruktur eine zwei-gestufte Struktur, die wenigstens eine beispielhafte Ausführungsform der 12 aber veranschaulicht einen Fall, in welchem die Stapelstrukturen der Speicherzellstruktur eine drei-gestufte Struktur haben. Die Halbleitervorrichtung 10m kann ferner eine dritte Deckisolierschicht 390 aufweisen, ist aber nicht darauf beschränkt.
  • Eine dritte Stapelstruktur MC3 kann dritte Zwischenschichtisolierschichten 320 und dritte Gateelektroden 330, welche alternierend gestapelt sind, aufweisen. Die Beschreibung der dritten Zwischenschichtisolierschichten 320 kann ähnlich zu den Beschreibungen der ersten und zweiten Zwischenschichtisolierschichten 120 und 220 sein, und die Beschreibung der dritten Gateelektroden 330 kann ähnlich zu den Beschreibungen der ersten und zweiten Gateelektroden 120 sein. In der Beschreibung jedoch der ersten und zweiten Gateelektrode 130 und 230 kann die Beschreibung der Gateelektrode des oberen Löschsteuertransistors und der Gateelektrode des oberen Strangauswahltransistors auf obere dritte Gateelektroden 330 inmitten der dritten Gateelektroden 330 angewandt werden etc.
  • Die dritte Dummy-Struktur DS3 kann auf der ersten und zweiten Dummy-Struktur DS1 und DS2 sein. Die dritte Dummy-Struktur DS3 kann von der dritten Stapelstruktur MC3 der Speicherzellstruktur MC1 beabstandet sein. Auf die dritte Dummy-Struktur DS3 kann als eine „dritte isolierende Struktur“ Bezug genommen werden. Die dritte Dummy-Struktur DS3 kann fünfte isolierende Schichten 370 und sechste isolierende Schichten 380, welche alternierend auf dem zweiten Substrat 101 gestapelt sind, aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die dritte Dummy-Struktur DS3 kann gestufte Stufen haben, ist aber nicht darauf beschränkt. Die Struktur der dritten Dummy-Struktur DS3 kann ähnlich zu der Beschreibung der Struktur der ersten und zweiten Dummy-Struktur DS1 und DS2 sein, ist aber nicht darauf beschränkt.
  • In wenigstens einer beispielhaften Ausführungsform überlappt die erste Dummy-Struktur DS1 die zweite Dummy-Struktur DS2 in der vertikalen Richtung nicht, und die dritte Dummy-Struktur DS3 überlappt die zweite Dummy-Struktur DS2 in der vertikalen Richtung nicht. Die erste Dummy-Struktur DS1 und die dritte Dummy-Struktur DS3 können in der vertikalen Richtung teilweise überlappen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Die Kanalstrukturen CH und die Trennstrukturen MS können durch die Mehrzahl von Speicherzellstrukturen, beispielsweise die ersten bis dritten Speicherzellstrukturen MC1, MC2 und MC3 hindurchdringen etc. Die Mehrzahl von oberen isolierenden Schichten, beispielsweise obere isolierende Schichten 310, 320 und 330 etc., die Bitleitung 350, und die oberen Verdrahtungen 355 können auf der dritten Speicherzellstruktur MC3 und der dritten Deckisolierschicht 390 sein. Die Gatekontaktstopfen CP1 und die Kanalkontaktstopfen CP2 können auf der dritten Speicherzellstruktur MC3 sein, um mit den dritten Gateelektroden 130 und den Kanalstrukturen CH verbunden zu sein.
  • Die Struktur der 12 kann ebenso auf beispielhafte Ausführungsformen angewandt werden, in welchen Stapelstrukturen einer Speicherzellstruktur eine Mehrfachstapelstruktur von drei oder mehr Stufen haben. In diesem Fall können Dummy-Strukturen benachbart zueinander in dem oberen/unteren Teil ebenso so sein, um nicht in der vertikalen Richtung zu überlappen etc.
  • 13 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform. 13 veranschaulicht einen Bereich, welcher 2A entspricht.
  • Bezug nehmend auf 13 kann eine Halbleitervorrichtung 10_B eine Chip-zu-Chip(C2C)-Struktur haben. Die C2C-Struktur kann eine Struktur anzeigen, in welcher ein oberer Chip, welcher einen Zellbereich CELL aufweist, auf einem ersten Wafer hergestellt wird, ein unterer Chip, welcher einen Peripherieschaltungsbereich PERI aufweist, auf einem zweiten Wafer unterschiedlich von dem ersten Wafer hergestellt wird, und dann der obere Chip und der untere Chip miteinander durch ein Bondingverfahren verbunden werden. Beispielsweise kann sich das Bondingverfahren auf ein Verfahren zum elektrischen Verbinden eines Bondingmetalls, welches auf einer obersten Metallschicht eines oberen Chips gebildet ist, mit einem Bondingmetall, welches auf einer obersten Metallschicht eines unteren Chips gebildet ist, beziehen, es ist aber nicht darauf beschränkt. Beispielsweise kann, wenn das Bondingmetall aus Kupfer (Cu) gebildet ist, das Bondingverfahren ein Cu-Cu-Bondingverfahren sein, und das Bondingmetall kann ebenso aus Aluminium oder Wolfram gebildet werden, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt.
  • Die Halbleitervorrichtung 10_B kann ferner eine erste untere Bondingstruktur 193 a und eine erste obere Bondingstruktur 195a in einem Zellarraybereich CA, eine zweite untere Bondingstruktur 195b und eine zweite obere Bondingstruktur 195b in einem Verbindungsbereich CB und eine dritte untere Bondingstruktur 193c und eine dritte obere Bondingstruktur 195c in einem Peripheriebereich CT aufweisen.
  • In dem Zellarraybereich CA kann die Bitleitung 350 elektrisch mit den Schaltungselementen 20, welche einen Seitenpuffer in dem Peripherieschaltungsbereich PERI vorsehen, verbunden sein, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt. In wenigstens einer beispielhaften Ausführungsform kann die Bitleitung 350 mit der ersten oberen Bondingstruktur 195a in dem Peripherieschaltungsbereich PERI verbunden sein, und die erste obere Bondingstruktur 195a kann mit der ersten unteren Bondingstruktur 193a, welche mit den Schaltungselementen 20 des Seitenpuffers durch Schaltungsdrähte 80 verbunden ist, verbunden sein, ist aber nicht darauf beschränkt.
  • In dem Verbindungsbereich CB können die Gatekontaktstopfen CP2 mit dem Peripherieschaltungsbereich PERI durch die zweite obere Bondingstruktur 195b des Zellbereichs CELL und die zweite untere Bondingstruktur 193b des Peripherieschaltungsbereichs PERI verbunden sein. Beispielsweise können die Gatekontaktstopfen CP2 mit den Schaltungselementen 20, welche einen Zeilendecoder in dem Peripherieschaltungsbereich PERI vorsehen, elektrisch verbunden sein, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. In wenigstens einer beispielhaften Ausführungsform kann die Betriebsspannung der Schaltungselemente 20, welche den Zeilendecoder vorsehen, unterschiedlich von der Betriebsspannung der Schaltungselemente 20 sein, welche den Seitenpuffer vorgesehen. Beispielsweise kann die Betriebsspannung der Schaltungselemente 20, welche den Seitenpuffer vorsehen, größer sein als die Betriebsspannung der Schaltungselemente 20, welche den Zeilendecoder vorsehen, sie sind aber nicht darauf beschränkt.
  • 14 ist eine schematische Draufsicht, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform veranschaulicht.
  • Bezug nehmend auf 14 kann durch die erste und zweite Dummy-Struktur DS1 und DS2 ein Spalt zwischen Stapelstrukturen, welche in einer Speicherzelle enthalten sind, zwischen benachbarten Halbleitervorrichtungen einheitlich und/oder im Wesentlichen einheitlich sein (beispielsweise +/-10 %). Beispielsweise können die erste Speicherzellstruktur MC1 der Halbleitervorrichtung 10 und die zweite Speicherzellstruktur MC2 der Halbleitervorrichtung 10' benachbart dazu einen erwünschten ersten Abstand a1 dazwischen haben. In der Halbleitervorrichtung 10 können die ersten und zweiten Speicherzellstrukturen MC1 und MC2 bei einem zweiten Abstand a2 kleiner als dem ersten Abstand a1 sein. Gemäß wenigstens einer beispielhaften Ausführungsform der erfinderischen Konzepte können die ersten und zweiten Dummy-Strukturen DS1 und DS2 auf wenigstens einer Seite einer Stapelstruktur, welche in einer Speicherzelle einer Halbleitervorrichtung enthalten ist, sein, wodurch ein Effekt des Verringerns des ersten Spalts a1 erlangt wird.
  • Durch ein Anordnen der ersten Dummy-Struktur DS1 in einer Speicherstapelstruktur (GS1, GS2) kann die Prozessstreuung der gestuften Struktur der ersten Gateelektroden 130 und 230 in beiden Seitenverbindungsbereichen CB in der X-Richtung signifikant aufgrund der Verringerung des ersten Spaltes a1 verringert werden.
  • Die 15A, 15B, 15C und 15D sind schematische Querschnittsansichten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen veranschaulichen. Die 9A bis 9D veranschaulichen Bereiche, welche einem Querschnitt entsprechen, welcher jeweils entlang einer Linie 11-11' der 14 aufgenommen ist, um ein Verfahren zum Herstellen einer Halbleitervorrichtung zu veranschaulichen.
  • Bezug nehmend auf 15A kann ein Peripherieschaltungsbereich PERI (siehe 2A), welcher Schaltungselemente 20, Schaltungskontaktstopfen 70 und/oder Schaltungsverdrahtungsleitungen 80 aufweist, auf einem ersten Substrat 11 gebildet werden. Ein zweites Substrat 101 wird gebildet, erste und zweite Source-Opferschichten 111 und 112 und eine zweite leitfähige Schicht 105 werden gebildet, erste Opfer-Isolierschichten 180' und erste Zwischenschichtisolierschichten 120 werden alternierend gestapelt und erste isolierende Schichten 170 und zweite isolierende Schichten 180 können alternierend gestapelt werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Eine erste Deckisolierschicht 190 kann gebildet werden, und eine erste vertikale Struktur VS1 kann gebildet werden, um durch die ersten Opfer-Isolierschichten 180' und die ersten Zwischenschichtisolierschichten 120 hindurchzudringen. Eine vertikale Opferstruktur VS', welche durch die erste Deckisolierschicht 190 hindurchdringt, wird auf einen äußeren Bereich C3 des ersten Substrats 11 gebildet, eine Maskenschicht 198 kann auf einem zentralen Bereich C1 und einem Schutzringbereich C2 des ersten Substrats 11 gebildet werden, und ein Nassätzprozess kann durchgeführt werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Zuerst können eine Schaltungsdielektrikumsgateschicht 22 und eine Schaltungsgateelektrode 25 nacheinander folgend auf dem ersten Substrat 11 gebildet werden. Die Schaltungsgatedielektrikumsschicht 22 und die Schaltungsgatelektrode 25 können unter Verwendung von Atomlagenabscheidung (ALD) oder chemische Gasphasenabscheidung (CVD) etc. gebildet werden. Die Schaltungsgatedielektrikumsschicht 22 kann aus Siliziumoxid gebildet werden, und die Schaltungsgatelektrode 25 kann aus wenigstens einem von Polysilizium oder einer Metallsilizidschicht gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Als Nächstes können Abstandshalterschichten 24 und Source-/Drainbereiche 30 auf beiden Seitenwänden der Schaltungsgatedielektrikumsschicht 22 und der Schaltungsgatelektrode 25 gebildet werden. Gemäß wenigstens einer beispielhaften Ausführungsform kann die Abstandshalterschicht 24 aus einer Mehrzahl von Schichten gebildet werden. Als Nächstes können die Source-/Drain-Bereiche 30 durch ein Durchführen eines Ionenimplantationsprozesses gebildet werden.
  • Von den unteren Verdrahtungsstrukturen können die Schaltungskontaktstopfen 70 durch ein teilweises Bilden der Peripheriebereichs-Isolierschicht 90 und dann ein Entfernen eines Abschnitts durch teilweises Ätzen und durch Füllen des resultierenden Gebiets mit einem leitfähigen Material gebildet werden. Die Schaltungsverdrahtungsleitungen 80 können durch ein Abscheiden beispielsweise eines leitfähigen Materials und dann ein Strukturieren des leitfähigen Materials gebildet werden.
  • Die Peripheriebereichs-Isolierschicht 90 kann aus einer Mehrzahl von isolierenden Schichten gebildet werden, sie ist aber nicht darauf beschränkt. Die Peripheriebereichs-Isolierschicht 90 kann gebildet werden, um die Schaltungselemente und die unteren Verdrahtungsstrukturen letztendlich zu bedecken durch ein teilweise Gebildet-Werden in jeweiligen Operationen zum Bilden der unteren Verdrahtungsstrukturen und durch ein teilweise Gebildet-Werden auf der obersten Schaltungsverdrahtungsleitung 80, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Als Nächstes kann das zweite Substrat 101 auf der Peripheriebereichs-Isolierschicht 90 gebildet werden. Das zweite Substrat 101 kann aus beispielsweise polykristallinem Silizium gebildet werden und kann durch einen CVD-Prozess gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Das polykristalline Silizium, welches das zweite Substrat 101 bildet, kann Störstellen aufweisen, ist aber nicht darauf beschränkt. Das zweite Substrat 101 kann gebildet werden, um eine Größe kleiner oder gleich zu dem ersten Substrat 11 zu haben, ist aber nicht darauf beschränkt.
  • Die ersten und zweiten Source-Opferschichten 111 und 112 und die zweite leitfähige Schicht 105 können gebildet werden. Die ersten Source-Opferschichten 111 können auf und unter der zweiten Source Opferschicht gebildet werden. Die erste Source-Opferschicht 111 kann aus einem Material gebildet werden, welches eine Ätzselektivität hinsichtlich der zweiten Source-Opferschicht 112 hat. Beispielsweise kann die erste Source-Opferschicht 111 aus Siliziumoxid gebildet werden, und die zweite Source-Opferschicht 112 kann aus Siliziumnitrid gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die zweite leitfähige Schicht 105 kann aus einem Halbleitermaterial gebildet werden, ist aber nicht darauf beschränkt.
  • Nach einem Entfernen eines Abschnitts des zweiten Substrats 101, Abschnitten der ersten und zweiten Source-Opferschichten 111 und 112 und einem Abschnitt der zweiten leitfähigen Schicht 105, kann ein isolierendes Material in dem verbleibenden Zellbereich CR und/oder dem Peripheriebereich CT gebildet werden, um eine untere isolierende Schicht zu bilden. Danach kann ein Planarisierungsprozess ferner unter Verwendung eines chemisch-mechanischen Polier(CMP)-Prozesses etc. durchgeführt werden.
  • Die ersten Opfer-Isolierschichten 180' können teilweise durch die ersten Gateelektroden 130 (siehe 2A) durch einen nachfolgenden Prozess ersetzt werden. Die ersten Opfer-Isolierschichten 180' können aus einem Material unterschiedlich von den ersten Zwischenschichtisolierschichten 120 gebildet werden, sie sind aber nicht darauf beschränkt, und sie können aus einem Material gebildet werden, welches mit Ätzselektivität für die erste Zwischenschichtisolierschicht 120 unter spezifischen Ätzkonditionen etc. geätzt werden kann. Beispielsweise können die ersten Zwischenschichtisolierschichten 120 aus wenigstens einem von Siliziumoxid und Siliziumnitrid gebildet werden, und die ersten Opfer-Isolierschichten 180' können aus einem Material gebildet werden, welches aus Silizium, Siliziumoxid, Siliziumkarbid und Siliziumnitrid gebildet ist, und welches ein Material ist unterschiedlich von demjenigen der ersten Zwischenschichtisolierschichten 120, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. In wenigstens einer beispielhaften Ausführungsform können die ersten Zwischenschichtisolierschichten 120 nicht alle dieselbe Dicke haben, sie sind aber nicht darauf beschränkt. Die Dicke der ersten Zwischenschichtisolierschichten 120 und der ersten Opfer-Isolierschichten 180' und die Anzahl von konfigurierten Schichten davon kann verschiedentlich von den veranschaulichten Dicken geändert werden etc.
  • Die ersten isolierenden Schichten 170 können aus demselben Material wie einem Material der ersten Zwischenschichtisolierschichten 120 bei einem Höhenniveau, welches den ersten Zwischenschichtisolierschichten 120 entspricht, gebildet werden, und die zweiten isolierenden Schichten 180 können aus demselben Material wie einem Material der ersten Opfer-Isolierschichten 180' auf einem Höhenniveau, welches den ersten Opfer-Isolierschichten 180' entspricht, gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • In dem Verbindungsbereich CB des zweiten Substrats 101 können ein Fotolithographieprozess und ein Ätzprozess auf den ersten Opfer-Isolierschichten 180' unter Verwendung einer Maskenschicht derart wiederholt durchgeführt werden, dass obere erste Opfer-Isolierschichten 180' sich kürzer erstrecken als untere erste Opfer-Isolierschichten 180', die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Demzufolge können die ersten Opfer-Isolierschichten 180' eine Stufenform haben und können Kontaktstellenbereiche vorsehen.
  • In dem Peripheriebereich CT des zweiten Substrats 101 können ein Fotolithographieprozess und ein Ätzprozess auf den zweiten isolierenden Schichten 180 wiederholt unter Verwendung einer Maskenschicht derart durchgeführt werden, dass obere zweite isolierende Schichten 180 sich kürzer erstrecken als untere zweite isolierenden Schichten 180, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Demzufolge können die zweiten isolierenden Schichten 180 eine Stufenform haben. Die Stufenform der ersten Opfer-Isolierschichten 180' und die Stufenform der zweiten isolierenden Schichten 180 können in derselben Prozessoperation gebildet werden, sie sind aber nicht darauf beschränkt, und können jeweils in unterschiedlichen Prozessoperationen gebildet werden.
  • Die erste vertikale Struktur VS1 kann durch ein Durchführen eines Ätzprozesses gebildet werden, um durch die ersten Opfer-Isolierschichten 180' und die ersten Zwischenschichtisolierschichten 120 in der Position, welche den ersten Kanalstrukturen CH1 der 2A oder 2B entspricht, hindurchzudringen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Zuerst können Durchgangslöcher, welche den ersten Kanalstrukturen CHI der 2A entsprechen, gebildet werden. Die Durchgangslöcher können gebildet werden, um einen Abschnitt des zweiten Substrats 101 auszusparen. Die erste vertikale Struktur VS1 kann in den Durchgangslöchern gebildet werden. Die erste vertikale Struktur VS1 kann aus einem Halbleitermaterial wie beispielsweise polykristallinem Silizium oder Einkristall-Silizium gebildet werden, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt.
  • Die vertikale Opferstruktur VS' kann auf dem äußeren Bereich C3 des ersten Substrats 11 gebildet werden. Die vertikale Opferschicht VS' kann eine Konfiguration sein, welche einen Teil eines Ausrichtungsschlüssels oder eines Überlagerungsschlüssels bildet, welcher für Belichtungsprozesse in dem äußeren Bereich C3 verwendet wird, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Der äußere Bereich C3 des ersten Substrats 11 kann ein Bereich sein, welcher den Schutzringbereich C2 außerhalb des Schutzringbereichs C2 umgibt. Der äußere Bereich C3 kann ein Ritzwegbereich (Scribe-Lane-Bereich) sein. Der Ritzwegbereich entspricht einem Bereich zum Durchführen eines Trennprozesses (beispielsweise eines Schneideprozesses), in welchem ein Halbleiter-Wafer in entsprechende Halbleiterchips nach dem Bilden einer Halbleitervorrichtung auf einem Halbleiterchip getrennt wird. Der Ritzwegbereich kann ein Bereich sein, welcher einen Ausrichtungsschlüssel oder Überlagerungsschlüssel aufweist, welche in Belichtungsprozessen verwendet werden, welche durchgeführt werden, um die Halbleitervorrichtung zu bilden.
  • Die Maskenschicht 198 wird auf dem zentralen Bereich C1 und dem Schutzringbereich C2 des ersten Substrats 110 gebildet, und ein Nassätzprozess wird durchgeführt, um einen Abschnitt der ersten Deckisolierschicht 190 hinsichtlich der vertikalen Opferstruktur VS' auf dem äußeren Bereich C3 selektiv zu entfernen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Demzufolge kann die vertikale Opferstruktur VS' nach oben wie die erste Deckisolierschicht 190 auf dem äußeren Bereich C3 hervorstehen. Danach kann die Maskenschicht 198 entfernt werden.
  • Bezug nehmend auf 15B werden zweite Opfer-Isolierschichten 280' und zweite Zwischenschichtisolierschichten 220 alternierend gestapelt, und dritte isolierende Schichten 270 und vierte isolierende Schichten 280 können alternierend gestapelt werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Erste äußere Isolierschichten 275 und zweite äußere Isolierschichten 285 können alternierend auf der vertikalen Opferstruktur VS' in dem äußeren Bereich C3 des ersten Substrats 11 gestapelt werden.
  • Zweite Opfer-Isolierschichten 280' können Schichten sein, welche teilweise durch zweite Gateelektroden 230 (siehe 2A) durch einen nachfolgenden Prozess ersetzt werden. Die zweiten Opfer-Isolierschichten 280' können aus einem Material unterschiedlich von den zweiten Zwischenschichtisolierschichten 220 gebildet werden und können aus einem Material gebildet werden, welches mit Ätzselektivität für die zweiten Zwischenschichtisolierschichten 220 unter spezifischen Ätzbedingungen geätzt werden kann, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die zweiten Opfer-Isolierschichten 280' können aus demselben Material wie die ersten Opfer-Isolierschichten 180' gebildet werden, und die zweiten Zwischenschichtisolierschichten 220 können aus demselben Material wie die ersten Zwischenschichtisolierschichten 120 gebildet werden.
  • Die dritten isolierenden Schichten 270 können aus demselben Material wie die zweiten Zwischenschichtisolierschichten 220 auf einem Höhenniveau, welches den zweiten Zwischenschichtisolierschichten 220 entspricht (beispielsweise auf einem selben Niveau) gebildet werden, und die vierten isolierenden Schichten 280 können aus demselben Material gebildet werden wie die zweiten Opfer-Isolierschichten 280' auf einem Höhenniveau, welches den zweiten Opfer-Isolierschichten 280' entspricht (beispielsweise auf einem selben Niveau), die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • In dem Verbindungsbereich CB des zweiten Substrats 101 können ein Fotolithographieprozess und ein Ätzprozess für die zweiten Opfer-Isolierschichten 280' wiederholt unter Verwendung einer Maskenschicht derart durchgeführt werden, dass obere zweite Opfer-Isolierschichten 280' sich kürzer als untere zweite Opfer-Isolierschichten 280' erstrecken, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Demzufolge können die zweiten Opfer-Isolierschichten 280' eine Stufenform haben und Kontaktstellenbereiche können vorgesehen sein.
  • In dem Peripheriebereich CT des zweiten Substrats 101 können der Fotolithographieprozess und der Ätzprozess für die vierten isolierenden Schichten 280 wiederholt unter Verwendung einer Maskenschicht derart durchgeführt werden, dass obere vierte isolierende Schichten 280 sich kürzer erstrecken als untere vierte isolierende Schichten 280, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Demzufolge können die vierten isolierenden Schichten 280 eine Stufenform haben. Die Stufenform der zweiten Opfer-Isolierschichten 280' und die Stufenform der vierten isolierenden Schichten 280 können in derselben Prozessoperation gebildet werden, sie sind aber nicht darauf beschränkt, und sie können jeweils in unterschiedlichen Prozessoperationen gebildet werden.
  • Die ersten äußeren isolierenden Schichten 275 können aus demselben Material wie die dritten isolierenden Schichten 270 auf einem Höhenniveau, welches den dritten isolierenden Schichten 270 entspricht (beispielsweise auf einem selben Niveau) gebildet werden, und die zweiten äußeren isolierenden Schichten 285 können aus demselben Material wie die vierten isolierenden Schichten 280 auf einem Höhenniveau, welches den vierten isolierenden Schichten 280 entspricht (beispielsweise auf einem selben Niveau) gebildet werden.
  • Die ersten äußeren isolierenden Schichten 275 und die zweiten äußeren isolierenden Schichten 285 können gebildet werden, um eine gekrümmte Form auf der vertikalen Opferstruktur VS' aufgrund einer Struktur zu haben, in welcher die vertikale Opferstruktur VS' weiter hervorsteht als die erste Deckisolierschicht 190, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die erste und die zweite äußere isolierende Schicht 275 und 285 und die vertikale Opferstruktur VS' können als ein Ausrichtungsschlüssel oder ein Überlagerungsschlüssel in dem äußeren Bereich C3 dienen.
  • In dieser Operation können getrennte Stopperschichten auf obersten Abschnitten der zweiten Opfer-Isolierschichten 280' und der vierten isolierenden Schichten 280 gebildet werden. Die Stopperschichten stoppen den Planarisierungsprozess in einem nachfolgenden Planarisierungsprozess. Die Stopperschichten können nach dem Planarisierungsprozess entfernt werden.
  • Bezug nehmend auf 15C werden Kanalstrukturen CH, welche erste Kanalstrukturen CH1 und zweite Kanalstrukturen CH2 aufweisen, gebildet, und ein Planarisierungsprozess wird durchgeführt, um die obere Oberfläche der zweiten Deckisolierschicht 290 zu glätten.
  • Zuerst wird in einer Position, welche den Kanalstrukturen CH der 2A entspricht, ein Ätzprozess in einer solchen Art und Weise durchgeführt, dass ein Kanaldurchgangsloch gebildet werden kann, um durch die obere Stapelstruktur hindurchzudringen, und dann kann das Kanaldurchgangsloch zu einer unteren Stapelstruktur durch ein Entfernen der ersten vertikalen Struktur VS1 erstreckt werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Als Nächstes können die Kanalstrukturen CH durch ein Füllen der Kanaldurchgangslöcher gebildet werden. Seitenwände der Kanalstrukturen CH können zu der oberen Oberfläche des zweiten Substrats 101 nicht rechtwinklig sein, sie sind aber nicht darauf beschränkt. Die Kanalstrukturen CH können gebildet werden, um einen Abschnitt des zweiten Substrats 101 auszusparen. Wie in 2B veranschaulicht ist, können in den Kanalstrukturen CH eine Kanalschicht 140 und eine Kanalisolierschicht 150 gebildet werden. Die Kanalschichten 140 können, um eine einheitliche Dicke zu haben, unter Verwendung eines ALD- oder CVD-Prozesses gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die Kanalisolierschicht 150 wird gebildet, um Innenräume der Kanalschichten 140 zu füllen und kann unter Verwendung eines isolierenden Materials gefüllt werden. Gemäß wenigstens einer beispielhaften Ausführungsformen jedoch kann ein Raum zwischen den Kanalschichten 140 mit einem leitfähigen Material anders als die Kanalisolierschicht 150 gebildet werden.
  • Die obere Oberfläche der zweiten Deckisolierschicht 290 kann durch ein Durchführen eines Planarisierungsprozesses geglättet werden. Während des Planarisierungsprozesses wird, da die erste und zweite Dummy-Struktur DS1 und DS2 auf dem Peripheriebereich CT des zweiten Substrats 101 sind, ein Wölbungsphänomen, in welchem der obere Abschnitt der zweiten Deckisolierschicht 290 lokal nach unten in Richtung des Substrats 101 niedergedrückt wird, signifikant verringert werden.
  • Bezug nehmend auf 15D können erste und zweite Gateelektroden 130 und 230 gebildet werden.
  • In Bereichen, welche der Trennstruktur MS (es sei Bezug genommen auf 2B) entsprechen, können Öffnungen, welche durch eine Stapelstruktur der ersten und zweiten Opfer-Isolierschicht 180 und 280 und die erste und zweite Zwischenschichtisolierschicht 120 und 220 hindurchdringen, gebildet werden, und Tunnelabschnitte können durch ein teilweises Entfernen der ersten und zweiten Opfer-Isolierschicht 180 und 280 durch die Öffnungen gebildet werden, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt. Vor dem Bilden der Trennstruktur MS kann die erste obere isolierende Schicht 310 auf der zweiten Deckisolierschicht 290 gebildet werden.
  • Zuerst kann, nachdem getrennte Opfer-Abstandshalterschichten in den Öffnungen gebildet werden, die zweite Source-Opferschicht 112 selektiv entfernt werden, und dann können die ersten Source-Opferschichten 111 entfernt werden. Die erste und zweite Source-Opferschicht 111 und 112 können durch beispielsweise einen Nassätzprozess entfernt werden, sie sind aber nicht darauf beschränkt. Nach einem Bilden der ersten leitfähigen Schicht 104 durch ein Abscheiden eines leitfähigen Materials in dem Bereich, von welchem die erste und zweite Source-Opferschicht 111 und 112 entfernt sind, können die Opfer-Abstandshalterschichten von den Öffnungen entfernt werden. Als Nächstes können die erste und zweite Gateelektrode 130 und 230 durch ein Füllen der Tunnelabschnitte, von welchen die erste und zweite Opfer-Isolierschicht 110 und 120 teilweise entfernt sind, mit einem leitfähigen Material gebildet werden. Das leitfähige Material kann ein Metall, polykristallines Silizium oder Metallsilizid-Material etc. aufweisen, es ist aber nicht darauf beschränkt. Nachdem die erste und zweite Gateelektrode 130 und 230 gebildet sind, kann das leitfähige Material, welches in den Öffnungen abgeschieden ist, durch einen zusätzlichen Prozess entfernt werden, und dann kann ein isolierendes Material gefüllt werden.
  • Als Nächstes werden unter Bezugnahme wiederum auf 2A die zweite obere isolierende Schicht 320 und die dritte obere isolierende Schicht 330 gebildet, und die Gatekontaktstopfen CP1, die Kanalkontaktstopfen CP2, die Durchgangskontaktstopfen CV (es sei Bezug genommen auf 7C), eine Schutzringstruktur GR und obere Verdrahtungen 355 können gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Der äußere Bereich C3 kann geschnitten und entfernt werden.
  • Die Gatekontaktstopfen CP1 können gebildet werden, um elektrisch mit der ersten und zweiten Gateelektrode 130 und 230 in dem Verbindungsbereich CB verbunden zu sein, und die Kanalkontaktstopfen CP2 können gebildet werden, um elektrisch mit den Kanalstrukturen CH verbunden zu sein. Obwohl nicht veranschaulicht, kann ein Substratkontaktstopfen, welcher elektrisch mit dem zweiten Substrat 101 verbunden ist, gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die Schutzringstruktur GR kann durch die erste und zweite Deckisolierschicht 190 und 290 hindurchdringen, und die Schutzringstruktur GR kann entlang des Randbereiches 10eg der Halbleitervorrichtung 10 gebildet werden und kann gebildet werden, um die interne Struktur zu umgeben. Die Schutzringstruktur GR kann durch ein Bilden einer Öffnung, welche durch einen Abschnitt der Peripherieisolierschicht 90 und die erste und zweite Deckisolierschicht 190 und 290 hindurchdringt, um die Schaltungsverdrahtungsleitungen 80 freizulegen, und ein Füllen der Öffnung mit einem leitfähigen Material gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Die Gatekontaktstopfen CP1, die Kanalkontaktstopfen CP2 und der Substratkontaktstopfen werden gebildet, um unterschiedliche Tiefen zu haben, es können aber Kontaktlöcher zu derselben Zeit unter Verwendung einer Ätzstoppschicht und dann ein Füllen der Kontaktlöcher mit einem leitfähigen Material gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. In einigen beispielhaften Ausführungsformen jedoch können einige der Gatekontaktstopfen CP1, die Kanalkontaktstopfen CP2 und der Substratkontaktstopfen ebenso in unterschiedlichen Prozessoperationen gebildet werden.
  • Die oberen Kontaktstopfen können durch ein Bilden der dritten oberen isolierenden Schicht 330, ein Entfernen eines Teils durch ein teilweises Ätzen davon und ein Füllen des entfernten Abschnitts mit einem leitfähigen Material gebildet werden. Die Bitleitung 350 und die oberen Verdrahtungen 355 können durch ein Abscheiden eines leitfähigen Materials und dann ein Strukturieren des leitfähigen Materials gebildet werden, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Als Nächstes kann der äußere Bereich C3 in einem Prozess zum Trennen des Chipbereichs geschnitten und entfernt werden.
  • Demzufolge kann die Halbleitervorrichtung 10 der 1 bis 2B letztendlich hergestellt werden.
  • 16A ist ein schematisches Diagramm eines Datenspeichersystems, welches eine Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform aufweist.
  • Bezug nehmend auf 16A kann ein Datenspeichersystem 1000 gemäß wenigstens einer beispielhaften Ausführungsform eine Halbleitervorrichtung 1100 und einen Controller 1200, welcher elektrisch mit der Halbleitervorrichtung 1100 verbunden ist, aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Das Datenspeichersystem 1000 kann eine Speichervorrichtung sein, welche eine oder eine Mehrzahl von Halbleitervorrichtungen 1100 aufweist, oder kann eine elektronische Vorrichtung sein, welche eine Speichervorrichtung etc. aufweist. Beispielsweise kann das Datenspeichersystem 1000 eine Universal-Serial-Bus(USB)-Vorrichtung, ein Berechnungssystem beziehungsweise Computersystem, eine medizinische Vorrichtung, eine Kommunikationsvorrichtung und/oder eine Festkörperlaufwerk(SSD)-Vorrichtung sein, welche eine oder eine Mehrzahl von Halbleitervorrichtungen 1100 aufweist, etc., die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Die Halbleitervorrichtung 1100 kann eine nichtflüchtige Speichervorrichtung sein, beispielsweise eine NAND-Flashspeichervorrichtung, welche einer oder mehreren der beispielhaften Ausführungsformen der 1 bis 12 entspricht etc. Die Halbleitervorrichtung 1100 kann eine erste Struktur 110F und eine zweite Struktur 1100S auf der ersten Struktur 110F aufweisen. In wenigstens einer beispielhaften Ausführungsform kann die erste Struktur 110F ebenso neben der zweiten Struktur 1100S sein. Die erste Struktur 110F kann eine Peripherieschaltungsstruktur sein, welche eine Decoderschaltung 1110, einen Seitenpuffer 1120 und/oder eine Logikschaltung 1130 aufweist, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die zweite Struktur 1100S kann eine Speicherzellstruktur sein, welche die Bitleitung BL, die gemeinsame Sourceleitung CSL, die Wortleitungen WL, die erste und zweite obere Gateleitung UL1 und UL2, die erste und zweite untere Gateleitung LL1 und LL2 und/oder Speicherzellstränge CSTR zwischen der Bitleitung BL und der gemeinsamen Sourceleitung CSL etc. aufweist.
  • In der zweiten Struktur 1100S kann jeder der Speicherzellstränge CSTR untere Transistoren LT1 und LT2 benachbart zu der gemeinsamen Sourceleitung CSL, obere Transistoren UT1 und UT2 benachbart zu der Bitleitung BL und/oder eine Mehrzahl von Speicherzelltransistoren MCT zwischen den unteren Transistoren LT1 und LT2 und den oberen Transistoren UT1 und UT2 etc. aufweisen. Die Anzahl von unteren Transistoren LT1 und LT2 und die Anzahl von oberen Transistoren UT1 und UT2 kann verschiedentlich gemäß wenigstens einer beispielhaften Ausführungsform modifiziert werden.
  • In wenigstens einer beispielhaften Ausführungsform können die oberen Transistoren UT1 und UT2 einen Strangauswahltransistor aufweisen, und die unteren Transistoren LT1 und LT2 können einen Masseauswahltransistor aufweisen. Die unteren Gateleitungen LL1 und LL2 können jeweils Gateelektroden der unteren Transistoren LT1 und LT2 sein. Die Wortleitungen WL können Gateelektroden der Speicherzelltransistoren MCT sein, und die oberen Gateleitungen UL1 und UL2 können jeweils Gateelektroden der oberen Transistoren UT1 und UT2 sein.
  • In wenigstens einer beispielhaften Ausführungsform können die unteren Transistoren LT1 und LT2 einen unteren Löschsteuertransistor LT1 und einen Masseauswahltransistor LT2 aufweisen, welche in Serie verbunden sind, sie sind aber nicht darauf beschränkt. Die oberen Transistoren UT1 und UT2 können einen Strangauswahltransistor UT1 und einen oberen Löschsteuertransistor UT2, welche in Serie verbunden sind, aufweisen, sie sind aber nicht darauf beschränkt. Wenigstens einer des unteren Löschsteuertransistors LT1 und des oberen Löschsteuertransistors UT1 kann für eine Löschoperation zum Löschen von Daten, welche in den Speicherzelltransistoren MCT gespeichert sind, durch Verwenden eines Gate induzierten Leckagestroms (GIDL = Gate Induced Leakage Current) verwendet werden, sie sind aber nicht darauf beschränkt.
  • Die gemeinsame Sourceleitung CSL, die erste und zweite untere Gateleitung LL1 und LL2, die Wortleitungen WL und erste und zweite obere Gateleitung UL1 und UL2 können elektrisch mit der Decoderschaltung 1110 durch erste Verbindungsverdrahtungen 1115 verbunden sein, welche sich von der Innenseite der ersten Struktur 110F zu der zweiten Struktur 1100S erstrecken, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt. Die Bitleitungen BL können elektrisch mit dem Seitenpuffer 1120 durch zweite Verbindungsdrähte 1125 verbunden sein, welche sich von der ersten Struktur 110F zu der zweiten Struktur 1100S erstrecken, beispielhafte Ausführungsformen sind aber nicht darauf beschränkt.
  • In der ersten Struktur 110F können die Decoderschaltung 1110 und der Seitenpuffer 1120 eine Steueroperation auf wenigstens einem ausgewählten Speicherzelltransistor inmitten der Mehrzahl von Speicherzelltransistoren MCT durchführen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Die Decoderschaltung 1110 und der Seitenpuffer 1120 können durch die Logikschaltung 1130 gesteuert werden, sind aber nicht darauf beschränkt. Die Halbleitervorrichtung 1000 kann mit dem Controller 1200 durch eine Eingabe-/Ausgabe-Kontaktstelle 1101 kommunizieren, welche elektrisch mit der Logikschaltung 1130 verbunden ist. Die Eingabe-/Ausgabe-Kontaktstelle 1101 kann elektrisch mit der Logikschaltung 1130 durch die Eingabe-Ausgabeverbindungsverdrahtung 1135 verbunden sein, welche sich von der Innenseite der ersten Struktur 110F zu der zweiten Struktur 1100S erstreckt.
  • Der Controller 1200 kann einen Prozessor 1210, einen NAND-Controller 1220 und eine Hostschnittstelle 1230 etc. aufweisen. Gemäß wenigstens einer beispielhaften Ausführungsform kann das Datenspeichersystem 1000 eine Mehrzahl von Halbleitervorrichtungen 1100 aufweisen, und in diesem Fall kann der Controller 1200 die Mehrzahl von Halbleitervorrichtungen 1000 steuern.
  • Der Prozessor 1210 kann den Gesamtbetrieb des Datenspeichersystems 1000, welches den Controller 1200 aufweist, steuern. Der Prozessor 1210 kann gemäß einer erwünschten und/oder vorbestimmten Firmware und/oder erwünschten und/oder vorbestimmten computerlesbaren Befehlen, welche auf einem nichtvergänglichen computerlesbaren Medium gespeichert sind, arbeiten und kann auf die Halbleitervorrichtung 1100 durch ein Steuern des NAND-Controllers 1220 zugreifen. Der NAND-Controller 1220 kann eine NAND-Schnittstelle 1221 aufweisen, welche eine Kommunikation mit der Halbleitervorrichtung 1100 verarbeitet. Durch die NAND-Schnittstelle 1221 können ein Steuerbefehl zum Steuern der Halbleitervorrichtung 1100, Daten, welche zu den Speicherzelltransistoren MCT der Halbleitervorrichtung 1100 zu schreiben sind, Daten, welche aus den Speicherzelltransistoren MCT der Halbleitervorrichtung 1100 zu lesen sind, und dergleichen gesendet beziehungsweise übertragen werden. Die Hostschnittstelle 1230 kann eine Kommunikationsfunktion zwischen dem Datenspeichersystem 1000 und wenigstens einem externen Host etc. vorsehen. Wenn ein Steuerbefehl von einem externen Host durch die Hostschnittstelle 1230 empfangen wird, kann der Prozessor 1210 die Halbleitervorrichtung 1100 in Antwort auf den Steuerbefehl steuern.
  • 16B ist eine schematische perspektivische Ansicht eines Datenspeichersystems, welches Halbleitervorrichtungen gemäß wenigstens einer beispielhaften Ausführungsform aufweist.
  • Bezug nehmend auf 16B kann ein Datenspeichersystem 2000 gemäß wenigstens einer beispielhaften Ausführungsform ein Hauptsubstrat 2001, einen Controller 2002, welcher auf dem Hauptsubstrat 2001 angebracht ist, ein oder mehrere Halbleiterpackages 2003 und/oder einen DRAM 2004 etc. aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Das Halbleiterpackage 2003 und der DRAM 2004 können mit dem Controller 2002 durch Verdrahtungsstrukturen 2005 verbunden sein, welche auf dem Hauptsubstrat 2001 gebildet sind.
  • Das Hauptsubstrat 2001 kann wenigstens einen Verbinder 2006 aufweisen, welcher eine Mehrzahl von Pins beziehungsweise Kontakten aufweist, welche an wenigstens einen externen Host gekoppelt sind. Die Anzahl und Anordnung der Mehrzahl von Pins in dem wenigstens einen Verbinder 2006 kann gemäß einer Kommunikationsschnittstelle zwischen dem Datenspeichersystem 2000 und dem wenigstens einen externen Host variieren. In wenigstens einer beispielhaften Ausführungsform kann das Datenspeichersystem 2000 mit dem wenigstens einen externen Host gemäß einer beliebigen der Schnittstellen wie beispielsweise Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCI-Express), Serial Advanced Technology Attachment (SATA), M-Phy for Universal Flash Storage (UFS) und dergleichen kommunizieren, sie sind aber nicht darauf beschränkt. In wenigstens einer beispielhaften Ausführungsform kann das Datenspeichersystem 2000 durch Leistung, welche von einem externen Host durch den Verbinder 2006 zugeführt wird, betrieben werden etc. Das Datenspeichersystem 2000 kann ferner eine integrierte Leistungsverwaltungsschaltung (PMIC = Power Management Integrated Circuit) aufweisen, welche Leistung, welche von dem externen Host zugeführt wird, zu dem Controller 2002 und dem Halbleiterpackage 2003 etc. verteilt.
  • Der Controller 2002 kann Daten zu dem Halbleiterpackage 2003 schreiben oder Daten von dem Halbleiterpackage 2003 lesen und kann die Betriebsgeschwindigkeit des Datenspeichersystems 2000 verbessern.
  • Der DRAM 2004 kann ein Pufferspeicher zum Verringern einer Geschwindigkeitsdifferenz zwischen dem Halbleiterpackage 2003, welches ein Datenspeicherraum ist, und einem externen Host sein, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Der DRAM 2004, welcher in dem Datenspeichersystem 2000 enthalten ist, kann ebenso als ein Typ von Cachespeicher operieren und kann einen Raum zum vorübergehenden Speichern von Daten in einer Steueroperation auf dem Halbleiterpackage 2003 etc. vorsehen. Wenn der DRAM 2004 in dem Datenspeichersystem 2000 enthalten ist, kann der Controller 2002 ferner einen DRAM-Controller zum Steuern des DRAM 2004 zusätzlich zu dem NAND-Controller zum Steuern des Halbleiterpackage 2003 aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Das Halbleiterpackage 2003 kann beispielsweise ein erstes und ein zweites Halbleiterpackage 2003a und 2003b, welche voneinander beabstandet sind, aufweisen. Jedes des ersten und zweiten Halbleiterpackage 2003a und 2003b kann ein Halbleiterpackage sein, welches eine Mehrzahl von Halbleiterchips 2200 aufweist. Jedes des ersten und zweiten Halbleiterpackage 2003a und 2003b kann ein Packagesubstrat 2100, Halbleiterchips 2200 auf dem Packagesubstrat 2100, Haftmittelschichten 2300 auf jeweiligen unteren Unterflächen der Halbleiterchips 2200, eine Verbindungsstruktur 2400, welche die Halbleiterchips 2200 und das Packagesubstrat 2100 elektrisch verbindet, und eine Formschicht 2500, welche die Halbleiterchips 2200 und die Verbindungstruktur 2400 bedeckt, auf dem Packagesubstrat 2100 aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Das Packagesubstrat 2100 kann eine Leiterplatte sein, welche obere Packagekontaktstellen 2130 aufweist. Jeder Halbleiterchip 2200 kann eine Eingabe-/Ausgabe-Kontaktstelle 2210 aufweisen. Die Eingabe-/Ausgabe-Kontaktstelle 2210 kann der Eingabe-Ausgabe-Kontaktstelle 1101 der 16A entsprechen. Jeder der Halbleiterchips 2200 kann die Halbleitervorrichtung, welche obenstehend unter Bezugnahme auf wenigstens einer der 1 bis 12 beschrieben ist, aufweisen.
  • In wenigstens einer beispielhaften Ausführungsform kann die Verbindungsstruktur 2400 ein Bondingdraht sein, welcher die Eingabe-/Ausgabe-Kontaktstelle 2210 und die oberen Packageskontaktstellen 2130 elektrisch verbindet, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Demzufolge können in jedem des ersten und zweiten Halbleiterpackage 2003 a und 2003b die Halbleiterchips 2200 elektrisch miteinander durch ein Bondingdrahtverfahren verbunden sein, und können elektrisch mit den oberen Packagekontaktstellen 2130 auf dem Packagesubstrat 2100 verbunden sein etc. Gemäß wenigstens einer beispielhaften Ausführungsform können in jedem des ersten und zweiten Halbleiterpackage 2003a und 2003b die Halbleiterchips 2200 ebenso elektrisch miteinander durch eine Verbindungsstruktur verbunden sein, welche eine Siliziumdurchgangskontaktierung (TSV = Through Silicon Via) an Stelle der Verbindungsstruktur 2400 vom Bondingdrahttyp etc. aufweist.
  • In wenigstens einer beispielhaften Ausführungsform können der Controller 2002 und die Halbleiterchips 2200 in einem Package enthalten sein. In wenigstens einer beispielhaften Ausführungsform sind der Controller 2002 und die Halbleiterchips 2200 auf einem getrennten Interposersubstrat unterschiedlich von dem Hauptsubstrat 2001 angebracht, und der Controller 2002 und die Halbleiterchips 2200 können miteinander durch eine Verdrahtung, welche auf dem Interposersubstrat gebildet ist, verbunden sein.
  • 17 ist eine schematische Querschnittsansicht von Halbleiterpackages gemäß wenigstens einer beispielhaften Ausführungsform. 17 veranschaulicht ein Beispiel des Halbleiterpackage 2003 der 16B und veranschaulicht konzeptuell einen Bereich, welcher entlang der Linie I-I' des Halbleiterpackage 2003 der 16B geschnitten ist.
  • Bezug nehmend auf 17 kann in dem Halbleiterpackage 2003 das Packagesubstrat2100 eine Leiterplatte sein. Das Packagesubstrat 2100 kann ein Packagesubstrat 2100, einen Packagesubstratbodyabschnitt 2120, obere Packagekontaktstellen 2130 auf der oberen Oberfläche des Packagesubstratbodyabschnitts 2120, untere Kontaktstellen 2125 auf der unteren Oberfläche des Packagesubstratsbodyabschnitts 2120 oder durch die untere Oberfläche davon freiliegend und interne Verdrahtungen 2135 aufweisen, welche elektrisch die oberen Kontaktstellen 2130 und die unteren Kontaktstellen 2125 innerhalb des Packagesubstratbodyabschnitts 2120 verbinden, es ist aber nicht darauf beschränkt. Die oberen Kontaktstellen 2130 können elektrisch mit den Verbindungsstrukturen 2400 verbunden sein. Die unteren Kontaktstellen 2125 können mit den Verdrahtungsstrukturen 2005 des Hauptsubstrats 2010 des Datenspeichersystems 2000 wie in 10B veranschaulicht, durch leitfähige Verbindungsabschnitte 2800 verbunden sein.
  • Wie in der vergrößerten Ansicht veranschaulicht ist, kann jeder der Halbleiterchips 2200 einen Peripherieschaltungsbereich PERI, welcher ein erstes Substrat 11 und Schaltungsverdrahtungsleitungen aufweist, und einen Speicherzellbereich CELL, welcher ein zweites Substrat (oder eine gemeinsame Sourceleitung) 101 aufweist, Speicherstapelstrukturen GS1 und GS2 auf dem zweiten Substrat 101, Kanalstrukturen CH und Trennstrukturen MS (siehe 2B), welche durch die Speicherstapelstrukturen GS1 und GS2 hindurchdringen, Bitleitungen 350, welche elektrisch mit den Kanalstrukturen CH verbunden sind, und Gatekontaktstopfen CP1 und obere Verdrahtungen 355 aufweisen, welche elektrisch mit den Wortleitungen (beispielsweise WL der 16A) der Speicherstapelstrukturen GS1 und GS verbunden sind, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Jeder der Halbleiterchips 2200 kann ferner eine erste Dummy-Struktur DS1 und eine zweite Dummy-Struktur DS2 aufweisen, welche einander in einer vertikalen Richtung nicht überlappen, wie in der vergrößerten Ansicht dargestellt ist, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Jeder der Halbleiterchips 2200 kann ferner eine Eingabe-/Ausgabe(I/O)-Verbindungsverdrahtung aufweisen, welche elektrisch mit Schaltungselementen (beispielsweise 20 in 2A) und Schaltungsverdrahtungsleitungen (beispielsweise 80 in 2A) in dem Peripherieschaltungsbereich PERI verbunden ist und sich in den Peripherieschaltungsbereich PERI erstreckt, und eine Eingangs-/Ausgabe-Kontaktstelle 2210, welche elektrisch mit der I/O-Verbindungsverdrahtung verbunden ist. Jeder der Halbleiterchips 2200 kann ferner obere isolierende Schichten 410 und 420 aufweisen. Die Eingabe-/Ausgabe-Verbindungsverdrahtung dringt durch die oberen isolierenden Schichten 310, 320, 330 und 410, Deckisolierschichten 190 und 290 und das zweite Substrat 101 unter der Eingabe-/Ausgabe-Kontaktstelle 2210 hindurch, um sich in den Peripherieschaltungsbereich PERI zu erstrecken, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Die Halbleiterchips 2200 der 17 können elektrisch miteinander durch Verbindungstrukturen 2400 in der Form von Bondingdrähten verbunden sein, sind aber nicht darauf beschränkt. In der wenigstens einen beispielhaften Ausführungsform jedoch können Halbleiterchips in einem einzelnen Halbleiterpackage wie beispielsweise die Halbleiterchips 2200 der 17 ebenso elektrisch miteinander durch eine Verbindungsstruktur verbunden sein, welche eine Silizium-Durchkontaktierung (TSV) aufweist, etc.
  • Bezug nehmend auf 18 kann in einem Halbleiterpackage 2003A jeder der Halbleiterchips 2200a einen Peripherieschaltungsbereich PERI aufweisen, welcher ein erstes Substrat 11 und Schaltungsverdrahtungsleitungen aufweist, und einen Speicherzellbereich CELL, welcher ein zweites Substrat 101, Speicherstapelstrukturen GS1 und GS2 auf dem zweiten Substrat 101, Kanalstrukturen CH und Trennstrukturen MS (siehe 2B), welche durch die Speicherstapelstrukturen GS1 und GS2 hindurchdringen, Bitleitungen 350, welche elektrisch mit den Kanalstrukturen CH verbunden sind, und Gatekontaktstopfen CP und obere Verdrahtungen 355, welche elektrisch mit den Wortleitungen (siehe 16A) der Speicherstapelstrukturen GS1 und GS2 verbunden sind, aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. Der Peripherieschaltungsbereich PERI kann ferner untere Bondingstrukturen 193a, 193b und 193c aufweisen, und der Zellbereich CELL kann ferner obere Bondingstrukturen 195a, 195b und 195c aufweisen etc.
  • Die oberen Bondingstrukturen 195a und 195b können die erste obere Bondingstruktur 195a aufweisen, welche elektrisch mit den Kanalstrukturen CH verbunden ist, und die zweite obere Bondingstruktur 195b, welche elektrisch mit den Wortleitungen (beispielsweise WL in 16A) der Stapelspeicherstrukturen GS1 und GS2 verbunden ist. Die unteren Strukturen 193a und 193b können die erste untere Bondingstruktur 193a, welche an die erste obere Bondingstruktur 195a gebondet ist, und elektrisch mit den Schaltungselementen 20 des Peripherieschaltungsbereichs PERI verbunden ist, und die zweite untere Bondingstruktur 193b, welche an die obere Bondingstruktur 195b gebondet ist und elektrisch mit den Schaltungselementen 20 des Peripherieschaltungsbereichs PERI verbunden ist, aufweisen, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt.
  • Die unteren Bondingstrukturen 193a und 193b des Peripherieschaltungsbereichs PERI und die oberen Bondingstrukturen 195a und 195b des Zellbereichs CELL können gebondet werden, während sie einander berühren. Gebondete Abschnitte der unteren Bondingstrukturen 193a und 193b und der oberen Bondingstrukturen 195a und 195b können aus beispielsweise Kupfer (Cu) gebildet werden, sind aber nicht darauf beschränkt.
  • Wie in der vergrößerten Ansicht veranschaulicht ist, kann der Speicherzellbereich CELL weiterhin eine erste Dummy-Struktur DS1 und eine zweite Dummy-Struktur DS2 aufweisen, welche in der vertikalen Richtung Z nicht überlappen, ist aber nicht darauf beschränkt. Jeder der Halbleiterchips 2200a kann ferner eine Eingabe-/Ausgabe-Kontaktstelle 2210, welche in der oberen isolierenden Schicht 430 gebildet ist, und eine Eingabe-/Ausgabe-Verbindungsverdrahtung unterhalb der Eingabe-/Ausgabe-Kontaktstelle 2210 aufweisen. Die Eingabe-/Ausgabe-Verbindungsverdrahtung kann elektrisch mit einem Abschnitt der Bondingstrukturen 193c und 195c verbunden sein.
  • Die Halbleiterchips 2200 der 17 und die Halbleiterchips 2200a der 18 können elektrisch miteinander durch die Verbindungsstrukturen 2400 in der Form von Bondingdrähten verbunden sein, die beispielhaften Ausführungsformen sind aber nicht darauf beschränkt. In wenigstens einer beispielhaften Ausführungsform jedoch können Halbleiterchips in einem einzelnen Halbleiterpackage wie beispielsweise die Halbleiterchips 2200 der 17 und/oder die Halbleiterchips 2200a der 18 ebenso elektrisch miteinander durch eine Verbindungsstruktur, welche die Siliziumdurchgangskontaktierung (TSV) aufweist, verbunden sein etc.
  • Wie obenstehend erläutert ist, kann in einer Halbleitervorrichtung gemäß wenigstens einer beispielhaften Ausführungsform eine Dummy-Struktur von einer Stapelstruktur, welche in einer Speicherzelle enthalten ist, beabstandet sein, und eine untere erste Dummy-Struktur und eine obere zweite Dummy-Struktur können angeordnet sein, um in einer vertikalen Richtung nicht zu überlappen, wodurch eine Halbleitervorrichtung, welche eine verbesserte Zuverlässigkeit hat, und ein Datenspeichersystem mit derselben vorgesehen werden.
  • Während verschiedene beispielhafte Ausführungsformen obenstehend veranschaulicht und beschrieben wurden, wird es für einen Fachmann offensichtlich sein, dass Modifikationen und Variationen getätigt werden können, ohne von dem Umfang der erfinderischen Konzepte, wie er durch die beigefügten Ansprüche definiert ist, abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, die Folgendes aufweist: einen Peripherieschaltungsbereich (PERI), welcher ein erstes Substrat (11) und eine Mehrzahl von Schaltungselementen (20) auf dem ersten Substrat (11) aufweist; und wenigstens einen Speicherzellbereich (CELL) auf dem Peripherieschaltungsbereich (PERI), wobei der wenigstens eine Speicherzellbereich (CELL) Folgendes aufweist: ein zweites Substrat (101) auf dem Peripherieschaltungsbereich (PERI); eine Speicherstapelstruktur, welche eine erste Stapelstruktur (GS1) und eine zweite Stapelstruktur (GS2) aufweist, wobei die erste Stapelstruktur (GS1) eine Mehrzahl von ersten Gateelektroden (130; 130aa) und eine Mehrzahl von ersten Zwischenschichtisolierschichten (120; 120aa) aufweist, welche alternierend auf dem zweiten Substrat (101) gestapelt sind, und wobei die zweite Stapelstruktur (GS2) eine Mehrzahl von zweiten Gateelektroden (230; 230aa) und eine Mehrzahl von zweiten Zwischenschichtisolierschichten (220; 220aa) aufweist, welche alternierend auf der ersten Stapelstruktur (GS1) gestapelt sind; eine Mehrzahl von Kanalstrukturen (CH), welche vertikal durch die Speicherstapelstruktur hindurchdringen und mit dem zweiten Substrat (101) verbunden sind, wobei die Mehrzahl von Kanalstrukturen (CH) jeweils eine entsprechende Kanalschicht (140) aufweist; wenigstens eine erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) auf dem zweiten Substrat (101), wobei die wenigstens eine erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) von wenigstens einer Seite der ersten Stapelstruktur (GS1) beabstandet ist, und wobei die wenigstens eine erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) eine Mehrzahl von ersten isolierenden Schichten (170; 170a; 170aa) und eine Mehrzahl von zweiten isolierenden Schichten (180; 180a; 180aa) aufweist, welche alternierend gestapelt sind; wenigstens eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) auf der wenigstens einen ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3), wobei die wenigstens eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) von wenigstens einer Seite der zweiten Stapelstruktur (GS2) beabstandet ist, wobei die wenigstens eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) eine Mehrzahl von dritten isolierenden Schichten (270; 270aa) und eine Mehrzahl von vierten isolierenden Schichten (280; 280aa) aufweist, welche alternierend gestapelt sind; und wenigstens ein Abschnitt der wenigstens einen ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) die wenigstens eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2 3) in einer vertikalen Richtung nicht überlappt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine oberste zweite isolierende Schicht inmitten der Mehrzahl von zweiten isolierenden Schichten (180; 180a; 180aa) der wenigstens einen ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) die wenigstens eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) in der vertikalen Richtung nicht überlappt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei wenigstens ein Abschnitt einer Oberfläche wenigstens einer Seite der wenigstens einen ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) die wenigstens eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2 3) in der vertikalen Richtung nicht überlappt.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die wenigstens eine erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) und die wenigstens eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) eine Mehrzahl von Stufen aufweisen, welche eine Treppenform haben, und wobei eine oberste Stufe der Mehrzahl von Stufen der wenigstens einen ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) eine unterste Stufe der Mehrzahl von Stufen der wenigstens einen zweiten Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) in der vertikalen Richtung nicht überlappt.
  5. Halbleitervorrichtung nach Anspruch 4, wobei eine unterste Stufe der Mehrzahl von Stufen der wenigstens einen ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) die unterste Stufe der Mehrzahl von Stufen der wenigstens einen zweiten Dummy-Struktur (DS2; DS2d; DS2e; DS2_1; DS2_2; DS2_3) in der vertikalen Richtung nicht überlappt.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die Seitenoberflächen (S1) der wenigstens einen ersten Dummy-Struktur (DS1b; DS1e) und der wenigstens einen zweiten Dummy-Struktur (DS2b; DS2e) hinsichtlich einer oberen Oberfläche des zweiten Substrats (101) geneigt sind.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, ferner aufweisend: eine Mehrzahl von Durchkontaktierungsstopfen (CV), welche durch das zweite Substrat (101) und wenigstens eine der wenigstens einen ersten Dummy-Struktur (DS1) und der wenigstens einen zweiten Dummy-Struktur (DS2) hindurchdringen, und wobei die Mehrzahl von Durchkontaktierungsstopfen (CV) elektrisch mit der Mehrzahl von Schaltungselementen (20) des Peripherieschaltungsbereichs (PERI) verbunden ist, und eine Schutzringstruktur (GR) benachbart zu einem Randbereich der Halbleitervorrichtung, wobei die Schutzringstruktur (GR) die erste und zweite Stapelstruktur (GS1, GS2) und wenigstens eine erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) und die wenigstens eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) umgibt, wobei die Schutzringstruktur (GR) durch eine erste und zweite Deckisolierschicht (190; 290) hindurchdringt, und die Schutzringstruktur (GR) mit dem ersten Substrat (11) verbunden ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die wenigstens eine erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) eine Mehrzahl von ersten Dummy-Strukturen ist, und wobei die wenigstens eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) eine Mehrzahl von zweiten Dummy-Strukturen ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei eine Anzahl der Mehrzahl von zweiten Dummy-Strukturen (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) größer als eine Anzahl der Mehrzahl der ersten Dummy-Strukturen (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) ist.
  10. Halbleitervorrichtung nach Anspruch 8, wobei eine Anzahl der Mehrzahl von ersten Dummy-Strukturen (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) größer als eine Anzahl der Mehrzahl von zweiten Dummy-Strukturen (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) ist.
  11. Halbleitervorrichtung, die Folgendes aufweist: einen Peripherieschaltungsbereich (PERI), welcher ein erstes Substrat (11) und eine Mehrzahl von Schaltungselementen (20) aufweist, welche auf dem ersten Substrat (11) vorgesehen ist; ein zweites Substrat (101) auf dem Peripherieschaltungsbereich (PERI); eine Speicherzellstruktur (MC1) auf dem zweiten Substrat (101); und eine Dummy-Struktur auf wenigstens einer Seite der Speicherzellstruktur (MC1), wobei die Dummy-Struktur auf dem zweiten Substrat (101) ist, wobei die Speicherzellstruktur (MC1) Folgendes aufweist: eine erste Stapelstruktur (GS1), welche eine Mehrzahl von ersten Gateelektroden (130; 130aa) und eine Mehrzahl von ersten Zwischenschichtisolierschichten (120; 120aa) aufweist, welche alternierend auf dem zweiten Substrat (101) gestapelt sind; eine zweite Stapelstruktur (GS2), welche eine Mehrzahl von zweiten Gateelektroden (230; 230aa) und eine Mehrzahl von zweiten Zwischenschichtisolierschichten (220; 220aa) aufweist, welche alternierend auf der ersten Stapelstruktur (GS1) gestapelt sind; und eine Mehrzahl von Kanalstrukturen (CH), welche durch die erste Stapelstruktur (GS1) und die zweite Stapelstruktur (GS2) hindurchdringen, wobei die Mehrzahl von Kanalstrukturen (CH) mit dem zweiten Substrat (101) verbunden ist, und wobei die Dummy-Struktur Folgendes aufweist: eine erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) auf dem zweiten Substrat (101), wobei die erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) von der ersten Stapelstruktur (GS1) beabstandet ist, und wobei die erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) eine Mehrzahl von ersten isolierenden Schichten (170; 170a; 170aa) und eine Mehrzahl von zweiten isolierenden Schichten (180; 180a; 180aa) aufweist, welche alternierend gestapelt sind; und eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2 _1; DS2_2; DS2_3) auf dem zweiten Substrat (101), wobei die zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) von der zweiten Stapelstruktur (GS2) und der ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) beabstandet ist, wobei die zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) eine Mehrzahl von dritten isolierenden Schichten (270; 270aa) und eine Mehrzahl von vierten isolierenden Schichten (280; 280aa) aufweist, welche alternierend gestapelt sind; und, wobei eine Mittelachse zwischen Seitenoberflächen der zweiten Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) von einer Mittelachse zwischen Seitenoberflächen der ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) in wenigstens einer Richtung parallel zu einer oberen Oberfläche des zweiten Substrats (101) verschoben ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei eine obere Oberfläche der ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) einer unteren Oberfläche der zweiten Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) nicht zugewandt ist.
  13. Halbleitervorrichtung nach Anspruch 11 oder 12, wobei die erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) die zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2 3) in einer vertikalen Richtung nicht überlappt.
  14. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, ferner aufweisend: eine erste Deckisolierschicht (190), welche die erste Stapelstruktur (GS1) und die erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) bedeckt; und eine zweite Deckisolierschicht (290), welche die zweite Stapelstruktur (GS2) und die zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) bedeckt, und wobei eine obere Oberfläche der ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) die zweite Deckisolierschicht (290) in einer vertikalen Richtung überlappt.
  15. Halbleitervorrichtung nach einem der Ansprüche 11 bis 14, wobei jede der ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) und der zweiten Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) eine Mehrzahl von Stufen aufweist, welche eine Treppenform haben, und wobei eine oberste Stufe der ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) eine unterste Stufe der zweiten Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) in einer vertikalen Richtung nicht überlappt.
  16. Halbleitervorrichtung nach Anspruch 11, wobei die Mittelachse der ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) und die Mittelachse der zweiten Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) von einer Mittelachse zwischen Seitenoberflächen der Speicherzellstruktur (MC1) unter unterschiedlichen Abständen beabstandet sind.
  17. Halbleitervorrichtung nach einem der Ansprüche 11 bis 16, wobei die zweiten isolierenden Schichten (180; 180a; 180aa) und die ersten Gateelektroden (130; 130aa) eine gleiche Dicke bei entsprechenden Höhenniveaus haben, und wobei die vierten isolierenden Schichten (280; 280aa) und die zweiten Gateelektroden (230; 230aa) eine gleiche Dicke bei einem gleichen Höhenniveau haben.
  18. Halbleitervorrichtung nach einem der Ansprüche 11 bis 17, wobei jede der Mehrzahl von ersten isolierenden Schichten (170a) und der Mehrzahl von zweiten isolierenden Schichten (180a) einen ersten Abschnitt (P1) und einen zweiten Abschnitt (P2) aufweist, wobei der zweite Abschnitt (P2) sich von dem ersten Abschnitt (P1) erstreckt, und wobei jeder der zweiten Abschnitte (P2) einen nach unten gerichteten Abschnitt aufweist, welcher in Richtung des ersten Substrats (11) gebogen ist.
  19. Datenspeichersystem, das Folgendes aufweist: eine Halbleiterspeichervorrichtung (10a - 10m; 10_B; 1000; 2200), welche einen Peripherieschaltungsbereich (PERI) aufweist, welcher ein erstes Substrat (11) und Schaltungselemente (20), welche auf dem ersten Substrat (11) vorgesehen sind, ein zweites Substrat (101) auf dem Peripherieschaltungsbereich (PERI), eine Speicherzellstruktur (MC1) auf dem zweiten Substrat (101), eine Dummy-Struktur auf wenigstens einer Seite der Speicherzellstruktur (MC1) und auf dem zweiten Substrat (101) aufweist; und einen Controller (1200; 2002), welcher elektrisch mit der Halbleiterspeichervorrichtung (10a - 10m; 10_B; 1000; 2200) durch eine Eingabe-/Ausgabe-Kontaktstelle verbunden ist und die Halbleiterspeichervorrichtung (10a - 10m; 10_B; 1000; 2200) steuert, wobei die Speicherzellstruktur (MC1) Folgendes aufweist: eine erste Stapelstruktur (GS1), welche eine Mehrzahl von ersten Gateelektroden (130; 130aa) und eine Mehrzahl von ersten Zwischenschichtisolierschichten (120; 120aa) aufweist, welche alternierend auf dem zweiten Substrat (101) gestapelt sind; eine zweite Stapelstruktur (GS2), welche eine Mehrzahl von zweiten Gateelektroden (230; 230aa) und eine Mehrzahl von zweiten Zwischenschichtisolierschichten (220; 220aa) aufweist, welche alternierend auf der ersten Stapelstruktur (GS1) gestapelt sind; und eine Mehrzahl von Kanalstrukturen (CH), welche durch die erste Stapelstruktur (GS1) und die zweite Stapelstruktur (GS2) hindurchdringen, wobei die Mehrzahl von Kanalstrukturen (CH) mit dem zweiten Substrat (101) verbunden ist, wobei die Dummy-Struktur folgendes aufweist: eine erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) beabstandet von der ersten Stapelstruktur (GS1) und auf dem zweiten Substrat (101); und eine zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) auf dem zweiten Substrat (101), wobei die zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) von der zweiten Stapelstruktur (GS2) und der ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) beabstandet ist, und wobei eine Mittelachse zwischen Seitenoberflächen der zweiten Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) von einer Mittelachse zwischen Seitenoberflächen der ersten Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) in wenigstens einer Richtung parallel zu einer oberen Oberfläche des zweiten Substrats (101) verschoben ist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die erste Dummy-Struktur (DS1; DS1a; DS1b; DS1c; DS1d; DS1e; DS1_1; DS1_2; DS1_3) und die zweite Dummy-Struktur (DS2; DS2a; DS2b; DS2d; DS2e; DS2_1; DS2_2; DS2_3) in einer vertikalen Richtung nicht überlappen.
DE102021119273.0A 2020-09-25 2021-07-26 Halbleitervorrichtung und Datenspeichersystem mit derselben Pending DE102021119273A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200124633A KR20220041982A (ko) 2020-09-25 2020-09-25 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR10-2020-0124633 2020-09-25

Publications (1)

Publication Number Publication Date
DE102021119273A1 true DE102021119273A1 (de) 2022-03-31

Family

ID=80624719

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021119273.0A Pending DE102021119273A1 (de) 2020-09-25 2021-07-26 Halbleitervorrichtung und Datenspeichersystem mit derselben

Country Status (5)

Country Link
US (1) US20220102369A1 (de)
JP (1) JP2022054427A (de)
KR (1) KR20220041982A (de)
CN (1) CN114256264A (de)
DE (1) DE102021119273A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230059617A (ko) * 2021-10-26 2023-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
US10347654B1 (en) * 2018-05-11 2019-07-09 Sandisk Technologies Llc Three-dimensional memory device employing discrete backside openings and methods of making the same

Also Published As

Publication number Publication date
JP2022054427A (ja) 2022-04-06
KR20220041982A (ko) 2022-04-04
US20220102369A1 (en) 2022-03-31
CN114256264A (zh) 2022-03-29

Similar Documents

Publication Publication Date Title
DE102019122665A1 (de) Halbleitervorrichtung
DE102021120369A9 (de) Halbleitervorrichtung und elektronisches system
US20240215253A1 (en) Semiconductor devices and data storage systems including the same
US20220189988A1 (en) Semiconductor devices and data storage systems including the same
DE102021119273A1 (de) Halbleitervorrichtung und Datenspeichersystem mit derselben
DE102021120636A1 (de) Halbleitervorrichtung und elektronisches system mit derselben
DE102020108091B4 (de) Halbleitervorrichtung
US20220392916A1 (en) Semiconductor devices and data storage systems including the same
KR20240046982A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
CN115715088A (zh) 半导体器件和包括其的数据存储系统
DE102022203724A1 (de) Halbleiterspeichervorrichtung und herstellungsverfahren der halbleiterspeichervorrichtung
DE102021123608A1 (de) Halbleitervorrichtung und Datenspeichersystem mit derselben
DE102021113524A1 (de) Halbleitervorrichtungen und Datenspeichersysteme mit denselben
US20230301101A1 (en) Semiconductor devices and data storage systems including the same
US20220367359A1 (en) Semiconductor devices and data storage systems including the same
US20230081373A1 (en) Semiconductor device and data storage system including the same
US20230389322A1 (en) Semiconductor device and electronic system including the same
US20240081064A1 (en) Semiconductor devices and data storage systems including the same
US20220406812A1 (en) Semiconductor devices and data storage systems including the same
KR20230145774A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20240015330A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
KR20240018094A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220016250A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220140088A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230157148A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115000

Ipc: H10B0069000000

R016 Response to examination communication