KR20220016250A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

반도체 장치 및 이를 포함하는 데이터 저장 시스템 Download PDF

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KR20220016250A
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견동민
송민영
윤장근
이영호
조영선
허창현
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판은 제1 영역의 제1 리세스 및 제2 영역의 제2 리세스를 갖고, 상기 제2 리세스의 하단은 상기 제1 리세스의 하단보다 낮은 레벨에 배치되고; 상기 기판 상에 수직 방향으로 이격되어 적층되고, 상기 기판의 상기 제2 영역 상에서 계단 형태로 연장되는 패드부들을 갖는 게이트 전극들; 상기 기판의 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 수직 구조물들, 상기 수직 구조물들의 각각은 상기 기판과 접촉하는 에피택셜층 및 상기 에피택셜층의 상부와 접촉하는 반도체층을 포함하고; 및 상기 기판의 상기 제2 영역 상에서 상기 게이트 전극들의 상기 패드부들을 관통하고, 상기 제2 리세스와 중첩하는 더미 수직 구조물들을 포함하고, 상기 수직 구조물들은 제1 수직 구조물 및 상기 제1 수직 구조물보다 상기 제2 영역과 가까운 위치에 배치되는 제2 수직 구조물을 포함하고, 상기 제2 수직 구조물은 상기 제1 리세스와 중첩하고, 상기 제2 수직 구조물의 하단은 상기 제1 수직 구조물의 하단보다 낮은 레벨에 배치된다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판은 제1 영역의 제1 리세스 및 제2 영역의 제2 리세스를 갖고, 상기 제2 리세스의 하단은 상기 제1 리세스의 하단보다 낮은 레벨에 배치되고; 상기 기판 상에 수직 방향으로 이격되어 적층되고, 상기 기판의 상기 제2 영역 상에서 계단 형태로 연장되는 패드부들을 갖는 게이트 전극들; 상기 기판의 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 수직 구조물들, 상기 수직 구조물들의 각각은 상기 기판과 접촉하는 에피택셜층 및 상기 에피택셜층의 상부와 접촉하는 반도체층을 포함하고; 및 상기 기판의 상기 제2 영역 상에서 상기 게이트 전극들의 상기 패드부들을 관통하고, 상기 제2 리세스와 중첩하는 더미 수직 구조물들을 포함하고, 상기 수직 구조물들은 제1 수직 구조물 및 상기 제1 수직 구조물보다 상기 제2 영역과 가까운 위치에 배치되는 제2 수직 구조물을 포함하고, 상기 제2 수직 구조물은 상기 제1 리세스와 중첩하고, 상기 제2 수직 구조물의 하단은 상기 제1 수직 구조물의 하단보다 낮은 레벨에 배치될 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 영역의 제1 리세스 및 제2 영역의 제2 리세스를 갖는 기판, 상기 기판 상에 서로 이격되어 적층되는 게이트 전극들, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 수직 구조물들, 상기 제2 영역 상에서 상기 게이트 전극들을 관통하는 더미 수직 구조물들, 주변 회로, 및 상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 수직 구조물들은, 상기 제1 리세스와 이격된 제1 수직 구조물 및 상기 제2 리세스와 중첩하는 제2 수직 구조물을 포함하고, 상기 제1 수직 구조물은 제1 레벨에서 상기 기판과 접촉하는 제1 에피택셜층을 포함하고, 상기 제2 수직 구조물은 상기 제1 레벨보다 낮은 제2 레벨에서 상기 기판과 접촉하는 제2 에피택셜층을 포함하고, 상기 더미 수직 구조물들 중 적어도 일부는 상기 제2 레벨보다 낮은 제3 레벨에서 상기 기판과 접촉하는 더미 에피택셜층을 포함할 수 있다.
기판에 깊이가 다른 리세스들을 형성함으로써, 수직 구조물들의 불량을 개선할 수 있어, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 'A' 영역을 확대하여 도시하는 부분 확대 평면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 평면도들이다.
도 8a 내지 도 13b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 15는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 16은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 1은 평면적 관점에서 반도체 장치의 레이아웃을 개략적으로 도시한다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 'A' 영역을 확대하여 도시하는 부분 확대 평면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 3a는 도 2의 반도체 장치의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시하고, 도 3b는 도 2의 반도체 장치의 절단선 Ⅱ-Ⅱ' 를 따른 단면을 도시한다
도 1 내지 도 3b를 참조하면, 반도체 장치(100)는 기판(101), 기판(101) 상에 교대고 적층되는 층간 절연층들(120) 및 게이트 전극들(130)을 포함하는 적층 구조물(ST), 적층 구조물(ST)을 관통하는 수직 구조물들(VS)과 더미 수직 구조물들(DS), 및 적층 구조물(ST)을 관통하며 일 방향으로 연장되는 분리 구조물들(MS1, MS2a, MS2b)을 포함할 수 있다. 반도체 장치(100)는 게이트 전극들(130) 및 수직 구조물들(VS) 중 채널 구조물들(CH)을 포함하는 메모리 셀 어레이들이 배치되는 영역을 제공할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 기판(101)은 단결정 실리콘 기판일 수 있다. 기판(101)은 예를 들어, 불순물을 포함하는 다결정 실리콘을 포함할 수 있다. 기판(101)에서, 불순물을 포함하는 다결정 실리콘으로 형성되는 영역은 공통 소스 영역을 포함할 수 있다.
기판(101)은 메모리 셀 어레이 영역(MCA) 아래의 제1 영역에 배치되는 제1 리세스(RS1) 및 계단 영역(ER) 아래의 제2 영역에 배치되는 제2 리세스(RS2)를 포함할 수 있다. 제2 리세스(RS2)의 하단은 제1 리세스(RS1)의 하단보다 낮은 레벨에 배치될 수 있다. 기판(101)의 상면을 기준으로 할 때, 제1 리세스(RS1)의 깊이는 제2 리세스(RS2)의 깊이보다 얕을 수 있다. 제1 리세스(RS1)는 수직 구조물들(VS)의 배열들 중 가장자리 부분에 배열되는 구조물들, 예를 들어, 상기 제2 영역에 최인접한 수직 구조물들(CHe)과 적어도 일부 중첩하도록 배치될 수 있다. 제1 리세스(RS1)는 분리 구조물들(MS1, MS2a, MS2b) 중 적어도 일부와 중첩하도록 배치될 수 있다.
제1 리세스(RS1)에는 제1 절연층(102)이 배치될 수 있고, 제2 리세스(RS2)에는 제2 절연층(103)이 배치될 수 있다. 기판(101)과 적층 구조물(ST) 사이에 하부 층간 절연층(110)이 배치될 수 있다. 하부 층간 절연층(110)은 제1 절연층(102) 및 제2 절연층(103)과 일체로 형성되거나 또는 별도의 공정 단계에서 형성될 수 있다. 제2 절연층(103)은 제1 절연층(102)보다 낮은 레벨에 배채될 수 있다.
적층 구조물(ST)은 도 1에 도시된 것과 같이, 평면에서 메모리 셀 어레이 영역(MCA) 및 메모리 셀 어레이 영역(MCA)의 적어도 일 측을 둘러싸는 계단 영역(ER)을 포함할 수 있다.
메모리 셀 어레이 영역(MCA)은 게이트 전극들(130)이 Z 방향으로 이격되어 적층되며, 채널 구조물들(CH)이 배치되는 영역일 수 있다. 메모리 셀 어레이 영역(MCA)은 게이트 전극들(130) 중 최상위 게이트 전극(130U)이 적층 구조물(ST)과 Z 방향으로 중첩하는 적층 구조물(ST)의 일부 영역일 수 있다. 예를 들어, 메모리 셀 어레이 영역(MCA)은 최상위 게이트 전극(130U)의 단부들(EP) 사이의 내부 영역이 적층 구조물(ST)과 Z 방향으로 중첩하는 적층 구조물(ST)의 일부 영역일 수 있다.
계단 영역(ER)은 게이트 전극들(130)이 계단 형태를 이루며 연장되는 영역일 수 있다. 계단 영역(ER)은 도 1에 도시된 것과 같이, 평면에서 메모리 셀 어레이 영역(MCA)을 둘러싸도록 배치될 수 있다. 계단 영역(ER)은 계단 형태를 이루는 게이트 전극들(130)이 게이트 콘택 플러그들(170)과 연결되기 위한 패드부들(130P)을 제공하는 영역일 수 있다. 패드부들(130P)은 계단 형태를 이룰 수 있다. 계단 영역(ER) 중 일부 영역에는, 게이트 콘택 플러그들(170)을 기판(101) 아래에 배치되는 주변 회로 소자들과 전기적으로 연결하기 위한 관통 배선 영역이 제공될 수도 있다.
게이트 전극들(130)은 메모리 셀 어레이 영역(MCA)에서 기판(101) 상에 Z 방향으로 이격되어 적층될 수 있다. 게이트 전극들(130)은 제1 분리 구조물들(MS1)에 의해 분리되어 X 방향으로 연장될 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들, 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 메모리 셀들을 이루는 상기 메모리 게이트 전극들의 개수에 따라, 반도체 장치(100)의 저장 용량이 결정될 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상기 상부 게이트 전극들의 상부 및/또는 상기 하부 게이트 전극들의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극을 더 포함할 수 있다.
게이트 전극들(130)은 X 방향에서 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130) 중 하위의 게이트 전극(130)이 상위의 게이트 전극(130)보다 길게 연장되어 상부로 노출되는 패드 영역을을 가질 수 있다. 게이트 전극들(130)의 계단 구조는 특별히 제한되지 않는다. 예를 들어, 게이트 전극들(130)은 한 쌍의 제1 분리 구조물들(MS1) 사이에서 X 방향으로 단차 구조를 이루면서, Y 방향으로도 단차 구조를 이룰 수 있다.
게이트 전극들(130)은 X 방향으로 연장되는 제1 분리 구조물(MS1)에 의하여 Y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 구조물들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130)은 각각 제1 층 및 제2 층을 포함할 수 있다. 상기 제1 층은 제2 층의 상면 및 하면을 덮고, 수직 구조물(VS)과 상기 제2 층의 사이로 연장될 수 있다. 상기 제1 층은 알루미늄 산화물(AlO) 등과 같은 고유전체 물질을 포함할 수 있고, 상기 제2 층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속-반도체 화합물을 포함할 수 있다. 게이트 전극들은 게이트 콘택 플러그들(170)과 각각 연결될 수 있다.
층간 절연층들(120)은 메모리 셀 어레이 영역(MCA)에서 게이트 전극들(130) 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 수직 방향(Z)에서 서로 이격되어 적층될 수 있고, X 방향으로 연장될 수 있다. 층간 절연층들(120)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 절연성 물질을 포함할 수 있다. 층간 절연층들(120) 중 일부는 서로 다른 두께를 가질 수도 있다.
수직 구조물들(VS)은 도 2에 도시된 것과 같이, 각각 하나의 메모리 셀 스트링을 이루며, 메모리 셀 영역(MCA)에서 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 수직 구조물들(VS)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 수직 구조물들(VS)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 폭이 좁아지는 경사진 측면을 가질 수 있다.
수직 구조물들(VS) 내에는 채널층(140)이 배치될 수 있다. 수직 구조물들(VS) 내에서 채널층(140)은 내부의 코어 절연층(147)을 둘러싸는 환형(annular)으로 형성될 수 있다. 채널층(140)은 하부에서 에피택셜층(105)과 접촉하며 상부 기판(101)과 전기적으로 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
수직 구조물들(VS)에서 채널층(140) 상에 채널 패드(149)가 배치될 수 있다. 채널 패드(149)는 코어 절연층(147)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(149)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 채널 패드(149)는 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 정보 저장층 및 블록킹층을 포함할 수 있다. 터널링층은 전하를 상기 정보 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 정보 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
수직 구조물들(VS)은 도 2a에 도시된 것과 같이, 적층 구조물(ST)의 게이트 전극들(130)을 Z 방향으로 관통하고 기판(101)과 접촉할 수 있다. 수직 구조물들(VS)에서 채널층(140)과 기판(101) 사이에 에피택셜층(105)이 배치될 수 있다. 에피택셜층(105)은 상부 기판(101)과 접촉하며, 적어도 하나의 게이트 전극(130L)의 측면에 인접하게 배치될 수 있다. 에피택셜층(105)은 기판(101)을 일부 리세스하여 배치될 수 있다. 에피택셜층(105)의 상면의 높이는 최하위 게이트 전극(130L)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(105)은 상면을 통해 채널층(140)과 연결될 수 있다. 에피택셜층(105) 및 이와 인접하는 하부 게이트 전극(130L) 사이에는 하부 절연층(106)이 배치될 수 있다.
수직 구조물들(VS)은 제1 수직 구조물(CH) 및 제1 수직 구조물(CH)보다 상기 제2 영역에 가까운 위치에 배치되는 제2 수직 구조물(CHe)을 포함할 수 있다. 예를 들어, 제1 수직 구조물(CH)은 메모리 셀 어레이를 이루는 채널 구조물일 수 있으며, 제2 수직 구조물(CHe)은 메모리 셀 어레이 영역(MCA)에 배치되는 수직 구조물들(VS) 중 게이트 전극들(130)의 패드부들(130P)에 가장 인접하며 실질적으로 메모리 셀 스트링으로 동작하지 않는 더미 채널 구조물일 수 있다. 예를 들어, 제1 수직 구조물들(CH)은 상부 배선 구조물과 전기적으로 연결되지만, 제2 수직 구조물들(CHe)은 상부 배선 구조물과 전기적으로 분리되어, 제2 수직 구조물들(CHe)에는 전기적인 신호가 인가되지 않을 수 있다. 또는, 제2 수직 구조물들(CHe)은 전기적 신호가 인가되지 않는 상부 더미 배선 구조물과 전기적으로 연결될 수도 있다.
제2 수직 구조물(CHe)은 제1 리세스(RS1)와 중첩하도록 배치될 수 있다. 제2 수직 구조물(CHe)의 하단은 제1 수직 구조물(CH)의 하단보다 낮은 레벨에 배치될 수 있다. 예를 들어, 제1 수직 구조물(CH)은 기판(101)과 제1 레벨에서 접촉하는 제1 에피택셜층(105)을 포함하고, 제2 수직 구조물(CHe)은 상기 제1 레벨보다 낮은 제2 레벨에서 기판(101)과 접촉하고, 제1 에피택셜층(105)의 상단보다 낮거나 그와 동일한 레벨에 위치하는 상단을 갖는 제2 에피택셜층(105e)을 포함할 수 있다. 제2 에피택셜층(105e)은 제1 리세스(RS1)의 하단 아래로 연장되어 기판(101) 내에 배치될 수 있으며, 그 하단은 제1 에피택셜층(105)의 하단보다 낮은 레벨에 배치될 수 있다.
메모리 셀 어레이 영역(MCA)에 배치되는 수직 구조물들(VS) 중 가장자리에 배치되는 수직 구조물들(CHe)은 홀(hole) 크기가 다른 수직 구조물들(CH)보다 상대적으로 작게 형성될 수 있다. 이 경우, 기판(101)으로부터 성장되는 에피택셜층이 최하위 게이트 전극(130L) 상부에 배치되는 게이트 전극(130)의 측면 상까지 형성될 수 있어, 상대적으로 그 상단의 높이가 높게 형성될 수 있다. 이로 인해, 에피택셜층과 최하위 게이트 전극(130L) 상부에 배치되는 게이트 전극(130) 사이에서 브릿지(bridge)와 같은 패턴 불량이 발생한다. 본 발명의 예시적인 실시예에 의하면, 메모리 셀 어레이 영역(MCA)의 소정의 영역 아래에서, 기판(101) 내에 제1 리세스(RS1)를 미리 형성함으로써, 수직 구조물들(CH) 중 가장자리의 수직 구조물들(CHe)이 형성될 홀들의 하단 높이를 낮출 수 있다. 따라서, 상기 홀들의 하부에서 기판(101)으로부터 성장된 에피택셜층(105e)의 상단의 높이가 상대적으로 높아지지 않게 할 수 있고, 상기 패턴 불량의 발생을 방지 또는 최소화할 수 있다.
더미 수직 구조물(DS)은 도 1에 도시된 것과 같이, 계단 영역(ER)에 배치될 수 있다. 더미 수직 구조물(DS)은 수직 구조물(VS)과 유사하게 행과 열을 이루면서 서로 이격되어 배치될 수 있고, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 더미 수직 구조물(DS)은 패드부들(130P)을 관통하고, 제2 리세스(RS2)와 중첩하도록 배치될 수 있다. 더미 수직 구조물(DS)의 더미 에피택셜층(105d)은 상기 제2 레벨보다 낮은 제3 레벨에서 기판(101)과 접촉할 수 있다. 더미 수직 구조물(DS)은 수직 구조물(VS)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 장치(100)의 동작 시 실질적인 기능을 수행하지 않을 수 있다. 더미 수직 구조물(DS)은 수직 구조물(VS)보다 큰 크기를 가질 수 있다. 더미 수직 구조물(DS)의 상면은 도 2에 도시된 것과 같이, 장축 및 단축을 갖는 타원 또는 바(bar) 형상을 가질 수 있다. 예시적인 실시예에서, 더미 수직 구조물(DS)은 수직 구조물(VS)과 다른 구조를 가질 수 있으며, 예를 들어, 내부가 실리콘 산화물과 같은 절연 물질로 이루어질 수도 있다.
제1 및 제2 분리 구조물들(MS1, MS2a, MS2b)은 메모리 셀 어레이 영역(MCA) 및 계단 영역(ER)에서 제1 방향(X)을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 구조물들(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 제1 분리 구조물들(MS1)과 제2 분리 구조물(MS2a, MS2b)은 제2 방향(Y)에서 일정한 패턴을 이루도록 배치될 수 있으며, 제2 분리 구조물들(MS2a, MS2b)은 제1 방향(X)을 따른 일직선 상에 서로 이격되어 배치될 수 있다. 제1 분리 구조물들(MS1)은 제2 방향(Y)을 따라 서로 이격되어 배치될 수 있으며, 게이트 전극들(130)을 제2 방향(Y)에서 서로 이격시킬 수 있다. 제1 및 제2 분리 구조물(MS1, MS2a, MS2b)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결되는 관통 분리 구조물일 수 있다. 분리 구조물들(MS1, MS2a, MS2b)의 각각은 도전층(109) 및 도전층(109)의 양 측에 배치되는 분리 절연층들(107)을 포함할 수 있다. 도전층(109)은 기판(101)과 접촉할 수 있으며, 분리 절연층들(107)의 하단보다 아래로 연장될 수 있으나, 이에 한정되지는 않는다.
제2 분리 구조물들(MS2a, MS2b)은 한 쌍의 제1 분리 구조물들(MS1)의 사이에서 제2 방향(Y)으로 소정의 간격으로 이격되어 배치된 제2 중앙 분리 구조물들(MS2a) 및 제1 분리 구조물(MS1)과 제2 중앙 분리 구조물(MS2a)의 사이 및 제2 중앙 분리 구조물들(MS2a)의 사이에서 제2 방향(Y)으로 소정의 간격으로 이격되어 배치된 제2 보조 분리 구조물들(MS2b)을 포함할 수 있다.
제2 중앙 분리 구조물들(MS2a)은 메모리 셀 어레이 영역(MCA) 및 계단 영역(ER) 전체에 걸쳐 배치될 수 있다. 제2 보조 분리 구조물들(MS2b)은 계단 영역(ER)만 배치될 수 있다. 제2 중앙 분리 구조물들(MS2a)은 일직선 상에서 소정 간격으로 분리되어 복수개로 배치될 수 있다. 제2 보조 분리 구조물들(MS2b)은 일직선 상에서 소정 간격으로 분리되어 복수개로 배치될 수 있다.
분리 구조물들(MS1, MS2a, MS2b) 중 적어도 일부는 제1 리세스(RS1)와 중첩할 수 있다. 분리 구조물들(MS1, MS2a, MS2b) 중 적어도 일부는 제1 리세스(RS1)와 이격되는 제1 부분 및 제1 리세스(RS1)와 중첩하는 제2 부분을 포함할 수 있고, 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 배치될 수 있다.
상부 분리 구조물(150)은 분리 구조물들(MS1, MS2a)의 사이에서 X 방향으로 연장될 수 있다. 상부 분리 구조물(150)은 게이트 전극들(130) 중 최상위 게이트 전극들(130U)을 포함하는 상부 게이트 전극들(130)을 Y 방향에서 서로 분리시킬 수 있다. 예를 들어, 상부 분리 구조물(150)은 최상위 게이트 전극(130U)과 그 아래에 배치되는 차상위 게이트 전극(130)을 관통할 수 있다. 상부 분리 구조물(150)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 구조물(150)에 의해 분리된 상부 게이트 전극들(130)은 반도체 장치(100)에서 서로 다른 스트링 선택 라인을 이룰 수 있다. 상부 분리 구조물(150)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
상부 캡핑층(160)은 적층 구조물(ST) 상에 배치되어, 수직 구조물들(VS), 더미 수직 구조물들(DS), 및 상부 분리 구조물(150) 각각의 측면들 일부를 덮도록 배치될 수 있다. 상부 캡핑층(160)의 상면은 수직 구조물들(VS)의 상면들 및 더미 수직 구조물들(DS)의 상면들과 실질적으로 공면을 이룰 수 있다. 상부 절연층(191)은 상부 캡핑층(160) 상에 배치될 수 있다. 상부 캡핑층(160) 및 상부 절연층(191)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산탄화물과 같은 물질로 이루어질 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 4는 도 3a에 대응하는 영역을 도시한다.
도 4를 참조하면, 반도체 장치(100A)의 최하위 게이트 전극(130L)은 기판(101)의 리세스들(RS1, RS2)에 대응하여 복수의 절곡부들(BP1, BP2)을 포함할 수 있다. 예를 들어, 복수의 절곡부들(BP1, BP2)은 제1 리세스(RS1)에 의한 단차 상에 제공되는 제1 절곡부(BP1) 및 제2 리세스(RS2)에 의한 단차 상에 제공되는 제2 절곡부(BP2)를 포함할 수 있다. 제2 절곡부(BP2)는 제1 절곡부(BP1)보다 낮은 레벨에 배치될 수 있다.
도 5 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 평면도들이다. 도 5 내지 도 7은 도 2의 반도체 장치의 'A' 영역에 대응하는 영역을 도시한다.
도 5를 참조하면, 반도체 장치(100B)의 제1 리세스(RS1b)는 예를 들어, Y 방향으로 연장되는 라인 모양의 패턴으로 기판(101)에 형성될 수 있다. 제1 리세스(RS1b)와 중첩하는 제2 수직 구조물들(CHe)의 하단들은, 제1 리세스(RS1b)와 중첩하지 않는 제1 수직 구조물들(CH)의 하단들보다 낮은 레벨에 배치될 수 있다.
도 6을 참조하면, 반도체 장치(100C)의 제1 리세스(RS1c)는 도 5와 비교하여 보다 넓은 면적으로 메모리 셀 어레이 영역(MCA)에 배치될 수 있다. 제1 리세스(RS1c)와 중첩하는 제2 수직 구조물들(CHe)의 개수는 도 5와 비교할 때 더 많을 수 있다.
도 7을 참조하면, 반도체 장치(100D)의 제1 리세스(RS1d)는 도 6과 유사하게 제2 수직 구조물들(CHe)과 중첩하되, 분리 구조물들(MS1, MS2a, MS2b)과 중첩하지 않을 수 있다.
제2 수직 구조물들(CHe)의 패턴 불량 발생을 방지하기 위해, 기판(101)에 제1 리세스가 형성되는 영역의 배치 또는 모양은 실시예들에 따라 다양하게 변경될 수 있다.
도 8a 내지 도 13b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 8a 및 도 8b를 참조하면, 기판(101)을 식각하여 제1 리세스(RS1)를 형성할 수 있다. 제1 리세스(RS1)는 도 2에 도시된 것과 같이, 계단 영역(ER)에 인접한 메모리 셀 어레이 영역(MCA)의 일부 영역에 소정의 패턴을 갖도록 형성될 수 있다. 제1 리세스(RS1)를 형성하고, 제1 리세스(RS1)를 채우는 제1 절연층(102)을 형성할 수 있다. 제1 리세스(RS1)는 하부로 갈수록 폭이 좁아질 수 있으나, 이에 한정되지는 않는다. 제1 절연층(102)을 형성하는 것은 제1 리세스(RS1)를 절연성 물질로 매립한 후, 상기 절연성 물질에 대하여 식각 공정 또는 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 기판(101)을 식각하여 제1 리세스(RS1)보다 깊은 깊이를 갖는 제2 리세스(RS2)를 형성할 수 있다. 제2 리세스(RS2)는 계단 영역(ER)에서 소정의 패턴을 갖도록 형성될 수 있다. 제2 리세스(RS2)를 형성하고, 제2 리세스(RS2)를 채우는 제2 절연층(103)을 형성할 수 있다. 제2 절연층(103)을 형성하면서, 기판(101)의 상면 상에 하부 층간 절연층(110)이 동시에 형성될 수 있다. 다만, 이에 한정되지는 않고, 제2 리세스(RS2)를 채우는 제2 절연층(103)을 형성한 이후에, 기판(101) 상에 하부 층간 절연층(110)을 형성할 수도 있다.
도 10a 및 도 10b를 참조하면, 희생층들(118) 및 층간 절연층들(120)을 교대로 적층하고, 희생층들(118)이 X 방향에서 서로 다른 길이로 연장되도록 희생층들(118)의 일부 및 층간 절연층들(120)의 일부를 제거할 수 있다.
희생층들(118)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(118)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물로 이루어지고, 희생층들(118)은 실리콘 질화물로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
계단 영역(ER)에서 상부의 희생층들(118)이 하부의 희생층들(118)보다 짧게 연장되도록, 희생층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(118)은 계단 형상을 이룰 수 있다. 실시예들에 따라, 희생층들(118)이 상부의 희생층들(118)보다 길게 연장되어 노출되는 영역들에 희생층들(118)을 이루는 물질을 추가로 증착하여, 희생층들(118)이 단부에서 상대적으로 두꺼운 두께를 갖도록 형성할 수 있다.
희생층들(118) 및 층간 절연층들(120)을 형성하는 과정에서, 최하위의 희생층(118L)을 형성한 후 패터닝 공정 및 절연 물질의 증착 공정을 수행하여, 하부 분리 영역(GS)을 형성할 수 있다.
도 11을 참조하면, 도 10a와 달리, 희생층들(118)을 중 최하위의 희생층(118L)은 제1 리세스(RS1) 및 제2 리세스(RS2)에 의해 제공되는 단차들에 대응하는 절곡부들(BP1, BP2)을 포함하도록 형성될 수 있다. 예를 들어, 최하위 희생층(118L)의 계단 영역(ER)에 배치되는 부분은, 최하위 희생층(118L)의 메모리 셀 어레이 영역(MCA)에 배치되는 부분보다 낮은 레벨에 배치될 수 있다. 최하위 희생층(118L)은 메모리 셀 어레이 영역(MCA)에서도 레벨에 서로 다른 부분들을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 희생층들(118) 및 층간 절연층들(120)의 몰드 구조물을 관통하는 수직 구조물들(VS) 및 더미 수직 구조물들(DS)을 형성하고고, 상기 몰드 구조물을 관통하며 X 방향으로 연장되는 분리 개구부(OP)를 형성할 수 있다.
먼저, 별도의 마스크층을 이용하여 상기 몰드 구조물 상에 상부 분리 구조물(150)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생층들(118) 및 층간 절연층들(120)을 제거할 수 있다. 희생층들(118) 및 층간 절연층들(120)이 제거된 영역에 절연 물질을 증착하여, 상부 분리 구조물(150)을 형성할 수 있다. 상부 분리 구조물(150)은 희생층들(118)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 다음으로 상기 몰드 구조물을 덮는 상부 캡핑층(160)을 형성할 수 있다.
수직 구조물들(VS) 및 더미 수직 구조물들(DS)은 희생층들(118) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 개구 내에 형성될 수 있다. 상기 몰드 구조물의 높이로 인하여, 수직 구조물들(VS) 및 더미 수직 구조물들(DS)의 측면들은 기판(101)의 상면에 수직하지 않을 수 있다. 수직 구조물들(VS)은 메모리 셀 어레이 영역(MCA)에서 상기 몰드 구조물을 관통하고, 더미 수직 구조물들(DS)은 계단 영역(ER)에서 상기 몰드 구조물을 관통할 수 있다. 더미 수직 구조물들(DS) 중 일부가 관통하는 희생층들(118)의 개수는 수직 구조물들(VS)이 관통하는 희생층들(118)의 개수보다 적을 수 있다. 수직 구조물들(VS) 및 더미 수직 구조물들(DS)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 실시예들에 따라, 더미 수직 구조물들(DS)은 제2 절연층(103)을 완전히 관통하지 않고, 기판(101)과 접촉되지 않을 수도 있다.
상기 홀 형태의 개구 내에서 기판(101)으로부터 에피택셜층들(105, 105e)을 형성 또는 성장시킬 수 있다. 에피택셜층들(105, 105e)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층들(105, 105e)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층들(105, 105e)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 저마늄 혹은 단결정 저마늄을 포함할 수 있다.
게이트 유전층(145)은 균일한 두께를 갖도록 상기 홀 형태의 개구 내에 형성될 수 있다. 게이트 유전층(145) 상에 채널층(140)을 형성할 수 있다. 채널층(140)은 에피택셜층들(105, 105e)과 접촉할 수 있도록 게이트 유전층(145)의 하부 부분을 관통할 수 있다. 코어 절연층(147)은 상기 홀 형태의 개구를 채우도록 형성되며, 절연 물질로 형성될 수 있다. 코어 절연층(147)을 상부로부터 일부 제거한 후, 채널층(140)과 접촉하는 채널 패드(149)를 형성할 수 있다.
본 단계에서, 더미 수직 구조물들(DS)은 수직 구조물들(VS)과 함께 형성되며, 더미 수직 구조물들(DS) 내에는 더미 에피택셜층(105d), 더미 게이트 유전층(145d), 더미 채널층(140d), 더미 코어 절연층(147d), 더미 채널 패드(149d)가 형성될 수 있다. 더미 에피택셜층(105d)은 에피택셜층들(105, 105e)보다 큰 폭 및 작은 두께를 갖도록 형성될 수 있다.
분리 개구부(OP)를 형성하기 이전에, 수직 구조물들(VS) 및 더미 수직 구조물들(DS) 상에 상부 절연층(191)을 형성할 수 있다. 분리 개구부(OP)는 상기 몰드 구조물을 관통하며, 하부에서 기판(101)의 일부를 노출시킬 수 있다.
도 13a 및 도 13b를 참조하면, 분리 개구부(OP)를 통해 희생층들(118)을 제거할 수 있다.
분리 개구부(OP)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 몰드 구조물을 이방성 식각함으로써 형성될 수 있다. 분리 개구부(OP)는 제1 및 제2 분리 구조물들(MS1, MS2a, MS2b)에 대응되는 위치에 트렌치 형태로 형성될 수 있다. 따라서, 분리 개구부(OP)는 X 방향을 따라 연장되도록 형성되며, 일부는 메모리 셀 어레이 영역(MCA) 및 계단 영역(ER) 전체를 따라 연장되고, 일부는 계단 영역(ER)에서만 연장될 수 있다.
희생층들(118)은 식각 공정을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 수평 개구부들(LT)이 형성될 수 있으며, 상기 수평 개구부들(LT)을 통해 수직 구조물들(VS)의 게이트 유전층(145)의 일부 측벽들 및 층간 절연층(120)의 측면들이 노출될 수 있다.
다음으로, 도 3a 및 도 3b를 참조하면, 수평 개구부들(LT)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 분리 개구부(OP) 내에 분리 절연층(107) 및 도전층(109)을 형성할 수 있다.
게이트 전극들(130)은 금속, 금속 질화물, 다결정 실리콘, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 분리 개구부(OP)는 게이트 전극들(130)을 형성하기 위한 물질의 전달 패스를 제공할 수 있다. 게이트 전극들(130)을 형성한 후 분리 개구부(OP) 내에 증착된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수도 있다. 이후, 분리 개구부(OP)의 측면들을 덮는 분리 절연층(107)을 형성하고, 분리 개구부(OP)를 채우며 기판(101)과 접촉하는 도전층(109)을 형성하여, 분리 구조물들(MS1, MS2a, MS2b)을 형성할 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 14를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 7을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 15는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 15를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 14의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 7을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 16은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 16은 도 15의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 15의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 16을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 15 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 15과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 14 참조)과 전기적으로 연결되는 게이트 콘택 플러그들을 포함할 수 있다. 도 1 내지 도 7을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각은 기판(101), 기판(101) 내의 제1 리세스(RS1) 및 제2 리세스(RS2), 기판(101) 상의 적층 구조물(ST), 하단 깊이가 다른 제1 수직 구조물(CH) 및 제2 수직 구조물(CHe)을 포함하는 수직 구조물들(VS), 및 더미 수직 구조물들(CHe)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 15 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
ER: 계단 영역 DS: 더미 수직 구조물
MCA: 메모리 셀 어레이 영역 MS: 분리 구조물
RS: 리세스 ST: 적층 구조물
101: 기판 110: 하부 층간 절연층
120: 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층

Claims (10)

  1. 기판, 상기 기판은 제1 영역의 제1 리세스 및 제2 영역의 제2 리세스를 갖고, 상기 제2 리세스의 하단은 상기 제1 리세스의 하단보다 낮은 레벨에 배치되고;
    상기 기판 상에 수직 방향으로 이격되어 적층되고, 상기 기판의 상기 제2 영역 상에서 계단 형태로 연장되는 패드부들을 갖는 게이트 전극들;
    상기 기판의 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 수직 구조물들, 상기 수직 구조물들의 각각은 상기 기판과 접촉하는 에피택셜층 및 상기 에피택셜층의 상부와 접촉하는 반도체층을 포함하고; 및
    상기 기판의 상기 제2 영역 상에서 상기 게이트 전극들의 상기 패드부들을 관통하고, 상기 제2 리세스와 중첩하는 더미 수직 구조물들을 포함하고,
    상기 수직 구조물들은 제1 수직 구조물 및 상기 제1 수직 구조물보다 상기 제2 영역과 가까운 위치에 배치되는 제2 수직 구조물을 포함하고,
    상기 제2 수직 구조물은 상기 제1 리세스와 중첩하고,
    상기 제2 수직 구조물의 하단은 상기 제1 수직 구조물의 하단보다 낮은 레벨에 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 수직 구조물은 상기 기판과 접촉하는 제1 에피택셜층을 포함하고,
    상기 제2 수직 구조물은 상기 기판과 접촉하고, 상기 제1 에피택셜층의 상단보다 낮거나 그와 동일한 레벨에 위치하는 상단을 갖는 제2 에피택셜층을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 에피택셜층은 상기 제1 리세스의 하단 아래로 연장되어 상기 기판 내에 배치되는 하단을 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 에피택셜층은 상기 게이트 전극들 중 최하위 게이트 전극의 상면보다 높은 레벨의 상면을 갖는 반도체 장치.
  5. 제4 항에 있어서,
    상기 최하위 게이트 전극은 복수의 절곡부들을 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 복수의 절곡부들은 상기 제1 리세스에 의한 단차 상에 제공되는 제1 절곡부 및 상기 제2 리세스에 의한 단차 상에 제공되는 제2 절곡부를 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 게이트 전극들을 관통하고 상기 기판의 상면에 평행한 방향으로 연장되는 분리 구조물들을 더 포함하고,
    상기 분리 구조물들 중 적어도 일부는 상기 기판의 상기 제1 리세스와 중첩하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 분리 구조물들 중 적어도 일부는 상기 제1 리세스와 이격되는 제1 부분 및 상기 제1 리세스와 중첩하는 제2 부분을 포함하고,
    상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 배치되는 반도체 장치.
  9. 제1 영역의 제1 리세스 및 제2 영역의 제2 리세스를 갖는 기판, 상기 기판 상에 서로 이격되어 적층되는 게이트 전극들, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하는 수직 구조물들, 상기 제2 영역 상에서 상기 게이트 전극들을 관통하며 상기 제2 리세스와 중첩하는 더미 수직 구조물들, 주변 회로, 및 상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 수직 구조물들은, 상기 제1 리세스와 이격된 제1 수직 구조물 및 상기 제2 리세스와 중첩하는 제2 수직 구조물을 포함하고,
    상기 제1 수직 구조물은 제1 레벨에서 상기 기판과 접촉하는 제1 에피택셜층을 포함하고,
    상기 제2 수직 구조물은 상기 제1 레벨보다 낮은 제2 레벨에서 상기 기판과 접촉하는 제2 에피택셜층을 포함하고,
    상기 더미 수직 구조물들 중 적어도 일부는 상기 제2 레벨보다 낮은 제3 레벨에서 상기 기판과 접촉하는 더미 에피택셜층을 포함하는 데이터 저장 시스템.
  10. 제9 항에 있어서,
    상기 제1 리세스는 상기 기판의 상면으로부터 제1 깊이를 갖고,
    상기 제2 리세스는 상기 기판의 상기 상면으로부터 상기 제1 깊이보다 깊은 제2 깊이를 갖는 데이터 저장 시스템.
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