KR20230105361A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

반도체 장치 및 이를 포함하는 데이터 저장 시스템 Download PDF

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KR20230105361A
KR20230105361A KR1020220000644A KR20220000644A KR20230105361A KR 20230105361 A KR20230105361 A KR 20230105361A KR 1020220000644 A KR1020220000644 A KR 1020220000644A KR 20220000644 A KR20220000644 A KR 20220000644A KR 20230105361 A KR20230105361 A KR 20230105361A
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이병일
이세훈
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판을 포함하며, 제1 영역 및 제2 영역을 갖는 하부 구조물, 상기 제1 영역 상에서 상기 하부 구조물과 수직인 수직 방향을 따라 서로 이격되어 적층되고 상기 제2 영역 상에서 상기 하부 구조물과 평행한 제1 수평 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들 및 상기 게이트 전극들과 서로 교대로 적층되는 층간 절연층들을 포함하는 적층 구조물, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하고, 채널층을 각각 포함하는 채널 구조물들, 및 상기 게이트 전극들을 관통하고, 상기 수평 방향으로 연장되며 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 서로 이격되어 배치되는 분리 구조물들을 포함하되, 채널 구조물들 각각은 제1 채널 구조물, 상기 제1 채널 구조물 상의 제2 채널 구조물, 및 상기 제1 및 제2 채널 구조물들 간의 채널 절곡부를 포함하고, 분리 구조물들 각각은, 제1 분리 구조물, 상기 제1 분리 구조물 상의 제2 분리 구조물, 상기 제2 분리 구조물 상의 제3 분리 구조물, 상기 제1 및 제2 분리 구조물들 간의 제1 분리 절곡부, 및 상기 제2 및 제3 분리 구조물들 간의 제2 분리 절곡부를 포함하되, 상기 제2 분리 구조물의 상면의 폭은 상기 제3 분리 구조물의 하면의 폭보다 작다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 생산 수율이 향상된 반도체 장치 및 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판을 포함하며, 제1 영역 및 제2 영역을 갖는 하부 구조물, 상기 제1 영역 상에서 상기 하부 구조물과 수직인 수직 방향을 따라 서로 이격되어 적층되고 상기 제2 영역 상에서 상기 하부 구조물과 평행한 제1 수평 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들 및 상기 게이트 전극들과 서로 교대로 적층되는 층간 절연층들을 포함하는 적층 구조물, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하고, 채널층을 각각 포함하는 채널 구조물들, 및 상기 게이트 전극들을 관통하고, 상기 수평 방향으로 연장되며 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 서로 이격되어 배치되는 분리 구조물들을 포함하되, 채널 구조물들 각각은 제1 채널 구조물, 상기 제1 채널 구조물 상의 제2 채널 구조물, 및 상기 제1 및 제2 채널 구조물들 간의 채널 절곡부를 포함하고, 분리 구조물들 각각은, 제1 분리 구조물, 상기 제1 분리 구조물 상의 제2 분리 구조물, 상기 제2 분리 구조물 상의 제3 분리 구조물, 상기 제1 및 제2 분리 구조물들 간의 제1 분리 절곡부, 및 상기 제2 및 제3 분리 구조물들 간의 제2 분리 절곡부를 포함하되, 상기 제2 분리 구조물의 상면의 폭은 상기 제3 분리 구조물의 하면의 폭보다 작을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 주변 회로 구조물, 상기 주변 회로 구조물 상에 배치되는 제2 기판, 상기 제2 기판 상에 차례로 배치되는 제1 및 제2 수평 도전층, 상기 제2 수평 도전층 상에서 제1 방향으로 서로 이격되어 적층되며, 하부 게이트 전극들과 상부 게이트 전극들을 포함하는 게이트 전극들, 상기 게이트 전극들과 교대로 적층되며, 하부 층간 절연층들과 상부 층간 절연층들을 포함하는 층간 절연층들, 하부 게이트 전극들과 상부 게이트 전극들 사이에 배치되는 중간 절연층, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하여 상기 제2 기판과 접촉하며, 채널층을 포함하는 채널 구조물, 상기 게이트 전극들을 덮는 캡핑 절연층, 및 상기 게이트 전극들 및 상기 층간 절연층들을 관통하며 상기 제1 방향과 수직인 제2 방향으로 연장되는 분리 구조물을 포함하고, 상기 채널 구조물은 상기 중간 절연층 내의 제1 높이에 위치하는 채널 절곡부를 더 포함하고, 상기 분리 구조물은 상기 중간 절연층 내의 제2 높이에 위치하는 분리 절곡부를 더 포함하며, 상기 제1 높이는 상기 제2 높이보다 낮을 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 상기 회로 소자들 상에 배치되는 제2 기판을 포함하며, 제1 영역 및 제2 영역을 갖는 하부 구조물, 상기 제1 영역 상에서 상기 하부 구조물과 수직인 수직 방향을 따라 서로 이격되어 적층되고 상기 제2 영역 상에서 상기 하부 구조물과 평행한 제1 수평 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들 및 상기 게이트 전극들과 서로 교대로 적층되는 층간 절연층들을 포함하는 적층 구조물, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하고, 채널층을 각각 포함하는 채널 구조물들, 및 상기 게이트 전극들을 관통하고, 상기 수평 방향으로 연장되며 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 서로 이격되어 배치되는 분리 구조물들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되, 채널 구조물들 각각은 제1 채널 구조물, 상기 제1 채널 구조물 상의 제2 채널 구조물, 및 상기 제1 및 제2 채널 구조물들 간의 채널 절곡부를 포함하고, 분리 구조물들 각각은, 제1 분리 구조물, 상기 제1 분리 구조물 상의 제2 분리 구조물, 상기 제2 분리 구조물 상의 제3 분리 구조물, 상기 제1 및 제2 분리 구조물들 간의 제1 분리 절곡부, 및 상기 제2 및 제3 분리 구조물들 간의 제2 분리 절곡부를 포함하되, 상기 제2 분리 구조물의 상면의 폭은 상기 제3 분리 구조물의 하면의 폭보다 작을 수 있다.
제2 채널 구조물 및 제2 분리 구조물을 형성하기 위한 홀 및 트랜치를 동시에 형성하여 공정 난이도를 개선함으로써, 생산 수율이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
분리 구조물을 지지하기 위한 상부 지지 구조물을 더 포함함으로써, 생산 수율이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 3a 내지 도 3d는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10 내지 도 15b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대도들이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 17은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 18은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 평면도들이다. 도 2는 도 1의 반도체 장치(100)의 평면도에서 상부 지지 구조물을 더 도시하였다.
도 3a 내지 도 3d는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 단면도들이다. 도 3a는 도 2의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시하고, 도 3b는 도 2의 절단선 Ⅱ-Ⅱ'를 따른 단면을 도시하고, 도 3c는 도 2의 절단선 Ⅲ-Ⅲ'를 따른 단면을 도시하며, 도 3d는 도 2의 절단선 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다. 도 4a는 도 3b의 'A' 영역, 'B' 영역, 및 'C' 영역을 확대하여 도시하고, 도 4b는 도 3c의 'D' 영역 및 도 3d의 'E' 영역을 확대하여 도시한다.
도 1 내지 도 4b를 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 주변 회로 구조물(PERI) 및 제2 기판(101)을 포함하는 메모리 셀 구조물(CELL)을 포함하고, 주변 회로 구조물(PERI)과 메모리 셀 구조물(CELL)을 전기적으로 연결하는 관통 콘택 플러그(180)를 포함하는 관통 배선 영역(TR)을 포함할 수 있다. 메모리 셀 구조물(CELL)은 주변 회로(PERI)의 상부에 배치될 수 있으며, 관통 배선 영역(TR)은 메모리 셀 구조물(CELL)을 관통하여 메모리 셀 구조물(CELL)과 주변 회로 구조물(PERI)을 연결하도록 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 메모리 셀 구조물(CELL)이 주변 회로 구조물(PERI)의 하부에 배치될 수도 있다. 또한, 실시예들에 따라, 메모리 셀 구조물(CELL) 및 주변 회로 구조물(PERI)은, 예를 들어 구리(Cu)-구리(Cu) 본딩(copper-to-copper bonding)에 의해 접합될 수도 있다.
주변 회로 구조물(PERI)은, 제1 기판(201), 제1 기판(201) 내의 소스/드레인 영역들(205) 및 소자 분리층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270), 회로 배선 라인들(280), 및 주변 영역 절연층(290)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜 층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 제1 기판(201) 상에서 회로 소자들(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자들(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층들로 배치될 수 있다.
메모리 셀 구조물(CELL)은, 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101)의 제1 영역(R1) 상의 제1 수평 도전층(102), 제2 기판(101)의 제2 영역(R2) 상에서 제1 수평 도전층(102)과 나란하게 배치되는 수평 절연층(110), 제1 수평 도전층(102) 및 수평 절연층(110) 상의 제2 수평 도전층(104), 제2 수평 도전층(104) 상에서 서로 교대로 적층된 게이트 전극들(130) 및 층간 절연층들(120)을 포함하는 적층 구조물(GS), 적층 구조물(GS)을 덮는 캡핑 절연층(181), 캡핑 절연층(181) 상의 상부 지지 구조물(185), 적층 구조물(GS)을 관통하며 연장되는 분리 구조물들(MS), 적층 구조물(GS)의 일부를 관통하는 상부 분리 구조물들(SS), 및 적층 구조물(GS)을 관통하도록 배치되며 채널층(140)을 포함하는 채널 구조물들(CH)을 포함할 수 있다. 예시적인 실시예에서, 메모리 셀 구조물(CELL)은 상부 절연층들(186, 187), 게이트 콘택 플러그(191), 배선 라인들(192), 및 배선 비아(193)를 더 포함할 수 있다. 본 명세서에서, 주변 회로 구조물(PERI) 및 메모리 셀 구조물(CELL)의 제2 기판(101), 제1 수평 도전층(102), 수평 절연층(110), 및 제2 수평 도전층(104)을 포함하여 '하부 구조물'로 지칭될 수 있다.
제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있으며, 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 상기 메모리 셀들을 주변 회로 구조물(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨대 Ⅵ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘 층과 같은 다결정 반도체 층 또는 에피택셜 층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제2 기판(101)의 제1 영역(R1)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 기판(101)의 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다.
제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 4a의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전층(104)은 상기 영역들에서 제1 수평 도전층(102) 또는 수평 절연층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다. 즉, 제2 수평 도전층(104)은 제1 수평 도전층(102) 및 수평 절연층(110) 간의 이격된 공간 사이를 채울 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 제1 및 제2 수평 도전층들(102, 104)은 모두 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 예시적인 실시예들에서, 제2 수평 도전층(104)은 절연층으로 대체될 수 있다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 나란하게 제2 기판(101) 상에 배치될 수 있다. 수평 절연층(110)은, 제2 기판(101)의 제2 영역(R2) 상에 순차적으로 적층된 제1 내지 제3 수평 절연층들을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 상기 제1 및 제3 수평 절연층들과 상기 제2 수평 절연층은 서로 다른 절연 물질을 포함할 수 있다. 상기 제1 및 제3 수평 절연층들은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제3 수평 절연층들은 층간 절연층들(120)과 동일한 물질로 이루어지고, 상기 제2 수평 절연층은 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(130U, 130L)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 게이트 전극들(130U)의 상부 및/또는 하부 게이트 전극(130L)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극들(130U, 130L)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은, 도 3a에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130) 사이에 단차 구조를 형성할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(130)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 이 경우, 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(120)로부터 상부로 노출되는 단부들을 제공할 수 있다. 예시적인 실시예들에서, 상기 단부들에서, 게이트 전극들(130)은 상향된 두께를 가질 수 있다.
도 1에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 분리 구조물들(MS)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 중앙 분리 구조물들(MS_C) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 게이트 전극들(130)은 게이트 전극층 및 상기 게이트 전극층의 측면, 상부면, 및 하부면을 덮는 게이트 유전층을 더 포함할 수 있다. 상기 게이트 유전층은 상기 층간 절연층들(120) 및 채널 구조물들(CH)과 상기 게이트 전극층 사이에 배치될 수 있다. 상기 게이트 유전층은 예를 들어, 알루미늄 산화물(AlO)을 포함할 수 있다.
층간 절연층들(120)은 제2 기판(101) 상에 게이트 전극들(130)과 교대로 적층될 수 있다. 층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 제2 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
예시적인 실시예에서, 적층 구조물(GS)은 하부 적층 구조물(GS1) 및 상부 적층 구조물(GS2)을 포함할 수 있고, 상, 하부 적층 구조물들(GS1, GS2) 사이에 배치되는 중간 절연층(125)을 더 포함할 수 있다. 하부 적층 구조물(GS1)은 교대로 적층되는 제1 게이트 전극들(130a) 및 제1 층간 절연층들(120a)을 포함할 수 있다. 상부 적층 구조물(GS2)은 교대로 적층되는 제2 게이트 전극들(130b) 및 제2 층간 절연층들(120b)을 포함할 수 있다. 제1 게이트 전극들(130a)은 하부 게이트 전극(130L)을 포함할 수 있고, 제2 게이트 전극들(130b)은 상부 게이트 전극(130U)을 포함할 수 있다. 예시적인 실시예에서, 제1 게이트 전극들(130a)의 개수가 제2 게이트 전극들(130b)의 개수보다 많을 수 있으나 이에 한정되는 것은 아니고 제1 및 제2 게이트 전극들(130a, 130b)의 개수는 다양하게 변경될 수 있다.
캡핑 절연층(181)은 제2 기판(101) 상에서 적층 구조물(GS)을 덮을 수 있다. 예시적인 실시예에서, 캡핑 절연층(181)은 층간 절연층들(120)과 동일한 물질을 포함할 수 있고, 예를 들어 실리콘 산화물을 포함할 수 있다.
상부 지지 구조물(185)은 캡핑 절연층(181) 상에 배치되어 캡핑 절연층(181)을 덮을 수 있다. 도 2에 도시된 것과 같이, 상부 지지 구조물(185)은 분리 구조물들(MS)과 중첩되는 위치에 배치되는 복수의 관통 영역들(185OS)을 포함할 수 있다. 상부 지지 구조물(185) 중 복수의 관통 영역들(185OS)을 제외한 부분은 지지 패턴(185P)으로 지칭될 수 있다. 지지 패턴(185P)은 게이트 전극들(130)과 z 방향을 따라 중첩될 수 있다. 복수의 관통 영역들(185OS) 각각은 지지 구조물(185P)을 z 방향으로 관통할 수 있다. 상부 지지 구조물(185)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 상부 지지 구조물(185)은 지지 패턴(185P) 및 복수의 관통 영역들(185OS)을 포함하므로, 게이트 전극들(130)이 이루는 적층 구조물(GS)의 기울어짐을 방지할 수 있다. 또한, 복수의 관통 영역들(185OS)은 반도체 장치(100)의 제조 공정 상에서 희생 절연층들(118)의 적어도 일부를 게이트 전극들(130)로 교체하기 위한 식각제의 유입 통로를 제공할 수 있다.
분리 구조물들(MS)은 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 분리 구조물들(MS)은 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 분리 구조물들(MS)은 제1 영역(R1) 상에서 제1 수평 도전층(102)을 관통하고 제2 영역(R2) 상에서 수평 절연층(110)을 관통할 수 있다. 분리 구조물들(MS)은 수평 도전층(102)을 관통하는 영역에서 수평 도전층(102)을 향하는 방향으로 연장되는 부분을 더 포함할 수 있으나, 분리 구조물들(MS)의 형상은 이에 한정되지 않는다. 분리 구조물들(MS)은 서로 y 방향으로 이격되어 평행하게 배치될 수 있다.
예시적인 실시예에서, 분리 구조물들(MS)은 x 방향을 따라 하나로 연장되는 중앙 분리 구조물들(MS_C) 및 한 쌍의 중앙 분리 구조물들(MS_C)의 사이에서 단속적으로 연장되거나 일부 영역에만 배치되는 보조 분리 구조물(MS_S)을 포함할 수 있다. 예시적인 실시예에서, 보조 분리 구조물(MS_S)은 제2 영역(R2)에만 배치되어 x 방향을 따라 단속적으로 연장될 수 있으나, 이에 한정되지 않고 제1 영역(R1)에서 하나로 연장되며 제2 영역(R2)에서 x 방향을 따라 단속적으로 연장되는 형상일 수 있다. 또한, 보조 분리 구조물(MS_S)은 한 쌍의 중앙 분리 구조물들(MS1) 사이에서 복수 개로 배치될 수 있다. 다만, 실시예들에서, 분리 구조물들(MS1, MS2)의 형상, 배치 관계, 개수 등은 다양하게 변경될 수 있다.
도 2 내지 도 3d를 함께 참조할때, 상부 지지 구조물(185)의 복수의 관통 영역들(185OS)은 제1 영역(R1)에서 x 방향을 따라 단속적으로 서로 이격되어 배치될 수 있다. 복수의 관통 영역들(185OS)은 y 방향에서 서로 지그재그로 배열될 수 있다. 복수의 관통 영역들(185OS)은 제2 영역(R2)에서 분리 구조물들(MS)과 중첩되어 x 방향을 따라 연속적으로 연장될 수 있다. 다만, 실시예들에 따라, 복수의 관통 영역들(185OS)의 배치 관계 및 크기는 다양하게 변경될 수 있다.
상부 분리 구조물들(SS)은, 도 1에 도시된 것과 같이, 제1 영역(R1)에서, 중앙 분리 구조물들(MS_C) 사이에서 x 방향으로 연장될 수 있다. 상부 분리 구조물들(SS)은 게이트 전극들(130) 중 최상부의 상부 게이트 전극(130U)을 포함한 게이트 전극들(130)의 일부를 관통하도록 배치될 수 있다. 상부 분리 구조물들(SS)은, 도 3b에 도시된 것과 같이, 예를 들어, 상부 게이트 전극들(130U)을 포함하여 적어도 하나의 게이트 전극들(130)을 관통하여 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 구조물들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 구조물들(SS)에 의해 분리된 상부 게이트 전극들(130U)은 서로 다른 스트링 선택 라인을 이룰 수 있다. 상부 분리 구조물들(SS)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
채널 구조물들(CH)은, 도 1에 도시된 것과 같이, 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH)은 게이트 전극들(130), 제2 수평 도전층(104), 및 제1 수평 도전층(102)을 관통하여 제2 기판(101)과 접촉할 수 있다. 채널 구조물들(CH)은 제2 기판(101) 내로 연장하여 제2 기판(101)과 접촉할 수 있으나, 이에 한정되는 것은 아니다.
도 4a를 참조하면, 채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 매립 절연층(144)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(144)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 매립 절연층(144)은 실리콘 산화물과 같은 절연성 물질을 포함할 수 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)의 각각은, 유전층(142) 및 도전성 패드(145)를 더 포함할 수 있다.
유전층(142)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 유전층(142)은 채널층(140)의 외측면의 적어도 일부를 둘러쌀 수 있다. 도 4a의 확대도에 도시된 것과 같이, 유전층(142)은 채널층(140)으로부터 순차적으로 적층된 터널링층(142a), 전하 저장층(142b) 및 블록킹층(142c)을 포함할 수 있다. 터널링층(142a)은 전하를 전하 저장층(142b)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(142b)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 블록킹층(142c)은 전하 저장층(142b)에 트랩된 전하가 게이트 전극들(130)로 이동하는 것을 블록킹할 수 있으며, 예를 들어 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 도 4a의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 유전층(142)을 관통하여 채널층(140)과 접촉하는 부분을 포함할 수 있다. 상기 접촉하는 부분은 제2 수평 도전층(104)의 측면의 적어도 일부 및 제2 기판(101)의 측면의 적어도 일부를 덮을 수 있다.
도전성 패드(145)는 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 예시적인 실시예에서, 도전성 패드(145)는 채널 매립 절연층(144)의 상면 상에서 채널 매립 절연층(144)의 상면을 덮고, 채널층(140)은 도전성 패드(145)의 측면을 둘러쌀 수 있으나, 이와 달리 도전성 패드(145)는 채널층(140)의 상부에 배치될 수도 있다. 도전성 패드(145)는 예를 들어, 도핑된 다결정 실리콘을 포함할 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)의 각각은 제1 채널 구조물(CH1) 및 제1 채널 구조물(CH1) 상의 제2 채널 구조물(CH2)을 포함할 수 있다. 제1 채널 구조물(CH1)은 하부 적층 구조물(GS1)을 관통하여 제2 기판(101)과 접촉할 수 있고, 제2 채널 구조물(CH2)은 상부 적층 구조물(GS2)을 관통하여 제1 채널 구조물(CH1)의 상면과 접촉할 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 서로 일체로 연결될 수 있고, 채널층(140)은 제1 및 제2 채널 구조물들(CH1, CH2) 내에서 연속적으로 연장될 수 있다. 본 명세서에서, "일체로 연결되는" 것은 별개의 공정에 의해 형성되면서 서로 연결되는 복수의 홀들 내에 특정 물질들이 채워짐에 따라 경계면의 구분 없이 상기 물질들이 연속적으로 연장되는 것을 의미할 수 있다. 제1 채널 구조물(CH1)의 상면과 제2 채널 구조물(CH2)의 하면은 중간 절연층(125) 내의 제1 높이(H1)에서 접촉할 수 있다.
예시적인 실시예에서, 채널 구조물들(CH)의 각각은 제1 및 제2 채널 구조물들(CH1, CH2)이 접촉하는 영역에서 채널 절곡부(CH_BP)를 포함할 수 있다. 채널 절곡부(CH_BP)는 제1 높이(H1)에 위치할 수 있다. 채널 절곡부(CH_BP)는 제1 채널 구조물(CH1)의 상면의 폭이 제2 채널 구조물(CH2)의 하면의 폭보다 큼에 따라 발생한 구조일 수 있다. 이에 따라, 각각의 채널 구조물들(CH)의 폭은 채널 절곡부(CH_BP)가 위치하는 높이에서 불연속적으로 변경될 수 있다.
예시적인 실시예에서, 상부 지지 구조물(185)은 채널 구조물(CH)의 상면을 덮을 수 있다.
도 4a를 참조하면, 분리 구조물들(MS) 내에는 절연성 물질으로 채워질 수 있다. 상기 절연성 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 상기 절연성 물질으로 구성되는 분리 절연층, 및 상기 분리 절연층과 적층 구조물(GS) 사이의 분리 유전층을 더 포함할 수 있다. 상기 분리 유전층은 상기 게이트 유전층과 동일한 공정에 의해 형성되는 층일 수 있고, 이에 따라 게이트 유전층과 일체로 연결될 수 있다. 상기 분리 유전층은 예를 들어, 알루미늄 산화물(AlO)을 포함할 수 있다. 분리 구조물들(MS) 내부 구조는 이에 한정되지 않고, 복수의 절연층들을 포함하거나 상기 분리 절연층 및 상기 분리 유전층 사이의 금속 산화물층을 포함하는 등 다양하게 변경될 수 있다.
도 2 및 도 4a를 참조하면, 분리 구조물들(MS)의 각각은 복수의 관통 영역들(185OS)과 z 방향을 따라 중첩되는 제1 부분(P1) 및 지지 패턴들(185P)과 중첩되는 제2 부분(P2)을 포함할 수 있다. 분리 구조물들(MS)의 각각은 제1 부분(P1) 및 제2 부분(P2)이 y 방향을 따라 일체로 연결된 형태일 수 있다.
분리 구조물들(MS)의 제1 부분(P1)은 제1 분리 구조물(MS1), 제1 분리 구조물(MS1) 상의 제2 분리 구조물(MS2), 및 제2 분리 구조물(MS2) 상의 제3 분리 구조물(MS3)을 포함할 수 있다. 제1 분리 구조물(MS1)은 하부 적층 구조물(GS1)을 관통하고, 제2 분리 구조물(MS2)은 상부 적층 구조물(GS2)을 관통하여 제1 분리 구조물(MS1)의 상면과 접촉하고, 제3 분리 구조물(MS3)은 상부 지지 구조물(185)과 캡핑 절연층(181)의 적어도 일부를 관통하여 제2 분리 구조물(MS2)의 상면과 접촉할 수 있다. 제1 내지 제3 분리 구조물들(MS1, MS2, MS3)은 서로 일체로 연결될 수 있다.
예시적인 실시예에서, 제1 분리 구조물(MS1)의 평균 폭이 제2 분리 구조물(MS2)의 평균 폭보다 클 수 있으나, 이에 한정되는 것은 아니다.
제1 분리 구조물(MS1)의 상면 및 제2 분리 구조물(MS2)의 하면은 중간 절연층(125) 내의 제2 높이(H2)에서 접촉할 수 있다. 중간 절연층(125) 내에서, 제2 높이(H2)는 제1 높이(H1)보다 높은 레벨에 위치할 수 있다. 제2 분리 구조물(MS2)의 상면 및 제3 분리 구조물(MS3)의 하면은 최상부 게이트 전극(130)의 상면보다 높고 캡핑 절연층(181)의 상면보다 낮은 제3 높이(H3)에서 접촉할 수 있다.
예시적인 실시예에서, 분리 구조물들(MS)의 제1 부분(P1)은 제1 및 제2 분리 구조물들(MS1, MS2)이 접촉하는 영역에서 제1 분리 절곡부(MS_BP1)를 포함하고, 제2 및 제3 분리 구조물들(MS2, MS3)이 접촉하는 영역에서 제2 분리 절곡부(MS_BP2)를 포함할 수 있다. 제1 분리 절곡부(MS_BP1)는 제2 높이(H2)에 위치할 수 있다. 이에 따라, 제1 분리 절곡부(MS_BP1)는 채널 절곡부(CH_BP)보다 높은 위치에 위치할 수 있다. 제1 분리 절곡부(MS_BP1)는 제1 분리 구조물(MS1)의 상면의 폭과 제2 분리 구조물(MS2)의 하면의 폭이 달라서 발생한 구조일 수 있다. 예시적인 실시예에서, 제1 분리 구조물(MS1)의 상면의 폭은 제2 분리 구조물(MS2)의 하면의 폭보다 클 수 있다. 제2 분리 절곡부(MS_BP2)는 제3 높이(H3)에 위치할 수 있다. 이에 따라, 제2 분리 절곡부(MS_BP2)는 채널 구조물들(CH) 각각의 상면보다 낮은 레벨에 위치할 수 있다. 제2 분리 절곡부(MS_BP2)는 제2 분리 구조물(MS2)의 상면의 폭과 제3 분리 구조물(MS3)의 하면의 폭이 달라서 발생한 구조일 수 있다. 예시적인 실시예에서, 제2 분리 구조물(MS2)의 상면의 폭은 제3 분리 구조물(MS3)의 하면의 폭보다 작을 수 있다. 이에 따라, 제1 부분(P1)의 폭은 제1 및 제2 분리 절곡부들(MS_BP1, MS_BP2)이 위치하는 높이에서 불연속적으로 변경될 수 있다.
분리 구조물들(MS)의 제2 부분(P2)은 제4 분리 구조물(MS4) 및 제4 분리 구조물(MS4) 상의 제5 분리 구조물(MS5)을 포함할 수 있다. 제4 분리 구조물(MS4)은 하부 적층 구조물(GS1)을 관통하고, 제5 분리 구조물(MS5)은 상부 적층 구조물(GS2)을 관통하여 제4 분리 구조물(MS4)의 상면과 접촉할 수 있다. 제4 및 제5 분리 구조물들(MS4, MS5)은 서로 일체로 연결될 수 있다. 제4 분리 구조물(MS4)의 상면 및 제5 분리 구조물(MS5)의 하면은 중간 절연층(125) 내의 제2 높이(H2)에서 접촉할 수 있다.
예시적인 실시예에서, 분리 구조물들(MS)의 제2 부분(P2)은 제4 및 제5 분리 구조물들(MS4, MS5)이 접촉하는 영역에서 제3 분리 절곡부(MS_BP3)를 포함할 수 있다. 제3 분리 절곡부(MS_BP3)는 제2 높이(H2)에 위치할 수 있고, 제4 분리 구조물(MS4)의 상면의 폭과 제5 분리 구조물(MS5)의 하면의 폭이 달라서 발생한 구조일 수 있다. 예시적인 실시예에서, 제4 분리 구조물(MS4)의 상면의 폭은 제5 분리 구조물(MS5)의 하면의 폭보다 클 수 있다.
각각의 분리 구조물들(MS)의 제1 및 제4 분리 구조물들(MS1, MS4)은 y 방향을 따라 일체로 연결된 형태일 수 있다. 제1 및 제4 분리 구조물들(MS1, MS4)은 제1 높이(H1)에 위치한 상면으로부터 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
각각의 분리 구조물들(MS)의 제2, 제3, 및 제5 분리 구조물들(MS2, MS3, MS5)은 일체로 연결된 제1 및 제4 분리 구조물들(MS1, MS4) 상에서 y 방향을 따라 일체로 연결된 형태일 수 있다. 제2 및 제3 분리 구조물들(MS2, MS3)은 제5 분리 구조물(MS5)과 동일한 공정에서 형성된 트렌치에 대하여 별도의 개구부를 추가적으로 형성하고 절연성 물질을 채워 형성한 것일 수 있다.
예시적인 실시예에서, 상부 지지 구조물(185)의 지지 패턴(185P)은 캡핑 절연층(181) 및 분리 구조물들(MS)의 제2 부분(P2)을 덮을 수 있다. 제2 부분(P2)의 제4 분리 구조물(MS4)의 상면은 지지 패턴(185P)과 접촉할 수 있다. 상부 지지 구조물(185)의 복수의 관통 영역들(185OS)은 제3 분리 구조물(MS3)으로 채워질 수 있다. 제3 분리 구조물(MS3)은 복수의 관통 영역들(185OS)로부터 추가적으로 캡핑 절연층(181)의 상부 영역 일부를 관통하고 이를 절연성 물질로 채움에 따라 형성될 수 있다. 이에 따라, 제3 분리 구조물(MS3)의 하면은 캡핑 절연층(181)의 상면보다 낮은 제3 높이에 위치할 수 있다.
도 4a를 참조할 때, 채널 구조물들(CH)의 각각의 채널 절곡부(CH_BP)는 제1 및 제3 분리 절곡부들(MS_BP1, MS_BP3)의 제2 높이(H2)보다 낮은 제1 높이(H1)에 위치할 수 있다. 제2 분리 절곡부(MS_BP2)는 제2 채널 구조물(CH2)의 상면 및/또는 캡핑 절연층(181)의 상면보다 낮은 제3 높이(H3)에 위치할 수 있다.
예시적인 실시예에서, 제2 영역(R2)에서 관통 배선 영역(TR)을 둘러싸도록 배치되는 배리어 구조물(160)을 더 포함할 수 있다. 관통 배선 영역(TR)은, 메모리 셀 구조물(CELL) 및 주변 회로 구조물(PERI)을 서로 전기적으로 연결하기 위한 배선 구조물을 포함하는 영역일 수 있다. 관통 배선 영역(TR)은 제2 영역(R2)을 관통하도록 배치될 수 있다. 관통 배선 영역(TR)은, 제2 기판(101)을 관통하여 z 방향으로 연장되는 관통 콘택 플러그들(174) 및 관통 콘택 플러그들(174)을 둘러싸는 절연 영역(IR)을 포함할 수 있다. 본 명세서에서 관통 배선 영역(TR)은 배리어 구조물(160) 내의 영역으로 지칭한다. 관통 배선 영역(TR)은 예를 들어, 하나의 메모리 블록 당 하나씩 배치될 수 있으나, 관통 배선 영역(TR)의 개수, 크기, 배치 형태, 및 형상 등은 실시예들에서 다양하게 변경될 수 있다. 분리 구조물들(MS)은 관통 배선 영역(TR)과는 중첩되어 배치되지 않으며, 관통 배선 영역(TR)으로부터 이격되어 배치될 수 있다.
절연 영역(IR)은 메모리 셀 구조물(CELL)을 관통하여 제2 기판(101) 및 게이트 전극들(130)과 나란하게 배치될 수 있다. 절연 영역(IR)은 게이트 전극(130)이 연장되거나 배치되지 않으며, 절연 물질로 이루어진 절연성 적층 구조물을 포함할 수 있다. 절연 영역(IR)은 제2 기판(101)과 나란하게 제2 기판(101)과 동일 높이 레벨로 배치되는 제1 절연층인 기판 절연층(109), 제2 기판(101)의 상면에 교대로 적층되는 제2 및 제3 절연층인 층간 절연층들(120) 및 희생 절연층들(118)을 포함할 수 있다.
상기 제1 절연층인 기판 절연층(109)은 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 일부를 제거한 영역에 배치되어, 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)으로 둘러싸이도록 배치될 수 있다. 기판 절연층(109)의 하면은 제2 기판(101)의 하면과 실질적으로 공면이거나 제2 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 상기 제2 절연층은, 층간 절연층들(120)이 연장되어 이루어지므로, 층간 절연층들(120)과 실질적으로 동일한 높이 레벨에 위치할 수 있다. 상기 제3 절연층은, 희생 절연층들(118)을 포함하며, 게이트 전극들(130)과 실질적으로 동일한 높이 레벨에 위치할 수 있으나, 이에 한정되지는 않는다.
절연 영역(IR)을 이루는 기판 절연층(109), 층간 절연층들(120), 및 희생 절연층들(118)은 절연 물질로 이루어질 수 있다. 예를 들어, 기판 절연층(109), 층간 절연층들(120), 및 희생 절연층들(118)은 각각 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
관통 콘택 플러그들(174)은 절연 영역(IR) 전체를 상하로 관통하여 제2 기판(101)의 상면에 수직하게 연장되며, 메모리 셀 구조물(CELL)과 주변 회로 구조물(PERI)의 회로 소자들(220)을 전기적으로 연결할 수 있다. 예를 들어, 관통 콘택 플러그들(174)은 메모리 셀 구조물(CELL)의 게이트 전극들(130) 및/또는 채널 구조물들(CH)을, 주변 회로 구조물(PERI)의 회로 소자들(220)과 전기적으로 연결할 수 있다. 관통 콘택 플러그들(174)은 상부에서 배선 라인들(188)과 연결될 수 있고, 하부에서 하부 배선 구조물인 회로 배선 라인들(280)과 연결될 수 있다. 하나의 관통 배선 영역(TR) 내의 관통 콘택 플러그(180)의 개수, 형태, 및 형상은 실시예들에서 다양하게 변경될 수 있다. 관통 콘택 플러그들(174)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
배리어 구조물(160)은 제2 영역(R2)에서 관통 배선 영역(TR)을 둘러싸도록 배치될 수 있다. 배리어 구조물(160)은 평면도 상에서, x 방향으로 연장되는 분리 구조물들(MS)과 평행하게 연장되는 수평 영역들 및 y 방향으로 연장되는 수직 영역들을 포함할 수 있다. 본 실시예에서, 상기 수평 영역들 및 상기 수직 영역들은 단일폐곡선을 이룰 수 있으며, 배리어 구조물(160)은 평면에서 사각링 또는 이와 유사한 형상을 가진 슬릿 내에 배치될 수 있다. 배리어 구조물(160)은, 반도체 장치의 제조 공정 중에, 게이트 전극들(130)을 이루는 물질이 관통 배선 영역(TR) 내에 유입되지 않도록 할 수 있다.
도 1 및 도 3a를 함께 참조할 때, 배리어 구조물(160)은 게이트 전극들(130)과 희생 절연층들(118)의 경계에 위치할 수 있다. 배리어 구조물(160)의 외측면은 게이트 전극들(130)과 마주하고, 배리어 구조물(160)의 내측면은 희생 절연층들(118)과 마주할 수 있다. 본 명세서에서, 배리어 구조물(160)과 관련하여 사용되는 용어 "외측면"과 "내측면"은, 배리어 구조물(160)의 외부 영역을 향하는 측면과 배리어 구조물(160)에 의해 둘러싸인 내부 영역을 향하는 측면을 각각 의미할 수 있다.
배리어 구조물(160)은, 제2 영역(R2)에서의 분리 구조물들(MS)의 배치와 유사하게, 제2 수평 도전층(104)이 제2 기판(101)과 직접 접촉하는 영역에 배치될 수 있다. 이에 의해, 배리어 구조물(160)은 하단에서 제2 수평 도전층(104)을 관통하여 제2 기판(101)과 접촉하고, 제1 수평 도전층(102) 및 수평 절연층(110)과는 이격될 수 있다.
배리어 구조물(160)은 배리어 매립 절연층(164), 배리어 매립 절연층(164)을 둘러싸는 제1 배리어 물질층(161), 제1 배리어 물질층(161)을 둘러싸는 제2 배리어 물질층(162), 및 배리어 매립 절연층(164) 상의 제3 배리어 물질층(165)을 포함할 수 있다. 제1 배리어 물질층(161)은 배리어 매립 절연층(164)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예들에 따라, 배리어 매립 절연층(164) 없이 원기둥 또는 각기둥과 같은 형상을 가질 수도 있다. 제2 배리어 물질층(162)은 게이트 전극들(130) 또는 희생 절연층들(118)과 제1 배리어 물질층(161) 사이에 배치될 수 있다. 제3 배리어 물질층(165)은 배리어 매립 절연층(164)의 상면을 덮고, 제1 배리어 물질층(161)에 의해 측면이 둘러싸일 수 있으나 이에 한정되는 것은 아니다. 배리어 매립 절연층(164)은 채널 매립 절연층(144)과 동일한 절연성 물질을 포함할 수 있고, 예를 들어 실리콘 산화물을 포함할 수 있다. 제1 배리어 물질층(161)은 채널층(140)과 동일한 물질을 포함할 수 있고, 예를 들어 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제2 배리어 물질층(162)은 유전층(142)과 동일한 물질을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 제2 배리어 물질층(162)은 터널링층(142a), 전하 저장층(142b), 및 블록킹층(142c)에 대응되는 3개의 층을 포함할 수 있다. 제3 배리어 물질층(165)은 도전성 패드(145)와 동일한 물질, 예를 들어 도핑된 다결정 실리콘을 포함할 수 있다. 이는, 분리 구조물들(MS)에 대응되는 트랜치 형성 공정과 동일한 공정을 통해 형성된 트랜치 내에 채널 구조물들(CH)을 이루는 물질들이 함께 증착된 뒤, 후속 공정을 통해 상기 물질들이 제거되지 않고 잔존함에 따라 형성된 구조일 수 있다.
예시적인 실시예에서, 배리어 구조물(160)은 제1 배리어 구조물(160-1) 및 제1 배리어 구조물(160-1) 상의 제2 배리어 구조물(160-2)을 포함할 수 있다. 제1 배리어 구조물(160-1)은 하부 적층 구조물(GS1)을 관통하여 제2 기판(101)과 접촉할 수 있고, 제2 배리어 구조물(160-2)은 상부 적층 구조물(GS2)을 관통하여 제1 배리어 구조물(160-1)의 상면과 접촉할 수 있다. 제1 배리어 구조물(160-1)의 상면과 제2 배리어 구조물(160-2)의 하면은 제2 높이(H2)에서 접촉할 수 있다. 제1 및 제2 배리어 구조물들(160-1, 160-2)은 일체로 연결될 수 있다. 제1 배리어 구조물(160-1)은 제1 및 제4 분리 구조물(MS1, MS4)과 실질적으로 동일한 높이 레벨에 위치할 수 있다. 이는, 제1 배리어 구조물(160-1)이 제 1 및 제4 분리 구조물들(MS1, MS4)과 대응되는 트랜치 형성 공정과 동일한 공정 단계에서 형성된 트랜치 내에 형성되기 때문일 수 있다. 제2 배리어 구조물(160-2)은 제5 분리 구조물(MS5)과 실질적으로 동일한 높이 레벨에 위치할 수 있다. 이는, 제2 배리어 구조물(160-2)이 제5 분리 구조물(MS5)과 대응되는 트랜치 형성 공정과 동일한 공정 단계에서 형성된 트랜치 내에 형성되기 때문일 수 있다.
예시적인 실시예에서, 배리어 구조물(160)은 제1 및 제2 배리어 구조물들(160-1, 160-2)이 접촉하는 영역에서 배리어 절곡부(160_BP)를 포함할 수 있다. 배리어 절곡부(160_BP)는 제2 높이(H2)에 위치할 수 있다. 배리어 절곡부(160_BP)는 제1 배리어 구조물(160-1)의 상면의 폭이 제2 배리어 구조물(160-2)의 하면의 폭보다 큼에 따라 발생한 구조일 수 있다. 이에 따라, 배리어 구조물(160)의 폭은 배리어 절곡부(160_BP)가 위치하는 높이에서 불연속적으로 변경될 수 있다.
예시적인 실시예에서, 상부 지지 구조물(185)은 배리어 구조물(160)의 상면을 덮을 수 있다.
예시적인 실시예들에 따른 반도체 장치(100)의 메모리 셀 구조물(CELL)은 더미 지지 구조물들(150)을 더 포함할 수 있다. 더미 지지 구조물들(150)은 적층 구조물(GS)을 관통하는 홀 형태일 수 있고, 제1 영역(R1)의 일부 및 제2 영역(R2)에서 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 예시적인 실시예에서, 더미 지지 구조물들(150)은 게이트 콘택 플러그(191)와 인접한 영역에 배치된 타원 모양의 홀일 수 있으나, 더미 지지 구조물들(150)의 배치관계 및 모양은 이에 한정되지 않는다. 더미 지지 구조물들(150)은 상부의 배선 구조물들과 전기적으로 연결되지 않거나, 반도체 장치(100) 내에서 채널 구조물들(CH)과 달리 메모리 셀 스트링을 이루지 않을 수 있다. 더미 지지 구조물들(150)은 채널 구조물(CH) 내지 게이트 콘택 플러그(191)를 지지하는 역할을 수행할 수 있다. 더미 지지 구조물들(150)은 z 방향을 따라 적층 구조물(GS), 제2 수평 도전층(104), 및 수평 절연층(110)을 관통하여 제2 기판(101)과 접촉할 수 있다.
각각의 더미 지지 구조물들(150)은 더미 수직 필라(154), 더미 수직 필라(154)를 둘러싸는 제1 더미 물질층(151), 제1 더미 물질층(151)을 둘러싸는 제2 더미 물질층(152), 및 더미 수직 필라(154) 상의 제3 더미 물질층(155)을 포함할 수 있다. 제1 더미 물질층(151)은 더미 수직 필라(154)를 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예들에 따라, 더미 수직 필라(154) 없이 원기둥 또는 각기둥과 같은 형상을 가질 수도 있다. 제2 더미 물질층(152)은 게이트 전극들(130)과 제1 더미 물질층(151) 사이에 배치될 수 있다. 제3 더미 물질층(155)은 더미 수직 필라(154)의 상면을 덮고, 제1 더미 물질층(151)에 의해 측면이 둘러싸일 수 있으나 이에 한정되는 것은 아니다. 더미 수직 필라(154)는 채널 매립 절연층(144)과 동일한 절연성 물질을 포함할 수 있고, 예를 들어 실리콘 산화물을 포함할 수 있다. 제1 더미 물질층(151)은 채널층(140)과 동일한 물질을 포함할 수 있고, 예를 들어 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제2 더미 물질층(152)은 유전층(142)과 동일한 물질을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 제2 더미 물질층(152)은 터널링층(142a), 전하 저장층(142b), 및 블록킹층(142c)에 대응되는 3개의 층을 포함할 수 있다. 제3 더미 물질층(155)은 도전성 패드(145)와 동일한 물질, 예를 들어 도핑된 다결정 실리콘을 포함할 수 있다. 이는, 분리 구조물들(MS)에 대응되는 트랜치 형성 공정과 동일한 공정을 통해 형성된 홀 내에 채널 구조물들(CH)의 물질들이 함께 증착된 뒤, 후속 공정을 통해 상기 물질들이 제거되지 않고 잔존함에 따라 형성된 구조일 수 있다.
예시적인 실시예에서, 각각의 더미 지지 구조물들(150)은 제1 더미 지지 구조물(150-1) 및 제1 더미 지지 구조물(150-1) 상의 제2 더미 지지 구조물(150-2)을 포함할 수 있다. 제1 더미 지지 구조물(150-1)은 하부 적층 구조물(GS1)을 관통하여 제2 기판(101)과 접촉할 수 있고, 제2 더미 지지 구조물(150-2)은 상부 적층 구조물(GS2)을 관통하여 제1 더미 지지 구조물(150-1)의 상면과 접촉할 수 있다. 제1 더미 지지 구조물(150-1)의 상면과 제2 더미 지지 구조물(150-2)의 하면은 제2 높이(H2)에서 접촉할 수 있다. 제1 및 제2 더미 지지 구조물들(150-1, 150-2)은 일체로 연결될 수 있다. 제1 더미 지지 구조물(150-1)은 제1 및 제4 분리 구조물들(MS1, MS4)과 실질적으로 동일한 높이 레벨에 위치할 수 있다. 이는, 제1 더미 지지 구조물(150-1)이 제 1 및 제4 분리 구조물들(MS1, MS4)과 대응되는 트랜치 형성 공정과 동일한 공정 단계에서 형성된 홀 내에 형성되기 때문일 수 있다. 제2 더미 지지 구조물(150-2)은 제5 분리 구조물(MS5)과 실질적으로 동일한 높이 레벨에 위치할 수 있다. 이는, 제2 더미 지지 구조물(150-2)이 제5 분리 구조물(MS5)과 대응되는 트랜치 형성 공정과 동일한 공정 단계에서 형성된 홀 내에 형성되기 때문일 수 있다.
예시적인 실시예에서, 각각의 더미 지지 구조물들(150)은 제1 및 제2 더미 지지 구조물들(150-1, 150-2)이 접촉하는 영역에서 더미 절곡부(150_BP)를 포함할 수 있다. 더미 절곡부(150_BP)는 제2 높이(H2)에 위치할 수 있다. 더미 절곡부(150_BP)는 제1 더미 지지 구조물(150-1)의 상면의 폭이 제2 더미 지지 구조물(150-2)의 하면의 폭보다 큼에 따라 발생한 구조일 수 있다. 이에 따라, 각각의 더미 지지 구조물들(150)의 폭은 더미 절곡부(150_BP)가 위치하는 높이에서 불연속적으로 변경될 수 있다.
예시적인 실시예에서, 상부 지지 구조물(185)은 더미 지지 구조물들(150)의 상면을 덮을 수 있다.
상부 절연층들(186, 187)은 상부 지지 구조물(185)의 상면 상에 차례로 적층되는 제1 상부 절연층(186) 및 제2 상부 절연층(187)을 포함할 수 있다. 상부 절연층들(186, 187)은 실리콘 산화물 등의 절연성 물질을 포함할 수 있다.
게이트 콘택 플러그(191)는 도 2 및 도 3에 도시된 것과 같이, 제2 영역(R2)에서 제1 상부 절연층(187), 상부 지지 구조물(185), 및 캡핑 절연층(181)을 관통하여 게이트 전극들(130) 중 상부로 상면이 노출된 게이트 전극들(130)과 연결될 수 있다.
배선 라인들(192) 및 배선 비아(193)는 메모리 셀 구조물(CELL) 내의 메모리 셀들과 전기적으로 연결되는 상부 배선 구조물을 구성할 수 있다. 배선 라인들(192)은 예를 들어, 관통 콘택 플러그들(174), 게이트 전극들(130), 및 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 배선 비아(193)는 제2 상부 절연층(187)을 관통하고, 배선 라인들(192)과 게이트 콘택 플러그(191), 채널 구조물들(CH), 및/또는 관통 콘택 플러그들(174)을 전기적으로 연결할 수 있다. 상기 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 배선 라인들(192) 및 배선 비아(193)는 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(100a)의 개략적인 부분 확대 단면도이다. 도 5는 도 3b의 'A' 영역, 'B' 영역, 및 'C' 영역을 확대하여 도시한다.
도 5를 참조하면, 반도체 장치(100a)는 도 4a의 반도체 장치(100)와 다른 분리 구조물들(MS)의 구조를 포함할 수 있다.
분리 구조물들(MS)의 각각은 복수의 관통 영역들(185OS)과 z 방향을 따라 중첩되는 제1 부분(P1) 및 지지 패턴들(185P)과 중첩되는 제2 부분(P2)을 포함할 수 있다. 분리 구조물들(MS)의 각각은 제1 부분(P1) 및 제2 부분(P2)이 y 방향을 따라 일체로 연결된 형태일 수 있다.
분리 구조물들(MS)의 제1 부분(P1)은 하부 적층 구조물(GS1)을 관통하는 제1 분리 구조물(MS1), 상부 적층 구조물(GS2)을 관통하여 제1 분리 구조물(MS1)과 접촉하는 제2 분리 구조물(MS2), 및 캡핑 절연층(181)의 적어도 일부를 관통하여 제2 분리 구조물(MS2)과 접촉하는 제3 분리 구조물(MS3)을 포함할 수 있다. 제1 내지 제3 분리 구조물들(MS1, MS2, MS3)은 서로 일체로 연결될 수 있다.
분리 구조물들(MS)의 제2 부분(P2)은 하부 적층 구조물(GS1)을 관통하는 제4 분리 구조물(MS4) 및 상부 적층 구조물(GS2)을 관통하여 제4 분리 구조물(MS4)과 접촉하는 제5 분리 구조물(MS5)을 포함할 수 있다. 제4 및 제5 분리 구조물들(MS4, MS5)은 서로 일체로 연결될 수 있다.
제1 분리 구조물(MS1)의 상면 및 제2 분리 구조물(MS2)의 하면은 중간 절연층(125) 내의 제1 높이(H1)에서 접촉할 수 있다. 즉, 제1 분리 구조물(MS1)의 상면은 제1 채널 구조물(CH1)의 상면과 실질적으로 동일한 제1 높이(H1)에 위치할 수 있다. 제4 분리 구조물(MS4)의 상면 및 제5 분리 구조물(MS5)의 하면은 마찬가지로 제1 높이(H1)에서 접촉할 수 있다. 이는, 제1 채널 구조물(CH1)을 형성하기 위한 홀에 희생 물질을 채우고, 평탄화 공정을 수행한 뒤, 별도의 중간 절연층(125)을 추가로 형성하지 않고 곧바로 제1 분리 구조물(MS1)을 형성하기 위한 트랜치를 형성함에 따라 발생한 구조일 수 있다. 또는, 이와 달리 제1 채널 구조물(CH1)의 홀과 제1 분리 구조물(MS1)의 트랜치를 동시에 형성함에 따라 발생한 구조일 수도 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100b)의 개략적인 부분 확대 단면도이다. 도 6은 도 3b의 'A' 영역, 'B' 영역, 및 'C' 영역을 확대하여 도시한다.
도 6을 참조하면, 반도체 장치(100b)는 제2 분리 구조물(MS2) 및 제3 분리 구조물(MS3)을 제외하고 도 4a의 반도체 장치(100)와 동일한 구조를 가질 수 있다.
분리 구조물들(MS)의 제1 부분(P1)은 일체로 형성된 제1 내지 제3 분리 구조물들(MS1, MS2, MS3)을 포함할 수 있다. 제2 분리 구조물(MS2)의 상면과 제3 분리 구조물(MS3)의 하면은 캡핑 절연층(181)의 상면과 실질적으로 동일한 제4 높이(H4)에서 접촉할 수 있다. 이는, 제3 분리 구조물(MS3)을 형성하기 위한 개구부 형성 단계에서 상기 개구부가 상부 지지 구조물(185)의 복수의 관통 영역들(185OS)에 대응되는 영역만을 식각하고 캡핑 절연층(181)에 대하여 식각되지 않아 형성된 구조일 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(100c)의 개략적인 부분 확대 단면도이다. 도 7은 도 3b의 'A' 영역, 'B' 영역, 및 'C' 영역을 확대하여 도시한다.
도 7을 참조하면, 반도체 장치(100c)는 도 4a와 다른 적층 구조물(GS)의 형태를 가질 수 있다. 상부 적층 구조물(GS2)의 최하부에는 층간 절연층(120)이 아닌 제2 게이트 전극(130b)이 배치될 수 있다.
제1 및 제4 분리 구조물들(MS1, MS4)의 상면은 상부 적층 구조물(GS2)의 최하부 제2 게이트 전극(130b)과 접촉할 수 있다. 최하부 제2 게이트 전극(130b)의 하면은 제1 및 제2 분리 구조물들(MS1, MS2)이 접촉하거나 제4 및 제5 분리 구조물들(MS4, MS5)이 접촉하는 제2 높이(H2)에 위치할 수 있다. 예시적인 실시예에서, 상부 적층 구조물(GS2)의 최하부 제2 게이트 전극(130b)은 제1 분리 절곡부(MS_BP1)와 접촉할 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100d)의 개략적인 부분 확대 단면도이다. 도 8은 도 3b의 'A' 영역, 'B' 영역, 및 도 3c의 'D' 영역을 확대하여 도시한다.
도 8을 참조하면, 반도체 장치(100d)는 도 4b와 다른 더미 지지 구조물들(150) 구조를 포함할 수 있다.
예시적인 실시예에서, 각각의 더미 지지 구조물들(150)은 하부 적층 구조물(GS1)을 관통하는 제1 더미 지지 구조물(150-1) 및 상부 적층 구조물(GS2)을 관통하여 제1 더미 지지 구조물(150-1)과 접촉하는 제2 더미 지지 구조물(150-2)을 포함할 수 있다. 제1 및 제2 더미 지지 구조물들(150-1, 150-2)은 일체로 연결될 수 있다. 제1 더미 지지 구조물(150-1)의 상면과 제2 더미 지지 구조물(150-2)의 하면은 제1 높이(H1)에서 접촉할 수 있다. 제1 더미 지지 구조물(150-1)은 제1 채널 구조물(CH1)과 실질적으로 동일한 높이 레벨에 위치하고, 제2 더미 지지 구조물(150-2)은 제2 채널 구조물(CH2)과 실질적으로 동일한 높이 레벨에 위치할 수 있다. 이는, 도 4b와 달리, 더미 지지 구조물들(150)을 형성하기 위한 홀을 채널 구조물들(CH)을 형성하기 위한 홀과 동일한 공정 단계에서 형성하기 때문일 수 있다.
예시적인 실시예에서, 각각의 더미 지지 구조물들(150)은 제1 및 제2 더미 지지 구조물들(150-1, 150-2)이 접촉하는 영역에서 더미 절곡부(150_BP)를 포함할 수 있다. 더미 절곡부(150_BP)는 제1 높이(H1)에 위치할 수 있다. 더미 절곡부(150_BP)는 제1 더미 지지 구조물(150-1)의 상면의 폭이 제2 더미 지지 구조물(150-2)의 하면의 폭보다 큼에 따라 발생한 구조일 수 있다. 이에 따라, 각각의 더미 지지 구조물들(150)의 폭은 더미 절곡부(150_BP)가 위치하는 높이에서 불연속적으로 변경될 수 있다.
각각의 더미 지지 구조물들(150)은 더미 수직 필라(154), 더미 수직 필라(154)를 둘러싸는 제1 더미 물질층(151), 제1 더미 물질층(151)을 둘러싸는 제2 더미 물질층(152), 및 더미 수직 필라(154) 상의 제3 더미 물질층(155)을 포함할 수 있다. 제1 더미 물질층(151)은 더미 수직 필라(154)를 둘러싸는 환형(annular)으로 형성될 수 있다. 제2 더미 물질층(152)은 게이트 전극들(130)과 제1 더미 물질층(151) 사이에 배치될 수 있다. 제3 더미 물질층(155)은 더미 수직 필라(154)의 상면을 덮고, 제1 더미 물질층(151)에 의해 측면이 둘러싸일 수 있으나 이에 한정되는 것은 아니다. 더미 수직 필라(154)는 채널 매립 절연층(144)과 동일한 절연성 물질을 포함할 수 있고, 예를 들어 실리콘 산화물을 포함할 수 있다. 제1 더미 물질층(151)은 채널층(140)과 동일한 물질을 포함할 수 있고, 예를 들어 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제2 더미 물질층(152)은 유전층(142)과 동일한 물질을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 제2 더미 물질층(152)은 터널링층(142a), 전하 저장층(142b), 및 블록킹층(142c)에 대응되는 3개의 층을 포함할 수 있다. 제3 더미 물질층(155)은 도전성 패드(145)와 동일한 물질, 예를 들어 도핑된 다결정 실리콘을 포함할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치(100e)의 개략적인 단면도이다. 도 9는 도 2의 절단선 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 9를 참조하면, 반도체 장치(100e)는 웨이퍼 본딩 방식으로 접합된 제1 구조물(S1) 및 제2 구조물(S2)을 포함할 수 있다.
제1 구조물(S1)에 대해서는 도 1 내지 도 4b를 참조하여 상술한 주변 회로 구조물(PERI)에 대한 설명이 적용될 수 있다. 다만, 제1 구조물(S1)은, 본딩 구조물인, 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)을 더 포함할 수 있다. 제1 본딩 비아들(298)은 최상부의 회로 배선 라인들(280)의 상부에 배치되어, 회로 배선 라인들(280)과 연결될 수 있다. 제1 본딩 패드들(299)은 적어도 일부가 제1 본딩 비아들(298) 상에서 제1 본딩 비아들(298)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 구조물(S2)의 제2 본딩 패드들(199)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 본딩 패드들(199)과 함께 제1 구조물(S1)과 제2 구조물(S2)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 구조물(S2)에 대해서는, 다른 설명이 없는 경우, 도 1 내지 도 4b를 참조한 설명이 동일하게 적용될 수 있다. 제2 구조물(S2)은 배선 라인들(192)과 연결되는 본딩 구조물인 제2 본딩 비아들(198), 및 제2 본딩 패드들(199)을 더 포함할 수 있다. 실시예들에 따라, 제2 구조물(S2)은 제2 기판(101)의 상면을 덮는 보호층을 더 포함할 수도 있다.
제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 배선 라인들(192)의 하부에 배치될 수 있다. 제2 본딩 비아들(198)은 배선 라인들(192) 및 제2 본딩 패드들(199)과 연결되고, 제2 본딩 패드들(199)은 제1 구조물(S1)의 제1 본딩 패드들(299)과 접합될 수 있다. 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 구조물(S1) 및 제2 구조물(S2)은, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199)에 의한 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 상기 구리(Cu)-구리(Cu) 본딩 외에, 제1 구조물(S1) 및 제2 구조물(S2)은 추가적으로 유전체-유전체 본딩에 의해서도 접합될 수 있다. 상기 유전체-유전체 본딩은, 주변 영역 절연층(290) 및 상부 절연층들(186, 187) 각각의 일부를 이루며, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199) 각각을 둘러싸는 유전층들에 의한 접합일 수 있다. 이에 의해, 제1 구조물(S1) 및 제2 구조물(S2)은 별도의 접착층 없이 접합될 수 있다.
도 10 내지 도 15b는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 개략적인 단면도들 및 부분 확대도들이다. 도 10, 도 11, 도 12, 도 13a, 도 14, 및 도 15a는 도 2의 절단선 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역을 도시하고, 도 13b는 도 13a의 'F' 영역 및 'G' 영역을 확대하여 도시하며, 도 15b는 도 15a의 'H' 영역 및 'I' 영역을 확대하여 도시한다.
도 10을 참조하면, 제1 기판(201) 상에 회로 소자들(220) 및 하부 배선 구조물들을 포함하는 주변 회로 구조물(PERI)을 형성하고, 주변 회로 구조물(PERI)의 상부에 메모리 셀 구조물(CELL)이 제공되는 제2 기판(101), 수평 절연층(110), 제2 수평 도전층(104), 및 기판 절연층(109)을 형성한 후, 제1 희생 절연 층들(118a) 및 제1 층간 절연층들(120a)을 교대로 적층하고, 예비 제1 채널 구조물(CH1')을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 회로 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연 층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 회로 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 제2 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 제2 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다.
수평 절연층(110)을 이루는 제1 내지 제3 수평 절연 층들은 순차적으로 제2 기판(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 도 2b의 제1 수평 도전층(102)으로 교체되는 층들일 수 있다. 상기 제1 및 제3 수평 절연층들은 상기 제2 수평 절연층과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제3 수평 절연층들은 층간 절연층들(120)과 동일한 물질로 이루어지고, 상기 제2 수평 절연층은 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들에서 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전층(104)은 수평 절연층(110)의 단부들을 따라 절곡되며, 상기 단부들을 덮고 제2 기판(101) 상으로 연장될 수 있다.
기판 절연층(109)은 관통 배선 영역(TR)(도 3a 참조)에 해당하는 영역에서 제2 기판(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 일부를 제거한 후, 절연 물질을 매립함으로써 형성할 수 있다. 기판 절연층(109)은 관통 배선 영역(TR)의 전체 영역에 걸쳐 형성되거나, 그보다 작게 형성될 수 있다. 상기 절연 물질의 매립 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다. 이에 의해 기판 절연층(109)의 상면은 제2 수평 도전층(104)의 상면과 실질적으로 공면을 이룰 수 있다.
다음으로, 제1 희생 절연층들(118a) 및 제1 층간 절연층들(120a)을 교대로 적층할 수 있다. 제1 희생 절연층들(118a)은 후속 공정을 통해 일부가 제1 게이트 전극들(130a)(도 3a 참조)로 교체되는 층일 수 있다. 제1 희생 절연층들(118a)은 제1 층간 절연층들(120a)과 다른 물질로 이루어질 수 있으며, 제1 층간 절연층들(120a)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연층(120a)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제1 희생 절연층들(118a)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 제1 층간 절연층(120a)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제1 층간 절연 층들(120a)의 두께는 모두 동일하지 않을 수 있다. 제1 층간 절연층들(120a) 및 제1 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 제1 희생 절연층들(118a) 및 제1 층간 절연층들(120a)은 하부 예비 적층 구조물(GS1')을 이룰 수 있다.
다음으로, 하부 예비 적층 구조물(GS1') 상에 중간 절연층(125)의 일부를 증착하고, 중간 절연층(125) 및 하부 예비 적층 구조물(GS1')을 관통하는 제1 예비 채널 구조물(CH1')을 형성할 수 있다. 제1 예비 채널 구조물(CH1')은 중간 절연층(125) 및 하부 예비 적층 구조물(GS1')을 관통하는 홀 내에 희생 물질을 채움으로서 형성될 수 있다. 상기 희생 물질은 다결정 실리콘 등의 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 희생 물질 및 하부 예비 적층 구조물(GS1') 사이에는 실리콘 산화물 등의 스페이서층이 형성될 수 있다. 다만, 실시예들에 따라, 상기 희생 물질 및 상기 스페이서층은 텅스텐(W) 및 티타늄 질화물(TiN) 등의 금속 물질을 포함할 수도 있다.
제1 예비 채널 구조물(CH1')은 수평 절연층(110)을 관통하여 제2 기판(101)과 접촉할 수 있으며, 제1 높이(H1, 도 4a 참조)에 위치하는 상면을 가질 수 있다.
도 11을 참조하면, 제1 및 제4 예비 분리 구조물들(MS1', MS4')을 형성할 수 있다.
제1 예비 채널 구조물(CH1')의 상면을 덮도록 중간 절연층(125)을 추가적으로 증착한 후, 중간 절연층(125) 및 하부 예비 적층 구조물(GS1')을 관통하는 제1 및 제4 예비 분리 구조물들(MS1', MS4')을 형성할 수 있다. 제1 및 제4 예비 분리 구조물들(MS1', MS4')은 x 방향으로 연장되는 트랜치 내에 희생 물질을 채움으로써 형성될 수 있다. 제1 예비 분리 구조물(MS1')은 후속 공정을 통해 형성될 상부 지지 구조물(185, 도 2 및 도 3a 참조)의 복수의 관통 영역들(185OS, 도 2 및 도 3a 참조)과 z 방향으로 중첩되는 부분의 예비 분리 구조물일 수 있고, 제4 예비 분리 구조물(MS4')은 후속 공정을 통해 형성될 상부 지지 구조물(185)의 지지 패턴(185P, 도 2 및 도 3a 참조)과 z 방향으로 중첩되는 부분의 예비 분리 구조물일 수 있다. 제1 예비 분리 구조물(MS1') 및 제4 예비 분리 구조물(MS4')은 x 방향을 따라 일체로 연장되는 예비 분리 구조물일 수 있다.
제1 및 제4 예비 분리 구조물들(MS1' MS4')은 제1 높이(H1)보다 높은 제2 높이(H2, 도 4a 참조)에 위치하는 상면을 가질 수 있다.
제1 및 제4 예비 분리 구조물들(MS1' MS4')을 형성하기 위한 트랜치를 먼저 형성하고 난 뒤 후속 공정을 수행하여 분리 구조물들(MS, 도 4a)을 형성함에 따라 공정 난이도를 개선하고 생산 수율이 향상된 반도체 장치가 제공될 수 있다.
본 단계에서, 제1 및 제4 예비 분리 구조물들(MS1', MS4')과 함께, 제1 예비 더미 지지 구조물 및 제1 예비 배리어 구조물이 형성될 수 있다. 즉, 도 4b의 제1 더미 지지 구조물(150-1) 및 제1 배리어 구조물(160-1) 각각에 대응되는 영역에 홀 및 트랜치를 형성하고 희생 물질을 채움으로써 상기 제1 예비 더미 지지 구조물 및 제1 예비 배리어 구조물이 형성될 수 있다. 이에 따라, 더미 지지 구조물(150, 도 4b 참조) 및 배리어 구조물(160, 도 4b 참조)의 제조 공정 단계가 상대적으로 감소하여 생산성이 향상된 반도체 장치가 제공될 수 있다. 상기 제1 예비 더미 지지 구조물 및 상기 제1 예비 배리어 구조물은 제1 높이(H1)보다 높은 제2 높이(H2)에 위치하는 상면을 가질 수 있다.
도 12를 참조하면, 제2 희생 절연층들(118b) 및 제2 층간 절연층들(120b)을 차례로 적층하고, 제1 예비 채널 구조물(CH1')의 상면을 노출시키는 상부 홀(UH) 및 제1 및 제4 예비 분리 구조물들(MS1', MS4')의 상면을 노출시키는 상부 트랜치(UT)를 동시에 형성할 수 있다.
중간 절연층(125)의 일부를 추가적으로 증착하고, 중간 절연층(125) 상에 제2 층간 절연층들(120b) 및 제2 희생 절연층들(118b)을 교대로 적층할 수 있다. 제2 층간 절연층들(120b)은 제1 층간 절연층들(120a)과 동일한 물질을 포함하고, 제2 희생 절연층들(118b)은 제1 희생 절연층들(120b)과 동일한 물질을 포함할 수 있다. 이에 따라, 제2 희생 절연층들(120b)은 제2 층간 절연층들(120b)과 다른 물질로 이루어질 수 있으며, 제2 층간 절연층들(120b)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 제2 희생 절연층들(118b) 및 제2 층간 절연층들(120b)은 상부 예비 적층 구조물(GS2')을 이룰 수 있다. 예시적인 실시예에서, 하부 예비 적층 구조물(GS1')의 제1 희생 절연층들(118a)의 개수는 상부 예비 적층 구조물(GS2')의 제2 희생 절연층들(118b)의 개수보다 많을 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 상부 예비 적층 구조물(GS2')을 덮는 캡핑 절연층(181)이 형성될 수 있고, 상, 하부 예비 적층 구조물들(GS1', GS2')을 이방성 식각하여 제1 예비 채널 구조물(CH1')의 상면을 노출시키는 상부 홀(UH) 및 제1 및 제4 예비 분리 구조물들(MS1', MS4')의 상면을 노출시키는 상부 트랜치(UT)를 동시에 형성할 수 있다. 예시적인 실시예에서, 상부 홀(UH) 및 상부 트랜치(UT)의 각각은, 제1 예비 채널 구조물(CH1')과 제1 및 제4 예비 분리 구조물(MS1', MS4')로부터 소정 깊이만큼 리세스될 수 있다. 다만, 실시예들에 따라, 상부 홀(UH) 및/또는 상부 트랜치(UT)는 제1 예비 채널 구조물(CH1')과 제1 및 제4 예비 분리 구조물(MS1', MS4')을 리세스하지 않고 접촉할 수도 있다.
상부 홀(UH)의 하면은 제1 예비 채널 구조물(CH1')의 상면보다 작은 폭을 가질 수 있다. 상부 트랜치(UT)의 하면은 제1 및 제4 예비 분리 구조물들(MS1' MS4')의 상면보다 작은 폭을 가질 수 있다.
본 단계에서, 상기 제1 예비 더미 지지 구조물 및 상기 제1 예비 배리어 구조물을 노출시키는 홀 또는 트랜치를 함께 형성할 수 있다. 이에 따라, 상기 제1 예비 더미 지지 구조물의 상면 및 상기 제1 예비 배리어 구조물의 상면이 노출될 수 있다. 상기 제1 예비 더미 지지 구조물을 관통하는 홀의 하면은 상기 제1 예비 더미 지지 구조물의 상면보다 작은 폭을 가질 수 있다. 상기 제1 예비 배리어 구조물을 관통하는 트랜치의 하면은 제1 및 제4 예비 분리 구조물들(MS1' MS4')의 상면보다 작은 폭을 가질 수 있다.
도 13a 및 도 13b를 참조하면, 제1 예비 채널 구조물(CH1') 및 제1 및 제4 예비 분리 구조물들(MS1', MS4')을 제거하고, 채널 구조물(CH)을 형성할 수 있다.
홀(H)에 의해 노출된 제1 예비 채널 구조물(CH1')을 식각 공정을 통해 제거할 수 있다. 예시적인 실시예에서, 상부 트랜치(UT)에 의해 노출된 제1 및 제4 예비 분리 구조물들(MS1', MS4')을 상기 식각 공정을 통해 함께 제거할 수 있다. 다만, 실시예들에 따라, 이와 달리 별도의 공정을 수행하여 제1 및 제4 예비 분리 구조물들(MS1', MS4')을 제거할 수도 있다.
다음으로, 상부 홀(UH) 및 제1 예비 채널 구조물(CH1')이 제거하여 형성된 하부 홀 내에 유전층(142), 채널층(140), 및 채널 매립 절연층(144)을 차례로 증착하고, 채널 매립 절연층(144) 상부 영역을 일부 식각하고 도전성 패드(145)를 형성하여 채널 구조물(CH)을 형성할 수 있다.
채널 구조물(CH)은 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)을 포함할 수 있다. 채널 구조물(CH)은 상부 홀(UH)의 하면과 제1 예비 채널 구조물(CH1')의 상면 간의 폭 차이로 인해 채널 절곡부(CH_BP)를 포함할 수 있다. 제1 및 제2 채널 구조물들(CH1, CH2)은 채널 절곡부(CH_BP)가 배치된 레벨을 기준으로 구분될 수 있으며, 서로 일체로 연결될 수 있다.
본 단계에서, 제1 및 제4 예비 분리 구조물들(MS1', MS4')이 제거하여 형성된 하부 트랜치 및 상기 하부 트랜치 상의 상부 트랜치(UT) 내에는 유전층(142), 채널층(140), 채널 매립 절연층(144), 및 도전성 패드(145)와 대응되는 더미 유전층(142'), 더미 채널층(140'), 더미 채널 매립 절연층(144'), 및 더미 도전성 패드(145')를 포함하는 더미 구조물들(MS')이 함께 형성될 수 있다.
본 단계에서, 상기 제1 예비 더미 지지 구조물 및 상기 제1 예비 배리어 구조물을 제1 예비 채널 구조물(CH1')과 함께 제거하고, 채널 구조물(CH)을 이루는 물질들을 함께 형성하여, 더미 지지 구조물(150, 도 4b 참조) 및 배리어 구조물(160, 도 4b 참조)을 형성할 수 있다. 이에 따라, 더미 지지 구조물 (150)은 유전층(142), 채널층(140), 채널 매립 절연층(144), 및 도전성 패드(145)와 대응되는 제2 더미 물질층(152, 도 4b 참조), 제1 더미 물질층(151, 도 4b 참조), 더미 수직 필라(154, 도 4b 참조), 및 제3 더미 물질층(155, 도 4b 참조)를 포함할 수 있다. 또한, 배리어 구조물(160)은 유전층(142), 채널층(140), 채널 매립 절연층(144), 및 도전성 패드(145)와 대응되는 제2 배리어 물질층(162, 도 4b 참조), 제2 배리어 물질층(161, 도 4b 참조), 배리어 매립 절연층(164, 도 4b 참조), 및 제3 배리어 물질층(165, 도 4b 참조)를 포함할 수 있다.
더미 지지 구조물(150) 및 배리어 구조물(160)은 도 11 및 도 12를 참조할 때, 상기 제1 예비 더미 지지 구조물의 상면과 이를 관통하는 홀의 하면의 폭 차이 또는 상기 제1 예비 배리어 구조물의 상면과 이를 관통하는 트랜치의 하면의 폭 차이로 인해 더미 절곡부(150_BP, 도 4b 참조) 및 배리어 절곡부(160_BP, 도 4b 참조)를 포함할 수 있다. 상기 더미 절곡부(150_BP) 및 배리어 절곡부(160_BP)는 제2 높이(H2)에 배치되고, 채널 절곡부(CH_BP)보다 높은 위치에 배치될 수 있다.
도 14를 참조하면, 복수의 관통 영역들(185OS)을 포함하는 상부 지지 구조물(185)을 형성하고, 상기 복수의 관통 영역들(185OS)을 통해 노출된 상기 희생 구조물들을 제거하여 트랜치(T1, T2)를 형성할 수 있다.
먼저, 캡핑 절연층(181) 및 채널 구조물(CH)을 덮는 상부 예비 지지 구조물을 형성할 수 있다. 상기 상부 예비 지지 구조물은 실리콘 산화물 또는 실리콘 질화물, 실리콘 산질화물, 또는 TEOS(TetraEthyl OrthoSilicate) 등의 절연성 물질을 포함할 수 있다. 다음으로, 상기 상부 예비 지지 구조물을 관통하는 개구부를 형성하여, 복수의 관통 영역들(185OS)과 지지 패턴(185P)을 갖는 상부 지지 구조물(185)을 형성할 수 있다. 상기 개구부는 상부 예비 지지 구조물과 함께 캡핑 절연층(181) 및 상기 희생 구조물의 일부를 제거하여 형성됨에 따라 캡핑 절연층(181) 내로 일부 리세스된 영역을 형성할 수 있다.
다음으로 상기 개구부를 통해 노출된 더미 구조물들(MS')을 제거하여 트랜치(T1, T2)를 형성할 수 있다. 트랜치(T1, T2)는 더미 구조물들(MS')에 대응되는 영역을 포함할 수 있다. 트랜치(T1, T2)는 복수의 관통 영역들(185OS)과 z 방향으로 중첩되는 제1 트랜치(T1) 및 나머지 제2 트랜치(T2)를 포함할 수 있고, 제1 및 제2 트랜치들(T1, T2)은 x 방향을 따라 일체로 연결될 수 있다. 제1 트랜치(T1)는 상기 개구부를 포함할 수 있다.
제1 트랜치(T1)는 중간 절연층(125) 내의 높이에 형성된 제1 분리 절곡부(MS_BP1, 도 15b 참조) 및 상기 개구부에 의해 캡핑 절연층(181) 내의 높이에 형성된 제2 분리 절곡부(MS_BP2, 도 15b 참조)를 포함할 수 있다. 제2 트랜치(T2)는 중간 절연층(125) 내의 높이에서 제1 분리 절곡부(MS_BP1)와 동일한 레벨에 위치하는 제3 분리 절곡부(MS_BP3, 도 15b 참조)을 포함할 수 있다. 제1 및 제3 분리 절곡부들(MS_BP1, MS_BP3)은 서로 연결될 수 있다. 제1 및 제3 분리 절곡부들(MS_BP1, MS_BP3)은 채널 절곡부(CH_BP, 도 15b 참조)보다 높은 레벨에 위치할 수 있다.
도 15a 및 도 15b를 참조하면, 제1 수평 도전층(102)을 형성하고, 제1 및 제2 게이트 전극들(130a, 130b)을 형성하며, 트랜치(T1, T2) 내에 분리 구조물(MS)을 형성할 수 있다.
먼저, 트랜치(T1, T2) 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정에 의해 상기 제2 수평 절연층을 노출시킬 수 있다. 노출된 상기 제2 수평 희생층을 선택적으로 제거하고, 그 후에 상하의 상기 제1 및 제3 수평 절연층들을 제거할 수 있다. 수평 절연층(110)의 제거 공정 시에, 상기 제2 수평 절연층이 제거된 영역에서 노출된 유전층(142)의 일부도 함께 제거될 수 있다. 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 트랜치(T1, T2) 내에서 상기 희생 스페이서층들을 제거할 수 있다.
예시적인 실시예에서, 수평 절연층(110)은 제2 기판(101)의 제1 영역(R1) 상에서 트랜치(T1, T2)에 의해 노출될 수 있으나, 제2 영역(R2) 상에서 트랜치(T1, T2)와 이격되어 배치됨에 따라 노출되지 않을 수 있다. 제2 수평 도전층(104)이 상기 이격된 공간 사이를 채울 수 있다. 이에 따라, 수평 절연층(110)은 제1 영역(R1) 상에서 제1 수평 도전층(102)으로 치환(replacement)되고, 제2 영역(R2) 상에서 잔존할 수 있다.
다음으로, 트랜치(T1, T2)를 통해 노출된 제1 및 제2 희생 절연층들(118a, 118b)를 제거하여 터널부들을 형성하고, 상기 터널부들에 도전성 물질을 매립하여 제1 및 제2 게이트 전극들(130a, 130b)을 형성할 수 있다. 제1 및 제2 희생 절연층들(118a, 118b)은 예를 들어, 습식 식각을 이용하여, 제1 및 제2 층간 절연층들(120a, 120b)에 대하여 선택적으로 제거될 수 있다. 상기 터널부들을 채우는 상기 도전성 물질은 금속, 다결정 실리콘, 또는 금속 실리사이드 물질을 포함할 수 있다.
제1 및 제2 게이트 전극들(130a, 130b)을 형성한 후, 트랜치(T1, T2) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 절연성 물질을 채워 분리 구조물(MS)을 형성할 수 있다. 이에 따라, 복수의 관통 영역들(185OS)을 포함하는 트랜치(T1, T2) 내부를 채우는 분리 구조물(MS)이 형성될 수 있다.
예시적인 실시예에서, 제2 기판(101)의 제1 영역(R1) 상에서, 분리 구조물(MS)은 상기 절연성 물질이 수평 도전층(102)이 배치된 레벨에서 수평 도전층(102)을 향하는 방향으로 더 연장하여 볼록한 모양을 가질 수 있으나, 이에 한정되는 것은 아니다. 상기 절연성 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 고유전율 물질 등을 포함할 수 있다. 분리 구조물(MS)은 단일 물질층을 포함할 수 있으나, 실시예들에 따라 복수의 절연성 물질층들을 포함할 수도 있다.
다음으로, 도 1 내지 도 4b를 참조하면, 상부 절연층들(186, 187)을 형성하고, 배선 비아(193) 및 배선 라인들(192)을 형성할 수 있다.
상부 지지 구조물(185) 및 분리 구조물(MS)을 덮는 제1 상부 절연층(186)을 형성하고, 상기 제1 상부 절연층(186)을 관통하여 제1 및 제2 게이트 전극들(130a, 130b)과 접촉하는 게이트 콘택 플러그(191)를 형성할 수 있다. 게이트 콘택 플러그(191)는 제2 영역(R2) 상에서 상부가 노출된 제1 및 제2 게이트 전극들(130a, 130b)의 부분들과 접촉할 수 있다.
게이트 콘택 플러그(191) 및 제1 상부 절연층(186)을 덮는 제2 상부 절연층(187)을 형성하고, 제2 상부 절연층(187)을 관통하는 비아 홀들을 형성할 수 있다. 상기 비아 홀들은 게이트 콘택 플러그(191) 및/또는 채널 구조물들(CH)의 상면을 노출시킬 수 있다. 상기 비아 홀들에 도전성 물질을 매립하여 배선 비아(193)를 형성하고, 상기 배선 비아(193)와 접촉하는 배선 라인들(192)을 형성할 수 있다. 실시예들에 따라, 배선 비아(193) 및 배선 라인들(192)은 일체로 형성될 수도 있다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 16을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 9를 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 17은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 17을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 16의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 9를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 18은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 18은 도 17의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 18의 반도체 패키지(2003)를 절단선 Ⅴ-Ⅴ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 18을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 21 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 17와 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 16 참조)과 전기적으로 연결되는 게이트 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 9를 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 분리 구조물들(MS)은 제1 및 제2 분리 절곡부들(MS_BP1, MS_BP2)을 포함하고, 채널 구조물들(CH)은 채널 절곡부(CH_BP)를 포함하며, 제1 분리 절곡부(MS_BP)와 채널 절곡부(CH_BP)는 중간 절연층(125) 내의 높이 레벨에 위치하고, 제2 분리 절곡부(MS_BP)는 적층 구조물(GS)과 상부 지지 구조물(185) 사이의 레벨에 위치할 수 있다. 예시적인 실시예에서, 제1 분리 절곡부(MS_BP)는 채널 절곡부(CH_BP)보다 높은 레벨에 배치될 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 17 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CELL: 메모리 셀 구조물 PERI: 주변 회로 구조물
CH: 채널 구조물 GS: 적층 구조물
GS1: 하부 적층 구조물 GS2: 상부 적층 구조물
MS: 분리 구조물들 SS: 상부 분리 구조물들
101: 제2 기판 102, 104: 수평 도전층
110: 수평 절연층 118: 희생 절연층들
120: 층간 절연층들 130: 게이트 전극들
140: 채널층 142: 유전층
144: 채널 매립 절연층 145: 도전성 패드
150: 더미 지지 구조물 160: 배리어 구조물
181: 캡핑 절연층 185: 상부 지지 구조물
185P: 지지 패턴 185OS: 복수의 관통 영역들
186, 187: 상부 절연층들 191: 게이트 콘택 플러그

Claims (10)

  1. 기판을 포함하며, 제1 영역 및 제2 영역을 갖는 하부 구조물;
    상기 제1 영역 상에서 상기 하부 구조물과 수직인 수직 방향을 따라 서로 이격되어 적층되고 상기 제2 영역 상에서 상기 하부 구조물과 평행한 제1 수평 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들 및 상기 게이트 전극들과 서로 교대로 적층되는 층간 절연층들을 포함하는 적층 구조물;
    상기 제1 영역 상에서 상기 게이트 전극들을 관통하고, 채널층을 각각 포함하는 채널 구조물들; 및
    상기 게이트 전극들을 관통하고, 상기 제1 수평 방향으로 연장되며 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 서로 이격되어 배치되는 분리 구조물들을 포함하되,
    채널 구조물들 각각은 제1 채널 구조물, 상기 제1 채널 구조물 상의 제2 채널 구조물, 및 상기 제1 및 제2 채널 구조물들 간의 채널 절곡부를 포함하고,
    분리 구조물들 각각은, 제1 분리 구조물, 상기 제1 분리 구조물 상의 제2 분리 구조물, 상기 제2 분리 구조물 상의 제3 분리 구조물, 상기 제1 및 제2 분리 구조물들 간의 제1 분리 절곡부, 및 상기 제2 및 제3 분리 구조물들 간의 제2 분리 절곡부를 포함하되,
    상기 제2 분리 구조물의 상면의 폭은 상기 제3 분리 구조물의 하면의 폭보다 작은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 채널 구조물들은 일체로 연결되고,
    상기 제1 내지 제3 분리 구조물들은 일체로 연결되며,
    상기 채널층은 상기 제1 채널 구조물 및 상기 제2 채널 구조물에서 연속적으로 연장되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 분리 절곡부는 상기 채널 절곡부보다 높은 레벨에 위치하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 분리 절곡부는 상기 채널 구조물들 각각의 상면보다 낮은 레벨에 위치하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 적층 구조물을 덮는 캡핑 절연층 및 상기 캡핑 절연층 상에 배치되고 복수의 관통 영역들을 포함하는 상부 지지 구조물을 더 포함하며,
    상기 제3 분리 구조물은 상기 복수의 관통 영역들을 채우는 반도체 장치.
  6. 제5 항에 있어서,
    상기 분리 구조물들 각각은 상기 복수의 관통 영역들과 상기 수직 방향으로 중첩되는 제1 부분 및 나머지 제2 부분을 포함하고,
    상기 제1 부분의 상면은 상기 제2 부분의 상면보다 높은 반도체 장치.
  7. 제1 항에 있어서,
    상기 채널 구조물들 각각은 채널 매립 절연층, 상기 채널 매립 절연층 상의 도전성 패드, 및 상기 채널 매립 절연층과 상기 적층 구조물 사이에 배치되는 유전층을 더 포함하고,
    상기 채널층은 상기 채널 매립 절연층과 상기 유전층 사이에 배치되며,
    상기 하부 구조물은 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 주변 회로 구조물, 및 상기 주변 회로 구조물 상의 제2 기판을 포함하고,
    상기 제2 영역 상에서 상기 게이트 전극들과 이격되어 배치되며 상기 층간 절연층들과 교대로 적층되는 희생 절연층들;
    상기 희생 절연층들을 관통하며 상기 게이트 전극들과 상기 회로 소자들을 전기적으로 연결하는 관통하는 관통 콘택 플러그; 및
    상기 희생 절연층들을 둘러싸도록 배치되며 상기 희생 절연층들과 상기 게이트 전극들을 이격시키는 배리어 구조물을 더 포함하며,
    상기 배리어 구조물은, 상기 채널 매립 절연층과 동일한 물질을 포함하는 배리어 매립 절연층, 상기 배리어 매립 절연층의 외측면을 덮고 상기 채널층과 동일한 물질을 포함하는 제1 배리어 물질층, 및 상기 제1 배리어 물질층의 외측면을 덮고 상기 유전층과 동일한 물질을 포함하는 제2 배리어 물질층을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 배리어 구조물은 상기 제1 분리 절곡부와 실질적으로 동일한 레벨에 위치하는 절곡부를 더 포함하는 반도체 장치.
  9. 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 상기 회로 소자들 상에 배치되는 제2 기판을 포함하며, 제1 영역 및 제2 영역을 갖는 하부 구조물, 상기 제1 영역 상에서 상기 하부 구조물과 수직인 수직 방향을 따라 서로 이격되어 적층되고 상기 제2 영역 상에서 상기 하부 구조물과 평행한 제1 수평 방향을 따라 계단 형태를 이루며 연장되는 게이트 전극들 및 상기 게이트 전극들과 서로 교대로 적층되는 층간 절연층들을 포함하는 적층 구조물, 상기 제1 영역 상에서 상기 게이트 전극들을 관통하고, 채널층을 각각 포함하는 채널 구조물들, 및 상기 게이트 전극들을 관통하고, 상기 수평 방향으로 연장되며 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 서로 이격되어 배치되는 분리 구조물들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되,
    채널 구조물들 각각은 제1 채널 구조물, 상기 제1 채널 구조물 상의 제2 채널 구조물, 및 상기 제1 및 제2 채널 구조물들 간의 채널 절곡부를 포함하고,
    분리 구조물들 각각은, 제1 분리 구조물, 상기 제1 분리 구조물 상의 제2 분리 구조물, 상기 제2 분리 구조물 상의 제3 분리 구조물, 상기 제1 및 제2 분리 구조물들 간의 제1 분리 절곡부, 및 상기 제2 및 제3 분리 구조물들 간의 제2 분리 절곡부를 포함하되,
    상기 제2 분리 구조물의 상면의 폭은 상기 제3 분리 구조물의 하면의 폭보다 작은 데이터 저장 시스템.
  10. 제9 항에 있어서,
    상기 제1 분리 절곡부는 상기 채널 절곡부보다 높은 레벨에 위치하며,
    상기 제2 분리 절곡부는 상기 채널 구조물들 각각의 상면보다 낮은 레벨에 위치하는 데이터 저장 시스템.
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