JP2022054427A - 半導体装置及びそれを含むデータ記憶システム - Google Patents

半導体装置及びそれを含むデータ記憶システム Download PDF

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Abstract

【課題】集積度及び信頼性が向上した半導体装置及びそれを含むデータ記憶システムを提供する。【解決手段】半導体装置１０において、セル領域ＣＲは、第１基板１１上に提供された回路素子２０を含む周辺回路領域ＰＥＲＩと、周辺回路領域上に配置されたメモリセル領域ＣＥＬＬと、を含む。メモリセル領域は、周辺回路領域上の第２基板１０１と、第２基板上に交互に積層された第１ゲート電極１３０及び第１層間絶縁層１２０を含む第１積層構造物ＧＳ１並びに第１積層構造物上に交互に積層された第２ゲート電極２３０及び第２層間絶縁層２２０を含む第２積層構造物ＧＳ２を含むメモリ積層構造物と、メモリ積層構造物を垂直に貫通して第２基板に連結され、チャンネル層を含むチャンネル構造物ＣＨと、を含む。【選択図】図２ａ

Description

本発明は、半導体装置及びそれを含むデータ記憶システムに関する。
データの記憶を必要とするデータ記憶システムにおいて、大容量のデータを記憶可能な半導体装置が求められている。これに伴い、半導体装置のデータ記憶容量を増加させる方法が研究されている。例えば、半導体装置のデータ記憶容量を増加させる方法の１つとして、２次元的に配列されるメモリセルの代わりに、３次元的に配列されるメモリセルを含む半導体装置が提案されている。
特開２０１７－１１２３６３号公報
本発明は、従来技術に鑑みてなされたものであって、本発明の目的は、集積度及び信頼性が向上した半導体装置を提供することにある。
また、本発明の目的は、集積度及び信頼性が向上した半導体装置を含むデータ記憶システムを提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体装置は、第１基板、及び前記第１基板上に提供された回路素子を含む周辺回路領域と、前記周辺回路領域上に配置されたメモリセル領域と、を含み、前記メモリセル領域は、前記周辺回路領域上の第２基板と、前記第２基板上に交互に積層された第１ゲート電極及び第１層間絶縁層を含む第１積層構造物、並びに前記第１積層構造物上に交互に積層された第２ゲート電極及び第２層間絶縁層を含む第２積層構造物を含むメモリ積層構造物と、前記メモリ積層構造物を垂直に貫通して前記第２基板に連結され、チャンネル層を含むチャンネル構造物と、前記第２基板上において前記第１積層構造物の少なくとも一側から離隔して配置され、交互に積層された第１絶縁層及び第２絶縁層を含む第１ダミー構造物と、前記第１ダミー構造物上において前記第２積層構造物の少なくとも一側から離隔して配置され、交互に積層された第３絶縁層及び第４絶縁層を含む第２ダミー構造物と、前記第１積層構造物及び前記第１ダミー構造物を覆う第１キャッピング絶縁層と、前記第２積層構造物及び前記第２ダミー構造物を覆う第２キャッピング絶縁層と、を含み、前記第１ダミー構造物の少なくとも一部が、前記第２ダミー構造物と垂直方向で重ならないことを特徴とする。
上記目的を達成するためになされた本発明の一態様による半導体装置は、第１基板、及び前記第１基板上に提供された回路素子を含む周辺回路領域と、前記周辺回路領域上に配置された第２基板と、前記第２基板上に配置されたメモリセル構造物と、前記第２基板上において前記メモリセル構造物の少なくとも一側に配置されたダミー構造物と、を含み、前記メモリセル構造物は、前記第２基板上に交互に積層された第１ゲート電極及び第１層間絶縁層を含む第１積層構造物と、前記第１積層構造物上に交互に積層された第２ゲート電極及び第２層間絶縁層を含む第２積層構造物と、前記第１積層構造物及び前記第２積層構造物を貫通して前記第２基板に連結されたチャンネル構造物と、を含み、前記ダミー構造物は、前記第２基板上において前記第１積層構造物から離隔して配置され、交互に積層された第１絶縁層及び第２絶縁層を含む第１ダミー構造物と、前記第２基板上において前記第２積層構造物及び前記第１ダミー構造物から離隔して配置され、交互に積層された第３絶縁層及び第４絶縁層を含む第２ダミー構造物と、を含み、前記第２ダミー構造物の側面の間の中心軸が、前記第１ダミー構造物の側面の間の中心軸から、前記第２基板の上面に平行な少なくとも一方向にシフトされていることを特徴とする。
上記目的を達成するためになされた本発明の一態様によるデータ記憶システムは、第１基板、及び前記第１基板上に提供された回路素子を含む周辺回路領域と、前記周辺回路領域上に配置された第２基板と、前記第２基板上に配置されたメモリセル構造物と、前記第２基板上において前記メモリセル構造物の少なくとも一側に配置されたダミー構造物と、前記回路素子に電気的に連結された入出力パッドと、を含み、前記メモリセル構造物は、前記第２基板上に交互に積層された第１ゲート電極及び第１層間絶縁層を含む第１積層構造物と、前記第１積層構造物上に交互に積層された第２ゲート電極及び第２層間絶縁層を含む第２積層構造物と、前記第１積層構造物及び前記第２積層構造物を貫通して前記第２基板に連結されたチャンネル構造物と、を含み、前記ダミー構造物は、前記第２基板上において前記第１積層構造物から離隔して配置され、交互に積層された第１絶縁層及び第２絶縁層を含む第１ダミー構造物と、前記第２基板上において前記第２積層構造物及び前記第１ダミー構造物から離隔して配置され、交互に積層された第３絶縁層及び第４絶縁層を含む第２ダミー構造物と、を含み、前記第２ダミー構造物の側面の間の中心軸が、前記第１ダミー構造物の側面の間の中心軸から、前記第２基板の上面に平行な少なくとも一方向にシフトされた半導体記憶装置と、前記入出力パッドを介して前記半導体記憶装置に電気的に連結され、前記半導体記憶装置を制御するコントローラーと、を含むことを特徴とする。
本発明によれば、メモリセルを成す積層構造物から離隔したダミー構造物を配置するにあたり、下部の第１ダミー構造物と上部の第２ダミー構造物とが垂直方向で重ならないように配置することで、信頼性が向上した半導体装置、及びそれを含むデータ記憶システムを提供することができる。
本発明の一実施形態による半導体装置の概略的な平面図である。 本発明の一実施形態による半導体装置の概略的な断面図である。 本発明の一実施形態による半導体装置の概略的な断面図である。 本発明の一実施形態による半導体装置の概略的な断面図である。 本発明の一実施形態による半導体装置の概略的な断面図である。 本発明の一実施形態による半導体装置の概略的な断面図である。 本発明の一実施形態による半導体装置の概略的な平面図である。 本発明の一実施形態による半導体装置の概略的な断面図である。 本発明の一実施形態による半導体装置の概略的な断面図である。 本発明の一実施形態による半導体装置の概略的な平面図である。 本発明の一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な平面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な平面図である。 一実施形態による半導体装置の概略的な平面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の概略的な断面図である。 一実施形態による半導体装置の製造方法を説明するための概略的な平面図である。 一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 一実施形態による半導体装置を含むデータ記憶システムを概略的に示す図である。 一実施形態による半導体装置を含むデータ記憶システムを概略的に示す斜視図である。 一実施形態による半導体パッケージを概略的に示す断面図である。 一実施形態による半導体パッケージを概略的に示す断面図である。
以下、図面を参照しながら、本発明の好ましい実施形態を詳細に説明する。
図１は、本発明の一実施形態による半導体装置の概略的な平面図である。
図２ａ及び図２ｂは、本発明の一実施形態による半導体装置の概略的な断面図である。図２ａ及び図２ｂはそれぞれ、図１の切断線Ｉ－Ｉ’及びＩＩ－ＩＩ’に沿った断面を示す。
図１、図２ａ、及び図２ｂを参照すると、半導体装置１０は、メモリセル領域ＣＥＬＬと、周辺回路領域ＰＥＲＩと、を含む。メモリセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩの上段に配置される。一実施形態において、これとは反対に、メモリセル領域ＣＥＬＬが周辺回路領域ＰＥＲＩの下段に配置されてもよい。
周辺回路領域ＰＥＲＩは、第１基板１１と、第１基板１１上に配置された回路素子２０と、回路コンタクトプラグ７０と、回路配線ライン８０と、を含む。
第１基板１１は、ｘ方向とｙ方向に延びる上面を有する。第１基板１１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含む。
第１基板１１は、中心領域Ｃ１と、中心領域Ｃ１を取り囲むガードリング領域Ｃ２と、を有する。ガードリング領域Ｃ２は、半導体装置１０のエッジ領域１０ｅｇを含む。エッジ領域１０ｅｇは、半導体ウエハー上の多数の半導体装置を分離する過程で形成される。実施形態によっては、領域１０ｅｇには、スクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）領域に配置された構造物と同一の構造物がさらに配置される。ガードリング領域Ｃ２上には、湿気酸化バリアー（Ｍｏｉｓｔｕｒｅ Ｏｘｉｄａｔｉｏｎ Ｂａｒｒｉｅｒ）構造物及び／またはクラックストップ（Ｃｒａｃｋ Ｓｔｏｐ）構造物を成すガードリング構造物ＧＲが配置される。
第１基板１１は、別の素子分離層が形成されて活性領域が定義される。活性領域の一部には、不純物を含むソース／ドレイン領域３０が配置される。
回路素子２０は、プレーナ（ｐｌａｎａｒ）トランジスターを含む。それぞれの回路素子２０は、回路ゲート誘電層２２と、スペーサー層２４と、回路ゲート電極２５と、を含む。回路ゲート電極２５の両側の第１基板１１内にはソース／ドレイン領域３０が配置される。
周辺領域絶縁層９０は、第１基板１１上において回路素子２０上に配置される。回路コンタクトプラグ７０は、周辺領域絶縁層９０を貫通してソース／ドレイン領域３０に連結される。回路コンタクトプラグ７０により、回路素子２０に電気的信号が印加される。図示されていない領域において、回路ゲート電極２５にも回路コンタクトプラグ７０が連結される。回路配線ライン８０は、回路コンタクトプラグ７０に連結され、複数の層で配置される。
メモリセル領域ＣＥＬＬは、第２基板１０１と、メモリセル構造物ＭＣ１、ＭＣ２と、ダミー構造物ＤＳ１、ＤＳ２と、を含む。ダミー構造物ＤＳ１、ＤＳ２は、メモリセル構造物ＭＣ１、ＭＣ２の少なくとも一側にメモリセル構造物ＭＣ１、ＭＣ２から離隔して配置される。メモリセル領域ＣＥＬＬは、キャッピング絶縁層１９０、２９０、上部絶縁層３１０、３２０、３３０、ゲートコンタクトプラグＣＰ１、チャンネルコンタクトプラグＣＰ２、ビットライン３５０、及び上部配線３５５をさらに含む。
第２基板１０１は、セル領域ＣＲ及び周辺領域ＣＴを有する。セル領域ＣＲは、メモリセルが形成されるセルアレイ領域ＣＡと、メモリセルのゲート電極を上部配線に連結するための連結領域ＣＢと、を含む。周辺領域ＣＴは、セル領域ＣＲの少なくとも一側において、周辺回路領域ＰＥＲＩの回路素子２０を上部配線に連結するための領域である。連結領域ＣＢは、少なくとも一方向、例えば、ｘ方向においてセルアレイ領域ＣＡの少なくとも一端に配置されるか、または、セルアレイ領域ＣＡの縁に沿って配置される。
第２基板１０１は、ｘ方向とｙ方向に延びる上面を有する。第２基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含む。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム、またはシリコン－ゲルマニウムを含む。第２基板１０１は、例えば、多結晶シリコンからなり、不純物を含んでも含まなくてもよい。
メモリセル構造物ＭＣ１、ＭＣ２は、第２基板１０１上において互いに離隔して並んで配置される。但し、実施形態において、セル領域ＣＲに配置されるメモリセル構造物ＭＣ１、ＭＣ２の個数及び配置形態は多様に変更可能である。以下、１つのメモリセル構造物ＭＣ１について説明する。
メモリセル構造物ＭＣ１は、メモリ積層構造物ＧＳ１、ＧＳ２と、チャンネル構造物ＣＨと、第１及び第２導電層１０４、１０５と、分離構造物ＭＳと、を含む。メモリ積層構造物ＧＳ１、ＧＳ２は、第２基板１０１上の第１積層構造物ＧＳ１と、第１積層構造物ＧＳ１上の第２積層構造物ＧＳ２と、を含む。
第１積層構造物ＧＳ１は、第２基板１０１上に交互に積層された第１ゲート電極１３０及び第１層間絶縁層１２０を含む。第２積層構造物ＧＳ２は、第１積層構造物ＧＳ１上に交互に積層された第２ゲート電極２３０及び第２層間絶縁層２２０を含む。
第１及び第２ゲート電極１３０、２３０は、第２基板１０１上に垂直に離隔して配置される。第１及び第２ゲート電極１３０、２３０は、１つまたは複数の下部ゲート電極、複数の中間ゲート電極、及び１つまたは複数の上部ゲート電極を含む。
１つまたは複数の下部ゲート電極は、接地選択トランジスターのゲート電極及び／または下部消去制御トランジスターのゲート電極を含む。１つまたは複数の上部ゲート電極は、ストリング選択トランジスターのゲート電極及び／または上部消去制御トランジスターのゲート電極を含む。下部消去制御トランジスター及び上部消去制御トランジスターは、ゲート誘導ドレインリーク（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を利用した消去動作を用いるトランジスターである。
複数の中間ゲート電極は、メモリセルトランジスターのゲート電極である。複数の中間ゲート電極のうち、上部または下部のいくつかのゲート電極はダミーゲート電極である。半導体装置１０の容量に応じて、メモリセルを成す第１及び第２ゲート電極１３０、２３０の個数が決定される。
第１及び第２ゲート電極１３０、２３０は、セル領域ＣＲ上に垂直に互いに離隔して積層されており、セルアレイ領域ＣＡから連結領域ＣＢへ互いに異なる長さで延びて階段状の段差構造を成す。第１及び第２ゲート電極１３０、２３０は、段差構造により、下部のゲート電極が上部のゲート電極よりも長く延びる階段状を成し、第１及び第２層間絶縁層１２０、２２０から上部に露出する端部を提供する。
一実施形態において、第１及び第２ゲート電極１３０、２３０は、一定の個数、例えば、２個、４個、または６個のゲート電極が１つのゲートグループを成し、ｘ方向に沿ってゲートグループ間に段差構造を形成する。１つのゲートグループを成すゲート電極は、ｙ方向に沿っても互いに段差構造を有するように配置される。
図２ｂに示すように、第１及び第２ゲート電極１３０、２３０は、ｘ方向に延びる一対の分離構造物ＭＳにより、ｙ方向に隣接した第１及び第２ゲート電極１３０、２３０から互いに分離されて配置される。一対の分離構造物ＭＳの間の第１及び第２ゲート電極１３０、２３０は１つのメモリブロックを成すが、メモリブロックの範囲はこれに限定されない。第１及び第２ゲート電極１３０、２３０の一部、例えば、メモリセルを成す第１及び第２ゲート電極１３０、２３０は、１つのメモリブロック内で１つの層を成す。
第１及び第２ゲート電極１３０、２３０は、金属物質、例えば、タングステン（Ｗ）を含む。実施形態によって、第１及び第２ゲート電極１３０、２３０は、多結晶シリコンまたは金属シリサイド物質を含む。一実施形態において、第１及び第２ゲート電極１３０、２３０は、拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含む。例えば、拡散防止膜は、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、またはこれらの組み合わせを含む。
第１及び第２層間絶縁層１２０、２２０は、ゲート電極１３０、２３０の間にそれぞれ配置される。第１及び第２層間絶縁層１２０、２２０も第１及び第２ゲート電極１３０、２３０と同様に、第２基板１０１の上面に垂直な方向で互いに離隔し、且つ少なくとも一方向に延びるように配置される。第１及び第２層間絶縁層１２０、２２０は、シリコン酸化物またはシリコン窒化物のような絶縁性物質を含む。
チャンネル構造物ＣＨは、それぞれ１つのメモリセルストリングを成し、第２基板１０１のセルアレイ領域ＣＡ上に行と列を成して、互いに離隔して配置される。チャンネル構造物ＣＨは格子状を形成するように配置されるか、一方向で千鳥状に配置される。チャンネル構造物ＣＨは柱状を有し、アスペクト比によって、第２基板１０１に近くなるにつれて細くなる傾斜した側面を有する。一実施形態において、連結領域ＣＢに隣接したセルアレイ領域ＣＡの端部及び連結領域ＣＢに、実質的にメモリセルストリングを成さないダミーチャンネルが配置される。
チャンネル構造物ＣＨ内にはチャンネル層１４０が配置される。チャンネル構造物ＣＨ内で、チャンネル層１４０は内部のチャンネル絶縁層１５０を取り囲む環状（ａｎｎｕｌａｒ）からなるが、実施形態によっては、チャンネル絶縁層１５０なしに円柱または角柱のような柱状を有してもよい。チャンネル層１４０は、下部で第１導電層１０４に連結される。チャンネル層１４０は第２基板１０１に連結される。チャンネル層１４０は、多結晶シリコンまたは単結晶シリコンのような半導体物質を含む。
チャンネル構造物ＣＨにおいて、チャンネル層１４０の上部にはチャンネルパッド１５５が配置される。チャンネルパッド１５５は、チャンネル絶縁層１５０の上面を覆い、且つチャンネル層１４０に電気的に連結されるように配置される。チャンネルパッド１５５は、例えば、ドープされた多結晶シリコンを含む。
ゲート誘電層１４５は、第１及び第２ゲート電極１３０、２３０とチャンネル層１４０との間に配置される。ゲート誘電層１４５は、チャンネル層１４０よりも上部に長く延び、内側面の一部がチャンネルパッド１５５に接触する。図示していないが、ゲート誘電層１４５は、チャンネル層１４０から順次積層されたトンネリング層、情報記憶層、及びブロッキング層を含む。トンネリング層は、電荷を情報記憶層にトンネリングさせ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、またはこれらの組み合わせを含む。情報記憶層は、電荷トラップ層またはフローティングゲート導電層である。ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ－ｋ）の誘電物質、またはこれらの組み合わせを含む。
チャンネル構造物ＣＨは、メモリ積層構造物ＧＳ１、ＧＳ２を垂直に貫通して第２基板１０１に連結される。チャンネル構造物ＣＨは、図２ｂに示すように、垂直に積層された第１及び第２チャンネル構造物ＣＨ１、ＣＨ２を含む。
チャンネル構造物ＣＨは、第１積層構造物ＧＳ１を貫通する第１チャンネル構造物ＣＨ１と、第２積層構造物ＧＳ２を貫通する第２チャンネル構造物ＣＨ２と、が連結された形態を有し、図２ｂの拡大図に示すように、連結領域に、幅の差による折り曲げ部を有する。第１チャンネル構造物ＣＨ１と第２チャンネル構造物ＣＨ２との間で、チャンネル層１４０、ゲート誘電層１４５、及びチャンネル絶縁層１５０が互いに連結されている状態である。チャンネルパッド１５５は、上部の第２チャンネル構造物ＣＨ２の上端にのみ配置される。但し、一実施形態において、第１チャンネル構造物ＣＨ１及び第２チャンネル構造物ＣＨ２はそれぞれチャンネルパッド１５５を含み、この場合、第１チャンネル構造物ＣＨ１のチャンネルパッド１５５は、第２チャンネル構造物ＣＨ２のチャンネル層１４０に連結される。
一実施形態において、チャンネル構造物ＣＨは、下端で第２基板１０１に連結されたエピタキシャル層を含む。エピタキシャル層はチャンネル層１４０に連結される。この場合、半導体装置１０は、第１及び第２導電層１０４、１０５を含まなくてもよい。
第１及び第２導電層１０４、１０５は、第２基板１０１の上面上に積層されて配置される。第１及び第２導電層１０４、１０５は、少なくとも一部が半導体装置１０の共通ソースラインの一部として機能し、第２基板１０１とともに共通ソースラインとして機能する。図２ｂの拡大図に示すように、第１導電層１０４は、チャンネル層１４０の周りで、チャンネル層１４０に直接連結される。第１及び第２導電層１０４、１０５は半導体物質を含み、例えば、多結晶シリコンを含む。この場合、少なくとも第１導電層１０４はドープされた層であり、第２導電層１０５は、ドープされた層であるか、または第１導電層１０４から拡散された不純物を含む層である。
図２ａに示すように、連結領域ＣＢにおける第２基板１０１上には、第１及び第２ソース犠牲層１１１、１１２が第１導電層１０４に交替されずに一部残存する。第１及び第２ソース犠牲層１１１、１１２は、半導体装置１０において実質的に機能を果たさないものである。周辺領域ＣＴでも、第１及び第２ソース犠牲層１１１、１１２及び第２導電層１０５が第２基板１０１上に積層されるが、これに限定されない。
分離構造物ＭＳは、図２ｂに示すように、メモリ積層構造物ＧＳ１、ＧＳ２を垂直方向、例えば、ｚ方向に沿って貫通する。分離構造物ＭＳは、メモリ積層構造物ＧＳ１、ＧＳ２をｙ方向で分離させる。分離構造物ＭＳは、セルアレイ領域ＣＡから連結領域ＣＢに、ｘ方向に沿って延びる。分離構造物ＭＳは、第１及び第２ゲート電極１３０、２３０をｚ方向に沿って貫通し、第２基板１０１に接触する。分離構造物ＭＳは、第２基板１０１の上部の一部をリセスして配置されるか、第２基板１０１の上面に接するように第２基板１０１上に配置される。分離構造物ＭＳは、絶縁性物質、例えば、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせを含む。
一実施形態において、分離構造物ＭＳは、断続的に延びるか、一部領域にのみ配置される補助分離領域を含む。補助分離領域は、例えば、連結領域ＣＢにおいてｘ方向に所定間隔で分離され、複数個が配置される。
ダミー構造物ＤＳ１、ＤＳ２は、第２基板１０１上にメモリセル構造物ＭＣ１から離隔して配置される。実施形態において、周辺領域ＣＴに配置されるダミー構造物ＤＳ１、ＤＳ２の個数、サイズ、及び配置形態は多様に変更可能である。
ダミー構造物ＤＳ１、ＤＳ２は、第２基板１０１上において第１積層構造物ＧＳ１から離隔して配置される第１ダミー構造物ＤＳ１と、第２基板１０１上において第２積層構造物ＧＳ２から離隔して配置される第２ダミー構造物ＤＳ２と、を含む。第１ダミー構造物ＤＳ１は「第１絶縁性構造物」と称し、第２ダミー構造物ＤＳ２は「第２絶縁性構造物」と称する。
第１ダミー構造物ＤＳ１は、第２基板１０１上に交互に積層された第１絶縁層１７０及び第２絶縁層１８０を含む。第１ダミー構造物ＤＳ１は階段状の段差を有する。例えば、第２絶縁層１８０は、互いに異なる長さで延び、階段状の段差構造を成す。第２絶縁層１８０は、段差構造により、下部の第２絶縁層１８０が上部の第２絶縁層１８０よりも長く延びる階段状を成す。第１絶縁層１７０は、第２絶縁層１８０と同様に、階段状の段差構造を成す。第１ダミー構造物ＤＳ１は、上記のような階段状の段差構造により、上部の幅が下部の幅よりも小さい形状を有する。
第１ダミー構造物ＤＳ１は、第１積層構造物ＧＳ１の少なくとも一側から離隔して配置される。第１ダミー構造物ＤＳ１は、第１積層構造物ＧＳ１と、例えば、ｘ方向で重なるように配置される。第１ダミー構造物ＤＳ１は、第１積層構造物ＧＳ１とともに第１キャッピング絶縁層１９０により覆われる。第１ダミー構造物ＤＳ１は、第２基板１０１上において１個または複数個が配置される。
第１ダミー構造物ＤＳ１と第２基板１０１との間には、第１及び第２ソース犠牲層１１１、１１２及び第２導電層１０５が配置されるが、これに限定されない。
第２ダミー構造物ＤＳ２は、第１ダミー構造物ＤＳ１上において交互に積層された第３絶縁層２７０及び第４絶縁層２８０を含む。第２ダミー構造物ＤＳ２は階段状の段差を有する。例えば、第４絶縁層２８０は、互いに異なる長さで延びて階段状の段差構造を成す。第４絶縁層２８０は、段差構造により、下部の第４絶縁層２８０が上部の第４絶縁層２８０よりも長く延びる階段状を成す。第３絶縁層２７０は、第４絶縁層２８０と同様に、階段状の段差構造を成す。第２ダミー構造物ＤＳ２は、上記のような階段状の段差構造により、上部の幅が下部の幅よりも小さい形状を有する。
第２ダミー構造物ＤＳ２は、第２積層構造物ＧＳ２の少なくとも一側から離隔して配置される。第２ダミー構造物ＤＳ２は、第１ダミー構造物ＤＳ１から離隔して配置される。第２ダミー構造物ＤＳ２は、第２積層構造物ＧＳ２と、例えば、ｘ方向で重なるように配置される。第２ダミー構造物ＤＳ２は、第１積層構造物ＧＳ１とともに第２キャッピング絶縁層２９０により覆われる。第２ダミー構造物ＤＳ２は、第１ダミー構造物ＤＳ１上において１個または複数個が配置される。
第１絶縁層１７０は、第１層間絶縁層１２０に対応する高さレベルに位置する。第１絶縁層１７０は、第１層間絶縁層１２０と実質的に同一の厚さを有する。第１絶縁層１７０は、第１層間絶縁層１２０と同一の物質で形成される。
第２絶縁層１８０は、第１ゲート電極１３０に対応する高さレベルに位置する。第２絶縁層１８０は、第１ゲート電極１３０と実質的に同一の厚さを有する。第２絶縁層１８０は、第１ゲート電極１３０とは異なる物質で形成される。
第３絶縁層２７０は、第２層間絶縁層２２０に対応する高さレベルに位置する。第３絶縁層２７０は、第２層間絶縁層２２０と実質的に同一の厚さを有する。第３絶縁層２７０は、第２層間絶縁層２２０と同一の物質で形成される。
第４絶縁層２８０は、第２ゲート電極２３０に対応する高さレベルに位置する。第４絶縁層２８０は、第２ゲート電極２３０と実質的に同一の厚さを有する。第４絶縁層２８０は、第２ゲート電極２３０とは異なる物質で形成される。
第１ダミー構造物ＤＳ１は、第２ダミー構造物ＤＳ２と垂直方向（例えば、ｚ方向）で重ならない。第２ダミー構造物ＤＳ２は、第１ダミー構造物ＤＳ１と垂直方向で重ならない。
第１ダミー構造物ＤＳ１の第２絶縁層１８０のうち最上位の第２絶縁層１８０は、第２ダミー構造物ＤＳ２と垂直方向で重ならない。
第１ダミー構造物ＤＳ１の上面は、第２ダミー構造物ＤＳ２と垂直方向で重ならない。第２ダミー構造物ＤＳ２の上面は、第１ダミー構造物ＤＳ１と垂直方向で重ならない。ここで、第１ダミー構造物ＤＳ１の上面と第２ダミー構造物ＤＳ２の上面は、最上位の第２絶縁層１８０の上面と最上位の第４絶縁層２８０の上面をそれぞれ意味する。第１ダミー構造物ＤＳ１の上面は、第２ダミー構造物ＤＳ２の底面と向かい合わない。
第１ダミー構造物ＤＳ１の側面は、第２ダミー構造物ＤＳ２と垂直方向で重ならない。ここで、第１ダミー構造物ＤＳ１の側面は、第１絶縁層１７０及び第２絶縁層１８０の側面を意味する。一実施形態において、第１ダミー構造物ＤＳ１の側面及び第２ダミー構造物ＤＳ２の側面は、それぞれ第２基板１０１の上面に対して傾斜している。
第１ダミー構造物ＤＳ１の最上位の階段は、第２ダミー構造物ＤＳ２と垂直方向で重ならない。一実施形態において、第１ダミー構造物ＤＳ１の最上位の階段は、第２ダミー構造物ＤＳ２の最下位の階段と垂直方向で重ならない。
第１ダミー構造物ＤＳ１の最下位の階段は、第２ダミー構造物ＤＳ２と垂直方向で重ならない。一実施形態において、第１ダミー構造物ＤＳ１の最下位の階段は、第２ダミー構造物ＤＳ２の最下位の階段と垂直方向で重ならない。
第２ダミー構造物ＤＳ２の側面の間の中心軸は、第１ダミー構造物ＤＳ１の側面の間の中心軸から、第２基板１０１の上面に平行な少なくとも一方向、例えば、ｘ方向にシフトする。
第１ダミー構造物ＤＳ１の中心軸と第２ダミー構造物ＤＳ２の中心軸は、メモリセル構造物ＭＣ１の中心軸から、互いに異なる距離で離隔する。例えば、図１に示すように、メモリセル構造物ＭＣ１の中心軸と第１ダミー構造物ＤＳ１の中心軸との間の第１距離ｄ１は、メモリセル構造物ＭＣ１の中心軸と第２ダミー構造物ＤＳ２の中心軸との間の第２距離ｄ２とは異なる。
第１及び第２ダミー構造物ＤＳ１、ＤＳ２を配置することで、第１及び第２積層構造物ＧＳ１、ＧＳ２のｘ方向に沿った両側の連結領域ＣＢで、階段構造の工程ばらつきを最小化する。第２キャッピング絶縁層２９０の平坦化工程時に、第２キャッピング絶縁層２９０の上部が第２基板１０１に向かって下方に局所的に凹陥するディッシング（ｄｉｓｈｉｎｇ）現象を最小化する。
第１及び第２ダミー構造物ＤＳ１、ＤＳ２を垂直方向で重ならないように配置することで、第２基板１０１のディッシングされた部分が上部構造物に転写されて発生する第２キャッピング絶縁層２９０の平坦化工程ばらつきを最小化する。また、半導体ウエハー単位で半導体装置を製造する過程で、アライメントキーの役割をする第１及び第２外部絶縁層２７５、２８５（図１５ｂ参照）の上部の屈曲した部分が削られることを防止する。
キャッピング絶縁層１９０、２９０は、第１積層構造物ＧＳ１及び第１ダミー構造物ＤＳ１を覆う第１キャッピング絶縁層１９０と、第２積層構造物ＧＳ２及び第２ダミー構造物ＤＳ２を覆う第２キャッピング絶縁層２９０と、を含む。第１キャッピング絶縁層１９０及び第２キャッピング絶縁層２９０は、絶縁性物質、例えば、シリコン酸化物を含む。
第１ダミー構造物ＤＳ１は、第２キャッピング絶縁層２９０と垂直方向で重なる。第１ダミー構造物ＤＳ１の上面は、第２キャッピング絶縁層２９０と垂直方向に重なる。
第２ダミー構造物ＤＳ２は、第１キャッピング絶縁層１９０と垂直方向で重なる。
上部絶縁層３１０、３２０、３３０は、第２キャッピング絶縁層２９０上に順次積層された第１上部絶縁層３１０、第２上部絶縁層３２０、及び第３上部絶縁層３３０を含む。上部絶縁層３１０、３２０、３３０は、絶縁性物質、例えば、シリコン酸化物を含む。
ゲートコンタクトプラグＣＰ１は、連結領域ＣＢで第１及び第２ゲート電極１３０、２３０にそれぞれ電気的に連結される。ゲートコンタクトプラグＣＰ１は、連結領域ＣＢで第１及び第２キャッピング絶縁層１９０、２９０、第１及び第２上部絶縁層３１０、３２０を貫通し、上部が露出した第１及び第２ゲート電極１３０、２３０にそれぞれ連結されるように配置される。ゲートコンタクトプラグＣＰ１は、第１及び第２ゲート電極１３０、２３０の一部をリセスして第１及び第２ゲート電極１３０、２３０に連結される。ゲートコンタクトプラグＣＰ１は、上部で別のコンタクトプラグ３４４に連結され、上部配線３５５に連結される。ゲートコンタクトプラグＣＰ１は導電性物質を含み、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含む。ゲートコンタクトプラグＣＰ１は、拡散防止層をさらに含む。
チャンネルコンタクトプラグＣＰ２は、セルアレイ領域ＣＡでチャンネル構造物ＣＨに電気的に連結される。チャンネルコンタクトプラグＣＰ２は、セルアレイ領域ＣＡで第１～第３上部絶縁層３１０、３２０、３３０を貫通し、チャンネル構造物ＣＨのチャンネルパッド１５５に連結される。チャンネルコンタクトプラグＣＰ２上に、チャンネルコンタクトプラグＣＰ２に電気的に連結されるビットライン３５０が配置される。チャンネルコンタクトプラグＣＰ２は導電性物質を含む。
上部配線３５５は、メモリセル領域ＣＥＬＬ内のメモリセルに電気的に連結される配線構造物を構成する。上部配線３５５は、例えば、第１及び第２ゲート電極１３０、２３０に電気的に連結される。配線構造物を構成するコンタクトプラグ及び配線ラインの数は実施形態で多様に変更可能である。上部配線３５５は導電性物質を含む。
ガードリング構造物ＧＲは、半導体装置１０のエッジ領域１０ｅｇに隣接して配置される。ガードリング構造物ＧＲは、第１基板１１のガードリング領域Ｃ２上に配置される。ガードリング構造物ＧＲは、第１及び第２キャッピング絶縁層１９０、２９０を貫通して第１基板１１に連結された複数のコンタクトプラグ及び複数の配線ラインを含む。ガードリング構造物ＧＲは、第１基板１１の中心領域Ｃ１上に配置された回路素子２０、第２基板１０１上に配置されたメモリセル構造物ＭＣ１、ＭＣ２、ダミー構造物ＤＳ１、ＤＳ２を取り囲むように配置される。
図３ａ、図３ｂ、及び図３ｃは、本発明の一実施形態による半導体装置の概略的な断面図である。図３ａから図３ｃは、図２ａに対応する断面を示す。図３ａから図３ｃにおいて、第１ダミー構造物ＤＳ１及び第２ダミー構造物ＤＳ２の配置及び個数は図２ａの実施形態とは異なる。
図３ａを参照すると、半導体装置１０ａでは、少なくとも２つの第１ダミー構造物ＤＳ１が第２基板１０１上に配置される。第２ダミー構造物ＤＳ２は、第１ダミー構造物ＤＳ１上において第１ダミー構造物ＤＳ１と垂直方向で重ならないように配置される。
図２ａでは、第１ダミー構造物ＤＳ１が１個または複数個であり、第２ダミー構造物ＤＳ２が１個または複数個であって、第２ダミー構造物ＤＳ２の個数が第１ダミー構造物ＤＳ１の個数よりも多い。
図３ａでは、第１ダミー構造物ＤＳ１が１個または複数個であり、第２ダミー構造物ＤＳ２が１個または複数個であって、第１ダミー構造物ＤＳ１の個数が第２ダミー構造物ＤＳ２の個数より多い。
図３ｂを参照すると、半導体装置１０ｂでは、第１ダミー構造物ＤＳ１が第２基板１０１上に少なくとも２つ配置され、第２ダミー構造物ＤＳ２も第１ダミー構造物ＤＳ１上に少なくとも２つ配置される。それぞれの第１ダミー構造物ＤＳ１は、それぞれの第２ダミー構造物ＤＳ２と垂直方向に重ならない。
図３ｃを参照すると、半導体装置１０ｃでは、少なくとも２つの第１ダミー構造物ＤＳ１が、少なくとも２つの第２ダミー構造物ＤＳ２よりも互いに隣接して配置される。少なくとも２つの第１ダミー構造物ＤＳ１は、少なくとも２つの第２ダミー構造物ＤＳ２と垂直方向に重ならない。
図４ａは、本発明の一実施形態による半導体装置の概略的な平面図である。図４ｂ及び図４ｃは、一実施形態による半導体装置の概略的な断面図である。図４ｂ及び図４ｃは、図２ａに対応する断面を示す。
図４ａ及び図４ｂを参照すると、半導体装置１０ｄでは、第１ダミー構造物ＤＳ１ａと第２ダミー構造物ＤＳ２ａの階段構造の勾配が、図２ａの実施形態とは異なる。第１ダミー構造物ＤＳ１ａと第２ダミー構造物ＤＳ２ａは、それぞれメモリセル構造物ＭＣ１の連結領域ＣＢにおける階段の勾配と実質的に同一である。
一実施形態において、第１ダミー構造物ＤＳ１ａの一部は、第２ダミー構造物ＤＳ２ａと垂直方向で重なる。第１ダミー構造物ＤＳ１ａの他の一部は、第２ダミー構造物ＤＳ２ａと上記垂直方向に重ならない。第１ダミー構造物ＤＳ１ａの最上位の第２絶縁層１８０は、第２ダミー構造物ＤＳ２ａと垂直方向で重ならない。
一実施形態において、第１ダミー構造物ＤＳ１ａの側面のうちの一部は、第２ダミー構造物ＤＳ２と垂直方向で重なり、第１ダミー構造物ＤＳ１ａの側面のうちの他の一部は、第２ダミー構造物ＤＳ２と上記垂直方向で重ならない。
一実施形態において、第１ダミー構造物ＤＳ１ａの一側の段差のうちの少なくとも一部は、第２ダミー構造物ＤＳ２ａと垂直方向で重なるが、第１ダミー構造物ＤＳ１ａの他側の段差は、第２ダミー構造物ＤＳ２ａと垂直方向で完全に重ならない。
但し、実施形態によって、第１ダミー構造物ＤＳ１ａと第２ダミー構造物ＤＳ２ａは、垂直方向で完全に重ならない。
図４ａ及び図４ｃを参照すると、半導体装置１０ｅでは、第１ダミー構造物ＤＳ１ａが、第２ダミー構造物ＤＳ２ａに比べてセル領域ＣＲに隣接して配置される。第１ダミー構造物ＤＳ１ａは、第２ダミー構造物ＤＳ２ａに比べてメモリセル構造物ＭＣ１に隣接して配置される。第１ダミー構造物ＤＳ１ａ及び第２ダミー構造物ＤＳ２ａの重ならない部分についての説明は、図４ｂを参照して説明したとおりである。
図５ａは、本発明の一実施形態による半導体装置の概略的な平面図である。図５ｂは、一実施形態による半導体装置の概略的な断面図である。図５ｂは、図２ａに対応する断面を示す。
図５ａ及び図５ｂを参照すると、半導体装置１０ｆでは、第１ダミー構造物ＤＳ１ａが、少なくとも２つの第２ダミー構造物ＤＳ２と垂直方向でそれぞれ重なる部分を含む。この場合にも、第１ダミー構造物ＤＳ１ａの一部は、第２ダミー構造物ＤＳ２と垂直方向で重ならない。
但し、実施形態によって、第１ダミー構造物ＤＳ１ａは、第２ダミー構造物ＤＳ２よりも大きいサイズまたは緩い階段の勾配を有し、第２ダミー構造物ＤＳ２と垂直方向で完全に重ならない。
図６は、一実施形態による半導体装置の概略的な断面図である。図６は、図２ａに対応する断面を示す。
図６を参照すると、半導体装置１０ｇでは、第１ダミー構造物ＤＳ１ｂ及び第２ダミー構造物ＤＳ２ｂが、第２基板１０１の上面に対して傾斜した側面をそれぞれ有する。傾斜した側面は、第１ダミー構造物ＤＳ１ｂ及び第２ダミー構造物ＤＳ２ｂをエッチングする過程で形成される。第１ダミー構造物ＤＳ１ｂ及び第２ダミー構造物ＤＳ２ｂはそれぞれ、上部の幅が下部の幅よりも小さい形状を有する。第１ダミー構造物ＤＳ１ｂ及び第２ダミー構造物ＤＳ２ｂはそれぞれ、上部に向かうにつれて幅が減少する形状を有する。実施形態によって、第１ダミー構造物ＤＳ１ｂ及び第２ダミー構造物ＤＳ２ｂは、第２基板１０１の上面に垂直な側面を有する。
第１ダミー構造物ＤＳ１ｂ及び第２ダミー構造物ＤＳ２ｂの傾斜した側面の形態は、本明細書の他の実施形態にも同様に適用可能である。
図７ａは、一実施形態による半導体装置の概略的な断面図である。図２ａとは異なる領域での半導体装置の断面を示す。
図７ａを参照すると、半導体装置１０は、周辺領域ＣＴにおいて第２基板１０１及び第１及び第２ソース犠牲層１１１、１１２を貫通する貫通領域ＴＨを含む。貫通領域ＴＨには貫通絶縁層が配置される。第１ダミー構造物ＤＳ１の少なくとも一部は、貫通領域ＴＨ上に配置される。貫通領域ＴＨは、第２基板１０１及び第１及び第２ソース犠牲層１１１、１１２の一部を除去した領域に絶縁膜を形成した後、平坦化工程を行うことで形成される。貫通領域ＴＨの貫通絶縁層は、上記領域に層間絶縁層１２０を成す物質と同一の物質を充填することで形成されてもよい。貫通領域ＴＨの配置は、実施形態によって多様に変更可能である。
図７ｂは、一実施形態による半導体装置の概略的な断面図である。図７ｂは、図７ａの「Ｃ」に対応する領域を拡大して示す。
図７ｂを参照すると、第１ダミー構造物ＤＳ１ｃの形状が、上述の実施形態とは異なる。第１ダミー構造物ＤＳ１ｃの第１絶縁層１７０ａの一部及び第２絶縁層１８０ａの一部は、下方に曲がる。例えば、第２絶縁層１８０ａのそれぞれは、第２基板１０１上の第１部分Ｐ１と、貫通領域ＴＨ上の第２部分Ｐ２と、を含み、第２部分Ｐ２は、第１部分Ｐ１から延びて、下方に曲がった部分を含む。第２部分Ｐ２は、第１部分Ｐ１よりも第１基板１１に向かって下方に突出する。第２部分Ｐ２は曲面部分を含み、例えば、第２部分Ｐ２の下面は下方に凸状となり、第２部分Ｐ２の上面は下方に凹状となっている。
第２絶縁層１８０ａの第２部分Ｐ２は、上部に向かうにつれて、第２部分Ｐ２の曲面部分の長さが変わる。第２絶縁層１８０ａの第２部分Ｐ２は、上部に向かうにつれて、第２部分Ｐ２の曲面部分の曲率半径が変わる。例えば、第２絶縁層１８０ａの第２部分Ｐ２は、上部に向かうにつれて、第２部分Ｐ２の曲面部分の曲率半径が増加するが、これに限定されない。
第１絶縁層１７０ａも第２絶縁層１８０ａと類似して、下方に曲がるか、下方に突出した部分を含む。図７ｂの実施形態において、第１ダミー構造物ＤＳ１ｃの構造は、貫通領域ＴＨが第１ダミー構造物ＤＳ１ｃの下側に配置される場合に現れる。第１ダミー構造物ＤＳ１ｃの構造は、第１ダミー構造物ＤＳ１ｃの上部に配置される上部構造物に起因したストレスにより形成される。本実施形態の第１ダミー構造物ＤＳ１ｃの形状は、本明細書の他の実施形態にも同様に適用可能である。
図７ｃは、一実施形態による半導体装置の概略的な断面図である。図７ｃは、図２ａとは異なる領域での半導体装置の断面を示す。
図７ｃを参照すると、半導体装置１０は貫通コンタクトプラグＣＶをさらに含む。第２基板１０１を貫通する複数の貫通領域ＴＨがさらに配置される。複数の貫通領域ＴＨには、第２基板１０１を貫通する貫通絶縁層が配置される。貫通コンタクトプラグＣＶは、第１及び第２キャッピング絶縁層１９０、２９０及び貫通絶縁層を貫通して周辺回路領域ＰＥＲＩまで延びる。貫通コンタクトプラグＣＶは、第１ダミー構造物ＤＳ１及び第２ダミー構造物ＤＳ２のうちの少なくとも１つを垂直方向に貫通し、第２基板１０１を垂直方向に貫通する。貫通コンタクトプラグＣＶは、周辺回路領域ＰＥＲＩの回路素子２０に電気的に連結される。例えば、貫通コンタクトプラグＣＶは、回路配線ライン８０のうちの一部に連結される。
図８ａは、一実施形態による半導体装置の概略的な平面図である。図８ａは、図１に対応する領域を示す。
図８ｂは、一実施形態による半導体装置の概略的な断面図である。図８ｂは、図８ａの切断線ＩＩａ－ＩＩａ’に沿った断面を示す。
図８ａ及び図８ｂを参照すると、半導体装置１０ｈは、平面における第１ダミー構造物ＤＳ１＿１及び第２ダミー構造物ＤＳ２＿１の配置が図１の実施形態とは異なる。図１の実施形態では、平面において、第１及び第２ダミー構造物ＤＳ１、ＤＳ２が、それぞれｙ方向の長さがｘ方向の長さよりも長い形状を有し、ｘ方向で互いに離隔し、垂直方向で互いに重ならないように配置される。図８ａの実施形態では、平面において、第１及び第２ダミー構造物ＤＳ１＿１、ＤＳ２＿１がそれぞれ、ｘ方向の長さがｙ方向の長さよりも長い形状を有し、ｙ方向で互いに離隔し、垂直方向に互いに重ならないように配置される。図１の実施形態では、平面において、第１及び第２ダミー構造物ＤＳ１、ＤＳ２がｘ方向に沿って交互に配列されているが、図８ａの実施形態では、平面において、第１及び第２ダミー構造物ＤＳ１＿１、ＤＳ２＿１がｙ方向に沿って交互に配列される。第１及び第２ダミー構造物ＤＳ１＿１、ＤＳ２＿１が、図１の実施形態での個数よりも多く配置される。
図９ａは、一実施形態による半導体装置の概略的な平面図である。図９ａは、図１に対応する領域を示す。
図９ａを参照すると、半導体装置１０ｉは、平面における第１ダミー構造物ＤＳ１＿２及び第２ダミー構造物ＤＳ２＿２の配置が、図１の実施形態とは異なる。図９ａの実施形態では、平面において、第１及び第２ダミー構造物ＤＳ１＿２、ＤＳ２＿２が千鳥状に配列され、垂直方向で互いに重ならないように配置される。例えば、平面において、第１及び第２ダミー構造物ＤＳ１＿２、ＤＳ２＿２は、ｘ方向に沿って交互に配列され、ｙ方向に沿って交互に配列される。平面において、第１及び第２ダミー構造物ＤＳ１＿２、ＤＳ２＿２は、ｘ方向で互いに離隔し、ｙ方向で互いに離隔して配置される。
図９ａに示す切断線Ｉａ－Ｉａ’及びＩｂ－Ｉｂ’に沿って切断した断面は、それぞれ図２ａ及び図３ａに対応する。
図９ｂは、一実施形態による半導体装置の概略的な平面図である。図９ｂは、図１に対応する領域を示す。
図９ｂを参照すると、半導体装置１０ｊは、平面における第１ダミー構造物ＤＳ１＿３及び第２ダミー構造物ＤＳ２＿３の配置が図１の実施形態とは異なる。図９ｂの実施形態では、平面において、第１及び第２ダミー構造物ＤＳ１＿３、ＤＳ２＿３が、垂直方向でそれぞれ重ならず、且つｘ方向及び／またはｙ方向で一定の規則を有さずに配列される。第１ダミー構造物ＤＳ１＿３のうちのいくつかは、他の第１ダミー構造物ＤＳ１＿３とは異なる形状のパターンを有する。例えば、第１ダミー構造物ＤＳ１＿３のうちのいくつかは、平面において、一方向に折られた形状を有する。第１及び第２ダミー構造物ＤＳ１＿３、ＤＳ２＿３の平面におけるパターンの形状は、図示されたものから多様に変更可能である。
図１０ａは、一実施形態による半導体装置の概略的な断面図である。図１０ａは、図２ａの「Ａ」で表示した部分に対応する領域を示す。
図１０ｂは、一実施形態による半導体装置の概略的な断面図である。図１０ｂは、図２ａの「Ｂ」で表示した部分に対応する領域を示す。
図１０ａ及び図１０ｂを参照すると、半導体装置１０ｋでは、メモリ積層構造物ＧＳ１、ＧＳ２及びダミー構造物ＤＳ１ｄ、ＤＳ２ｄの断面形状が図２ａの実施形態とは異なる。
先ず、図１０ａを参照すると、第１積層構造物ＧＳ１の第１ゲート電極１３０ａａは、例えば、４個のゲート電極が１つのゲートグループを成し、ｘ方向に沿ってゲートグループの間に段差構造を形成する。１つのゲートグループを成す４個のゲート電極は、ｘ方向に沿ってそれぞれ段差構造を形成する。第２積層構造物ＧＳ２の第２ゲート電極２３０ａａも第１ゲート電極１３０ａａと類似して、４個のゲート電極が１つのゲートグループを成し、ｘ方向に沿って段差構造を形成し、第１層間絶縁層１２０ａａ及び第２層間絶縁層２２０ａａもこれと類似の構造を有する。第１積層構造物ＧＳ１及び第２積層構造物ＧＳ２において、それぞれのゲートグループの最上部のゲート電極が相対的に長く延びるパッド領域ＬＰを有する。
次に、図１０ｂを参照すると、ダミー構造物ＤＳ１ｄ、ＤＳ２ｄの第２及び第４絶縁層１８０ａａ、２８０ａａは、第１及び第２ゲート電極１３０ａａ、２３０ａａと類似の段差構造を有する。例えば、第２絶縁層１８０ａａは、４個の絶縁層が１つのダミー絶縁構造物を成し、ｘ方向に沿ってダミー絶縁構造物の間に段差構造を形成する。１つのダミー絶縁構造物を成す４個の絶縁層は、ｘ方向に沿ってそれぞれ段差構造を形成する。第２ダミー構造物ＤＳ２ｄの第４絶縁層２８０ａａも第２絶縁層２７０ａａと類似して、４個の絶縁層が１つのダミー絶縁構造物を成し、ｘ方向に沿って段差構造を形成し、第１絶縁層１７０ａａ及び第３絶縁層２７０ａａもこれと類似の構造を有する。
図１１ａは、一実施形態による半導体装置の概略的な断面図である。図１１ａは、図２ａの「Ａ」で表示した部分に対応する領域を示す。
図１１ｂは、一実施形態による半導体装置の概略的な断面図である。図１１ｂは、図２ａの「Ｂ」で表示した部分に対応する領域を示す。
図１１ａ及び図１１ｂを参照すると、半導体装置１０ｌでは、メモリ積層構造物ＧＳ１、ＧＳ２及びダミー構造物ＤＳ１ｅ、ＤＳ２ｅの断面形状が、図２ａの実施形態とは異なる。
先ず、図１１ａを参照すると、図１０ａの実施形態に比べて、第１積層構造物ＧＳ１が第１ダミーセル構造物ＤＣＳ１をさらに含み、第２積層構造物ＧＳ２が第２ダミーセル構造物ＤＣＳ２をさらに含むと理解される。
本実施形態は、図１０ａの実施形態において、第１ダミーセル構造物ＤＣＳ１が最上部のゲート電極のパッド領域ＬＰ上にさらに配置された構造と同一である。第１ダミーセル構造物ＤＣＳ１のそれぞれは、第１層間絶縁層１２０ａａ及び第１ゲート電極１３０ａａからなる。第１ダミーセル構造物ＤＣＳ１のうちの少なくとも１つは、一側が第２基板１０１の上面に対して傾斜しており、他側が階段構造を有する。第１ダミーセル構造物ＤＣＳ１のうちの少なくとも１つは、一側が第２基板１０１の上面に対して傾斜しており、他側は、傾斜した側面と階段構造をともに有する。第２積層構造物ＧＳ２の第２ダミーセル構造物ＤＣＳ２も、第１ダミーセル構造物ＤＣＳ１と類似の構造を有する。
次に、図１１ｂを参照すると、図１０ｂの実施形態に比べて、第１ダミー構造物ＤＳ１ｅの一側が、傾斜した部分Ｓ１と階段部分ＳＰ１をともに含む。例えば、第１ダミー構造物ＤＳ１ｅの上部領域の側面Ｓ１は傾斜しており、第１ダミー構造物ＤＳ１ｅの下部領域は、第１及び第２絶縁層１７０ａａ、１８０ａａの段差が一方向に沿って低くなる階段部分ＳＰ１を有する。第１ダミー構造物ＤＳ１ｅの少なくとも一部は、第１ダミーセル構造物ＤＣＳ１と同一の工程段階で形成され、第１ダミーセル構造物ＤＣＳ１の傾斜した側面の勾配と実質的に同一の勾配で傾斜した側面を有する。第２ダミー構造物ＤＳ２ｅは、第１ダミー構造物ＤＳ１ｅと類似の構造を有し、第２ダミー構造物ＤＳ２ｅの一側が傾斜した部分Ｓ２と階段部分ＳＰ２をともに含む。第１及び第２ダミー構造物ＤＳ１ｅ、ＤＳ２ｅは垂直方向で重ならない。
図１２は、一実施形態による半導体装置の概略的な断面図である。図１２は、図２ａに対応する領域を示す。
図１２を参照すると、半導体装置１０ｍのメモリセル領域ＣＥＬＬは、第３積層構造物ＧＳ３及び第３ダミー構造物ＤＳ３をさらに含む。上述の実施形態では、メモリセル構造物の積層構造物が２段構造である場合を示したが、図１２の実施形態では、メモリセル構造物の積層構造物が３段構造である場合を示す。半導体装置１０ｍは、第３キャッピング絶縁層３９０をさらに含む。
第３積層構造物ＧＳ３は、交互に積層された第３層間絶縁層３２０及び第３ゲート電極３３０を含む。第３層間絶縁層３２０は、第１及び第２層間絶縁層１２０、２２０についての説明を、第３ゲート電極３３０は、第１及び第２ゲート電極１３０、２３０についての説明を援用する。但し、第１及び第２ゲート電極１３０、２３０についての説明のうち、上部消去制御トランジスターのゲート電極及び上部ストリング選択トランジスターのゲート電極についての説明は、第３ゲート電極３３０のうちの上部第３ゲート電極３３０に適用可能である。
第３ダミー構造物ＤＳ３は、第１及び第２ダミー構造物ＤＳ１、ＤＳ２上に配置される。第３ダミー構造物ＤＳ３は、メモリセル構造物ＭＣ１の第３積層構造物ＧＳ３から離隔して配置される。第３ダミー構造物ＤＳ３は「第３絶縁性構造物」と称する。第３ダミー構造物ＤＳ３は、第２基板１０１上に交互に積層された第５絶縁層３７０及び第６絶縁層３８０を含む。第３ダミー構造物ＤＳ３は階段状の段差を有する。第３ダミー構造物ＤＳ３の構造は、第１及び第２ダミー構造物ＤＳ１、ＤＳ２の構造についての説明と類似する。
本実施形態において、第１ダミー構造物ＤＳ１は第２ダミー構造物ＤＳ２と垂直方向で重ならず、第３ダミー構造物ＤＳ３は第２ダミー構造物ＤＳ２と垂直方向で重ならない。第１ダミー構造物ＤＳ１と第３ダミー構造物ＤＳ３は垂直方向で一部重なってもよい。
チャンネル構造物ＣＨ、分離構造物ＭＳは、第１～第３メモリセル構造物ＭＣ１、ＭＣ２、ＭＣ３を貫通するように配置される。上部絶縁層３１０、３２０、３３０、ビットライン３５０、及び上部配線３５５は、第３メモリセル構造物ＭＣ３及び第３キャッピング絶縁層３９０上に配置される。ゲートコンタクトプラグＣＰ１、チャンネルコンタクトプラグＣＰ２は、第３メモリセル構造物ＭＣ３上に配置されて第３ゲート電極３３０及びチャンネル構造物ＣＨに連結される。
本実施形態は、メモリセル構造物の積層構造物が３段以上のマルチスタック（ｍｕｌｔｉ－ｓｔａｃｋ）構造を有する実施形態にも適用可能である。この場合にも、上／下部に隣接して配置されたダミー構造物は、垂直方向で重ならないように配置される。
図１３は、一実施形態による半導体装置の概略的な断面図である。図１３は、図２ａに対応する領域を示す。
図１３を参照すると、半導体装置１０＿Ｂは、Ｃ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造を有する。Ｃ２Ｃ構造とは、第１ウエハー上にセル領域ＣＥＬＬを含む上部チップを製作し、第１ウエハーとは異なる第２ウエハー上に周辺回路領域ＰＥＲＩを含む下部チップを製作した後、上部チップと下部チップをボンディング（ｂｏｎｉｄｎｇ）方式により互いに連結することを意味する。例えば、ボンディング方式は、上部チップの最上部のメタル層に形成されたボンディングメタルと、下部チップの最上部のメタル層に形成されたボンディングメタルとを互いに電気的に連結する方式を意味する。例えば、ボンディングメタルが銅（Ｃｕ）で形成されている場合、ボンディング方式はＣｕ－Ｃｕボンディング方式であり、ボンディングメタルは、アルミニウムもしくはタングステンで形成されてもよい。
半導体装置１０＿Ｂは、セルアレイ領域ＣＡに配置される第１下部接合構造物１９３ａと第１上部接合構造物１９５ａ、連結領域ＣＢに配置される第２下部接合構造物１９３ｂと第２上部接合構造物１９５ｂ、及び周辺領域ＣＴに配置される第３下部接合構造物１９３ｃと第３上部接合構造物１９５ｃをさらに含む。
ビットライン３５０は、セルアレイ領域ＣＡにおける周辺回路領域ＰＥＲＩで、ページバッファーを提供する回路素子２０に電気的に連結される。一実施形態において、ビットライン３５０は、周辺回路領域ＰＥＲＩで第１上部接合構造物１９５ａに連結され、第１上部接合構造物１９５ａは、ページバッファーの回路素子２０に回路配線ライン８０を介して連結される第１下部接合構造物１９３ａに連結される。
ゲートコンタクトプラグＣＰ１は、連結領域ＣＢで、セル領域ＣＥＬＬの第２上部接合構造物１９５ｂと周辺回路領域ＰＥＲＩの第２下部接合構造物１９３ｂを介して周辺回路領域ＰＥＲＩに連結される。ゲートコンタクトプラグＣＰ１は、周辺回路領域ＰＥＲＩで、ローデコーダーを提供する回路素子２０に電気的に連結される。一実施形態において、ローデコーダーを提供する回路素子２０の動作電圧は、ページバッファーを提供する回路素子２０の動作電圧とは異なる。例えば、ページバッファーを提供する回路素子２０の動作電圧は、ローデコーダーを提供する回路素子２０の動作電圧よりも大きい。
図１４は、一実施形態による半導体装置の製造方法を説明するための概略的な平面図である。
図１４を参照すると、第１及び第２ダミー構造物ＤＳ１、ＤＳ２は、隣接した半導体装置の間でメモリセルを成す積層構造物間の間隔を実質的に均一にする。例えば、半導体装置１０の第１メモリセル構造物ＭＣ１は、隣接した半導体装置１０’の第２メモリセル構造物ＭＣ２と第１間隔ａ１をおいて配置され、１つの半導体装置１０内の第１及び第２メモリセル構造物ＭＣ１、ＭＣ２は、第１間隔ａ１よりも小さい第２間隔ａ２をおいて配置される。本発明の技術的思想によると、第１及び第２ダミー構造物ＤＳ１、ＤＳ２が、１つの半導体装置のメモリセルを成す積層構造物の少なくとも一側に配置されることで、第１間隔ａ１が減少する効果を得る。
第１ダミー構造物ＤＳ１を配置することによる、第１間隔ａ１の減少効果により、１つのメモリ積層構造物ＧＳ１、ＧＳ２内で、ｘ方向に沿った両側の連結領域ＣＢにおける第１ゲート電極１３０、２３０の階段構造の工程ばらつきを最小化する。
図１５ａ、図１５ｂ、図１５ｃ、及び図１５ｄは、一実施形態による半導体装置の製造方法を説明するための概略的な断面図である。図１５ａから図１５ｄはそれぞれ、半導体装置の製造方法を説明するために、図１４の切断線Ｉ１－Ｉ１’に沿った断面に対応する領域を示す。
図１５ａを参照すると、第１基板１１上に、回路素子２０、回路コンタクトプラグ７０、及び回路配線ライン８０を含む周辺回路領域ＰＥＲＩ（図２ａ参照）を形成する。第２基板１０１を形成し、第１及び第２ソース犠牲層１１１、１１２、第２導電層１０５を形成し、第１犠牲絶縁層１８０’及び第１層間絶縁層１２０を交互に積層し、第１絶縁層１７０及び第２絶縁層１８０を交互に積層する。第１キャッピング絶縁層１９０を形成し、第１犠牲絶縁層１８０’及び第１層間絶縁層１２０を貫通する第１垂直構造物ＶＳ１を形成する。第１基板１１の外部領域Ｃ３上に第１キャッピング絶縁層１９０を貫通する犠牲垂直構造物ＶＳ’を形成し、第１基板１１の中心領域Ｃ１及びガードリング領域Ｃ２上にマスク層１９８を形成し、湿式エッチング工程を行う。
先ず、回路ゲート誘電層２２と回路ゲート電極２５を第１基板１１上に順に形成する。回路ゲート誘電層２２と回路ゲート電極２５は、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）または化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）を用いて形成する。回路ゲート誘電層２２はシリコン酸化物で形成し、回路ゲート電極２５は、多結晶シリコンまたは金属シリサイド層のうちの少なくとも１つで形成するが、これに限定されない。次に、回路ゲート誘電層２２と回路ゲート電極２５の両側壁にスペーサー層２４及びソース／ドレイン領域３０を形成する。実施形態によって、スペーサー層２４は複数の層からなる。次に、イオン注入工程を行ってソース／ドレイン領域３０を形成する。
下部配線構造物のうちの回路コンタクトプラグ７０は、周辺領域絶縁層９０を一部形成した後、一部をエッチングして除去し、導電性物質を埋め込むことで形成する。回路配線ライン８０は、例えば、導電性物質を蒸着した後、それをパターニングすることで形成する。
周辺領域絶縁層９０は、複数の絶縁層からなる。周辺領域絶縁層９０は、下部配線構造物を形成する各段階で一部を形成し、最上部の回路配線ライン８０の上部に一部が形成されることで、最終的に回路素子２０及び下部配線構造物を覆うように形成する。
次に、第２基板１０１は周辺領域絶縁層９０上に形成する。第２基板１０１は、例えば、多結晶シリコンからなり、ＣＶＤ工程により形成する。第２基板１０１を成す多結晶シリコンは不純物を含む。第２基板１０１は、第１基板１１よりも小さいか、等しいサイズで形成される。
第１及び第２ソース犠牲層１１１、１１２及び第２導電層１０５を形成する。第１ソース犠牲層１１１は、第２ソース犠牲層１１２の上部及び下部に形成する。第１ソース犠牲層１１１は、第２ソース犠牲層１１２に対してエッチング選択性を有する物質で形成する。例えば、第１ソース犠牲層１１１はシリコン酸化物で形成し、第２ソース犠牲層１１２はシリコン窒化物で形成する。第２導電層１０５は半導体物質で形成する。
第２基板１０１の一部、第１及び第２ソース犠牲層１１１、１１２の一部、及び第２導電層１０５の一部を除去した後、絶縁物質を埋め込んで下部絶縁層を形成した後、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）工程を用いて平坦化工程をさらに行う。下部絶縁層は、セル領域ＣＲまたは周辺領域ＣＴに形成する。
第１犠牲絶縁層１８０’は、後続工程を経て、一部が第１ゲート電極１３０（図２ａ参照）に交替される層である。第１犠牲絶縁層１８０’は、第１層間絶縁層１２０とは異なる物質からなり、第１層間絶縁層１２０に対して、特定のエッチング条件でエッチング選択性を有してエッチング可能な物質からなる。例えば、第１層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物のうちの少なくとも１つからなり、第１犠牲絶縁層１８０’は、シリコン、シリコン酸化物、シリコンカーバイド、及びシリコン窒化物から選択される、第１層間絶縁層１２０とは異なる物質からなる。実施形態において、第１層間絶縁層１２０の厚さは、全て同一ではなくてもよい。第１層間絶縁層１２０及び第１犠牲絶縁層１８０’の厚さ及び構成する膜の数は、図示されたものから多様に変更可能である。
第１絶縁層１７０は、第１層間絶縁層１２０に対応する高さレベルに、第１層間絶縁層１２０と同一の物質で形成する、第２絶縁層１８０は、第１犠牲絶縁層１８０’に対応する高さレベルに、第１犠牲絶縁層１８０’と同一の物質で形成する。
第２基板１０１の連結領域ＣＢにおいて、上部の第１犠牲絶縁層１８０’が下部の第１犠牲絶縁層１８０’よりも短く延びるように、マスク層を用いて、第１犠牲絶縁層１８０’に対するフォトリソグラフィ工程及びエッチング工程を繰り返し行う。これにより、第１犠牲絶縁層１８０’は階段状を成し、パッド領域が提供される。
第２基板１０１の周辺領域ＣＴにおいて、上部の第２絶縁層１８０が下部の第２絶縁層１８０よりも短く延びるように、マスク層を用いて、第２絶縁層１８０に対するフォトリソグラフィ工程及びエッチング工程を繰り返し行う。これにより、第２絶縁層１８０は階段状を成す。第１犠牲絶縁層１８０’の階段状と第２絶縁層１８０の階段状は、同一の工程段階で形成するが、これに限定されず、異なる工程段階でそれぞれ形成してもよい。
第１垂直構造物ＶＳ１は、図２ａまたは図２ｂの第１チャンネル構造物ＣＨ１に対応する位置で、第１犠牲絶縁層１８０’及び第１層間絶縁層１２０を貫通するようにエッチング工程を行うことで形成する。先ず、図２ａの第１チャンネル構造物ＣＨ１に対応する貫通孔を形成する。貫通孔は、第２基板１０１の一部をリセスするように形成する。第１垂直構造物ＶＳ１は貫通孔内に形成する。第１垂直構造物ＶＳ１は、多結晶シリコンまたは単結晶シリコンのような半導体物質で形成する。
犠牲垂直構造物ＶＳ’は、第１基板１１の外部領域Ｃ３上に形成する。犠牲垂直構造物ＶＳ’は、外部領域Ｃ３で、露光工程で用いられるアライメントキーまたはオーバーレイキーの一部を成す構成である。第１基板１１の外部領域Ｃ３は、ガードリング領域Ｃ２の外側でガードリング領域Ｃ２を取り囲む領域である。外部領域Ｃ３はスクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）領域である。スクライブレーン領域は、半導体チップに半導体装置を形成した後、半導体ウエハーをそれぞれの半導体チップに分離するダイシング（ｄｉｃｉｎｇ）工程を行うための領域に該当する。スクライブレーン領域は、半導体装置を形成するために行われる露光工程で用いられるアライメントキーまたはオーバーレイキーを含む領域である。
第１基板１１の中心領域Ｃ１及びガードリング領域Ｃ２上にマスク層１９８を形成し、湿式エッチング工程を行うことで、外部領域Ｃ３上において第１キャッピング絶縁層１９０の一部を犠牲垂直構造物ＶＳ’に対して選択的に除去する。これにより、犠牲垂直構造物ＶＳ’は、外部領域Ｃ３において第１キャッピング絶縁層１９０よりも上部に突出する。その後、マスク層１９８を除去する。
図１５ｂを参照すると、第２犠牲絶縁層２８０’及び第２層間絶縁層２２０を交互に積層し、第３絶縁層２７０及び第４絶縁層２８０を交互に積層する。第１基板１１の外部領域Ｃ３で、犠牲垂直構造物ＶＳ’上に第１外部絶縁層２７５及び第２外部絶縁層２８５を交互に積層する。
第２犠牲絶縁層２８０’は、後続工程を経て、一部が第２ゲート電極２３０（図２ａ参照）に交替される層である。第２犠牲絶縁層２８０’は、第２層間絶縁層２２０とは異なる物質からなり、第２層間絶縁層２２０に対して、特定のエッチング条件でエッチング選択性を有してエッチング可能な物質からなる。第２犠牲絶縁層２８０’は、第１犠牲絶縁層１８０’と同一の物質で形成し、第２層間絶縁層２２０は、第１層間絶縁層１２０と同一の物質で形成する。
第３絶縁層２７０は、第２層間絶縁層２２０に対応する高さレベルに、第２層間絶縁層２２０と同一の物質で形成し、第４絶縁層２８０は、第２犠牲絶縁層２８０’に対応する高さレベルに、第２犠牲絶縁層２８０’と同一の物質で形成する。
第２基板１０１の連結領域ＣＢにおいて、上部の第２犠牲絶縁層２８０’が下部の第２犠牲絶縁層２８０’よりも短く延びるように、マスク層を用いて、第２犠牲絶縁層２８０’に対するフォトリソグラフィ工程及びエッチング工程を繰り返し行う。これにより、第２犠牲絶縁層２８０’は階段状を成し、パッド領域が提供される。
第２基板１０１の周辺領域ＣＴにおいて、上部の第４絶縁層２８０が下部の第４絶縁層２８０よりも短く延びるように、マスク層を用いて、第４絶縁層２８０に対するフォトリソグラフィ工程及びエッチング工程を繰り返し行う。これにより、第４絶縁層２８０は階段状を成す。第２犠牲絶縁層２８０’の階段状と第４絶縁層２８０の階段状は、同一の工程段階で形成するが、これに限定されず、異なる工程段階でそれぞれ形成してもよい。
第１外部絶縁層２７５は、第３絶縁層２７０に対応する高さレベルに、第３絶縁層２７０と同一の物質で形成し、第２外部絶縁層２８５は、第４絶縁層２８０に対応する高さレベルに、第４絶縁層２８０と同一の物質で形成する。
第１外部絶縁層２７５及び第２外部絶縁層２８５は、犠牲垂直構造物ＶＳ’が第１キャッピング絶縁層１９０よりも突出した構造により、犠牲垂直構造物ＶＳ’上で屈曲した形状を有するように形成する。第１及び第２外部絶縁層２７５、２８５及び犠牲垂直構造物ＶＳ’は、外部領域Ｃ３でアライメントキーまたはオーバーレイキーの役割を果たす。
本段階で、第２犠牲絶縁層２８０’及び第４絶縁層２８０の最上部に別のストッパー層を形成する。ストッパー層は、後続の平坦化工程で平坦化の進行を止めるようにする。ストッパー層は、平坦化工程後に除去される。
図１５ｃを参照すると、第１チャンネル構造物ＣＨ１及び第２チャンネル構造物ＣＨ２を含むチャンネル構造物ＣＨを形成し、平坦化工程を行うことで、第２キャッピング絶縁層２９０の上面を平坦化する。
先ず、図２ａのチャンネル構造物ＣＨに対応する位置で、上部積層構造物を貫通するようにエッチング工程を行ってチャンネル貫通孔を形成した後、第１垂直構造物ＶＳ１を除去することで、チャンネル貫通孔を下部積層構造物に延ばす。次に、チャンネル貫通孔を埋め込んでチャンネル構造物ＣＨを形成する。チャンネル構造物ＣＨの側壁は、第２基板１０１の上面に垂直ではない。チャンネル構造物ＣＨは、第２基板１０１の一部をリセスするように形成する。チャンネル構造物ＣＨ内に、図２ｂに示すように、チャンネル層１４０及びチャンネル絶縁層１５０を形成する。チャンネル層１４０は、ＡＬＤまたはＣＶＤ工程により、均一な厚さを有するように形成する。チャンネル絶縁層１５０は、チャンネル層１４０の内部空間を充填するように形成し、絶縁物質からなる。但し、実施形態によって、チャンネル絶縁層１５０ではなく、導電性物質でチャンネル層１４０の間の空間を埋め込んでもよい。
平坦化工程を行うことで、第２キャッピング絶縁層２９０の上面を平坦化する。平坦化工程時に、第２基板１０１の周辺領域ＣＴ上に第１及び第２ダミー構造物ＤＳ１、ＤＳ２が配置されるため、第２キャッピング絶縁層２９０の上部が第２基板１０１に向かって下方に局所的に凹陥するディッシング（ｄｉｓｈｉｎｇ）現象を最小化する。
図１５ｄを参照すると、第１及び第２ゲート電極１３０、２３０を形成する。
分離構造物ＭＳ（図２ｂ参照）に対応する領域に、第１及び第２犠牲絶縁層１８０’、２８０’及び第１及び第２層間絶縁層１２０、２２０の積層構造物を貫通する開口部を形成し、開口部を介して第１及び第２犠牲絶縁層１８０’、２８０’の一部を除去してトンネル部を形成する。分離構造物ＭＳを形成する前に、第２キャッピング絶縁層２９０上に第１上部絶縁層３１０を形成する。
先ず、開口部内に別の犠牲スペーサー層を形成してから、第２ソース犠牲層１１２を選択的に除去し、その後、第１ソース犠牲層１１１を除去する。第１及び第２ソース犠牲層１１１、１１２は、例えば、湿式エッチング工程により除去する。第１及び第２ソース犠牲層１１１、１１２が除去された領域に導電性物質を蒸着して第１導電層１０４を形成した後、開口部内で犠牲スペーサー層を除去する。次に、第１及び第２犠牲絶縁層１８０’、２８０’の一部が除去されたトンネル部に導電性物質を埋め込んで第１及び第２ゲート電極１３０、２３０を形成する。導電性物質は、金属、多結晶シリコン、または金属シリサイド物質を含む。第１及び第２ゲート電極１３０、２３０を形成した後、開口部内に蒸着された導電性物質を追加工程により除去した後、絶縁物質を充填する。
次に、さらに図２ａを参照すると、第２上部絶縁層３２０、第３上部絶縁層３３０を形成し、ゲートコンタクトプラグＣＰ１、チャンネルコンタクトプラグＣＰ２、貫通コンタクトプラグＣＶ（図７ｃ参照）、ガードリング構造物ＧＲ、上部配線３５５を形成する。外部領域Ｃ３を切断して除去する。
ゲートコンタクトプラグＣＰ１は、連結領域ＣＢで第１及び第２ゲート電極１３０、２３０に電気的に連結されるように形成し、チャンネルコンタクトプラグＣＰ２は、チャンネル構造物ＣＨに電気的に連結されるように形成する。図示されていないが、第２基板１０１に電気的に連結される基板コンタクトプラグを形成する。ガードリング構造物ＧＲは、第１及び第２キャッピング絶縁層１９０、２９０を貫通して半導体装置１０のエッジ領域１０ｅｇに沿って配置され、内部構造を取り囲むように形成する。ガードリング構造物ＧＲは、第１及び第２キャッピング絶縁層１９０、２９０及び周辺領域絶縁層９０の一部を貫通して回路配線ライン８０を露出するように開口部を形成し、開口部を導電性物質で充填することで形成する。
ゲートコンタクトプラグＣＰ１、チャンネルコンタクトプラグＣＰ２、及び基板コンタクトプラグは、互いに異なる深さで形成されるが、エッチング停止層などを活用して同時にコンタクトホールを形成した後、コンタクトホールを導電性物質で充填することで形成する。但し、一部の実施形態において、ゲートコンタクトプラグＣＰ１、チャンネルコンタクトプラグＣＰ２、及び基板コンタクトプラグのうちの一部は、互いに異なる工程段階で形成することも可能である。
上部コンタクトプラグは、第３上部絶縁層３３０を形成した後、一部をエッチングして除去し、導電性物質を埋め込むことで形成する。ビットライン３５０及び上部配線３５５は、例えば、導電性物質を蒸着した後、それをパターニングすることで形成する。
次に、外部領域Ｃ３は、チップ領域の分離工程で切断して除去する。
これにより、最終的に、図１から図２ｂの半導体装置１０が製造される。
図１６ａは、一実施形態による半導体装置を含むデータ記憶システムを概略的に示す図である。
図１６ａを参照すると、本発明の一実施形態によるデータ記憶システム１０００は、半導体装置１１００と、半導体装置１１００に電気的に連結されるコントローラー１２００と、を含む。データ記憶システム１０００は、１つまたは複数の半導体装置１１００を含む記憶装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）、または記憶装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）である。例えば、データ記憶システム１０００は、１つまたは複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューターシステム、医療装置、または通信装置である。
半導体装置１１００は、不揮発性メモリ装置であり、例えば、図１から図１２を参照して上述したＮＡＮＤフラッシュメモリ装置である。半導体装置１１００は、第１構造物１１００Ｆと、第１構造物１１００Ｆ上の第２構造物１１００Ｓと、を含む。一実施形態において、第１構造物１１００Ｆは第２構造物１１００Ｓの横に配置される。第１構造物１１００Ｆは、デコーダー回路１１１０、ページバッファー１１２０、及びロジック回路１１３０を含む周辺回路構造物である。第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物である。
第２構造物１１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスターＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスターＵＴ１、ＵＴ２、及び下部トランジスターＬＴ１、ＬＴ２と上部トランジスターＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスターＭＣＴを含む。下部トランジスターＬＴ１、ＬＴ２の個数と上部トランジスターＵＴ１、ＵＴ２の個数は、実施形態によって多様に変形可能である。
一実施形態において、上部トランジスターＵＴ１、ＵＴ２はストリング選択トランジスターを含み、下部トランジスターＬＴ１、ＬＴ２は接地選択トランジスターを含む。ゲート下部ラインＬＬ１、ＬＬ２はそれぞれ、下部トランジスターＬＴ１、ＬＴ２のゲート電極である。ワードラインＷＬは、メモリセルトランジスターＭＣＴのゲート電極であり、ゲート上部ラインＵＬ１、ＵＬ２はそれぞれ、上部トランジスターＵＴ１、ＵＴ２のゲート電極である。
一実施形態において、下部トランジスターＬＴ１、ＬＴ２は、直列連結された下部消去制御トランジスターＬＴ１及び接地選択トランジスターＬＴ２を含む。上部トランジスターＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスターＵＴ１及び上部消去制御トランジスターＵＴ２を含む。下部消去制御トランジスターＬＴ１及び上部消去制御トランジスターＵＴ２のうちの少なくとも１つは、ゲート誘導ドレインリーク（Ｇａｔｅ Ｉｎｄｕｃｅ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を用いて、メモリセルトランジスターＭＣＴに記憶されたデータを削除する消去動作に利用される。
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延びる第１連結配線１１１５を介してデコーダー回路１１１０に電気的に連結される。ビットラインＢＬは、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延びる第２連結配線１１２５を介してページバッファー１１２０に電気的に連結される。
第１構造物１１００Ｆにおいて、デコーダー回路１１１０及びページバッファー１１２０は、複数のメモリセルトランジスターＭＣＴのうちの少なくとも１つの選択メモリセルトランジスターに対する制御動作を実行する。デコーダー回路１１１０及びページバッファー１１２０はロジック回路１１３０により制御される。半導体装置１１００は、ロジック回路１１３０に電気的に連結される入出力パッド１１０１を介して、コントローラー１２００と通信する。入出力パッド１１０１は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延びる入出力連結配線１１３５を介してロジック回路１１３０と電気的に連結される。
コントローラー１２００は、プロセッサ１２１０、ＮＡＮＤコントローラー１２２０、ホストインタフェース１２３０を含む。実施形態によって、データ記憶システム１０００は複数の半導体装置１１００を含み、この場合、コントローラー１２００は複数の半導体装置１１００を制御する。
プロセッサ１２１０は、コントローラー１２００を含むデータ記憶システム１０００の全般的な動作を制御する。プロセッサ１２１０は、所定のファームウエアに従って動作し、ＮＡＮＤコントローラー１２２０を制御して半導体装置１１００にアクセスする。ＮＡＮＤコントローラー１２２０は、半導体装置１１００との通信を処理するＮＡＮＤインタフェース１２２１を含む。ＮＡＮＤインタフェース１２２１を介して、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスターＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスターＭＣＴから読み出そうとするデータなどが伝送される。ホストインタフェース１２３０は、データ記憶システム１０００と外部ホストとの通信機能を提供する。ホストインタフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体装置１１００を制御する。
図１６ｂは、一実施形態による半導体装置を含むデータ記憶システムを概略的に示す斜視図である。
図１６ｂを参照すると、本発明の一実施形態によるデータ記憶システム２０００は、メイン基板２００１と、メイン基板２００１に実装されるコントローラー２００２と、１つ以上の半導体パッケージ２００３と、ＤＲＡＭ２００４と、を含む。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によりコントローラー２００２に互いに連結される。
メイン基板２００１は、外部ホストに結合される複数のピンを含むコネクター２００６を含む。コネクター２００６における複数のピンの個数と配置は、データ記憶システム２０００と外部ホストとの通信インタフェースによって変わる。一実施形態において、データ記憶システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙなどのインタフェースのうちの何れか１つによって、外部ホストと通信する。一実施形態において、データ記憶システム２０００は、コネクター２００６を介して外部ホストから供給される電源により動作する。データ記憶システム２０００は、外部ホストから供給される電源をコントローラー２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含む。
コントローラー２００２は、半導体パッケージ２００３にデータを記録したり、半導体パッケージ２００３からデータを読み出し、データ記憶システム２０００の動作速度を改善する。
ＤＲＡＭ２００４は、データ記憶空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファーメモリである。データ記憶システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作し、半導体パッケージ２００３に対する制御動作においてデータを記憶するための空間を提供する。データ記憶システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラー２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラーの他に、ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラーをさらに含む。
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含む。第１及び第２半導体パッケージ２００３ａ、２００３ｂはそれぞれ、複数の半導体チップ２２００を含む半導体パッケージである。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００と、パッケージ基板２１００上の半導体チップ２２００と、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００と、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００と、パッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００と、を含む。
パッケージ基板２１００はパッケージ上部パッド２１３０を含むプリント回路基板である。それぞれの半導体チップ２２００は入出力パッド２２１０を含む。入出力パッド２２１０は、図１６ａの入出力パッド１１０１に該当する。半導体チップ２２００のそれぞれは、図１から図１２を参照して上述した半導体装置を含む。
一実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤである。したがって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式により互いに電気的に連結され、パッケージ基板２１００のパッケージ上部パッド２１３０に電気的に連結される。実施形態によって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式の連結構造物２４００の代りに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造物により互いに電気的に連結される。
一実施形態において、コントローラー２００２と半導体チップ２２００は１つのパッケージに含まれる。一実施形態において、メイン基板２００１とは異なる別のインターポーザ基板にコントローラー２００２と半導体チップ２２００が実装され、インターポーザ基板に形成される配線により、コントローラー２００２と半導体チップ２２００が互いに連結される。
図１７は、一実施形態による半導体パッケージを概略的に示す断面図である。図１７は、図１６ｂの半導体パッケージ２００３の一実施形態を説明するものであって、図１６ｂの半導体パッケージ２００３を切断線Ｉ－Ｉ’に沿って切断した領域を概念的に示す。
図１７を参照すると、半導体パッケージ２００３において、パッケージ基板２１００はプリント回路基板である。パッケージ基板２１００は、パッケージ基板本体部２１２０と、パッケージ基板本体部２１２０の上面に配置されるパッケージ上部パッド２１３０と、パッケージ基板本体部２１２０の下面に配置されるか、下面を介して露出する下部パッド２１２５と、パッケージ基板本体部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に連結する内部配線２１３５と、を含む。上部パッド２１３０は連結構造物２４００に電気的に連結される。下部パッド２１２５は、導電性連結部２８００を介して、図１６ｂのようにデータ記憶システム２０００のメイン基板２００１の配線パターン２００５に連結される。
半導体チップ２２００のそれぞれは、拡大図に示すように、第１基板１１及び回路配線ラインを含む周辺回路領域ＰＥＲＩと、第２基板（または共通ソースライン）１０１、第２基板１０１上のメモリ積層構造物ＧＳ１、ＧＳ２、メモリ積層構造物ＧＳ１、ＧＳ２を貫通するチャンネル構造物ＣＨと分離構造物ＭＳ（図２ｂ参照）、チャンネル構造物ＣＨに電気的に連結されるビットライン３５０、及びメモリ積層構造物ＧＳ１、ＧＳ２のワードライン（図１６ａのＷＬ）に電気的に連結されるゲートコンタクトプラグＣＰ１と上部配線３５５を含むメモリセル領域ＣＥＬＬと、を含む。半導体チップ２２００はそれぞれ、拡大図に示すように、垂直方向に互いに重ならない第１ダミー構造物ＤＳ１及び第２ダミー構造物ＤＳ２をさらに含む。
半導体チップ２２００のそれぞれは、周辺回路領域ＰＥＲＩの回路素子（図２ａの２０）及び回路配線ライン（図２ａの８０）に電気的に連結され、周辺回路領域ＰＥＲＩ内に延びる入出力連結配線と、入出力連結配線に電気的に連結される入出力パッド２２１０と、をさらに含む。半導体チップ２２００のそれぞれは上部絶縁層４１０、４２０をさらに含む。入出力連結配線は、入出力パッド２２１０の下部から、上部絶縁層３１０、３２０、３３０、４１０、キャッピング絶縁層１９０、２９０、及び第２基板１０１を貫通して周辺回路領域ＰＥＲＩ内に延びる。
図１７の半導体チップ２２００は、ボンディングワイヤ形態の連結構造物２４００により互いに電気的に連結される。但し、一実施形態において、図１７の半導体チップ２２００のような１つの半導体パッケージ内での半導体チップは、貫通電極（ＴＳＶ）を含む連結構造物により互いに電気的に連結される。
図１８を参照すると、半導体パッケージ２００３Ａにおいて、半導体チップ２２００ａのそれぞれは、第１基板１１及び回路配線ラインを含む周辺回路領域ＰＥＲＩと、第２基板１０１、第２基板１０１上のメモリ積層構造物ＧＳ１、ＧＳ２、メモリ積層構造物ＧＳ１、ＧＳ２を貫通するチャンネル構造物ＣＨと分離構造物ＭＳ（図２ｂ参照）、チャンネル構造物ＣＨに電気的に連結されるビットライン３５０、及びメモリ積層構造物ＧＳ１、ＧＳ２のワードライン（図１６ａのＷＬ）に電気的に連結されるゲートコンタクトプラグＣＰと上部配線３５５を含むメモリセル領域ＣＥＬＬと、を含む。周辺回路領域ＰＥＲＩは下部接合構造物１９３ａ、１９３ｂ、１９３ｃをさらに含み、セル領域ＣＥＬＬは上部接合構造物１９５ａ、１９５ｂ、１９５ｃをさらに含む。
上部接合構造物１９５ａ、１９５ｂは、チャンネル構造物ＣＨに電気的に連結される第１上部接合構造物１９５ａと、メモリ積層構造物ＧＳ１、ＧＳ２のワードライン（図１６ａのＷＬ）に電気的に連結される第２上部接合構造物１９５ｂと、を含む。下部構造物１９３ａ、１９３ｂは、第１上部接合構造物１９５ａに接合し、周辺回路領域ＰＥＲＩの回路素子２０に電気的に連結される第１下部接合構造物１９３ａと、第２上部接合構造物１９５ｂに接合し、周辺回路領域ＰＥＲＩの回路素子２０に電気的に連結される第２下部接合構造物１９３ｂと、を含む。
周辺回路領域ＰＥＲＩの下部接合構造物１９３ａ、１９３ｂ及びセル領域ＣＥＬＬの上部接合構造物１９５ａ、１９５ｂは、互いに接触しながら接合される。下部接合構造物１９３ａ、１９３ｂ及び上部接合構造物１９５ａ、１９５ｂが接合される部分は、例えば、銅（Ｃｕ）で形成される。
メモリセル領域ＣＥＬＬは、拡大図に示すように、垂直方向（ｚ）に重ならない第１ダミー構造物ＤＳ１及び第２ダミー構造物ＤＳ２をさらに含む。半導体チップ２２００ａのそれぞれは、上部絶縁層４３０内に形成された入出力パッド２２１０と、入出力パッド２２１０の下部の入出力連結配線と、をさらに含む。入出力連結配線は、接合構造物１９３ｃ、１９５ｃのうちの一部に電気的に連結される。
図１７の半導体チップ２２００及び図１８の半導体チップ２２００ａは、ボンディングワイヤ形態の連結構造物２４００により互いに電気的に連結される。但し、一実施形態において、図１７の半導体チップ２２００及び図１８の半導体チップ２２００ａのような１つの半導体パッケージ内での半導体チップは、貫通電極（ＴＳＶ）を含む連結構造物により互いに電気的に連結される。
本発明は、上述の実施形態及び図面により限定されるものではない。したがって、本発明の技術的思想から逸脱しない範囲内で、当技術分野の通常の知識を有する者により多様な形態の置換、変形、及び変更と、実施形態の組み合わせが可能である。
Ｃ１ 中心領域
Ｃ２ ガードリング
ＣＡ セルアレイ領域
ＣＢ 連結領域
ＣＨ チャンネル構造物
ＣＰ１ ゲートコンタクトプラグ
ＣＰ２ チャンネルコンタクトプラグ
ＣＲ セル領域
ＣＴ 周辺領域
ＤＳ１、ＤＳ２ ダミー構造物
ＧＲ ガードリング構造物
ＧＳ１、ＧＳ２ 積層構造物
ＭＣ１、ＭＣ２ メモリセル構造物
ＭＳ 分離構造物
１０、１１００ 半導体装置
１１ 第１基板
２０ 回路素子
２２ 回路ゲート誘電層
２４ スペーサー層
２５ 回路ゲート電極
３０ ソース／ドレイン領域
７０ 回路コンタクトプラグ
８０ 回路配線ライン
９０ 周辺領域絶縁層
１０１ 第２基板
１０４ 第１導電層
１０５ 第２導電層
１１１ 第１ソース犠牲層
１１２ 第２ソース犠牲層
１２０ 第１層間絶縁層
１３０ 第１ゲート電極
１４０ チャンネル層
１４５ ゲート誘電層
１５０ チャンネル絶縁層
１５５ チャンネルパッド
１７０ 第１絶縁層
１８０ 第２絶縁層
１９０ 第１キャッピング絶縁層
２２０ 第２層間絶縁層
２３０ 第２ゲート電極
２７０ 第３絶縁層
２８０ 第４絶縁層
２９０ 第２キャッピング絶縁層
３１０ 第１上部絶縁層
３２０ 第２上部絶縁層
３３０ 第３上部絶縁層
３４４ コンタクトプラグ
３５０ ビットライン
３５５ 上部配線
１０００、２０００ データ記憶システム
１１０１、２２１０ 入出力パッド
１１００Ｆ 第１構造物
１１００Ｓ 第２構造物
１１１５ 第１連結配線
１１２５ 第２連結配線
１１３５ 入出力連結配線
１２００、２００２ コントローラー
２００１ メイン基板
２００３、２００３Ａ 半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１２０ パッケージ基板本体部
２１２５ 下部パッド
２１３０ パッケージ上部パッド
２１３５ 内部配線
２２００、２２００ａ 半導体チップ
２３００ 接着層
２４００ 連結構造物
２５００ モールディング層
２８００ 導電性連結部

Claims (20)

  1. 第１基板、及び前記第１基板上に提供された回路素子を含む周辺回路領域と、
    前記周辺回路領域上に配置されたメモリセル領域と、を含み、
    前記メモリセル領域は、
    前記周辺回路領域上の第２基板と、
    前記第２基板上に交互に積層された第１ゲート電極及び第１層間絶縁層を含む第１積層構造物、並びに前記第１積層構造物上に交互に積層された第２ゲート電極及び第２層間絶縁層を含む第２積層構造物を含むメモリ積層構造物と、
    前記メモリ積層構造物を垂直に貫通して前記第２基板に連結され、チャンネル層を含むチャンネル構造物と、
    前記第２基板上において前記第１積層構造物の少なくとも一側から離隔して配置され、交互に積層された第１絶縁層及び第２絶縁層を含む第１ダミー構造物と、
    前記第１ダミー構造物上において前記第２積層構造物の少なくとも一側から離隔して配置され、交互に積層された第３絶縁層及び第４絶縁層を含む第２ダミー構造物と、
    前記第１積層構造物及び前記第１ダミー構造物を覆う第１キャッピング絶縁層と、
    前記第２積層構造物及び前記第２ダミー構造物を覆う第２キャッピング絶縁層と、を含み、
    前記第１ダミー構造物の少なくとも一部は、前記第２ダミー構造物と垂直方向で重ならない（ｎｏｎ－ｏｖｅｒｌａｐ）ことを特徴とする半導体装置。
  2. 前記第１ダミー構造物の前記第２絶縁層のうちの最上位の第２絶縁層は、前記第２ダミー構造物と前記垂直方向で重ならないことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ダミー構造物の側面のうちの少なくとも一部は、前記第２ダミー構造物と前記垂直方向で重ならないことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１ダミー構造物及び前記第２ダミー構造物はそれぞれ階段状の段差を有し、
    前記第１ダミー構造物の最上位の階段は、前記第２ダミー構造物の最下位の階段と前記垂直方向で重ならないことを特徴とする請求項１に記載の半導体装置。
  5. 前記第１ダミー構造物の最下位の階段は、前記第２ダミー構造物の最下位の階段と前記垂直方向で重ならないことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１ダミー構造物及び前記第２ダミー構造物は、前記第２基板の上面に対して傾斜した側面をそれぞれ有することを特徴とする請求項１に記載の半導体装置。
  7. 前記第１ダミー構造物及び前記第２ダミー構造物のうちの少なくとも１つ及び前記第２基板を貫通し、前記周辺回路領域の前記回路素子に電気的に連結される貫通コンタクトプラグと、
    前記半導体装置のエッジ領域に隣接し、前記第１及び第２積層構造物及び前記第１及び第２ダミー構造物を取り囲むように配置され、前記第１及び第２キャッピング絶縁層を貫通して前記第１基板に連結されたガードリング構造物と、をさらに含むことを特徴とする請求項１に記載の半導体装置。
  8. 前記第１ダミー構造物は１個または複数個であり、
    前記第２ダミー構造物は１個または複数個であることを特徴とする請求項１に記載の半導体装置。
  9. 前記第２ダミー構造物の個数が、前記第１ダミー構造物の個数よりも多いことを特徴とする請求項８に記載の半導体装置。
  10. 前記第１ダミー構造物の個数が、前記第２ダミー構造物の個数よりも多いことを特徴とする請求項８に記載の半導体装置。
  11. 第１基板、及び前記第１基板上に提供される回路素子を含む周辺回路領域と、
    前記周辺回路領域上に配置された第２基板と、
    前記第２基板上に配置されたメモリセル構造物と、
    前記第２基板上において前記メモリセル構造物の少なくとも一側に配置されたダミー構造物と、を含み、
    前記メモリセル構造物は、
    前記第２基板上に交互に積層された第１ゲート電極及び第１層間絶縁層を含む第１積層構造物と、
    前記第１積層構造物上に交互に積層された第２ゲート電極及び第２層間絶縁層を含む第２積層構造物と、
    前記第１積層構造物及び前記第２積層構造物を貫通して前記第２基板に連結されたチャンネル構造物と、を含み、
    前記ダミー構造物は、
    前記第２基板上において前記第１積層構造物から離隔して配置され、交互に積層された第１絶縁層及び第２絶縁層を含む第１ダミー構造物と、
    前記第２基板上において前記第２積層構造物及び前記第１ダミー構造物から離隔して配置され、交互に積層された第３絶縁層及び第４絶縁層を含む第２ダミー構造物と、を含み、
    前記第２ダミー構造物の側面の間の中心軸が、前記第１ダミー構造物の側面の間の中心軸から、前記第２基板の上面に平行な少なくとも一方向にシフトされていることを特徴とする半導体装置。
  12. 前記第１ダミー構造物の上面は、前記第２ダミー構造物の底面と向かい合わないことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１ダミー構造物は、前記第２ダミー構造物と垂直方向で重ならないことを特徴とする請求項１１に記載の半導体装置。
  14. 前記第１積層構造物及び前記第１ダミー構造物を覆う第１キャッピング絶縁層と、
    前記第２積層構造物及び前記第２ダミー構造物を覆う第２キャッピング絶縁層と、をさらに含み、
    前記第１ダミー構造物の上面は、前記第２キャッピング絶縁層と垂直方向で重なることを特徴とする請求項１１に記載の半導体装置。
  15. 前記第１ダミー構造物及び前記第２ダミー構造物はそれぞれ階段状の段差を有し、
    前記第１ダミー構造物の最上位の階段は、前記第２ダミー構造物の最下位の階段と垂直方向で重ならないことを特徴とする請求項１１に記載の半導体装置。
  16. 前記第１ダミー構造物の前記中心軸と、前記第２ダミー構造物の前記中心軸は、前記メモリセル構造物の側面の間の中心軸から互いに異なる距離で離隔していることを特徴とする請求項１１に記載の半導体装置。
  17. 前記第２絶縁層は、それぞれ前記第１ゲート電極に対応する高さレベルに、同一の厚さで配置され、
    前記第４絶縁層は、それぞれ前記第２ゲート電極に対応する高さレベルに、同一の厚さで配置されたことを特徴とする請求項１１に記載の半導体装置。
  18. 前記第１及び第２絶縁層のそれぞれは、第１部分と、前記第１部分から延びる第２部分と、を含み、
    前記第２部分は、前記第１基板に向かって下方に曲がった部分を含むことを特徴とする請求項１１に記載の半導体装置。
  19. 第１基板、及び前記第１基板上に提供された回路素子を含む周辺回路領域と、前記周辺回路領域上に配置された第２基板と、前記第２基板上に配置されたメモリセル構造物と、前記第２基板上において前記メモリセル構造物の少なくとも一側に配置されたダミー構造物と、前記回路素子に電気的に連結された入出力パッドと、を含み、前記メモリセル構造物は、前記第２基板上に交互に積層された第１ゲート電極及び第１層間絶縁層を含む第１積層構造物と、前記第１積層構造物上に交互に積層された第２ゲート電極及び第２層間絶縁層を含む第２積層構造物と、前記第１積層構造物及び前記第２積層構造物を貫通して前記第２基板に連結されたチャンネル構造物と、を含み、前記ダミー構造物は、前記第２基板上において前記第１積層構造物から離隔して配置され、交互に積層された第１絶縁層及び第２絶縁層を含む第１ダミー構造物と、前記第２基板上において前記第２積層構造物及び前記第１ダミー構造物から離隔して配置され、交互に積層された第３絶縁層及び第４絶縁層を含む第２ダミー構造物と、を含み、前記第２ダミー構造物の側面の間の中心軸は、前記第１ダミー構造物の側面の間の中心軸から、前記第２基板の上面に平行な少なくとも一方向にシフトされている、半導体記憶装置と、
    前記入出力パッドを介して前記半導体記憶装置に電気的に連結され、前記半導体記憶装置を制御するコントローラーと、を含むことを特徴とするデータ記憶システム。
  20. 前記半導体記憶装置の前記第１ダミー構造物と前記第２ダミー構造物は垂直方向で重ならない（ｎｏｎ－ｏｖｅｒｌａｐ）ことを特徴とする請求項１９に記載のデータ記憶システム。
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